DE3246254C2 - - Google Patents
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- DE3246254C2 DE3246254C2 DE3246254A DE3246254A DE3246254C2 DE 3246254 C2 DE3246254 C2 DE 3246254C2 DE 3246254 A DE3246254 A DE 3246254A DE 3246254 A DE3246254 A DE 3246254A DE 3246254 C2 DE3246254 C2 DE 3246254C2
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/102—Programmed access in sequence to addressed parts of tracks of operating record carriers
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
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- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
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- Signal Processing (AREA)
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Description
Die Erfindung betrifft eine Einrichtung zum Ent- und Verschachteln von Daten
nach dem Oberbegriff des Anspruches 1. Insbesondere betrifft die
Erfindung eine Einrichtung zur Verwendung beim
Verschachteln oder Entschachteln der Daten unter Verwendung
eines Speichers auf der Basis einer Blockeinheit.
Seit kurzem wird ein Fehlerkorrekturcode zum Erhalten einer
hohen Qualität der Tonwiedergabe bei einem PCM-Recorder, einer
PCM-Tonplatte oder dergleichen verwendet. Ein derartiges
Fehlerkorrektursystem unter Verwendung eines Fehlerkorrektur
codes wird dadurch ausgeführt, daß eine Wortgruppe
oder Wortreihe von durch Abtasten eines Analogsignales er
haltenen Abtastsignalen in eine Mehrzahl von Worten oder eine
Mehrzahl von Rahmenblöcken unterteilt wird, daß ein
Fehlerkorrekturblock durch Hinzufügen eines Fehlerkorrektur
wortes zu jedem Block hergestellt wird und daß bei der
Wiedergabe eine Korrektur im Hinblick auf ein fehlerhaftes
Wort auf einer Übertragungsleitung durchgeführt wird. Es
gibt jedoch eine Grenze für derartige Fehlerkorrektursysteme
und die Durchführung einer Korrektur wird unmöglich,
wenn aufgrund eines Burstfehlers, zeitlich geballt auftre
tenden Störungen, auf einer Übertragungsleitung nahezu alle
Wörter in einem Fehlerkorrekturblock fehlerhaft sind.
Als Gegenmaßnahme gegen einen Burstfehler erfolgt üblicher
weise die Fehlerkorrektur durch Verschachteln, wobei die ent
sprechenden Wörter im Fehlerkorrekturblock bei der Aufzeich
nung verteilt werden, durch Aufzeichnen der entsprechenden
Wörter in vorgegebenen Intervallen auf einem Aufzeichnungs
medium und bei der Wiedergabe durch Entschachteln zur Wieder
herstellung der ursprünglichen Anordnung.
Fig. 1 ist eine Darstellung eines Datenformates zur Erläu
terung der Einrichtung zum Ent- und Verschachteln, das den
Stand der Technik im Hinblick auf die vorliegende Erfindung
darstellt. In Fig. 1 ist ein Fehlerkorrekturblock dargestellt,
in dem angenommen sei, daß ein Feld ein Block ist und daß
ein Block acht Wörter D 0 bis D 7 enthält. In einem solchen
Fall zeigt Gruppe 1 den N-ten Fehlerkorrekturblock mit acht
Wörtern D 0 bis D 7, wobei ein Fehlerkorrekturcode einem abge
tasteten Signalwort hinzugefügt ist und N eine ganze Zahl
darstellt. Beispielsweise bilden die Wörter D 0 bis D 5 die
Daten und die Wörter D 6 und D 7 einen Fehlerkorrekturcode.
Gruppe 2 zeigt einen Verzögerungsbetrag der entsprechenden
Wörter D 0, D 1, D 2, bis D 7 in einem Block und dieser ist be
stimmt als 0, d, 2d bis 7d, wobei d eine Verzögerungsbetrags
einheit der ganzen Zahl darstellt und beispielsweise als Daten
übertragungszeit eines Wortes gewählt wird. In der nach
folgenden Beschreibung wird als Beispiel d = 16 angenommen.
Beim Verschachteln werden die entsprechenden Wörter D 0 bis
D 7 in einem Block um einen den jeweiligen Wörtern entsprechenden
Verzögerungsbetrag verzögert. Gruppe 3 zeigt eine
Wortstruktur eines Blockes nach dem Verschachteln. Nach dem
Durchführen des Verschachtelns wird jeder Block mit den Wörtern
gebildet, die im Fehlerkorrekturblock einer anderen
Nummer waren, und wird auf einem Aufzeichnungsmedium wie
beispielsweise einer Aufzeichnungsplatte aufgezeichnet.
Gruppe 4 zeigt einen Verzögerungsbetrag für jedes Wort im
Fall, in dem die wie oben beschriebenen verschachtelten Daten
entschachtelt werden sollen. Der Wert des Verzögerungsbetrages
beim Entschachteln wird so gewählt, daß er umgekehrt pro
portional zum Verzögerungsbetrag beim Verschachteln ist.
Beispielsweise wird in dem Fall, in dem der Verzögerungsbetrag
beim Verschachteln mit 0, d bis 7d für die Wörter D 0
bzw. D 1 bis D 7 gewählt wurde, der Verzögerungsbetrag beim
Entschachteln mit 7d bzw. 6d bis 0 gewählt. Gruppe 5 zeigt
ein Format eines Fehlerkorrekturblockes nach Durchführung
des Entschachtelns. Wie aus der Darstellung ersichtlich ist,
werden die Wörter D 0 bis D 7 alle jeweils gleich den Wörtern
des N - 7d)-ten Fehlerkorrekturblockes und dies bedeutet,
daß eine Kombination vor dem Verschachteln wiedererhalten
wurde, abgesehen vom Verzögerungsbetrag 7d.
Immer, wenn das Verschachteln und Entschachteln, wie es in
Fig. 1 gezeigt ist, durchgeführt wird, werden selbst dann,
wenn ein Burstfehler auf einer Übertragungsleitung auftritt
und ein Fehler mit einer Länge von acht Wörtern des durch
Gruppe 3 gezeigten Blockes aufgetreten ist, fehlerhafte Wörter
durch das Verfahren des Entschachtelns verteilt und daher
wird lediglich ein Fehler von einem Wort in einem durch
das Entschachteln erhaltenen Block verursacht, wodurch eine
Korrektur durchgeführt werden kann. Um die Verarbeitung eines
derartigen Verschachtelns und Entschachtelns zu erreichen,
wird eine Lösung verwendet, bei der die Wortdaten eines
Blockes einmal in einen Speicher abgelegt werden und danach
die entsprechenden Wörter in vorherbestimmter Folge aus
gelesen werden. Im folgenden soll eine Adressensteuerung
des Speichers beim Durchführen des Verschachteln und Ent
schachtelns beschrieben werden.
Zunächst soll ein Fall beschrieben werden, in dem das Ent
schachteln durchgeführt wird. Fig. 2 ist ein Blockschaltbild
einer herkömmlichen Speicheradressiervorrichtung im Fall, in
dem das Entschachteln durchgeführt werden soll. In dieser
Figur enthält eine Adressiereinrichtung 10 eine Schreibadressier
schaltung 101 und eine Leseadressierschaltung 102. Im
folgenden soll ein spezifischer Aufbau der Adressiereinrichtung
10 beschrieben werden. Ein Schreibabtasttakt WS (im
folgenden als Takt WS bezeichnet) wird an eine Eingangsklemme
11 a angelegt. Der Takt WS wird einer Aufwärtszähl- bzw. Additionseingangs
klemme UP eines Zählers 12 zugeleitet. Der Zähler 12 besitzt
einen Drei-Bit-Ausgang und führt eine Additionsoperation bei
jedem Erhalt des Taktes WS durch, wodurch sein Zählwert als
Schreibadressierdaten entsprechend den Worten in einem Block
entnommen wird. Ein Schreibblockwechseltakt WB (im folgenden
als Takt WB bezeichnet, wird an eine Eingangsklemme 11 b
angelegt. Der Takt WB wird einer Rücksetzeingangsklemme R
des Zählers 12 und ebenfalls einer Additionseingangsklemme
UP eines Zählers 13 zugeführt. Die Schreibadressierung eines
Speichers 40 wird durch das Ausgangssignal von diesen
Zählern 12 und 13 bestimmt. Genauer gesagt wird der Ausgang
vom Zähler 12 einem Wähler bzw. Selektor 14 als Schreib
adressdaten zur Bezeichnung der drei letzten bzw. am wenigsten
signifikanten Bits des Speichers 40 zugeführt. Der
Ausgang des Zählers 13 wird dem Wähler bzw. Selektor 14 als
Schreibadressdaten, die die signifikante Adresse des
Speichers 40 bezeichnet, zugeführt.
Ein Leseabtasttakt RS (im folgenden als Takt RS bezeichnet)
wird an eine Eingangsklemme 11 c angelegt. Das Zeitintervall des Taktes RS ent
spricht der Verarbeitungszeit von acht Wörtern in einem Fehlerkorrekturblock. Der Takt
RS wird sowohl der Additionseingangsklemme UP eines Zählers
15 als auch der Additionseingangsklemme UP eines Zählers 16
zugeführt. Der Zähler 15 besitzt einen Drei-Bit-Ausgang und
führt bei jedem Anlegen des Taktes RS eine Additionsopera
tion durch und wird auf das an eine Eingangsklemme 11 d ange
legte Taktsignal RB hin rückgesetzt. Der Takt RB dient als
Leseblockwechseltakt und wird jeweils nacheinander beim
Vorrücken der Zahl des Fehlerkorrekturblockes angelegt.
Der Takt RB wird an die Additionseingangsklemme UP eines
Zählers 17 angelegt. Der Zähler 17 besitzt einen Vier-Bit-
Ausgang und liefert ein Carry- bzw. Übertrags-Ausgangssignal
von der Übertrags-Ausgangsklemme CA an die Additions
eingangsklemme UP eines Zählers 18. Der Zähler 18 liefert
den Zählwert an den parallelen Load- bzw. Ladeeingang des
Zählers 16. Dem Zähler 16 wird der Ladetakt LD zugeführt,
der an eine Eingangsklemme 11 e angelegt wird. Die Lese
adresse des Speichers 40 wird als Funktion der Ausgangs
signale von diesen Zählern 15 bis 17 bestimmt. Genauer gesagt
wird der Ausgang des Zählers 15 erhalten als Leseadress
daten, die die Adresse der drei am wenigsten signifikanten
Bits bezeichnen. Die Ausgänge von den Zählern 16
und 17 werden als Leseadressdaten erhalten, die die signi
fikantere Adresse des Speichers bezeichnen. Die Leseadress
daten werden dem Selektor 14 zugeführt.
Der Selektor 14 dient dazu, in Antwort auf das an eine Ein
gangsklemme 11 f angelegte Wählsingnal SL wahlweise die
Schreibadressen oder die Leseadressen bereitzustellen. Die
vom Selektor 14 gewählten Schreibadressdaten oder Leseadress
daten werden von der Ausgangsklemme 11 g als die Adressdaten
des Speichers erhalten und dem Speicher 40 zugeführt.
Einer Schaltung 19 zum Einstellen des Ausgangszustandes
werden die Ausgangssignale der Zähler 17 und 18 zugeleitet.
Die Schaltung 19 zum Einstellen des Ausgangszustandes liefert
ein Ausgangssignal zum Setzen des Zählwertes des Zählers
13 auf den Wert 7d, wenn der durch die Ausgänge der
Zähler 17 und 18 bestimmte Wert gleich 0 ist.
Bevor mit einer detaillierten Beschreibung der Funktionsweise
der in Fig. 2 gezeigten Adressiervorrichtung begonnen
wird, soll eine Übersicht über die Funktionsweise unter Bezug
auf Fig. 3, die schematisch einen Speicherplan bzw. eine
Speicherabbildung pro einem Bit in einem Wort beim Entschachteln
darstellt, gegeben werden. Ein signifikanterer Adressenwert
wurde für die Reihenadressen und ein Adressenwert
der weniger signifikanten drei Bits für die Spaltenadressen
gewählt. Ein Dreieckzeichen bezeichnet die Schreibdaten und
ein Kreiszeichen die Lesedaten. Das Schreiben der Daten wird
dadurch durchgeführt, daß die Reihenadressierung auf einen
vorbestimmten Wert gehalten und die Spaltenadressierung
nacheinander von 0 bis 7 geändert wird. Das gleiche wird
durch Erneuern der Reihenadressierung nacheinander durchgeführt.
Die Figur zeigt einen Fall, in dem die Daten (D 0, N),
(D 1, N-d), (D 2, N-2d), (D 3, N-3d), (D 4, N-4d),
(D 5, N-5d) und (D 6, N-6d) (D 7, N-7d) nacheinander
in die Reihenadresse 7d und die Spaltenadressen 0 bis 7 ge
schrieben werden. Das Lesen der Daten wird dadurch durchgeführt,
daß die Spaltenadressierung jedesmal, wenn d an
die Reihenadressierung, die durch Abziehen von 7d von der
Reihenadressierung beim Schreiben erhalten wird, hinzuaddiert
ist, nacheinander von 0 bis 7 geändert wird. Das gleiche
wird durch Erneuern der Reihenadressierung nacheinander
durchgeführt. Die Figur zeigt einen Fall, in dem die Daten
(D 0, N-7d), (D 1, N-7d),(D 2, N-7d), (D 3, N-7d),
(D 4, N-7d), (D 5, N-7d), (D 6, N-7d) und (D 7, N-7d)
der Adressen (0, 0), (d, 1), (2d, 2), (3d, 3), (4d, 4),
(5d, 5), (6d, 6) und (7d, 7) nacheinander ausgelesen werden.
Die so ausgelesenen Daten sind also entschachtelte Daten.
Im folgenden soll die Betriebsweise der in Fig. 2 gezeigten
Adressiervorrichtung im Detail unter Bezug auf die Fig. 3
bis 5 beschrieben werden. Fig. 4 ist ein Zeitschaubild zur
Erläuterung der Funktionsweise der Schreibadressierschaltung
101 und Fig. 5 ein Zeitschaubild zur Erläuterung der
Betriebsweise der Leseadressierschaltung 102.
Zunächst soll die Betriebsweise der Schreibadressierschaltung
101 insbesondere unter Bezug auf das Zeitschaubild nach
Fig. 4 beschrieben werden. Das in der Fig. 4 gezeigte Beispiel
zeigt einen Fall, in dem acht Wörter in einem Übertragungsblock
(die in Fig. 1 gezeigte Gruppe 3) durch Festhalten
der signifikanteren Adresse auf einem konstanten
Wert durch Ändern der weniger signifikanten Adresse von
0 bis 7 geschrieben werden und der nächste Block geschrieben
wird, nachdem die signifikantere Adresse durch den Takt
WB um Eins erhöht wurde.
Zum Zeitpunkt t 1 wird der Zähler 12 durch den Takt WB zu
rückgesetzt und gleichzeitig wird der Zähler 13 um Eins
erhöht. Daher erhält der Ausgang OUT 12 des Zählers 12 den
Wert 0 und gleichzeitig wechselt der Ausgang OUT 13 des Zählers
13 vom unmittelbar vorher vorliegenden Wert (beispielsweise
7d - 1) zum neuen Wert 7d.
Zum Zeitpunkt t 2 wird der Zählwert des Zählers 12 nach Anlegen
des Taktes WS um Eins erhöht, so daß der damit den
Wert 1 bereitstellt. Zu dieser Zeit werden die Daten des
vordersten Wortes (D 0, N) im N-ten Block in den Schreibdaten
WDATA in den Speicher während eines Zeitraumes zwischen
dem Zeitpunkt t 1 und dem Zeitpunkt t 2 geschrieben. Seine
Adresse ist t 1(m, n), wenn man annimmt, daß der Wert der signi
fikanteren Adresse m und der Wert der weniger signifikanten
Adresse n beträgt. In einem solchen Fall erhält der Wert
des Ausgangssignals OUT 13 des Zählers 13 den Wert m der
signifikanteren Adresse und der des Ausgangssignales 0
des Zählers 12 den Wert n der weniger signifikanten Adresse
und damit ist die Adresse (7d, 0). Die Daten des nächsten
Wortes (D 1, N-d) werden in die Adresse (7d, 1) geschrieben.
In gleicher Weise wird danach die Adresse der weniger
signifikanten drei Bits nacheinander um Eins für jedes Wort
erhöht und die Daten des Wortes D 2 bis D 7 werden in die
durch das Ausgangssignal OUT 13 des Zählers 13 und das Aus
gangssignal OUT 12 des Zählers 12 bestimmte Schreibadresse
geschrieben. Wenn das Einschreiben der Daten der acht Wörter
zum Zeitpunkt t 3 abgeschlossen ist, wird das Taktsignal
WB angelegt. Daher wird der Zählwert des Zählers 13 um Eins
erhöht und die signifikantere Adresse m erhält den Wert
7d + 1 und die Daten der entsprechenden Wörter im nächsten
(N + 1)-ten Block werden nacheinander eingeschrieben. Tat
sächlich erreicht nun der Zählwert des Zählers 13 in einem
solchen Fall die obere Grenze und der Zählwert sowie die
signifikantere Adresse m kehrt auf 0 zurück.
Nun soll die Funktionsweise der Leseadressierschaltung 102
unter Bezug auf das Zeitschaubild nach Fig. 5 beschrieben
werden. Wenn zum Zeitpunkt t 1 das Taktsignal RB angelegt
wird, wird der Zähler 15 rückgesetzt und dessen Ausgangs
signal OUT 15 erhält den Wert 0. Als Folge davon erhält die
weniger signifikante Leseadresse den Wert 0. Andererseits besitzt
der Zähler 13 einen Wert 7d, der anfänglich durch die
Schaltung 19 zum Einstellen des Ausgangszustandes einge
stellt wurde, und die signifikantere Adresse der Leseadressier
schaltung 102 wird so eingestellt, daß sie um 7d im
Vergleich mit der der Schreibadressierschaltung 101 verzögert ist.
Daher hat immer dann, wenn die signifikantere
Adresse der Schreibadressierschaltung 101 7d beträgt, der
signifikantere Lesezählwert MRCV, der durch den Zählwert
des Zählers 17 und den Zählwert des Zählers 18 gebildet
wird, den Wert 0. Genauer gesagt ist die Schaltung 19 zum
Einstellen des Ausgangszustandes dazu da, einen Konflikt
zwischen den Schreibadressen und den Leseadressen des Speichers
zu vermeiden. Wäre die Schaltung 19 zum Einstellen
des Ausgangszustandes nicht vorhanden, dann würden sowohl
die Schreibadressen als auch die Leseadressen von Zufalls
adressen beim Einschalten einer Spannungsversorgung beginnen,
wodurch eine ordnungsgemäße Entschachtelung der Lesedaten nicht gewährleistet
wäre. Wenn einmal der Anfangswert 7d durch die
Schaltung 19 zum Einstellen des Ausgangszustandes eingestellt
ist, laufen sowohl die Schreibadresse als auch Leseadresse
im Speicher unter Einhaltung einer vorbestimmten
Beziehung in dem Fall um, in dem die Schreib- und Lese-
(frame)-Frequenzen die gleichen sind.
Wenn der Ladetakt LD an die Eingangsklemme 11 e zum Zeit
punkt t 4 angelegt wird, wird der Wert 0 in den Zähler 16
geladen. Daher wird die signifikantere Leseadresse m 0 und
folglich die Leseadresse (0, 0). Zu dieser Zeit werden die
Daten (D 0, N - 7d), die 7d Blocks vor den Daten (D 0, N) sind
vom Speicher 40 gelesen, wie in Fig. 3 gezeigt ist.
Wenn zum Zeitpunkt t 5 das Taktsignal RS angelegt wird, wird
der Ausgang OUT 15 des Zählers 15 zu 1. Zur gleichen Zeit
wird der Zähler 16 um Eins erhöht. Das bedeutet, daß die
signifikantere Leseadresse m um d erhöht wird. Dadurch wird
die Leseadresse des Speichers zu (d, 1) und die Daten
(D 1, N - d - 6d) = (D 1, N - 7d) werden vom Speicher 40 aus
gelesen.
In ähnlicher Weise werden danach die Zählwerte der Zähler
15 und 16 durch den Takt RS nacheinander um Eins erhöht
und die in der durch beide Zählerwerte bezeichneten Adresse
gespeicherten Daten werden ausgelesen, wodurch die Wortan
ordnung des (N - 7d)-ten Fehlerkorrekturblockes, wie durch
die Gruppe 5 in Fig. 1 gezeigt ist, schließlich erhalten
wird.
Das Entschachteln wird fortlaufend durch Ausführen des oben
beschriebenen Betriebes durchgeführt, wobei das Schreib
system und das Lesesystem miteinander synchronisiert sind
und die Taktphase so eingestellt ist, daß die Daten des
Wortes D 7 gelesen werden, nachdem sie eingeschrieben sind.
Beim Beispiel nach Fig. 1 werden die Daten des in der Gruppe
3 gezeigten Blockes in die signifikantere Adresse 7d und
danach die Daten des nächsten Blockes in die Adresse der
signifikanteren Adresse 0 geschrieben, worauf die Daten
(D 7, N - 7d) der Leseadresse (7d, 7) gelesen werden und
danach das Lesen der Daten (D 0, N - 7d + 1) des vordersten
Wortes des nächsten Fehlerkorrekturblockes von der Adresse
(1, 0) beginnt, wobei das Entschachteln durch Umlauf des
Speichers von 8 × (zd + 1) Bits pro einem Bit durchgeführt
werden kann, wobei 8 der weniger signifikanten Adressenzahl
und 7d + 1 der signifikanteren Adressenzahl entspricht
(siehe Fig. 3).
Im voranstehenden wurde die Speicheradressiersteuerung
beim Entschachteln beschrieben. Obwohl die Speicheradressier
steuerung beim Verschachteln von der vorangehenden Beschreibung
leicht verstanden werden kann, soll im folgenden
zur Klärung eine kurze Beschreibung erfolgen.
Fig. 6 zeigt schematisch eine Speicherabbildung bzw. einen
Speicherplan pro einem Bit in einem Wort beim Verschachteln.
Es soll in erster Linie der Unterschied von der Darstellung
nach Fig. 3 beschrieben werden. Das Einschreiben von Daten
erfolgt durch Halten der Reihenadressierung auf einem konstanten
Wert und durch Ändern der Spaltenadressierung nacheinander
von 0 bis 7. Das gleiche wird auch durch Erneuern
der Reihenadressierung nacheinander durchgeführt. Sie sind
die gleichen wie im Fall des Entschachtelns. Die Fig. 6 zeigt
einen Fall, bei dem die Daten (D 0, N), (D 1, N), (D 2, N),
(D 3, N), (D 4, N), (D 5, N), (D 6, N) und (D 7, N), aufeinander
folgend in die Reihenadresse 7d und die Spaltenadressen
0 bis 7 geschrieben werden. Das Auslesen der Daten erfolgt
durch Verändern der Spaltenadressierung um Eins nacheinander
von 0 bis 7 jedesmal, wenn d von der Reihenadressierung
beim Schreiben abgezogen wird. Das gleiche wird durch Erneuern
der Reihenadressierung einzeln nacheinander durchgeführt.
Die Fig. 6 zeigt einen Fall, in dem die Daten (D 0, N),
(D 1, N-d), (D 2, N-2d), (D 3, N-3d), (D 4, N-4d)
(D 5, N-5d) und (D 6, N-6d) (D 7, N-7d) aufeinanderfolgend
von den Adressen (7d, 0), (6d, 1), (5d, 2), (4d, 3),
(3d, 4), (2d, 5), (d, 6) und (0, 7) ausgelesen werden. Der
in Gruppe 2 der Fig. 1 gezeigte Verzögerungsbetrag wird daher
erhalten und das Verschachteln wird durchgeführt.
Um das beschriebene Verschachteln mit der in Fig. 2 gezeigten
Adressiervorrichtung zu erreichen, kann anstelle des
Zählers 16 ein Abwärtszähler verwendet werden. Damit sind
die Einzelheiten der Funktionsweise der Adressiervorrichtung
nach Fig. 2 beim Verschachteln durch Bezug wiederum
auf die Fig. 4 und 5 und die Beschreibung in diesem Zusammenhang
verständlich, wenn man die genannte Abwandlung in
Betracht zieht.
In dem Fall, in dem das Verschachteln oder Entschachteln,
wie in Fig. 1 gezeigt, durchgeführt werden soll, beträgt
die mindestens erforderliche Speicherkapazität pro einem
Bit im Wort 28d Bits, die die Gesamtheit der entsprechenden
Verzögerungsbeträge 0 bis 7d sind, wogegen im Fall, in dem die her
kömmliche Adressiervorrichtung nach Fig. 2 verwendet werden soll, eine
Speicherkapazität von 8 × (7d + 1) Bits pro einem Bit im Wort,
wie oben beschrieben wurde, erforderlich ist, d. h., es war eine das
Zweifache der mindestens erforderlichen Speicherkapazität betragende
Speicherkapazität erforderlich und damit unwirtschaftlich.
Aus der DE-OS 29 46 702 ist ebenfalls eine Einrichtung zum Ent- und
Verschachteln von Daten bekannt, bei der die Daten in einen Speicher
unter verschiedenen Adressen eingespeichert und unter anderen ver
schiedenen Adressen ausgelesen werden. Die Adressen sind bei dieser
bekannten Einrichtung nicht aufeinanderfolgend, sondern über den ge
samten Speicher verteilt, so daß die Adressierung beim Schreiben und
beim Lesen nicht linear erfolgen kann und einen verhältnismäßig
großen Aufwand erfordert. Jedoch ist nur eine Speicherkapazität von
etwa der Hälfte der Speicherkapazität bei dem eingangs genannten Ver
fahren erforderlich.
Aufgabe der Erfindung ist es, die Einrichtung der im Oberbegriff des
Patentanspruches 1 angegebenen Art so auszubilden, daß die Speicher
kapazität bei vergleichbarer einfacher Ansteuerung nahezu gleich der
unbedingt für das Ver-/Entschachteln der Daten erforderlichen Speicher
kapazität ist.
Diese Aufgabe wird durch eine Einrichtung gelöst, die im Patent
anspruch 1 gekennzeichnet ist. Eine alternative Lösung ist im Patent
anspruch 2 gekennzeichnet.
Zum Einschreiben der Daten wird der vorbestimmte ganzzahlige Wert B
aufeinanderfolgend zur Spaltenadresse addiert, während der vorbestimmte
positive ganzzahlige Wert A der Reihenadresse beibehalten wird.
Wenn die Spaltenadresse den vorbestimmten positiven ganzzahligen Wert
C erreicht, dann wird der vorbestimmte ganzzahlige Wert D von der
Reihenadresse abgezogen. Danach wird jedesmal, wenn der vorbestimmte
ganzzahlige Wert E von der Reihenadresse abgezogen wird, in Überein
stimmung damit der genannte vorbestimmte ganzzahlige Wert B nachfolgend
von der Spaltenadresse abgezogen. Dasselbe wird
durchgeführt, während die Reihenadresse eine nach der anderen
erneuert wird. Zum Lesen der Daten aus
dem Speicher wird der vorbestimmte Wert F von dem oben genannten
vorbestimmten ganzzahligen Wert A abgezogen, und danach
wird der oben genannte vorbestimmte ganzzahlige Wert E
nachfolgend zu der so gewonnenen Reihenadresse addiert, während
in Übereinstimmung damit der oben genannte vorbestimmte
ganzzahlige Wert B nachfolgend zur Spaltenadresse addiert
wird. Danach wird, wenn die Spaltenadresse den oben genannten
vorbestimmten ganzzahligen Wert C erreicht, der oben
genannte ganzzahlige Wert G von der Reihenadresse abgezogen.
Darauffolgend wird, während die Reihenadresse auf dem
vorbestimmten positiven ganzzahligen Wert H gehalten wird,
der oben genannte vorbestimmte ganzzahlige Wert B nachfolgend
von der Spaltenadresse abgezogen. Dasselbe wird durch
geführt, während die Reihenadresse eine nach der anderen
erneuert wird. Damit wird die Speicheradressierung
in einer soganannten gefalteten Weise
erreicht, und man hat daher in dem Fall, in dem Daten unter
Verwendung eines Speichers verschachtelt oder entschachtelt
werden sollen, festgestellt daß die Speicherkapazität
im Vergleich zu einem Fall, in dem eine herkömmliche
Adressiervorrichtung verwendet wird,
halbiert werden kann.
Es ist damit ein Hauptvorteil der Erfindung, daß im Fall,
in dem Daten unter Verwendung eines Speichers verschachtelt
oder entschachtelt werden sollen, eine Speicherkapazität
verwendet werden kann, die etwa die Hälfte der einer
herkömmlichen Adressiervorrichtung beträgt.
Es ist somit möglich, das Verschachteln oder Entschachteln mit
einer Speicherkapazität nahe einer mindestens erforderlichen
Speicherkapazität durchzuführen.
Ein weiterer Vorteil der Erfindung liegt in der Wirtschaftlichkeit,
einer kleinen Ausführung und einer Verringerung
des Leistungsverbrauches aufgrund der Verwendung einer gegenüber
der herkömmlichen etwa halbierten Speicherkapazität.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben
sich aus der Beschreibung von Ausführungsbeispielen der
Erfindung im Zusammenhang mit den Figuren. Von den Figuren
zeigt
Fig. 1 die Darstellung eines Datenformates zur Erläuterung
des Vorgehens beim Verschachteln und Entschachteln,
das den Stand der Technik darstellt;
Fig. 2 ein Blockschaltbild einer herkömmlichen Speicher
adressiervorrichtung zur Durchführung des Entschach
telns;
Fig. 3 eine schematische Darstellung eines Speicherplanes
bzw. einer Speicherabbildung pro einem Bit in einem
Wort beim Durchführen des Entschachtelns;
Fig. 4 ein Zeitschaubild zur Erläuterung der Betriebs
weise der Schreibadressierschaltung;
Fig. 5 ein Zeitschaubild zur Erläuterung der Betriebsweise
der Leseadressierschaltung;
Fig. 6 eine schematische Darstellung eines Speicherplanes
bzw. einer Speicherabbildung pro einem Bit in einem
Wort beim Durchführen des Verschachtelns;
Fig. 7 ein Blockschaltbild einer Ausführungsform
Fig. 8 eine Darstellung der Einzelheiten der Torschaltung
der in Fig. 7 gezeigten Steuerschaltung;
Fig. 9 ein Zeitschaubild zur Erläuterung der Betriebsweise
der Torschaltung und der Steuerschaltung;
Fig. 10 ein Blockschaltbild eines Subtrahiergliedes;
Fig. 11 ein Blockschaltbild einer Schaltung zum Einstellen
des Ausgangszustandes;
Fig. 12 eine schematische Darstellung eines Speicherplanes
bzw. einer Speicherabbildung pro einem Bit in einem
Wort beim Durchführen des Entschachtelns;
Fig. 13 ein Zeitschaubild zur Erläuterung der Betriebsweise
der Schreibadressierschaltung;
Fig. 14 ein Zeitschaubild zur Erläuterung der Betriebsweise
der Leseadressierschaltung;
Fig. 15 ein Zeitschaubild zur Erläuterung der Betriebsweise
eines Selektors;
Fig. 16 bis 18 schematische Darstellungen von Speicherplänen
bzw. Speicherabbildungen in dem Fall, in dem andere
Adressierverfahren beim Durchführen des Entschachtelns
verwendet werden; und
Fig. 19 bis 22 schematische Darstellungen von Speicherplänen
bzw. Speicherabbildungen beim Durchführen des Ver
schachtelns.
Wie aus Fig. 7 ersichtlich ist, weist die Ausführungsform
eine Schreibadressierschaltung 20 zur Bestimmung der
Adressen beim Einschreiben der Daten in einen Speicher 40,
eine Schaltung 50 zum Einstellen des Ausgangs- bzw. Anfangs
zustandes, die mit der oben genannten Schreibadressierschaltung
20 zur Bereitstellung einer anfänglichen Lesereihen
adresse gekoppelt ist, eine mit der oben genannten Schaltung
50 zum Einstellen des Anfangszustandes gekoppelte Leseadressier
schaltung 30 zur Bestimmung der Adressen beim Lesen
der Daten aus dem Speicher 40 und einen mit der Schreibadressier
schaltung 20 und der Leseadressierschaltung 30 zur Verbindung
eines dieser beiden mit dem Speicher 40 gekoppelten
Wähler bzw. Selektor 14 auf. Die Schreibadressierschaltung 20
enthält eine erste Adressiereinrichtung zum Addieren eines
vorbestimmten ganzzahligen Wertes B nacheinander zu den
Spaltenadressen, während die Reihenadresse auf einem vorbestimmten
ganzzahligen Wert A gehalten wird, eine zweite
Adressiereinrichtung, die darauf, daß die Spaltenadresse
einen vorbestimmten positiven ganzzahligen Wert C erreicht,
damit reagiert, daß sie einen vorbestimmten ganzzahligen
Wert D von der Reihenadresse abzieht, und eine dritte Adressier
einrichtung zum Abziehen eines vorbestimmten ganzzahligen
Wertes E nacheinander von der Reihenadresse, während
der oben genannte vorbestimmte ganzzahlige Wert B von der
Spaltenadresse in Übereinstimmung damit nacheinander abgezogen
wird. Die Leseadressiereinrichtung 30 enthält eine
vierte Adressiereinrichtung zum Addieren des oben genannten
vorbestimmten ganzzahligen Wertes E nacheinander zur
oben genannten anfänglichen Lesereihenadresse, während nach
einander der oben genannte vorbestimmte Wert B zur Spalten
adresse in Übereinstimmung damit addiert wird, eine fünfte
Adressiereinrichtung, die darauf, daß die Spaltenadresse
den oben genannten vorbestimmten ganzzahligen Wert C erreicht,
damit antwortet, daß sie einen vorbestimmten ganzzahligen
Wert G von der Reihenadresse abzieht, und eine
sechste Adressiereinrichtung zum Abziehen des oben genannten
vorbestimmten ganzzahligen Wertes B nacheinander von der
Spaltenadresse, während die Reihenadresse auf einem vorbe
stimmten positiven ganzzahligen Wert H gehalten wird.
Im folgenden soll der Aufbau und die Betriebsweise der in
Fig. 7 gezeigten Adressiereinrichtung beschrieben werden.
Fig. 7 ist ähnlich der Fig. 2 und zeigt ein Blockschaltbild
zur Durchführung des Entschachtelns. Das Verschachteln wird
anschließend daran beschrieben.
Die Schreibadressierschaltung 20 enthält eine Torschaltung
21, einen Zähler 22, eine Steuerschaltung 23, Zähler 24
bis 26 und ein Subtrahierglied 27. Der Torschaltung 21 werden
ein Takt bzw. Taktsignal WS und die Ausgangssignale
A und B der Steuerschaltung 23 zugeführt. Die Torschaltung
21 weist zwei OR-Gatter 211 und 212 auf, die weiter unten
unter Bezug auf Fig. 8 beschrieben werden. Der Zähler 22
enthält einen Aufwärts- und Abwärtszähler mit einem Zwei-
Bit-Ausgang und empfängt ein Ausgangssignal C der Torschaltung
21 an einer Aufwärtszähl- bzw. Additionseingangsklemme UP und das andere
Ausgangssignal D an einer Abwärtszahl- bzw. Subtraktionseingangsklemme DN.
Dem Rücksetzanschluß R des Zählers 22 wird ein Takt bzw.
Taktsignal WB zugeleitet. Der Zähler 24 weist einen Vier-
Bit-Zähler auf und schaltet in Antwort auf das Taktsignal
WB weiter. Sein Anfangszustand wird durch die Schaltung 50
zum Einstellen des Anfangszustandes eingestellt. Der Zähler
25 empfängt das Übertragungs-Ausgangssignal des Zählers 24 und
wird in Antwort auf das Ausgangssignal der Schaltung 50 zum
Einstellen des Anfangszustandes voreingestellt. Der Zähler
26 empfängt das Ausgangssignal D von der Torschaltung 21 an
einer Subtraktionseingangsklemme DN und wird mit dem Ausgangs
signal des Zählers 25 als parallelem Ladeeingang versorgt.
Der Zähler 26 reagiert auf jedes Anlegen des Schreiblade
taktsignales (im folgenden als Taktsignal WL bezeichnet),
das er über die Eingangsklemme 11 f erhält, damit, daß
er mit dem Ausgangssignal vom Zähler 25 geladen wird. Das
Subtrahierglied 27 führt eine Subtraktion von dem von den
Ausgangssignalen der Zähler 24 und 26 erreichten Werte vom
Wert 0, wenn der Ausgang A der Steuerschaltung 23 auf hohem
Pegel liegt, und vom Wert 4d + 1 durch, wenn dessen Ausgang
A auf niedrigem Pegel liegt. Das Ausgangssignal vom Zähler
22 wird dem Selektor 14 als die Schreibadressdaten von n
Bits und das Ausgangssignal vom Subtrahierglied 27 dem Selektor
14 als Schreibadressdaten von m Bits zugeführt. Demgemäß
wird beim Speicher 40 die Schreibadresse der weniger
signifikanten zwei Bits durch den Zählwert des Zählers 22
und die signifikantere Schreibadresse durch das Ausgangssignal
des Subtrahiergliedes 27 bestimmt.
Die Leseadressierschaltung 30 besitzt den gleichen Aufbau
wie die Schreibadressierschaltung 20 und enthält eine Tor
schaltung 31, einen Zähler 32, eine Steuerschaltung 33,
Zähler 34 bis 36 und ein Subtrahierglied 37. Das Subtrahier
glied 37 dient dazu, von dem durch die Ausgangssignale
der Zähler 34 und 36 erreichten Wert in dem Fall, in dem
der Ausgang A der Steuerschaltung 33 den Wert einer logischen
Eins besitzt, den Wert 0 und in dem Fall, in dem der
Ausgang A der Steuerschaltung 33 den Wert einer logischen
Null besitzt, den Wert 3d + 1 abzuziehen. Da der Aufbau
der übrigen Teile der gleiche ist wie der der Leseadressier
schaltung 20, erübrigt sich eine genauere Beschreibung.
Bevor mit einer detaillierten Beschreibung der Betriebsweise
der Schreibadressierschaltung 20 und der Leseadressier
schaltung 30 begonnen wird, sollen der Aufbau und die
Betriebsweise jeweils der Torschaltung 21, der Steuerschaltung
23, des Substrahiergliedes 27 und der Schaltung 50 zum
Einstellen des Anfangszustandes beschrieben werden.
Fig. 8 ist ein detailliertes Blockschaltbild der in Fig. 7
gezeigten Torschaltung 21 und Steuerschaltung 23. Zunächst
soll ein spezifischer Aufbau der Steuerschaltung 23 dargestellt
werden. Ein NAND-Gatter 231 ist so geschaltet, daß
es als Eingangssignal das Ausgangssignal OUT 22 des Zählers
22 empfängt, und liefert ein Ausgangssignal vom Wert einer
logischen Null oder vom niedrigen Pegel, wenn"3", d. h.
"11" in Binärdarstellung, angelegt wird. Das OR-Gatter 232
erhält das Ausgangssignal des NAND-Gatters 231 und das Takt
signal WS und liefert das Ausgangssignal F zur Takteingangs
klemme T des D-Flip-Flops 233. Das Taktsignal WB wird an
die Rücksetzklemme R des D-Flip-Flops 233 angelegt. Die
eingangsklemme D des D-Flip-Flops 233 ist mit der Spannungs
quelle V verbunden. Das invertierte Ausgangssignal A von
der Invertierausgangsklemme des D-Flip-Flops 233 und das
Ausgangssignal E vom NAND-Gatter 231 werden einem NAND-Gatter
234 zugeleitet.
Unter Bezug auf die Fig. 8 und 9 soll nun die Betriebsweise
der Torschaltung 21 und der Steuerschaltung 23 beschrieben
werden. Fig. 9 stellt ein Zeitschaubild zur Erläuterung
der Betriebsweise der Torschaltung 21 und der Steuerschaltung
23 dar.
Wenn das Taktsignal WB zum Zeitpunkt t 1 einen niedrigen
Pegel annimmt, dann werden der Zähler 22 und das D-Flip-Flop
233 rückgesetzt. Daher nehmen sowohl das Ausgangssignal E
des NAND-Gatters 231 als auch das invertierte Ausgangssignal
A des D-Flip-Flops 233 beide einen hohen Pegel an und das
Ausgangssignal B des NAND-Gatters 234 nimmt einen niedrigen
Pegel an. Danach wird das Taktsignal WS über das OR-Gatter
211 der Additionseingangsklemme UP des Zählers 22 zuge
leitet.
Zum Zeitpunkt t 6 nimmt der Wert des Ausgangssignales OUT 22
des Zählers 22 in Antwort auf den Abfall des Ausgangssignales
C des OR-Gatters 211 den Wert 3 und das Ausgangssignal
E des NAND-Gatters 231 einen niedrigen Pegel an.
Zum Zeitpunkt t 7 wechselt das invertierte Ausgangssignal A
des D-Flip-Flops 233 vom hohen Pegel zum niedrigen Pegel in
Antwort auf das Ausgangssignal F des OR-Gatters 232. Daher
nimmt der Ausgang B des NAND-Gatters 234 während eines Zeit
raumes vom Zeitpunkt t 6 zum Zeitpunkt t 3, wenn das nächste
Taktsignal WB wechselt, einen hohen Pegel an und der Ausgang
A des D-Flip-Flops 233 nimmt während einer Zeitspanne vom
Zeitpunkt t 7 zum Zeitpunkt t 3 einen niedrigen Pegel an.
Als Folge davon läßt das OR-Gatter 211 das Taktsignal WS
während der Zeit zwischen dem Zeitpunkt t 1 und dem Zeitpunkt
t 6 angelegt bzw. durch. Das OR-Gatter 212 läßt das Taktsignal
WS zwischen dem Zeitpunkt t 7 und dem Zeitpunkt t 3 angelegt
bzw. durch. Damit wiederholt der Zähler 22 eine Betriebsweise,
bei der das Ausgangssignal OUT 22 von 0 bis 3
aufwärts gezählt und der Zählwert 3 für einen Zeitraum zweier
Taktksignale beibehalten wird, worauf das Ausgangssignal
OUT 22 abwärts bis 0 gezählt wird.
Fig. 10 ist ein Blockschaltbild des Subtrahiergliedes 27.
Das Subtrahierglied 27 enthält einen Addierer 271 von vier
Bits, einen Addierer 272 von m - 4 Bits und einen Komple
mentsetzer 273. Dem Addierer 271 wird das Ausgangssignal
OUT 24 des Zählers 24 und dem Addierer 272 das Ausgangssignal
OUT 26 des Zählers 26 zugeleitet. Das Ausgangssignal OUT 27
der Zähler 271 und 272 wird dem Selektor als Adressdaten
von m Bits zugeführt. Der Komplementsetzer 273 dient dazu,
ein im Subtrahierglied 27 zu subtrahierendes Komplement
[4d + 1] des Wertes 4d + 1 zu setzen, und liefert den Wert
0, wenn das Ausgangssignal A der Steuerschaltung 23 "1" ist,
und ein Komplement [4d + 1], wenn das Ausgangssignal A
der Steuerschaltung 23 "0" ist. Die Addierer 271 und 272
dienen dazu, den Wert 0 oder das Komplement [4d + 1] zu dem
vom Ausgang OUT 24 des Zählers 24 und dem Ausgang OUT 26 des
Zählers 26 erreichten Wert zu addieren. Da die Adressen
des Speichers umlaufen, wird jedoch in dem Fall, in dem
das Additionsergebnis einen Übertrag aufweist, der Übertrag
vernachlässigt. Damit dient das Subtrahierglied 27 dazu, von
dem durch die Ausgänge OUT 24 des Zählers 24 und OUT 26 des
Zählers 26 erreichten Wert den Wert 0 abzuziehen, wenn der
Ausgang A der Steuerschaltung 23 "1" ist, und den Wert 4d + 1
abzuziehen, wenn der Ausgang A der Steuerschaltung 23 "0"
ist. Das für das Subtrahierglied 27 gesagte gilt ebenfalls
für das Subtrahierglied 37, mit der Ausnahme, daß der abzuziehende
Wert 3d + 1 beträgt.
Fig. 11 stellt ein Blockschaltbild der Schaltung 50 zum
Einstellen des Anfangszustandes dar. Die Schaltung 50 zum
Einstellen des Anfangszustandes weist einen
Detektor 51, ein AND-Gatter 52 und einen Inverter
53 auf. Der Detektor 51 enthält ein
NAND-Gatter mit Eingangsklemmen von beispielsweise m Bits.
Der Detektor 51 ist so geschaltet,
daß sie den von den Ausgängen OUT 34 des Zählers 34 und OUT 35
des Zählers 35 erreichten Wert von m Bits empfängt. Der
Detektor 51 liefert dem AND-Gatter
52 den Wert "1", wenn ihr Eingang 0 ist. Das Taktsignal RB
(die negative Logik) wird dem Inverter 53 und das inver
tierte Taktsignal RB dem AND-Gatter 52 zugeführt. Damit
liefert das AND-Gatter 52 den Wert "1" immer dann, wenn
der durch die Ausgänge OUT 34 des Zählers 34 und OUT 35 des
Zählers 35 erreichte Wert Null ist und das Taktsignal RB
angelegt ist. Das Ausgangssignal "1" des AND-Gatters 52
wird den Zähler 24 und 25 zugeleitet, wobei der von den
Ausgängen des Zählers 24 und des Zählers 25 erreichte Wert
anfänglich zwangsweise auf den Wert 7d festgesetzt wird.
Bevor mit einer detaillierten Beschreibung des Betriebes
der in Fig. 7 gezeigten Adressierschaltung begonnen wird,
soll eine Übersicht über ihre Betriebsweise unter Bezug auf
Fig. 12 gegeben werden. Fig. 12 ist eine schematische Dar
stellung eines Speicherplanes bzw. einer Speicherabbildung
pro einem Bit in einem Wort beim Entschachteln. Die signi
fikanteren Adressen wurden als Reihenadressen und die
Adressen der weniger signifikanten zwei Bits als Spalten
adressen gewählt. Ein wesentlicher Unterschied von Fig. 3
liegt darin, daß die Spaltenadressen zwei Bits aufweisen.
Ein Dreieckszeichen bezeichnet die Schreibdaten und ein
Kreiszeichen die Lesedaten. Das Einschreiben der Daten wird
durch folgende Schritte durchgeführt. Zunächst wird die
Spaltenadresse nacheinander um Eins von 0 bis 3 geändert,
während die Reihenadresse auf einem vorbestimmten Wert, z. B. 7d + 1,
gehalten wird. Die Figur zeigt einen Fall, in dem die
Daten (D 0, 0), (D 1, N - d), (D 2, N - 2d) und (D 3, N - 3d)
nacheinander in die Reihenadresse 7d + 1 und die Spalten
adressen 3 bis 0 geschrieben werden. Wenn die Spaltenadresse
den Wert 3 erreicht, wird die Reihenadresse um 4d + 1 ver
ringert. Danach wird die Reihenadresse nacheinander um
d verringert, während die Spaltenadresse ebenfalls in Über
einstimmung damit schrittweise um Eins nacheinander von 3
bis 0 verringert wird. Die Figur zeigt einen Fall, in dem
die Daten (D 4, N - 4d), (D 5, N - 5d), (D 6, N - 6d) und
(D 7, N - 7d) nacheinander in die entsprechenden Adressen
(3d, 3), (2d, 2), (d, 1) und (0, 0) geschrieben werden. Das
oben beschriebene Vorgehen wird in gleicher Weise durchgeführt,
während die Reihenadresse schrittweise um Eins erniedrigt
wird. Das Lesen der Daten wird in den folgenden Schritten
durchgeführt. Zunächst wird die Spaltenadresse schrittweise
um Eins von 0 bis 3 jedesmal, wenn d zu der durch Abziehen
von 7d von der Reihenadresse beim Schreiben erhaltenen
Reihenadresse addiert wird, verändert. Die Figur zeigt einen
Fall, in dem die Daten (D 0, N - 7d), (D 1, N - 7d), (D 2, N - 7d)
und (D 3, N - 7d) aufeinanderfolgend von den Adressen (1, 0),
(d + 1, 2), (2 d + 1, 2) und (3 d + 1, 3) gelesen werden.
Wenn die Spaltenadresse den Wert 3 erreicht, wird von der
Reihenadresse der Wert 3d + 1 abgezogen. Danach wird die
Spaltenadresse schrittweise um Eins von 3 auf 0 verringert,
während für die Reihenadresse 0 beibehalten wird. Die Figur
zeigt einen Fall, in dem die Daten (D 4, N - 7d), (D 5, N - 7d),
(D 6, N - 7d) und (D 7, N - 7d) aufeinanderfolgend von den
Adressen (0, 3), (0, 2), (0, 1) und (0, 0) ausgelesen werden.
Das gleiche Verfahren wie oben beschrieben wird ausgeführt,
während die Reihenadressen eine nach der anderen erniedrigt
werden. Daher wird der in der Gruppe 4 in Fig. 1 gezeigte
Verzögerungsbetrag erhalten und das Entschachteln durchge
führt.
Im folgenden wird die Betriebsweise der in Fig. 7 gezeigten
Adressiereinrichtung im Detail unter Bezug auf die Fig. 13
bis 15 beschrieben. Fig. 13 ist ein Zeitschaubild zur Erläuterung
der Betriebsweise der Schreibadressierschaltung 20.
Fig. 14 ist ein Zeitschaubild zur Erläuterung der Betriebsweise
der Leseadressierschaltung 30. Fig. 15 ist ein Zeit
schaubild zur Erläuterung der Betriebsweise des Selektors
14. Zunächst soll die Betriebsweise der Schreibadressier
schaltung 20 in Verbindung mit dem Zeitschaubild nach Fig. 13
beschrieben werden.
Wenn das Taktsignal WB zum Zeitpunkt t 1 einen niedrigen
Pegel annimmt, wird das Ausgangssignal OUT 22 des Zählers 22
zu 0. Zur gleichen Zeit wird der signifikantere Zählwert
MWCV zur Bezeichnung der durch die Ausgänge der Zähler 24
und 25 erreichten signifikanteren Adresse m um 1 aufwärts
gezählt. Als Ergebnis wechselt der signifikantere Zählwert
MWCV vom unmittelbar vorher angenommenen Wert, d. h. 7d, zu
7d + 1.
Wenn das Taktsignal WL mit niedrigem Pegel zum Zeitpunkt
t 8 angelegt wird, dann wird der Zähler 26 mit dem Wert des
Zählers 25 geladen. Zu dieser Zeit beträgt der Ausgang A
der Steuerschaltung 23 "1" (siehe Fig. 9) und der Subtrahent
des Subtrahiergliedes 27 ist 0 und deshalb wird die
Schreibadresse (7d + 1, 0). Daher werden die Daten des Wortes
(D 0, N) im N-ten Block der Schreibdaten WDATA in die
Adresse (7d + 1, 0) während der Zeitspanne des Zeitpunktes
t 8 und des Zeitpunktes t 2 in die Adresse (7d + 1, 0) ge
schrieben.
Zum Zeitpunkt t 2 nimmt der Zählwert im Zähler 22 beim An
stieg des Taktsignales WS den Wert 1 an. Daher werden die
Daten des nächsten Wortes (D 1, N - d) in die Adresse (7d + 1, 1)
geschrieben. In ähnlicher Weise wird danach der Zählwert
des Zählers 22 jedesmal, wenn das Taktsignal WS angelegt
ist, nacheinander um Eins erhöht und die Adresse der weniger
signifikanten zwei Bits verändert sich.
Zum Zeitpunkt t 7 nimmt der Ausgang OUT 22 des Zählers 22
den Wert 3 an. Dann wird, wie oben in Verbindung mit Fig. 9
beschrieben wurde, der Ausgang A der Steuerschaltung 23 zu
"0" und der Subtrahent des Subtrahiergliedes 27 wird
4d + 1 und damit ändert sich die Adresse zu (3d, 3). Damit
werden die Daten des Wortes (D 4, N - 4d) in die Adresse (3d, 3)
geschrieben.
Zum Zeitpunkt t 9 wird das Taktsignal WS das Ausgangssignal
D der Torschaltung 21 und wird an die Subtraktionseingangs
klemme DN der Zähler 22 und 26 angelegt. Daher wird, wenn
das Taktsignal WS vom niedrigen Pegel zum hohen Pegel wechselt,
der Ausgang OUT 22 des Zählers 22 um 1 abwärts gezählt
und dann, wenn die weniger signifikante Adresse um 1 abwärts
gezählt wird, wird der Wert des Zählers 26 ebenfalls um 1
abwärts gezählt, d. h. die signifikantere Adresse m wird
um d verringert. Als Ergebnis werden die Daten des Wortes
(D 5, N - 5d) in die Adresse (2d, 2) geschrieben. In gleicher
Weise werden danach die Daten des Wortes (D 6, N - 6d) auf
einanderfolgend in die Adresse (d, 1) und die Daten des
Wortes (D 2, N - 7d) in die Adresse (0, 0) geschrieben. Damit
wird das Einschreiben der Daten eines Blockes während
eines Zeitraumes zwischen dem Zeitpunkt t 1 und dem Zeitpunkt
t 3 abgeschlossen. Nach dem Zeitpunkt t 3 wird der signifi
kantere Zählwert MWCV in gleicher Weise wie bei der oben
beschriebenen Betriebsweise um 1 erhöht, d. h. er wird
7d + 2, und das Einschreiben der Daten der entsprechenden
Wörter des nächsten Blockes wird durchgeführt. Tatsächlich errreicht
der Wert der Zähler 24 und 25 in einem solchen Fall
die obere Grenze und der signifikantere Zählwert MWCV wechselt
auf 0.
Im folgenden soll die Betriebsweise der Leseadressierschaltung
30 hauptsächlich in Verbindung mit dem Zeitschaubild
nach Fig. 14 beschrieben werden.
Wenn das Taktsignal RB zum Zeitpunkt t 1 einen niedrigen Pegel
annimt, wird der Zähler 32 rückgesetzt und der Ausgang
OUT 32 erhält den Wert 0. Gleichzeitig wird der durch die
Ausgänge der Zähler 34 und 35 erreichte signifikantere
Lesezählwert MRCV um 1 aufwärts gezählt und der Wert ändert
sich vom unmittelbar vorher vorliegenden Wert 0 nach 1.
Vergleicht man die signifikanteren Adressen m der Lese
adressierschaltung 20 und der Schreibadressierschaltung 30,
dann ist dann, wenn der signifikantere Lesezählwert MRCV
0 ist, der signifikantere Schreibzählwert MWCV mittels der
Schaltung 50 zum Einstellen des Anfangszustandes auf den
Wert 7d gesetzt (siehe die Darstellung in Fig. 11 und die
entsprechende Beschreibung). Da bestimmt wurde, daß der
Takt WB und der Takt RB dieselbe Frequenz aufweisen, dann
wird dann, wenn der signifikantere Schreibzählwert MWCV
den Wert 7d + 1 besitzt, der signifikantere Lesezählwert
MRCV zu 1. Genauer gesagt zielt die Schaltung 50 zum Ein
stellen des Anfangszustandes darauf ab, einen Konflikt
zwischen den Schreibadressen und den Leseadressen des Speichers
zu vermeiden. Ohne die Schaltung 50 würden sowohl die
Schreibadresse als auch die Leseadresse beim Einschalten
der Spannungsversorgung von Zufallsadressen ausgehen und
eine ordnungsgemäße Entschachtelung der Lesedaten bzw. gelesenen Daten
würde nicht gewährleistet werden. Wenn mittels der Schaltung 50 ein
Anfangswert 7d einmal eingestellt ist, führen sowohl die
Schreibadressen als auch die Leseadressen einen Speicherumlauf
unter Aufrechterhaltung einer vorbestimmten Beziehung
dann durch, wenn die Schreib- und Leseblock-(frame) Frequenzen
die gleichen sind.
Wenn das Ladetaktsignal LD an den Zähler 36 zum Zeitpunkt
t 4 angelegt wird, wird der Zähler 36 mit 0 vom Ausgang des
Zählers 35 geladen. Das das Ausgangssignal A der Steuerschaltung
33 "1" beträgt und der Subtrahent des Subtrahiergliedes
37 zu dieser Zeit 0 ist, wird die bestimmte Adresse
zu (1, 0). Die Daten in dem Fall, in dem die Adresse
(1, 0) ist, sind Daten des Blockes, der um 7d vor den bzw.
früher als die Daten (D 0, N) der Adresse (7d + 1, 0) liegt,
und daher werden die Ausgabedaten R-DATA vom Speicher 40
die Daten des Wortes (D 0, N - 7d).
Zum Zeitpunkt t 5 wird in Antwort auf das Ausgangssignal
C der Torschaltung 31 der Ausgang OUT 32 des Zählers 32 zu 1
und der Zählwert des Zählers 36 wird um 1 aufwärts gezählt,
d. h. die signifikantere Adresse m wird um d aufwärts gezählt.
Die zu dieser Zeit bestimmte Adresse wird (d + 1, 1). Damit
sind die vom Speicher 40 gelesenen Daten die Daten des
Wortes (D 1, N - d - 6d) = (D 1, N - 7d). Eine derartige
Operation wird wiederholt, bis die Daten des Wortes (D 3, N - 7d)
ausgelesen werden. Nach dem Zeitpunkt t 10 wird in Antwort
darauf, daß das Ausgangssignal A der Steuerschaltung 33 "0"
wird, der Subtrahent des Subtrahiergliedes 37 zu 3d + 1.
Daher wird die Adresse (0, 3) und die Daten des Wortes
(D 4, N - 7d) werden vom Speicher ausgelesen.
Zum Zeitpunkt t 11 wird nur der Zähler 32 um lediglich 1
abwärts gezählt und die Adresse wird (0, 2). Die Daten des
durch die Adresse (0, 2) bestimmten Wortes (D 5, N - 7d)
werden vom Speicher ausgelesen. Danach wird ebenso jedesmal,
wenn das Taktsignal RS angelegt wird, der Wert im Zähler
32 abwärts gezählt und die Daten des Wortes (D 6, N - 7d)
und die Daten des Wortes (D 7, N - 7d) werden nacheinander
ausgelesen.
Zum Zeitpunkt t 12 ist das Auslesen der acht Worte des (N - 7d)-
ten Fehlerkorrekturblockes beendet.
Fig. 15 ist ein Zeitschaubild zur Erläuterung der Betriebsweise
des Selektors 15. Der Selektor 15 antwortet auf das
an die Eingangsklemme 11 f angelegte Wählsignal SL damit,
dem Speicher 40 wahlweise entweder die Schreibadresse WAD
oder die Leseadressen RAD zuzuführen. So werden beispielsweise
in dem Fall, in dem das Wählsignal SL auf hohem Pegel liegt,
die Schreibadressen WAD gewählt und über die Ausgangsklemme
11 g dem Speicher 40 als die bestimmten bzw. gewählten
Adressen SAD des Speichers zugeleitet. Immer, wenn
andererseits das Wählsignal SL auf niedrigem Pegel liegt,
werden die Leseadressen RAD gewählt und über die Ausgangs
klemme 11 g dem Speicher 40 als die bestimmten Adressen SAD
des Speichers zugeführt. Da die Speicheradressen SAD im
Fall der Wahl entweder der Schreibadressen WAD oder der Lese
adressen RAD anhand von Fig. 15 leicht verständlich sind,
soll hier auf eine detaillierte Beschreibung verzichtet
werden. Wählt man für das Taktsignal WB und das Taktsignal
RB den gleichen Zeitabstand, ferner für das Taktsignal WS
und das Taktsignal RS ebenfalls den gleichen Zeitabstand
und wählt man die Schreibadressen WAD oder die Leseadressen
RAD in Antwort auf das Wählsignal, wie es in Fig. 15 gezeigt
ist, dann kann das Entschachteln fortlaufend ausgeführt werden.
Nun ist in dem Fall, in dem das Entschachteln durchgeführt
werden soll, das Speicheradressierverfahren nicht auf die
vorstehend angegebenen Beispiele beschränkt. Daher sollen
andere Adressierverfahren im folgenden kurz beschrieben
werden.
Die Fig. 16 bis 18 zeigen schematisch Speicherpläne bzw.
Speicherabbildungen in dem Fall, in dem andere Adressier
verfahren beim Entschachteln verwendet werden. Ein Dreiecks
zeichen bezeichnet die Schreibdaten und ein Kreiszeichen die
Lesedaten.
Im Fall des Beispieles von Fig. 16 wird das Einschreiben der
Daten in folgenden Schritten durchgeführt. Zunächst wird
die Spaltenadressierung jeweils nacheinander um 1 von 3 auf
0 geändert, während die Reihenadresse auf einem vorbestimmten
Wert, beispielsweise 7d + 1, gehalten wird. Wenn dann die
Spaltenadresse den Wert 0 erreicht, wird die Reihenadresse
um 4d + 1 verringert. Danach wird die Reihenadresse nach
einander um d verringert, während die Spaltenadresse in Über
einstimmung damit nacheinander um 1 von 0 auf 3 erhöht wird.
Das gleiche Verfahren wird durchgeführt, während die Reihen
adresse eine nach der anderen erneuert wird. Das Lesen
der Daten wird in folgenden Schritten durchgeführt. Zunächst
wird d zu der Reihenadresse hinzuaddiert, die dadurch
gewonnen wird, daß 7d von der Reihenadresse beim Schreiben
abgezogen wird, während die Spaltenadresse damit überein
stimmend nacheinander um 1 von 3 auf 0 geändert wird. Wenn
die Spaltenadresse den Wert 0 erreicht hat, wird die Reihen
adresse um 3d + 1 verringert. Danach wird die Spalten
adresse nacheinander um 1 von 0 auf 3 erhöht, während für
die Reihenadresse der Wert 0 beibehalten wird. Das gleiche
Verfahren wird durchgeführt, während die Reihenadresse eine
nach der anderen erniedrigt wird. Das oben beschriebene Adressier
verfahren kann bei der Adressiervorrichtung nach Fig. 7
verwendet werden, wenn geringfügige Abwandlungen, die im
folgenden aufgeführt werden, vorgenommen werden:
(1) In den Zählern 22 und 32 werden die Additionseingangs
klemme UP und die Subtraktionseingangsklemme DN ausgetauscht.
(2) Die Rücksetzklemmen R der Zähler 22 und 32 sind
nicht erforderlich und beide Zähler werden in Antwort auf
die Taktsignale WB und RB auf den Wert 3 gesetzt.
(3) Anstelle eines in den Steuerschaltungen 23 und 33
enthaltenen NAND-Gatters zum Erfassen des Wertes 3 wird ein
OR-Gatter zum Erfassen des Wertes 0 verwendet.
Beim Beispiel nach Fig. 17 wird das Einschreiben der Daten
in folgenden Schritten durchgeführt. Zunächst wird die
Reihenadresse von 7d nacheinander um d verringert, während
die Spaltenadresse damit übereinstimmend nacheinander um 1
von 0 auf 3 erhöht wird. Wenn die Spaltenadresse den Wert 3
erreicht, wird die Reihenadresse um 3d + 1 erhöht. Danach
wird die Spaltenadresse nacheinander um 1 von 3 auf 0 verändert,
während für die Reihenadresse der Wert 7d + 1 beibehalten
wird. Das gleiche Verfahren wird durchgeführt, während
die Reihenadresse eine nach der anderen erneuert wird.
Das Lesen der Daten geschieht in folgenden Schritten. Zunächst
wird die Spaltenadresse nacheinander um 1 von 0 auf 3 geändert,
während für die Reihenadresse der Wert 0 beibehalten
wird. Wenn die Spaltenadresse den Wert 3 erreicht,
wird die Reihenadresse um 4d + 1 erhöht. Danach wird die
Reihenadresse nacheinander um d erhöht, während die Spalten
adresse in Übereinstimmung damit nacheinander um 1 von
3 auf 0 verringert wird. Das gleiche Verfahren wird durchgeführt,
während die Reihenadressierung eine nach der anderen
erneuert wird. Um das oben beschriebene Adressierverfahren
bei Verwendung der in Fig. 7 gezeigten Adressiervor
richtung durchführen zu können, können die folgenden
geringfügigen Abwandlungen vorgenommen werden:
(4) Der Ausgang C der Torschaltung 21 wird an die Sub
traktionseingangsklemme DN des Zählers 26 gelegt.
(5) Der Ausgang D der Torschaltung 31 wird an die Addi
tionseingangsklemme UP des Zählers 36 gelegt.
Im Fall des Beispiels nach Fig. 18 erfolgt das Schreiben
der Daten in folgenden Schritten. Zunächst wird die Reihen
adresse von 7d nacheinander um d verringert, während die
Spaltenadresse damit übereinstimmend nacheinander um 1 von
3 auf 0 verringert wird. Wenn die Spaltenadresse den Wert
0 erreicht, wird die Reihenadresse um 3d + 1 erhöht. Danach
wird die Spaltenadresse nacheinander um 1 von 0 auf 3 geändert,
während für die Reihenadresse der Wert 7d + 1 konstant
gehalten wird. Das gleiche Verfahren wird durchgeführt,
wenn die Reihenadresse eine nach der anderen erneuert wird.
Das Lesen der Daten wird in folgenden Schritten durchge
führt. Zunächst wird die Spaltenadresse nacheinander um 1
von 3 auf 0 geändert, während die Reihenadresse auf dem Wert
0 gehalten wird. Wenn die Spaltenadresse den Wert 0 erreicht,
wird die Reihenadresse um 4d + 1 erhöht. Danach
wird die Reihenadresse nacheinander um d erhöht, während in
Übereinstimmung damit die Spaltenadresse nacheinander um
1 von 0 auf 3 erhöht wird. Das gleiche Verfahren wird durch
geführt, wenn die Reihenadresse eine nach der anderen erneuert
wird. Das oben beschriebene Adressierverfahren kann
unter Verwendung der Adressiervorrichtung nach Fig. 7 und
bei Durchführen der oben beschriebenen Abwandlungen (1) bis (5)
durchgeführt werden.
Voranstehend wurde die Speicheradressiersteuerung beim Ent
schachteln im Detail beschrieben. Obwohl die Speicheradressier
steuerung beim Verschachteln aufgrund der obigen Beschreibung
ebenfalls leicht verständlich sein wird, soll
sie im folgenden zur Klarstellung kurz erläutert werden. Die
Fig. 19 bis 22 sind schematische Darstellungen der Speicher
pläne bzw. Speicherabbildungen im Fall des Verschachtelns.
Ein Dreieckszeichen bezeichnet die Schreibdaten und ein
Kreiszeichen die Lesedaten.
Im Beispiel nach Fig. 19 wird das Schreiben der Daten in
folgenden Schritten durchgeführt. Zunächst wird die Spalten
adresse nacheinander um 1 von 0 auf 3 geändert, während
die Reihenadresse bei d + 1 gehalten wird. Wenn die Spalten
adresse den Wert 3 erreicht, wird die Reihenadresse um 3d + 1
verringert. Danach wird die Reihenadresse nacheinander um
d erhöht, während damit übereinstimmend die Spaltenadresse
nacheinander um 1 von 3 auf 0 verringert wird. Das gleiche
Verfahren wird durchgeführt, wenn die Reihenadresse eine
nach der anderen erneuert wird. Das Lesen der Daten wird
in folgenden Schritten durchgeführt. Zunächst wird jedesmal,
wenn von der Reihenadresse 7d + 1 beim Schreiben nacheinander
eine Subtraktion von d erfolgt, die Spaltenadresse
damit übereinstimmend nacheinander um 1 von 0 auf 3 geändert.
Wenn die Spaltenadresse den Wert 3 erreicht, wird
die Reihenadresse um 4d + 1 verringert. Danach wird die
Spaltenadresse nacheinander um 1 von 3 auf 0 verringert,
während für die Reihenadresse der Wert 0 beibehalten wird.
Das gleiche Verfahren wird durchgeführt, wenn die Reihen
adresse eine nach der anderen erneuert wird. Damit wird der
in der Gruppe 2 in Fig. 1 gezeigte Verzögerungsbetrag erhalten
und das Verschachteln durchgeführt. Das eben beschriebene
Adressierverfahren kann mit der Adressiervorrichtung
nach Fig. 7 durchgeführt werden, wenn die folgenden gering
fügigen Abwandlungen vorgenommen werden. Bezüglich der Einzel
heiten des Betriebes soll wieder auf die voranstehende
Beschreibung unter Berücksichtigung dieser Abwandlungen
hingewiesen werden.
(1) Die Subtraktionseingangsklemme DN des Zählers 26 wird
in die Additionseingangsklemme UP geändert.
(2) Die Additionseingangsklemme UP des Zählers 32 wird
in die Subtraktionseingangsklemme DN geändert.
Im Fall des Beispieles nach Fig. 20 erfolgt das Schreiben
der Daten in folgenden Schritten. Zunächst wird die Spalten
adresse nacheinander um 1 von 3 auf 0 geändert, während
die Reihenadresse auf 7d + 1 gehalten wird. Erreicht die
Spaltenadresse den Wert 0, dann wird die Reihenadresse um
3d + 1 verringert. Danach wird die Reihenadresse in aufeinander
folgenden Schritten um d erhöht, während in Übereinstimmung
damit die Spaltenadresse nacheinander um 1 von 0 auf 3
erhöht wird. Das gleiche Verfahren wird durchgeführt, wenn
die Reihenadresse eine nach der anderen erneuert wird. Das
Lesen der Daten erfolgt in folgenden Schritten. Zunächst
wird jedesmal, wenn von der Reihenadresse 7d + 1 beim Schreiben
in aufeinanderfolgenden Schritten eine Subtraktion um d
erfolgt, die Spaltenadresse in Übereinstimmung damit nach
einander um 1 von 3 auf 0 ebenfalls geändert. Wenn die Spalten
adresse den Wert 0 erreicht, wird von der Reihenadresse
der Wert 4d + 1 abgezogen. Danach wird die Spaltenadresse
nacheinander um 1 von 0 auf 3 erhöht, während die Reihen
adresse bei 0 gehalten wird. Das gleiche Verfahren wird
durchgeführt, wenn die Reihenadresse eine nach der anderen
erneuert wird. Das beschriebene Adressierverfahren kann unter
Verwendung der Adressiervorrichtung nach Fig. 7 durchgeführt
werden, wenn die im folgenden angeführten geringfügigen
Abwandlungen erfolgen:
Beim Beispiel nach Fig. 21 erfolgt das Schreiben der Daten
in folgenden Schritten. Zunächst wird die Reihenadresse von
0 nacheinander um d erhöht, während in Übereinstimmung damit
die Spaltenadresse nacheinander um 1 von 0 auf 3 erhöht
wird. Wenn die Spaltenadresse den Wert 3 erreicht, wird
der Wert 4d + 1 zur Reihenadresse addiert. Danach wird die
Spaltenadresse nacheinander um 1 von 3 auf 0 verändert,
während für die Reihenadresse der Wert 7d + 1 beibehalten
wird. Das gleiche Verfahren wird durchgeführt, wenn die
Reihenadresse eine nach der anderen erneuert wird. Das Lesen
der Daten wird in folgenden Schritten durchgeführt. Zunächst
wird die Spaltenadresse nacheinander um 1 von 0 auf 3 geändert,
während die Reihenadresse auf 0 gehalten wird. Wenn
die Spaltenadresse den Wert 3 erreicht, wird der Wert 3d + 1
zur Reihenadresse addiert. Danach wird die Reihenadresse
nacheinander um d verringert, während in Übereinstimmung
damit die Spaltenadresse nacheinander um 1 von 3 auf 0 verringert
wird. Das gleiche Verfahren wird durchgeführt, wenn die
Reihenadresse eine nach der anderen erneuert wird.
Das beschriebene Adressierverfahren kann mit der Adressier
vorrichtung nach Fig. 7 unter den nun folgenden aufgeführten
geringfügigen Abwandlungen durchgeführt werden:
Im Fall des Beispiels nach Fig. 22 erfolgt das Schreiben
der Daten in folgenden Schritten. Zunächst wird die Reihen
adresse von 0 nacheinander um d erhöht, während in Überein
stimmung damit die Spaltenadresse nacheinander um 1 von
3 auf 0 verringert wird. Wenn die Spaltenadresse den Wert 0
erreicht, wird 4d + 1 zur Reihenadresse addiert. Danach
wird die Spaltenadresse nacheinander um 1 von 0 auf 3 geändert,
während die Reihenadresse bei 7d + 1 gehalten wird.
Das gleiche Verfahren wird durchgeführt, wenn die Reihen
adresse eine nach der anderen erneuert wird. Das Lesen der
Daten wird in folgenden Schritten durchgeführt. Zunächst
wird die Spaltenadresse nacheinander um 1 von 3 auf 0 geändert,
während die Reihenadresse auf 0 gehalten wird. Wenn
die Spaltenadresse 0 erreicht, wird 3d + 1 zur Reihenadresse
addiert. Danach wird die Reihenadresse nacheinander um d
verringert, während in Übereinstimmung damit die Spaltenadresse
nacheinander um 1 von 0 auf 3 erhöht wird. Das
gleiche Verfahren wird durchgeführt, wenn die Reihenadresse
eine nach der anderen erneuert wird. Das beschriebene Adressier
verfahren kann mit der Adressiervorrichtung nach Fig. 7
unter Berücksichtigung der im folgenden aufgeführten gering
fügigen Abwandlungen durchgeführt werden:
Schließlich ermöglicht, wie beispielsweise aus einem Ver
gleich der Fig. 3 und 12 ersichtlich ist, die vorliegende
Erfindung die Durchführung des Verschachtelns und Entschachtelns
mit einer Speicherkapazität, die nur etwa die Hälfte
derjenigen beträgt, die im Fall einer herkömmlichen Adressier
vorrichtung verwendet wird. Genauer gesagt war im Fall der
Verwendung einer herkömmlichen Adressiervorrichtung eine
Speicherkapazität von 8 × (7d + 1) Bits pro einem Bit im
Wort erforderlich, wie bereits beschrieben wurde. Gemäß
der vorliegenden Erfindung reicht jedoch eine Speicher
kapazität von 4 × (7d + 2) Bits pro einem Bit im Wort aus
(wobei 4 der weniger signifikanten Adressenzahl und 7d + 2 der
signifikanteren Adressenzahl entspricht, siehe Fig. 12).
In dem Fall, in dem das Verschachteln oder Entschachteln
durchgeführt werden soll, beträgt die unbedingt erforderliche
Speicherkapazität pro einem Bit im Wort 28 d Bits,
was die Gesamtheit der entsprechenden Verzögerungsbeträge
0 bis 7d darstellt. Die vorliegende Erfindung ermöglicht
daher die Durchführung des Verschachtelns und Entschachtelns
mit einer Speicherkapazität, die nahe an der unbedingt
erforderlichen Speichherkapazität liegt.
Claims (6)
1. Einrichtung zum Ent- und Verschachteln von Daten, mit einem
durch Reihenadressen und Spaltenadressen adressierbaren
Speicher (40)
- - mit einer Schreibadressiereinrichtung (20) zur Bestimmung der Adressen beim Schreiben der Daten in den Speicher (40), die einen ersten Zähler (22) zum Erzeugen der Spalten adresse und einen zweiten Zähler (24, 25) zum Erzeugen der Reihenadresse enthält,
- - mit einer Leseadressiereinrichtung (30) zur Bestimmung der Adressen beim Lesen der Daten aus dem Speicher (40), die einen dritten Zähler (32) zum Erzeugen der Spaltenadresse und eine Zähleinrichtung (34, 35, 36) mit einem vierten Zähler (34, 35) und einem diesem nachgeschalteten fünften Zähler (36) zur Erzeugen der Reihenadresse enthält,
- - mit einer Einrichtung (50) zum Einstellen des Anfangszu standes, die mit der Schreibadressiereinrichtung (20) und der Leseadressiereinrichtung (30) verbunden ist und die eine anfängliche Lesereihenadresse liefert, und
- - mit einer mit der Schreibadressiereinrichtung (20) und der Leseadressiereinrichtung (30) gekoppelten Selektoreinrichtung (14) zum wechselweisen Verbinden der Schreibadressier einrichtung (20) oder der Leseadressiereinrichtung (30) mit dem Speicher (40),
dadurch gekennzeichnet, daß in der Schreibadressiereinrichtung
(20) der Ausgang des ersten Zählers (22) mit einer
Steuereinrichtung (21, 23) verbunden ist, die bei Erreichen
eines vorbestimmten Ausgangszählwertes des ersten Zählers
(22) dessen Zählrichtung umsteuert,
daß ein sechster Zähler (26) dem zweiten Zähler (24, 25)
nachgeschaltet ist und von der Steuereinrichtung (21, 23)
so angesteuert wird, daß der sechste Zähler (26) bis zum Er
reichen des vorbestimmten Ausgangszählwertes die Reihen
adresse konstant hält und diese danach schrittweise ändert,
daß die Ausgänge des zweiten und sechsten Zählers mit einem
Substrahierglied (27) verbunden sind, welches nach Erreichen
des vorbestimmten Ausgangszählwertes des ersten Zählers (22)
die Reihenadresse um einen bestimmten konstanten Wert ändert,
daß in der Leseadressiereinrichtung (30) der Ausgang des dritten
Zählers (32) mit einer weiteren Steuereinrichtung (31,
33) verbunden ist, die bei Erreichen des vorbestimmten Aus
gangszählwertes des dritten Zählers (32), dessen Zähleinrichtung
umsteuert, und daß der fünfte Zähler (36) von der weiteren
Steuereinrichtung (31, 33) so angesteuert wird, daß dieser
bis zum Erreichen des vorbestimmten Ausgangszählwertes des
dritten Zählers (32) die Reihenadresse schrittweise ändert
und danach konstant hält,
und daß die Ausgänge der Zähleinrichtung (34, 35, 36) mit
einem weiteren Substrahierglied (37) verbunden sind, welches
bei Erreichen des vorbestimmten Ausgangszählwertes des dritten
Zählers (32) die Reihenadresse um einen bestimmten konstanten
Wert ändert.
2. Einrichtung zum Ent- und Verschachteln von Daten, mit einem
durch Reihenadressen und Spaltenadressen adressierbaren
Speicher (40)
- - mit einer Schreibadressiereinrichtung (20) zur Bestimmung der Adressen beim Schreiben der Daten in den Speicher (40), die einen ersten Zähler (22) zum Erzeugen der Spaltenadresse und einen zweiten Zähler (24, 25) zum Erzeugen der Reihenadresse enthält,
- - mit einer Leseadressiereinrichtung (30) zur Bestimmung der Adressen beim Lesen der Daten aus dem Speicher (40), die einen dritten Zähler (32) zum Erzeugen der Spaltenadresse und eine Zähleinrichtung (34, 35, 36) mit einem vierten Zähler (34, 35) und einem diesem nachgeschalteten fünften Zähler (36) zum Erzeugen der Reihenadresse enthält,
- - mit einer Einrichtung (50) zum Einstellen des Anfangszu standes, die mit der Schreibadressiereinrichtung (20) und der Leseadressiereinrichtung (30) verbunden ist und die eine anfängliche Lesereihenadresse liefert, und
- - mit einer mit der Schreibadressiereinrichtung (20) und der Leseadressiereinrichtung (30) gekoppelten Selektoreinrichtung (14) zum wechselweisen Verbinden der Schreibadressier einrichtung (20) oder der Leseadressiereinrichtung (30) mit dem Speicher (40), dadurch gekennzeichnet, daß in der Schreibadressiereinrichtung (20) der Ausgang des ersten Zählers (22) mit einer Steuereinrichtung (21, 23) verbunden ist, die bei Erreichen eines vorbestimmten Ausgangszählwertes des ersten Zählers (22) dessen Zählrichtung umsteuert, daß ein sechster Zähler (26) dem zweiten Zähler (24, 25) nachgeschaltet ist und von der Steuereinrichtung (21, 23) so angesteuert wird, daß dieser bis zum Erreichen des vor bestimmten Ausgangszählwertes des ersten Zählers (22) die Reihenadresse schrittweise ändert und danach konstant hält, daß die Ausgänge des zweiten und sechsten Zählers mit einem Substrahierglied (27), welches nach Erreichen des vor bestimmten Ausgangszählwertes des ersten Zählers (22) die Reihenadresse um einen bestimmten konstanten Wert ändert, daß der fünfte Zähler (36) bis zum Erreichen des vorbe stimmten Ausgangszählwertes des dritten Zählers (32) die Reihenadresse konstant hält und diese danach schrittweise ändert und daß die Ausgänge der Zähleinrichtung (34, 35, 36) mit einem weiteren Subtrahierglied (37) verbunden sind, welches bei Erreichen des vorbestimmten Ausgangszählwertes des dritten Zählers (32) die Reihenadresse um einen be stimmten konstanten Wert ändert.
3. Einrichtung nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß der erste Zähler (22) ein Auf
wärts-/Abwärtszähler ist und die Steuereinrichtung (21, 23)
eine Steuerschaltung (23) und eine Torschaltung (21) enthält,
und daß die Torschaltung (21) in Abhängigkeit von von der
Steuerschaltung (23) abgegebenen Signalen (A, B) Taktsignale
(C, D) dem ersten Zähler (22) zuführt.
4. Einrichtung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß der zweite Zähler (24, 25) einen
ersten Zählerteil (24) und einen zweiten Zählerteil (25) auf
weist, und
daß der sechste Zähler (26) durch einen Ladeimpuls (WL) den
Ausgangswert des zweiten Zählerteiles (25) übernimmt.
5. Einrichtung nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß die weitere Steuereinrichtung
(31, 33) eine weitere Torschaltung (31) und eine weitere
Steuerschaltung (33) enthält und daß die weitere Torschaltung
(31) in Abhängigkeit von von der weiteren Steuerschaltung
(23) abgegebenen Signalen (A, B) Taktsignale (C, D) dem
dritten Zähler (32) zuführt.
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