DE3229203A1 - Semiconductor component and process for its production - Google Patents

Semiconductor component and process for its production

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DE3229203A1 DE19823229203 DE3229203A DE3229203A1 DE 3229203 A1 DE3229203 A1 DE 3229203A1 DE 19823229203 DE19823229203 DE 19823229203 DE 3229203 A DE3229203 A DE 3229203A DE 3229203 A1 DE3229203 A1 DE 3229203A1
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Abstract

In the invention, an integrated semiconductor component (IC), in which all the contacting of the conductor tracks has been made through the substrate, is made possible by the use of high-melting metals or metal alloys, for example W, Mo, Ta or Ti, as internal conductor tracks and especially silicon as substrate. As a result, complete passivation of the layered sequence is possible.

Description

Beschreibungdescription

"Halbleiterbauelement und Verfahren zu dessen Herstellung" Die Erfindung betrifft ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung nach den Oberbegriffen der Patentansprüche 1 und 13."Semiconductor component and method for making same" The invention relates to a semiconductor component and a method for its production according to the The preambles of claims 1 and 13.

Halbleiterbauelemente und integrierte Schaltungen werden heute hauptsächlich nach der sogenannten Planartechnik gefertigt. Das bedeutet, daß mehrere elektrische Bauelemente und/oder sogar vollständige Schaltungen, im folgenden kurz IC genannt, auf einem Halbleitergrundkörper dem Substrat gleichzeitig hergestellt werden. Dabei wird die plane Oberfläche des Substrates verschiedenen technologischen Verfahrensschritten unterworfen. Nach dem Trennen der einzelnen Halbleiterbauelemente (Chips) werden diese auf einem Träger aufgelötet. Damit wird eine Wärmeabfuhr gewährleistet und ein elektrischer Kontakt zwischen dem Substrat und dem Träger hergestellt. Weitere elektrische Verbindungen von dem Träger zu den auf der Oberseite des Substrates angebrachten Kontaktierungsflächen (~Pads") werden durch ein sogenanntes "Bondverfahren" hergestellt.Semiconductor devices and integrated circuits are mainly used today manufactured according to the so-called planar technology. That means several electrical Components and / or even complete circuits, hereinafter referred to as ICs, be produced simultaneously on a semiconductor base body and the substrate. Included the plane surface of the substrate becomes different technological process steps subject. After separating the individual semiconductor components (chips) are these soldered onto a carrier. This is a heat dissipation guaranteed and electrical contact is established between the substrate and the carrier. Further electrical connections from the carrier to those on top of the substrate attached contact surfaces (~ pads ") are made by a so-called" bonding process " manufactured.

Diese Art der Kontaktierung ist eine zuverlässige, schnelle und flexible Verfahrenstechnik. Bei neuartigen Schaltungen erreicht jedoch diese Kontaktierungstechnologie ihre Grenze. Die derzeitig gefertigten Schaltungen enthalten eine zunehmende Zahl von elektrischen Anschlüssen.This type of contact is reliable, fast and flexible Process technology. In the case of new types of circuits, however, this contacting technology achieves this their limit. The circuits currently being manufactured contain an increasing number of electrical connections.

Derzeitiger Stand der Technik sind ungefähr fünfzig Anschlüsse je Chip, zukünftig werden jedoch bis zu 200 Anschlüssen je Chip notwendig. Bei einer derartig hohen Anzahl von Kontaktierungsflächen (Pads) nehmen diese einen großen Teil der zur Verfügung stehenden Chipflächen ein.The current state of the art is about fifty ports each Chip, but in the future up to 200 connections per chip will be necessary. At a Such a large number of contacting surfaces (pads) take them up a large Part of the available chip areas.

Es ist naheliegend, die Pads zu verkleinern. Dieses stellt jedoch wiederum erhöhte Anforderungen, z.B. bezüglich der Genauigkeit, an die Bondtechnik. Da die einzelnen Pads eines Chips nur zeitlich nacheinander gebondet werden können, erfordert ein derartiger Arbeitsablauf einen hohen Zeitaufwand für die Kontaktierung eines Chips, der dadurch mit hohen Herstellungskosten belastet ist. Daher zielen mehrere neue Techniken darauf ab, sämtliche Anschlüsse gleichzeitig herzustellen (Flip-chip-Technik, Tape automated bonding). In diesen Fällen muß auf den Kontaktierungs flächen des Halbleiterbauelements bereits ein elektrisch leitendes Verbindungsglied vorhanden sein, z.B. lötbare, halbkugelförmige Erhebungen. Bei der Flip-chip-Technik werden diese Chips direkt in eine Leiterplatte eingelötet.The obvious thing to do is to make the pads smaller. However, this represents in turn, increased requirements, e.g. with regard to accuracy, on the bonding technology. Since the individual pads of a chip can only be bonded one after the other, Such a workflow requires a large amount of time for contacting a chip, which is burdened with high manufacturing costs. Therefore aim several new techniques aimed at making all connections at the same time (Flip-chip technology, tape automated bonding). In these cases the contacting surfaces of the semiconductor component already have an electrically conductive connecting member be present, e.g. solderable, hemispherical elevations. With flip-chip technology these chips are soldered directly into a circuit board.

Diese wird hauptsächlich für den Aufbau von Großgeräten eingesetzt. Beim Tape automated bonding (TAB) werden zunächst gleichzeitig alle inneren elektrischen Anschlüsse des Halbleiterbauelementes hergestellt, dann alle äußeren, z.B. zu dem Träger. Als Bindeglied wird ein entsprechend geometrisch geformtes, elektrisch leitendes Band verwendet.This is mainly used for the construction of large devices. With tape automated bonding (TAB), all internal electrical connections of the semiconductor component, then all outer, e.g. to the carrier. A correspondingly geometrically shaped, electrically conductive tape used.

Die bei der Bondtechnik verwendeten Bonddrähte sowie die Kontaktierungsflächen sind zunächst ungeschützt gegen Beschädigungen. Es bedarf daher eines isolierenden Vergusses oder einer Verkapselung, damit das Halbleiterbauelement und dessen Zuleitungen nicht beschädigt werden können. In einigen Anwendungsfällen ist der Aufbau eines IC's in einem Gehäuse nicht erwünscht, sondern der direkte Einbau in einer Schaltung erforderlich, z.B. bei der Flip-chip-Technik. Um störende Wechselwirkungen zwischen dem Halbleiterbauelement und der Vergußmasse oder, im Falle freiliegender Chips, mit der Umgebung zu verhindern, müssen umfangreiche Passivierungsvorkehrungen getroffen werden. Bei allen bekannten Kontaktierverfahren liegen die Anschlußstellen am Rande des Chips, damit eine geradlinige Verbindung zu den äußeren Kontakten möglich ist. Dadurch sind die Möglichkeiten beim sogenannten Layout einer Schaltung in nachteiliger Weise eingeschränkt.The bonding wires used in the bonding technique as well as the contacting surfaces are initially unprotected against damage. It therefore needs an insulating Potting or encapsulation, so that the semiconductor component and its leads cannot be damaged. In some use cases, the structure is a ICs in a housing are not desirable, but direct installation in a circuit required, e.g. with flip-chip technology. To avoid disruptive interactions between the semiconductor component and the potting compound or, in the case of exposed chips, with the environment, extensive passivation precautions must be taken will. In all known contacting methods, the connection points are on the edge of the chip so that a straight connection to the external contacts is possible. As a result, the possibilities in the so-called layout of a circuit are disadvantageous Way restricted.

Aufgabe der Erfindung ist es, ein gattungsgemäßes Halbleiterbauelement und ein Verfahren zu dessen Herstellung dahingehend zu verbessern, daß eine kostengünstige und zeitsparende elektrische Kontaktierung von möglichst vielen Kontaktierungsflächen möglich ist, daß die Kontaktierung an nahezu beliebigen Orten des Halbleiterbauelements möglich ist und daß ein derartiges Halbleiterbauelement gegen störende Umwelteinflüsse nahezu unempfindlich wird.The object of the invention is to provide a semiconductor component of the generic type and to improve a method for its production to the effect that an inexpensive and time-saving electrical contacting of as many contacting surfaces as possible it is possible for the contact to be made at almost any location on the semiconductor component is possible and that such a semiconductor component against disruptive environmental influences becomes almost insensitive.

Diese Aufgabe wird gelöst durch die kennzeichnenden Merkmale der Patentansprüche 1 und 13.This object is achieved by the characterizing features of the patent claims 1 and 13.

Ausgestaltungen und Weiterbildungen der Erfindung sind den Unteransprüchen entnehmbar.Refinements and developments of the invention are the dependent claims removable.

Ein Vorteil der Erfindung besteht darin, daß insbesondere bei einem hochintegrierten Halbleiterbauelement, z.B.An advantage of the invention is that in particular in one highly integrated semiconductor device, e.g.

einer I2L-Schaltung, kurze innere Leiterbahnen möglich sind, die zu Kontaktierungsflächen führen. Dadurch wird auf dem Halbleiterchip das sogenannte Layout vereinfacht und es wird Substratoberfläche frei, so daß die Packungsdichte von Transistoren und/oder Dioden erhöht werden kann.an I2L circuit, short inner conductor tracks are possible that too Lead contact surfaces. As a result, the so-called The layout is simplified and the substrate surface becomes free, so that the packing density can be increased by transistors and / or diodes.

Die Erfindung wird im folgenden anhand eines Ausführungsbeispieles unter Bezugnahme auf schematische Zeichnungen näher erläutert.The invention is illustrated below using an exemplary embodiment explained in more detail with reference to schematic drawings.

Die Figuren 1 bis 7 zeigen schematisch zeitlich aufeinander folgende Verfahrens schritte zur Herstellung eines beispielhaften Halbleiterbauelementes.Figures 1 to 7 show schematically successive times Method steps for producing an exemplary semiconductor component.

Die Figuren zeigen die beispielhafte Herstellung eines M0S-Transistors. Die Erfindung ist jedoch nicht auf die damit verbundene MOS-Technologie beschränkt, sondern durch einen Analogieschluß auf andere Halbleitertechnologien 9 anwendbar, z.B. CMOS, Bipolar- sowie I L-Technologie.The figures show the exemplary production of an MOS transistor. However, the invention is not limited to the associated MOS technology, but can be applied to other semiconductor technologies 9 by analogy, e.g. CMOS, bipolar and IL technology.

Die Erfindung beruht darauf, daß einige in der Halbleitertechnologie geläufige Verfahrensschritte derart kombiniert werden1 daß sich eine überraschend wirtschaftliche und kostengünstige Lösung der Aufgabe ergibt.The invention relies on some in semiconductor technology common process steps are combined1 in such a way that a surprising economic and results in a cost-effective solution to the task.

In dieser Patentanmeldung wird zwischen der Oberseite und der Unterseite eines scheiben- oder plattenförmigen Substrates unterschieden. Mit Oberseite wird bei dem Substrat die Fläche bezeichnet, auf der die für Transistoren und/-oder Dioden wesentliche Schichtenfolge aufgebracht ist.In this patent application, between the top and the bottom of a disc-shaped or plate-shaped substrate. With top will in the case of the substrate, denotes the area on which the transistors and / or diodes essential layer sequence is applied.

Diese Schichtenfolge enthält beispielsweise eine Source-, Drain-, Gate- und eine Gateoxidschicht. Die der Oberseite gegenüberliegende Fläche des Substrates wird Unterseite genannt.This layer sequence contains, for example, a source, drain, Gate and a gate oxide layer. The surface of the substrate opposite the top is called the bottom.

FIG. 1 zeigt einen n-Kanal MOS-Feldeffekttransistor mit einem poly-Silicium-Gate bereits im Fertigungsstadium nach dem Ätzen von Kontaktfenstern. Auf der Oberseite eines n-leitenden Substrates 1 aus monokristallinem Silizium, dessen kristallographische (100)-Richtung von der Unterseite zur Oberseite zeigt und senkrecht auf diesen Flächen steht, sind eine Drainzone 2 und eine Sourcezone 3 durch ein Dotierungsverfahren in n-leitende Siliziumbereiche umgewandelt. Das Gateoxid 4, das aus SiO2 besteht, ist durch eine Gateelektrode 5 abgedeckt, die aus poly-Silizium besteht. Nicht benötigte Oberseitenbereiche sind mit einem sogenannten Feldoxid 6 abgedeckt, das aus SiO2 besteht. Auf diesen Schichten ist ganzflächig ein Zwischenoxid 7 aufgebracht, in das erste Kontaktfenster 8 geätzt sind, die zur elektrischen Kontaktierung der Source-, Drainund Gatezonen dienen. Die gestrichelte Linie stellt die Abgrenzung zwischen Feldoxid 6 und Zwischenoxid 7 dar. In einem Bereich, in dem üblicherweise die Kontaktflächen ("Metall-Pads") angeordnet sind, ist in die Schicht aus Feld- und Zwischenoxid weiterhin min- destens ein zweites Kontaktfenster 9 geätzt, das den darunter liegenden Bereich des Substrates 1 freilegt.FIG. 1 shows an n-channel MOS field effect transistor with a poly-silicon gate already in the manufacturing stage after the etching of contact windows. On the top an n-conductive substrate 1 made of monocrystalline silicon, its crystallographic (100) direction from the bottom to the top and perpendicular to these surfaces is a drain region 2 and a source region 3 by a doping method converted into n-conductive silicon areas. The gate oxide 4, which consists of SiO2, is covered by a gate electrode 5, which consists of polysilicon. Not needed Upper side areas are covered with a so-called field oxide 6, which consists of SiO2 consists. An intermediate oxide 7 is applied over the entire surface of these layers, in the first contact window 8 are etched, which are used for electrical contacting of the source, Drain and gate zones are used. The dashed line represents the demarcation between Field oxide 6 and intermediate oxide 7. In an area in which the contact surfaces ("Metal pads") are arranged, is still in the layer of field and intermediate oxide min- at least a second contact window 9 etched, the one below exposed area of the substrate 1.

Diese zweite Kontaktfenster 9 ist neu gegenüber der bisher üblichen Technologie und ist ein wichtiger Ausgangspunkt für die weiteren Verfahrensschritte. Bei alternativen Herstellungsverfahren wird der äquivalente Verfahrensschritt herausgegriffen. Die bisher beschriebene Schichtenfolge wird in weiteren Verfahrensschritten mit weiteren Schichten abgedeckt gemäß den Figuren 2 bis 7. Zu einer übersichtlichen Darstellung sind in diesen Figuren Bezugszeichen lediglich an den Figurenteilen angebracht, die zur jeweiligen Erläuterung nötig sind, die übrigen Figurenteile haben die entsprechenden Bezugszeichen der vorangegangenen Figur(en).This second contact window 9 is new compared to the previous one Technology and is an important starting point for the further process steps. In the case of alternative manufacturing processes, the equivalent process step is selected. The sequence of layers described so far is used in further process steps further layers covered according to FIGS. 2 to 7. For a clear overview In these figures, reference symbols are only used on the parts of the figures attached, which are necessary for the respective explanation, the remaining parts of the figure have the corresponding reference symbols from the previous figure (s).

Gemäß FIG. 2 werden nun die auf der Oberseite angebrachte Schichtenfolge und die Unterseite des Substrates mit einer ersten Passivierungsschicht 10 überzogen, die beispielsweise aus Si3N4 besteht und nach einem sogenannten Lowpressure-chemical-vapour-deposition-Verfahren (LPCVD-Verfahren) hergestellt wurde. Die erste Passivierungsschicht 10 dient als Schutzschicht gegen diffundierende Ionen aus nachfolgend aufgebrachte Schichten. Im Bereich der ersten Kontaktfenster 8 wird z.B. durch Ätzen die erste Passivierungsschicht 10 entfernt, während diese im Bereich des zweiten Kontaktfensters 9 und auf der Unterseite des Substrates 1 erhalten bleibt.According to FIG. 2 are now the sequence of layers attached to the top and the underside of the substrate is coated with a first passivation layer 10, which consists for example of Si3N4 and according to a so-called low-pressure chemical vapor deposition process (LPCVD method). The first passivation layer 10 serves as Protective layer against diffusing ions from subsequently applied layers. In the area of the first contact window 8, the first passivation layer is formed e.g. by etching 10 removed, while this in the area of the second contact window 9 and on the Underside of the substrate 1 is retained.

Gemäß FIG. 3 wird nun auf der Oberseite ganzflächig eine elektrisch leitende Schicht 11 abgeschieden und diese derart struktuiert, daß elektrische Leiterbahnen entstehen. Dadurch werden beispielsweise die Source-, Drain- und Gatezonen elektrisch kontaktiert. Besonders vorteilhaft ist es, als leitende Schicht 11 ein gegenüber dem Substrat hochschmelzendes Metall oder Metallegierung zu verwenden, z.B. Wolfram (W), Molybdän (Mo), Tantal (Ta) oder Titan (Ti). Bei diesen Metallen ist die leitende Schicht 11 durch Aufdampfen oder ein Chemical-vapor-deposition (CVD)-Verfahren herstellbar. Die Strukturierung, z.B.According to FIG. 3 is now an electrical over the entire surface deposited conductive layer 11 and structured this so that electrical conductor tracks develop. As a result, for example, the source, drain and Gate zones electrically contacted. It is particularly advantageous to use a conductive layer 11 to use high-melting metal or metal alloy compared to the substrate, e.g. tungsten (W), molybdenum (Mo), tantalum (Ta) or titanium (Ti). With these metals is the conductive layer 11 by vapor deposition or chemical vapor deposition (CVD) process can be produced. The structuring, e.g.

Leiterbahnherstellung, erfolgt mit Hilfe geläufiger Verfahren, z.B. dem sogenannten lift-off-Verfahren.Conductor track production is carried out with the help of common methods, e.g. the so-called lift-off procedure.

Gemäß FIG. 4 wird auf die leitende Schicht 11 eine zweite Passivierungsschicht 12 aufgebracht, die wahlweise durch eine Schutz- und/oder Stabilisierungsschicht 13, z.B. aus polykristallinem Silizium, überdeckt wird.According to FIG. 4 is a second passivation layer on the conductive layer 11 12 applied, optionally through a protective and / or stabilizing layer 13, e.g. made of polycrystalline silicon, is covered.

Der erwähnte Vorteil der hochschmelzenden Metalle für die leitende Schicht 11 besteht insbesondere darin, daß die zweite Passivierungsschicht 12 aus einem der Materialien CVD-SiO2 oder Plasma-Si 3N4 oder sogar aus CVD-Si3N4 herstellbar ist. Denn CVD-Si3No besitzt in vorteilhafter Weise sehr gute Passivierungseigenschaften. Wird die zweite Passivierungsschicht allseitig aufgebracht, so wird dadurch die auf der Unterseite des Substrates 1 vorhandene erste Passivierungsschicht 10 verstärkt und/oder vervollständigt, so daß beispielsweise vorhandene poröse Stellen überdeckt werden. Die Schutz- und/oder Stabilisierungsschicht 13 dient für die darunter liegenden Schichten als mechanischer Schutz und/oder als Abschirmung (elektrisch und/oder magnetisch) und/oder als Wärmeleitschicht für eine nicht dargestellte Wärmesenke. Die erwähnten Schichten sind lediglich ein Beispiel einer möglichen Schichtfolge, die als derzeit in der Halbleitertechnik verwendete Schichten naheliegend und daher kostengünstig sind. Es ist weiterhin möglich, die genannten Schichten durch gleichwertige mit ähnlichen Eigenschaften zu ersetzen. Die bisher beschriebenen Verfahrensschritte ermöglichen die Anwendung hoher Temperaturen, so daß für die beschriebene Schichtenfolge eine gegenüber dem Stand der Technik wesentlich erweiterte Anzahl von Materialien anwendbar ist.The mentioned advantage of the refractory metals for the conductive ones Layer 11 consists in particular in that the second passivation layer 12 consists of one of the materials CVD-SiO2 or plasma-Si 3N4 or even from CVD-Si3N4 is. This is because CVD-Si3No advantageously has very good passivation properties. If the second passivation layer is applied on all sides, the The first passivation layer 10 present on the underside of the substrate 1 is reinforced and / or completed, so that, for example, covers existing porous areas will. The protective and / or stabilization layer 13 is used for the underlying Layers as mechanical protection and / or as shielding (electrical and / or magnetic) and / or as a heat conducting layer for a heat sink, not shown. The layers mentioned are only an example of a possible layer sequence, those than currently used in semiconductor technology Layers obvious and are therefore inexpensive. It is still possible to use the layers mentioned to be replaced by equivalent ones with similar properties. The ones described so far Process steps enable the use of high temperatures, so that for the The layer sequence described is significantly expanded compared to the prior art Number of materials is applicable.

Wie FIG. 4 zeigt, ist nun die gesamte Oberseite mit der zweiten Passivierungsschicht 12 und/oder der Schutz-und/oder Stabilisierungsschicht 13 vollständig abgedeckt.As FIG. 4 shows, the entire top is now with the second passivation layer 12 and / or the protective and / or stabilization layer 13 is completely covered.

Dies ist ein wesentlicher Unterschied zum Stande der Technik, bei dem auch nach Passivierungsschritten die Anschlußpads auf der Oberseite offen liegen und daher insbesondere durch eine Korrosion zerstörbar sind.This is an essential difference to the prior art which, even after passivation steps, the connection pads are exposed on the top and therefore can be destroyed in particular by corrosion.

Eine elektrische Kontaktierung einer der erwähnten Schichten, insbesondere der leitfähigen Schicht 11, erfolgt von der Unterseite des Substrates 1, Dazu wird, gemäß FIG. 5, beispielsweise im Bereich des zweiten Kontaktfensters 9 (FIG. 1) auf die auf der Unterseite befindliche erste Passivierungsschicht 10 eine nicht dargestellte Ätzmaske angebracht, die im wesentlichen aus einer geläufigen Padfenstermaske besteht und eine beispielhafte quadratische Öffnung mit einer Seitenlänge von 500 um aufweist.Electrical contacting of one of the layers mentioned, in particular the conductive layer 11, takes place from the underside of the substrate 1, for this purpose, according to FIG. 5, for example in the area of the second contact window 9 (FIG. 1) the first passivation layer 10 located on the underside is a not shown Etching mask attached, which essentially consists of a common pad window mask and has an exemplary square opening 500 µm on a side.

Diese Ätzmaske sowie eine nachfolgend angewandte anisotrop wirkende Ätzlösung, die z.B. Kaliumhydroxyd (KOH) enthält, bewirken, daß in das aus einkristallinem Silizium bestehende Substrat 1 eine pyramidenförmige Ausnehmung 14 geätzt wird, deren Boden 15 die erste Passivierungsschicht 10 berührt, die ein Weiterätzen verhindert (Ätzstop).This etching mask as well as an anisotropically acting one subsequently applied Etching solutions containing e.g. potassium hydroxide (KOH) cause the monocrystalline Silicon existing substrate 1 a pyramidal recess 14 is etched, the bottom 15 of which touches the first passivation layer 10, which prevents further etching (Etch stop).

Diese anisotrope Ätzung besitzt bei Silizium in (100)- Richtung die größte Ätzgeschwindigkeit. Durch entsprechende Wahl der Verfahrensparameter, z.B. der Dicke des Substrates und/oder der Ätztemperatur, wird erreicht, daß der Bolzen 15 eine wesentlich kleinere Fläche besitzt als die Öffnung der Ätzmaske. Es ist beispielsweise erreichbar, daß der Boden 15 eine Seitenlänge von 10 um besitzt. Es ist daher vorteilhafterweise möglich, die elektrisch zu kontaktierende leitfähige Schicht 11 im Bereich des zweiten Kontaktfensters 9 (FIG. 1) ebenfalls entsprechend zu verkleinern. Durch diese Maßnahme wird insbesondere die durch Leiterbahnen bedeckte Fläche auf dem Substrat we sentlich verringert, so daß insbesondere für Transistoren und/oder Dioden ein wesentlich vergrößerter Flächenanteil erreicht wird, so daß deren sogenannte Packungsdichte sich ebenfalls vergrößert. Ist die Ätzlösung derart gewählt, daß die leitende Schicht 11 im wesentlichen nicht angeätzt wird, so ist zumindest im Bereich des zweiten Kontaktfensters ein Verzicht auf die erste Passivierungsschicht 10 möglich. Da die Ätzlösung in unerwünschter Weise auch die Schutz- und/oder Stabilisierungsschicht 13 angreift, muß diese geschützt werden, z.B. durch eine Bor-Dotierung des poly-Siliziums und/oder eine weitere Si3N4-Schicht.This anisotropic etching has silicon in (100) - direction the greatest etching speed. By appropriate choice of the process parameters, e.g. the thickness of the substrate and / or the etching temperature, it is achieved that the Bolt 15 has a much smaller area than the opening of the etching mask. It can be achieved, for example, that the bottom 15 has a side length of 10 µm. It is therefore advantageously possible to use the conductive to be electrically contacted Layer 11 in the area of the second contact window 9 (FIG. 1) likewise accordingly to zoom out. This measure, in particular, that is covered by conductor tracks Area on the substrate we significantly reduced, so that especially for transistors and / or diodes a significantly larger area proportion is achieved, so that their so-called packing density also increases. Is the etching solution like this selected that the conductive layer 11 is not substantially etched, so is At least in the area of the second contact window, the first passivation layer is dispensed with 10 possible. Since the etching solution also undesirably forms the protective and / or stabilizing layer 13 attacks, it must be protected, e.g. by doping the poly-silicon with boron and / or another Si3N4 layer.

Da bei diesem Ausführungsbeispiel lediglich eine elektrische Kontaktierung der leitenden Schicht 11 beabsichtigt ist und eine Kontaktierung des Substrates 1 vermieden werden soll, ist es erforderlich, zumindest die Seitenwände (Flanken) der Ausnehmung 14 elektrisch zu isolieren.Since in this embodiment only an electrical contact the conductive layer 11 is intended and a contacting of the substrate 1 is to be avoided, it is necessary to at least remove the side walls (flanks) to isolate the recess 14 electrically.

Gemäß FIG. 6 wird dazu eine Isolationsschicht 16 aufgebracht, die außerdem die erste Passivierungsschicht 10 überdeckt. Die Isolationsschicht 16 besteht beispielsweise aus SiO2, das durch eine thermische Oxidation gebildet wird. Dabei bildet die auf der Oberseite des Substrates angeordnete erste Passivierungsschicht 10 zumindest im Bereich des zweiten Kontaktfensters 9 einen Oxidationsschutz für die leitende Schicht 11. Die thermische Oxidation ist möglich, weil die leitende Schicht 11 einen hohen Schmelzpunkt aufweist, so daß insbesondere die erzeugten elektrischen Leiterbahnen nicht zerstört werden. Im Bereich des Bodens 15 der Ausnehmung 14 wird nun vorhandenes SiCi2 sowie das Si3N4 der ersten Passivierungsschicht 10 durch Ätzen entfernt, so daß die leitfähige Schicht 11 im Bereich des Bodensl5 unmittelbar für eine elektrische Kontaktierung zugänglich ist.According to FIG. 6, an insulation layer 16 is applied for this purpose, which also covers the first passivation layer 10. The insulation layer 16 is made for example from SiO2, which is formed by thermal oxidation will. The first passivation layer arranged on the upper side of the substrate forms in this case 10 an oxidation protection for at least in the area of the second contact window 9 the conductive layer 11. The thermal oxidation is possible because the conductive Layer 11 has a high melting point, so that in particular the generated electrical conductor tracks are not destroyed. In the area of the bottom 15 of the recess 14 is now existing SiCi2 and the Si3N4 of the first passivation layer 10 removed by etching, so that the conductive layer 11 in the area of the bottom 15 directly is accessible for electrical contact.

FIG. 7 zeigt ein in der Ausnehmung 14 vorhandenes Kontaktmaterial, das beispielsweise dadurch hergestellt wird, daß zunächst im Bereich der gesamten Ausnehmung 14 eine Chromschicht 17 als Haftvermittler, zu der auf dem Substrat 1 befindlichen Isolierschicht 16, aufgedampft wird. Auf die Chromschicht 17 wird eine Kupferschicht 18 aufgedampft, die gegen Korrosion geschützt wird durch eine darauf aufgedampfte Goldschicht 19. Eine derartige Metallschichtenfolge ist auf einfache Weise kontaktierbar, z.B. durch Aufdampfen und nachfolgendem Aufschmelzen eines Weich lotes 20, das im wesentlichen aus 95 Gewichtsprozent Blei und 5 Gewichtsprozent Zinn besteht. Infolge der Oberflächenspannung bildet das Weichlot 20 eine halbkugelförmige Erhebung, die bump genannt wird. Ein mit derartigen "bumps" bestücktes Halbleiterbauelement ist in einfacher Weise weiter verarbeitbar mit Hilfe der sogenannten flipchip-Technik, bei der das Halbleiterbauelement auf einen mit Leiterbahnen versehenen Träger aufgebracht wird. Durch nachfolgende Erwärmung verschmelzen alle bumps im wesent- lichen gleichzeitig mit den entsprechenden Leiterbahnen.FIG. 7 shows a contact material present in the recess 14, which is produced, for example, that initially in the area of the entire Recess 14 a chromium layer 17 as an adhesion promoter, to which on the substrate 1 located insulating layer 16, is evaporated. On the chromium layer 17 is a Evaporated copper layer 18, which is protected against corrosion by a on it vapor-deposited gold layer 19. Such a metal layer sequence is simple Contactable way, e.g. by vapor deposition and subsequent melting of a Soft lotes 20, consisting essentially of 95 percent by weight lead and 5 percent by weight Tin is made. As a result of the surface tension, the soft solder 20 forms a hemispherical one Bump called bump. A semiconductor component equipped with such "bumps" can be easily processed further using the so-called flipchip technology, in which the semiconductor component is applied to a carrier provided with conductor tracks will. As a result of the subsequent heating, all bumps essentially merge lichen at the same time with the corresponding conductor tracks.

Bei der Erfindung ist wesentlich, daß alle beschriebenen Verfahrensschritte an einer ungeteilten Substratscheibe ausführbar sind. Es ist daher möglich, die ungeteilte Substratscheibe mit Hilfe der flip-chip-Technik auf einen entsprechenden Träger aufzubringen, der metallische Kontaktstifte besitzt, und erst dann die Substratscheibe und den Träger in Einzelelemente zu zersägen. Die Erfindung ermöglicht eine wirtschaftliche Herstellung eines vollständig aufgebauten IC's, der infolge der Passivierung der gesamten Oberseite des Substrates mit einem kostengünstigen Kunststoff überziehbar ist zum Schutz gegen störende Umwelteinflüsse, z.B. Feuchtigkeit und/oder mechanische Beschädigungen.In the invention it is essential that all the method steps described can be carried out on an undivided substrate wafer. It is therefore possible to use the undivided substrate wafer with the help of the flip-chip technology on a corresponding To apply carrier, which has metallic contact pins, and only then the substrate wafer and sawing the carrier into individual elements. The invention enables an economical Manufacture of a fully assembled IC, which as a result of the passivation of the entire top of the substrate can be covered with an inexpensive plastic is to protect against disruptive environmental influences, e.g. moisture and / or mechanical Damage.

Die Erfindung ist nicht auf die beschriebene Kontaktierung einer leitfähigen Schicht beschränkt, sondern es ist ebenfalls möglich, halbleitende Substratbereiche, z.B. die Sourcezone, von der Unterseite des Substrates zu kontaktieren.The invention is not based on the described contacting a conductive Layer limited, but it is also possible to use semiconducting substrate areas, e.g. to contact the source zone from the underside of the substrate.

Da für die beschriebene Kontaktierung die gesamte Unterseite des Substrates zur Verfügung steht, ist es möglich, das sogenannte Layout auf der Oberseite dahingehend zu verbessern, daß lange Leiterbahnen und deren Überkreuzungen vermieden werden und die dadurch bedingten störenden Eigenschaften, z.B. parasitäre Kapazitäten.As the entire underside of the substrate for the described contacting is available, it is possible to do the so-called layout on the top to improve that long conductor tracks and their crossovers are avoided and the resulting disturbing properties, e.g. parasitic capacitances.

Die Erfindung ist nicht nur auf Silizium als Substrat beschränkt, sondern sinngemäß auch auf andere Substratmaterialien anwendbar.The invention is not limited to silicon as a substrate, but can also be used analogously on other substrate materials.

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Claims (13)

Patentansprüche Halbleiterbauelement, bestehend aus einem scheibenförmigen Halbleitermaterial als Substrat, auf dessen Oberseite insbesondere eine Transistoren und/oder Dioden bildende Schichtenfolge angebracht ist, die mindestens eine elektrisch leitende Schicht enthält, dadurch gekennzeichnet, daß in der Unterseite des Substrates (1) mindestens eine Ausnehmung (14) vorhanden ist, deren Boden (15) die elektrisch leitende Schicht (11) berührt und deren Seitenwände elektrisch isolierend sind, und daß die Ausnehmung (14) mit mindestens einem Kontaktmaterial ausfüllbar ist, das zumindest einen elektrischen Kontakt zu der elektrisch leitenden Schicht (11) herstellt. Semiconductor component consisting of a disk-shaped Semiconductor material as a substrate, on the top side in particular a transistor and / or diode-forming layer sequence is attached, the at least one electrical Contains conductive layer, characterized in that in the underside of the substrate (1) at least one recess (14) is present, the bottom (15) of which the electrical conductive layer (11) touches and the side walls of which are electrically insulating, and that the recess (14) can be filled with at least one contact material, the at least one electrical contact to the electrically conductive layer (11) manufactures. 2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß die elektrisch leitende Schicht (11) aus einem Metall oder einer Metallegierung besteht, dessen (deren) Schmelztemperatur größer ist als die größte Temperatur, die während der nachfolgenden Herstellung des Halbleiterbauelements angewandt wird.2. Semiconductor component according to claim 1, characterized in that the electrically conductive layer (11) a metal or a There is a metal alloy whose melting temperature is greater than the largest Temperature that occurs during the subsequent manufacture of the semiconductor component is applied. 3. Halbleiterbauelement nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß die elektrisch leitende Schicht (11) auf einer ersten Passivierungsschicht (10) aufgebracht ist, die die auf der Oberseite des Substrates (1) aufgebrachte Schichtenfolge im wesentlichen abdeckt, und die zumindest eine Diffusion der Bestandteile der leitenden Schicht (11) in die Schichtenfolge vermeidet.3. Semiconductor component according to claim 1 or claim 2, characterized in that that the electrically conductive layer (11) on a first passivation layer (10) is applied, which is the sequence of layers applied to the top of the substrate (1) essentially covers, and the at least one diffusion of the constituents of the conductive Avoids layer (11) in the layer sequence. 4. Halbleiterbauelement nach Anspruch 3, dadurch gekennzeichnet, daß die erste Passivierungsschicht (10) zumindest im Bereich eines ersten Kontaktfensters (8) beseitigt ist, bei dem eine elektrische Kontaktierung zwischen der leitenden Schicht (11) und mindestens einer Schicht der Schichtenfolge vorgesehen ist.4. Semiconductor component according to claim 3, characterized in that the first passivation layer (10) at least in the area of a first contact window (8) is eliminated, in which an electrical contact between the conductive Layer (11) and at least one layer of the layer sequence is provided. 5. Halbleiterbauelement nah einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste Passivierungsschicht (10) zumindest im Bereich eines zweiten Kontaktfensters (9) unmittelbar auf der Oberseite des Substrates (1) aufliegt und daß die erste Passivierungsschicht (10) mit der leitenden Schicht (11) überzogen ist.5. Semiconductor component close to one of the preceding claims, characterized characterized in that the first passivation layer (10) at least in the area of one second contact window (9) rests directly on the top of the substrate (1) and that the first passivation layer (10) is covered with the conductive layer (11) is. 6. Halbleiterbauelement nach Anspruch 5, dadurch gekennzeichnet, daß zumindest im Bereich des zweiten Kontaktfensters (9) mindestens eine durch das Substrat (1) und die erste Passivierungsschicht (10) hindurchgehende Ausnehmung (14) vorhanden ist, die mit zumindest elektrisch leitendem Kontaktmaterial derart füllbar ist, daß eine elektrische Kontaktierung der leitenden Schicht (11) möglich ist.6. Semiconductor component according to claim 5, characterized in that at least one through the substrate at least in the area of the second contact window (9) (1) and the first passivation layer (10) through recess (14) present is that with at least electrically conductive Contact material such it can be filled so that electrical contacting of the conductive layer (11) is possible is. 7. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zumindest die leitende Schicht (11) durch elektrisch isolierende Zonen unterbrochen ist und daß mindestens eine Ausnehmung (14) vorhanden ist, derart, daß eine elektrische Kontaktierung im wesentlichen von der Unterseite des Substrates erfolgt.7. Semiconductor component according to one of the preceding claims, characterized characterized in that at least the conductive layer (11) by electrically insulating Zones is interrupted and that at least one recess (14) is present, in such a way that that an electrical contact is made essentially from the underside of the substrate he follows. 8. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Schichtenfolge auf der Oberseite des Substrates durch mindestens eine zweite Passivierungsschicht (12) und/oder mindestens eine Schutz- und/oder Stabilisierungsschicht (13) im wesentlichen vollständig bedeckt ist.8. Semiconductor component according to one of the preceding claims, characterized characterized in that the sequence of layers on the top of the substrate by at least a second passivation layer (12) and / or at least one protective and / or Stabilization layer (13) is essentially completely covered. 9. Halbleiterbauelement nach Anspruch 8, dadurch gekennzeichnet, daß die Schutz- und/oder Stabilisierungsschicht (13) mit mindestens einer Wärmesenke verbunden ist.9. Semiconductor component according to claim 8, characterized in that the protective and / or stabilization layer (13) with at least one heat sink connected is. 10. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Substrat (1) im wesentlichen aus einkristallinem Silizium besteht, dessen kristallographische (100)-Richtung im wesentlichen zusammenfällt mit der Richtung der Flächennormalen der Oberseite des Substrates (1).10. Semiconductor component according to one of the preceding claims, characterized in that the substrate (1) consists essentially of monocrystalline Silicon, the crystallographic (100) direction of which essentially coincides with the direction of the surface normal to the top of the substrate (1). 11. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß bei einem Substrat (1) aus im wesentlichen einkristallinen Silizium mindestens eine kegel- und/oder pyramidenförmige Ausnehmung (14) durch eine anisotrop wirkende Ätzung derart erzeugt ist, daß der Boden (15) der Ausnehmung (14) in die Richtung der Oberseite zeigt.11. Semiconductor component according to one of the preceding claims, characterized in that in the case of a substrate (1) made of essentially single-crystalline Silicon through at least one conical and / or pyramid-shaped recess (14) an anisotropic etching is generated in this way is that the bottom (15) of the recess (14) points in the direction of the top. 12. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß bei einem Substrat (1) aus Silizium mindestens eine Passivierungsschicht (10, 12) im wesentlichen aus einem der Materialien CVD-SiO2, Plasma-Si3N4 oder CVD-Si3N4 besteht.12. Semiconductor component according to one of the preceding claims, characterized in that in the case of a substrate (1) made of silicon, at least one Passivation layer (10, 12) essentially made of one of the materials CVD-SiO2, Plasma-Si3N4 or CVD-Si3N4 consists. 13. Verfahren zur Herstellung eine#s Halbleiterbauelements, bestehend aus einem scheibenförmigen Halbleitermaterial als Substrat, auf dessen Oberseite insbesondere eine Transistoren und/oder Dioden bildende Schichtenfolge angebracht ist, die mindestens eine elektrisch leitende Schicht enthält, gekennzeichnet durch folgende Merkmale: a) auf der Oberseite des Substrates (1) wird zunächst die vollständige Schichtenfolge hergestellt und diese mit einer zweiten Passivierungsschicht (12) und/oder einer Schutz- und/oder Stabilisierungsschicht (13) abgedeckt, derart, daß bei einer nachfolgenden Ätzung eine Beschädigung der Schichtenfolge vermieden wird; b) von der Unterseite des Substrates (1) wird durch das Substrat (1) hindurch mindestens eine Ausnehmung (14) geätzt.13. A method for manufacturing a semiconductor component, consisting made of a disk-shaped semiconductor material as a substrate, on the top side in particular a layer sequence forming transistors and / or diodes is attached which contains at least one electrically conductive layer, characterized by the following features: a) on the top of the substrate (1) is first the complete Layer sequence produced and this with a second passivation layer (12) and / or a protective and / or stabilizing layer (13) covered in such a way that in a subsequent etching, damage to the layer sequence is avoided; b) from the underside of the substrate (1) through the substrate (1) at least a recess (14) is etched. 14, Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß in der Schichtenfolge mindestens eine Passivierungsschicht (10) verwendet wird, die bei einer Ätzung von mindestens einer Ausnehmung (14) eine Weiterätzung verhindert.14, the method according to claim 13, characterized in that in the Layer sequence at least one passivation layer (10) is used, which in an etching of at least one recess (14) prevents further etching. 15, Verfahren nach Anspruch 13 oder Anspruch 14, dadurch gekennzeichnet, daß zumindest die Schutz- und/oder Stabilisierungsschicht (13) derart dotiert wird, daß deren Anätzung vermieden wird bei einer Ätzung der Ausnehmung (14).15, method according to claim 13 or claim 14, characterized in that that at least the protective and / or stabilizing layer (13) is doped in such a way that their etching is avoided when the recess (14) is etched.
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