DE3226538C2

DE3226538C2 - LSP-Stimmsynthetisierer

Info

Publication number: DE3226538C2
Application number: DE3226538A
Authority: DE
Inventors: Kazumasa Akishima Tokio/Tokyo Fukushima; Naoki Kunitachi Tokio/Tokyo Inagaki; Takao Akishimai Tokio/Tokyo Kanke; Susumu Kodaira Tokio/Tokyo Takashima
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1981-07-16
Filing date: 1982-07-15
Publication date: 1985-02-07
Also published as: JPS6054680B2; GB2103458B; US4541111A; DE3226538A1; GB2103458A; JPS5814192A

Abstract

Ein LSP-Synthesizer hat einen LSP-Stimmsynthesizer-Digitalfilter zur Parallelverarbeitung von Stimmparametern und Erregungsinformation zum Erzielen eines LSP-zusammengesetzten Klanges. Der LSP-Stimmsynthesizer-Digitalfilter hat mindestens einen Parallelmultiplizier und einen Paralleladdierer. Der Parallelmultiplizierer teilt die Daten in einen Satz von höherwertigen Bits und einen Satz von niedrigerwertigen Bits und multipliziert die höherwertigen und niedrigerwertigen Bits in getrennter Weise zu verschiedenen Zeitpunkten. Die Multiplikationsergebnisse werden einer Verzögerungsschaltung zugeführt, die die Zeitpunkte der Multiplikationsergebnisse anpaßt. Die Multiplikationsergebnisse werden durch den Paralleladdierer zusammengesetzt, um ein einziges Datenwort zu erhalten.

Description

a) mindestens einen Paraliel-Multiplizierei (26) und eine Parallel-Additionsschaltung (28), wobei der Parallelmultiplizierer (26) Stimm-Parameter und Erregungsinformation in einen Satz von höherwertigen Bits und einen Satz von niedrigerwertigen Bits teilt und die höherwertigen und niedrigerwertigen Bits in getrennter Weise zu verschiedenen Zeitpunkten multipliziert und die Multiplikationsergebnisse einer Verzögerungsschaltung (30) zuführt, die die Zeitpunkte der Multiplikationsergebnisse einander anpaßt und wobei die Multiplikationsergebnisse durch die Parallel-Additionsschaltung (28) zusammengesetzt werden, um ein einziges Datenwort zu erhalten,

b) mindestens eine Parallel-Additions-ZSubtraktionsschaltung (36), die die Datenwerte zu vorgegebenen Zeitpunkten aufaddiert und zu anderen vorgegebenen Zeitpunkten subtrahiert und die entstehenden Daten über weitere Verzögerungsschaltungen (40,42) zum Verzögern um ein vorbestimmtes Zeitintervall und mehrere Schieberegister (34,38,44) zum Verschieben um eine vorbestimmte Anzahl von Bits, an die Digital-/Analog-Wandlerschaltung (20) liefert

2. LSP-(Spektrallinienpaar)-Stimmsynthetisierer nach Anspruch 1, dadurch gekennzeichnet, daß die Schieberegister (34,38,44) aufweisen:

ein erstes Schieberegister (34), das den Ausgangswert der Parallel-Additionsschaltung (28) um eine vorbestimmte Bit-Zahl verschiebt und einen Ausgangswert an die Parallel-AdditionS'/Subtraktionsschaltung (36) legt,

ein zweites Schieberegister (38), das das Ausgangssignal der Parallel-Additions-ZSubtraktionsschaltung (36) nur zu einer vorbestimmten Zeitgabe um eine zweite vorbestimmte Bit-Zahl verschiebt und
ein drittes Schieberegister (44), das das Ausgangssignal des zweiten Schieberegisters (38) um eine dritte vorbestimmte Bit-Zahl verschiebt und ein Ausgangssignal an die Parallel-Additionsschaltung (28) legt.

3. LSP-(Spektrallinienpaar)-Stimmsynthetisierer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Parallel- M ulti plizierer (26) aufweist:

eine Aufteilschaltung (50) zum Aufteilen von Eingangsdaten in mehrere Daten, einen ersten und zweiten Multiplizierer (52, 54), die die Eingangsdaten der Aufteilschaltung (50) mit vorbestimmten Eingangsdaten gemäß einem Booth-Algorithmus multiplizieren,

eine erste Parallel-Additionsschaltung (62) zum parallelen Addieren der Ausgangswerte des ersten und zweiten Multiplizierers (52,54), einen dritten Multiplizierer (58), der mit der Aufteilschaltung (50) über eine Verzögerungsschaltung (56) zum Multiplizieren von durch die Aufteilschaltung (50) verzögerten Daten mit durch eine andere Verzögerungsschaltung (60) verzögerten vorbestimmten Eingangsdaten gemäß dem Booth-Algorithmus verbunden ist,

eine zweite Parallel-Additionsschaltung (66) zum parallelen Addieren der Ausgangssignale des dritten Multiplizierers (58) und der ersten Parallel-Additionsschaltung (64), wobei die zweite Parallel-Additionsschaltung (66) mit einer Verzögerungsschaltung (68) zum Verzögern der Eingangsdaten um ein vorbestimmtes Zeitintervall verbunden ist.

4. LSP-(Spektrallinienpaar)-Stimmsynthetisierer nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das LSP-Stimmsynthetisier-Filter bei verschiedenen Zeitgaben auf der Basis einer. Abtastperiode von 20 ^arbeitet, wobei Tdas Hauptverarbeitungszeitintervall ist.

5. LSP-(Spektrallinienpaar)-Stimmsynthetisierer nach Anspruch 2 oder den Ansprüchen 2 und 3, dadurch gekennzeichnet, daß das LSP-Stimmsynthetisier-Filter bei verschiedenen Zeitgaben auf der Basis einer Abtastperiode 23 7>.rbeitet. wobei 7das Hauptverarbeitungszeitinlervall ist.

Die vorliegende Erfindung bezieht sich auf einen LSP-(Spcklrallinicnpaar)-Stimmsynthciisicrer (nachfolgend mit LSP-Stimmsynthetisierer bezeichnet) gemäß dem Oberbegriff des Patentanspruches 1.

Wie in der Zeitschrift NIKKEI ELECTRONICS vom 2. Kcbruar 1981, Seite 128 bis 258 beschrieben sind Stimmsynthetisierer mit linear vorausbestimmender Codierung (linear predictive coding; LPC) und Slimmsynthctisierer mit partieller Korrelation (PARCOR) bekannt. Diese Stimmsynthetisiercr weisen folgende Merkmale

auf (vgl. auch DE-OS 28 26 570):

Einen Speicher zum Speichern von Stimm-Parametern zum Erzeugen von Stimmklangwelien und Stimm-Parameterinformationen, wie z. B. Segmentdaten; einen Stimmsynthetisierer zum Erzeugen von Sdmmklangwellen basierend auf der Stimm-Parameterir.formation und zu deren Umwandlung in Klang; eine Steuereinrichtung zum Auslesen der Stimm-Parameterinformation und zum Betreiben des Stimmsynthetisierers aufgrund von an ihn gegebenen Befehlen.

In dem LPC-Stimmsynthetisierer ist die Stimme mittels der linearen Vorausbestimmung (linear prediction) in mathematische Muster gefaßt und eine sehr genaue Stimmsynthese wird durch eine analytische Methode erreicht, die zu einer stabilen Lösung führt. Wenn allerdings der LPC-Stimmsynthetisierer für ein Komprimieren/Übertragen von Stimminformation verwendet wird, sind die Stimmsynthese-Charakteristika des Filters nicht stabil, wenn die Stimm-Parameter mit einer niedrigen Bitzahl verschlüsselt werden. Um den oben genannten Nachteil zu beheben und um die lineare Vorausbestimmung besser zu nutzen, wurde ein PARCOR-Stimmsynthetisierer entwickelt

In dem PARCOR-Stimmsynthetisierer können Sprachinformationen für jede Sekunde zu Daten von 4800 bis 9600 Bits komprimiert werden. Wenn allerdings die Stimminformation niedriger ist als 2400 Datenbits pro Sekunde, wird die Stimmsynthese plötzlich unklar und unnatürlich.

Um diesen Nachteil des PARCOR-Systems zu beseitigen, wurde eine Analysetheorie vorgeschlagen, die das LSP-System (Spektrallinienpaar-System) benutzt Unmittelbar nach dem Vorschlag des LSP-Syntheseverfahrens wurde ein LSI-Ein-Chip-LSP-Stimnnynthetisierer entwickelt.

In dem LSP-System kann Stimmsynthese mit wenig Stimminformation ausgeführt werden und kann die Klangqualität der Stimme oberhalb eines vorgegebenen Niveaus gehalten werden. Da allerdings ein konventioneller LSP-Sprachsynthetiüierer ein digitales Filter verwendet, das aus einem Schieberegister von ungefähr 300 Bits, vier Serienaddierern, einem Subtrahierer, und einem Pipeline-Multiplizierer besteht, weist der Synthetisierer eine große Dimension auf. In dem Pipeline-Multiplizierer ist die Frequenz des Grundtaktimpulses 291,6 kHz (6,4 kHz χ 144), wenn 144 Taktimpulse für einen abgetasteten Wert benutzt werden und wenn die Abtastfrequenz 6,4 kHz beträgt Eine solch hohe Frequenz des Grundtaktimpulses führt zu einem hohen Leistungsverbrauch.

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen LSP-Stimmsynthetisierer der gattungsgemäßen Art anzugeben.bei dem eine Stimmsynthese von hoher Qualität bei beachtlicher Verringerung der Grundtaktfrequenz mit einfachen Mitteln erreicht wird. .

Diese Aufgabe wird gelöst durch einen LSP-Stimmsynthetisierer mit den Merkmalen des Kennzeichens des Patentanspruches 1.

Der Grundgedanke der Erfindung liegt in der Verwendung eines Multiplizierers, der eine parallele Berechnungsfunktion aufweist zur Durchführung der Stimmsynthese mit den parallelen Daten, nämlich mindestens einem Stimmparameter und der Erregungsinformation.

Da beim vorliegenden Stimmsynthetisierer die LSP-Stimrhsynthese durch Paralleiverarbeitung der Stimm-Parameter und der Erregungsinformation ausgeführt wird, ist die Abtastperiode des Stimmklangs verkürzt. In einem nachfolgend beschriebenen Ausführungsbeispiel entspricht die Abtastperiode des Stimmklangs 23 oder 20 Taktimpuisen. Die Abtastperiode ist daher sehr kurz verglichen mit der üblichen Abtastperiode, von 144 Grundtaktimpulsen. Daher ist die Grundtaktfrequenz 23/144 bzw. 20/144 der üblichen Frequenz, was den Schaltungsaufbau vereinfacht. Weiterhin werden die Herstellungskosten beträchtlich gesenkt. Da die Grundtaktfrequenz abgesenkt wird, ist die Leistungsaufnahme herabgesetzt. Weiterhin werden bei der Parallel-Verarbeitung die Multiplikationsdaten in höhere und niedrigere Bits aufgeteilt, die zu verschiedenen Zeitpunkten mit demselben Multiplizierer multipliziert werden. Da weiterhin eine Additionsschaltung des digitalen Filters ebenso als Additionsschaltung genutzt wird, die die partiellen Produkte der höheren und niedrigeren Bits zusammensetzt, wird der LSP-Stimmsynthetisierer klein bei gegebenem Umfang der Additionsschaltung.

Auf diese Weise verbraucht der erfindungsgemäße LSP-Stimmsynthetisierer wenig Leistung und hat eine kompakte LSP-Stimmsynthetisiereinrichtung, so daß er für eine Ein-Chip-LSI-Bauweise geeignet ist.

Nachfolgend werden bevorzugte Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigt F i g. 1 den Signalfluß eines LSP-Stimmsynthetisierer-Digitalfilters;

F i g. 2 den Signalfluß der Signale von F i g. 1 in Hardware-Art;

F i g, 3A, 3B und 3C Darstellungen, die die zusammengesetzten Signale an jedem Punkt in F i g. 2 zeigen;

F i g. 4 ein Blockdiagramm, das schematich einen LSI-Ein-Chip-LSP-Stimmsynthetisierer entsprechend einer ersten Ausbildung der vorliegenden Erfindung zeigt;

Fig.5A bis 5D Darstellungen der Datenformate der Stimmparameter, die in einem ROM in Fig.4 gespeichertsind;

F i g. 6A und 6B detaillierte Blockdiagramme eines LSP-Stimmsynthetisierer-Digitalfilters in F i g. 4;

F i g. 7A und 7B Darstellungen zum Erläutern von Zeitpunkten der verschiedenen Zeitsignale in der Schaltung der Fig. 6A und6B;

Fi g.8A und 8B Darstellungen, die die Eingangs-/Ausgangs-Daten des Hauptabschnittes in Fig.6A und 6B zeigen;

F i g. 9A bis 9C Darstellungen der Beziehung zwischen den Grundtaktimpulsen und den Zeitpunkten;

Fig. 10 ein detailliertes Blockdiagramm des Multiplizierers in Fig. 6A;

Fig. HA bis llEdcn aufgeteilten Zustand der Multiplikationsdaten indem Multiplizierer in Fig. 10; Fi g. 12A und 12B die Eingangs-/Ausgangs-Daten von jedem Teil indem Multiplizierer in Fi g. 10;

Fig. 13 ein detailliertes Blockdiagramm einer Erregungsschaltung in F i g. 6A;

Fi κ. 14A und 14B Darstellungen zum Erläuternder Interpolation der Erregungsschaltung in Fig. 13;

F i g. 15A und 15B detaillierte Blockdiagramme einer Parameter-Wandlerschaltung in F i g. 6A; ^!

Fig. 16A und 16B Darstellungen der Zeitpunkte der Taktsignale in den Parameter-Wandlerschaltungen in ,

Fig. 15Aund15B;

Fig. 17A und 17B sind Blockdiagramme eines LSP-Stimmsynthetisierer-Digitalfilters entsprechend einer zweiten Ausbildung der vorliegenden Erfindung;

Fig. 18A und 18Bdie EingangsVAusgangs- Daten des Hauptteils in Fig. 17A und 17B; ;i

Fig. 19Aund 19B Darstellungen der Zeitpunkte der Taktsignale in Fig. 17Aund 17B; ■

F i g. 2OA und 2OB Blockdiagramme des LSP-Stimmsynthetisierer-Digitalfilters nach einer dritten Ausbildung ■'-,

der vorliegenden Erfindung; ' ■

ίο F i g. 21A und 21B die Eingangs-/Ausgangs-Daten des Hauptteils in F i g. 2OA und 2OB und ;·■

F i g. 22A und 22B Darstellungen der Zeitpunkte des Taktsignals gemäß den F i g. 20A und 2OB.

Zunächst wird das Prinzip eines LSP-Systems beschrieben. Sprechklänge werden in stimmhafte Klänge und nicht stimmhafte Klänge aufgeteilt. Die stimmhaften Klänge werden als gepulste Wellen erzeugt, wenn die Luft U

von den Lungen durch die Luftröhre strömend die Stimmbänder vibrieren läßt. Die gepulsten Klänge werden zu einem Erregungs-Signal des Stimmtrakt-Resonanzsystems. Das Stimmtrakt-Resonanzsystem ist eine Art akusli- i,^;

sches Filter und seine Frequenzeigenschaften sind durch die Querschnittsfläche des Stimmtraktes festgelegt. ΐ;

welcher durch Lippen, Zunge und Backen bestimmt ist. Ein Ende des Stimmtraktes, der nahe den Lippen liegt, ist ΐ

zur Atmosphäre hin offen, während das andere Ende (die Stimmritze) geschlossen und geöffnet wird durch die Vibration der Stimmbänder. Es sei vereinfachend angenommen, daß es nur zwei Zustände der Stimmritze gäbe: den vollkommen geöffneten Zustand und den völlig geschlossenen Zustand. (Die obige Annahme entspricht nicht den tatsächlichen Stimmritzen-Zuständen, und in der Praxis ist die Stimmritze in einem Zustand, der irgendwo zwischen dem voll geöffneten Zustand und dem völlig geschlossenen Zustand liegt.) Ferner sei angenommen, daß kein Energieverlust aufgrund von Vibration der Stimmtrakt-Wände oder durch Energiever- i

lust vom Mund aus auftrete. Daher ist ein Paar von Resonanzfrequenzen bestimmt, das jeweils dem Klang v,

entspricht, wenn die Stimmritze in völlig offenem Zustand und völlig geschlossenem Zustand ist. Das Paar von

Resonanzfrequenzen ist das sogenannte Spektrallinienpaar (LSP). <

Die LSP-Analyse- und Synthese-Verfahren werden nun nachfolgend beschrieben. Ein Allpol-Digitalfilter wird als Stimmtrakt-Filter in den LPC-, PARCOR- und den LSP-Systemen verwendet. Eine Übertragungsfunktion H(Z)des Allpol-Digitalfilters ist durch folgende Gleichung gegeben:

H(Z)=M'AJZ)(Z=Z-J") (1) -f

wobei ρ der Grad des Filters und AJZ)=X + x\Z+ociZ²+...+<x_pZ^p. Es ist bekannt, daß der linksseitige Ausdruck der Gleichung (1), & h., das Polynom AJZ)durch die folgende Rekursivformel erzeugt wird:

AJZ)-A_n-JZ)-k„B„-,(Z)

BJZ)=Z(B_n-_i(Z)-k„A_n-_i(Z)) (2)

mit AJZ)=X und B₀(Z)=ZaIs Anfangsbedingung. Der Parameter Jt_n^n= 1,2,...,/?,), der in der obigen Rekursivformel verwendet wird, wird ein PARCOR-Koeffizient genannt. Die völlig geöffnete Stellung und die vollständig geschlossene Stellung der Stimmritze sind als Maximal- und Minimal-Werte jeweils definiert. Wenn k_p+\ = X,

wird der Maximalwert erhalten, d.h.. die Stimmritze ist völlig geöffnet. Allerdings, wenn A'_p+i = —1, wird der Minimalwert erhalten, d. h,die Stimmritze ist völlig geschlossen.

In dem Gleichungssystem (2), ist, wenn n=p+1, die Stimmritze völlig geöffnet wobei k_p+\ = \, und die Stimmritze ist völlig geschlossen, wobei k_p+\ = — 1, wie obig beschrieben. Daher kann, wenn die Nullpunkte der Polynome P(Z) und Q(Z) erhalten werden, die Resonanzfrequenzen und daher die LSP erhalten werden.

k_p+ , = 1 : PJZ)= AJZ)- Bp(Z)

k_p^ =-X .QJZ)=AJZ)+BJZ) (3)

Wenn der Grad des Filters eine gerade Zahl ist,

PJZ)=(X -Z) Π (1 -2Zcos ω,+Ζ²)

QJZ)=O +Z) Π (1-2ZcOSWH-Z²)

/=1,3,..,p-1

Allerdings, wenn der Grad des Filters eine ungerade Zahl ist,

PJZ)=(X -Z²) Π 0 -2ZCOS ω-,+Ζ²)

/=2.4...„p-1 (5)

QJZH Π Ο-²^COSe;,+Z²)
/=1,3...,ρ

wobei (ω,) die folgende Ungleichung erfüllen muß:
0< (O\ < 0)2 <.. .<ea_p

Die Koeffizienten ώ\. λ*. TT. to_P~der Haktönsierung werden LSP genannt. ■,

Die Bestimmung der LSP aus dem Sprachklang ist die Bestimmung der Wurzeln mit der Nummer Pin den zwei Polynomen(3). Wenn P(Z)und Q(Z)gegeben sind, ergeben die zwei Polynome folgende Gleichung:

Zur Bestimmung der Übcrgangsfunklion H(Z)(Ws Vokaltraktfiltcrs wird die Gleichung (b) in die Gleichung (1) eingesetzt. Die LSP des Vokaltraktfilters kann als Ausdruck des Stimmklangs-Lcistungsspcktrums \H(Zft^: durch die Dichte der diskreten Frequenzlagen \m,\ deren Nummer /'ist, verstanden werden.

Der Hauptteil der Stimmsynthese ist das Vokaliraktfilier der Übertragungsfunktion H(Z). Wenn die Koeffizienten tot, &>2 u)p in der LSP-Stimmsynthese gegeben sind, wird ein Digitalfilter entsprechend der H(Z)

benötigt. H(Z) ist durch ein Filter mit einer Verstärkung von 1— A₁(Z) in dem negativen Rückführzweig realisiert. Die Verstärkung 1 -A₁(Z) ist in der folgenden Art ausgedrückt, wenn P₁(Z) und Q₁(Z) in Gleichungen (4) und (5) benutzt werden.

Wenn ρ eine gerade Zahl ist,

1-2

P-I

1-2

-Σ«

1-2 _ (/-gerade)

/+ζ) Π σ+ςζ+ζ²)+]! α+ο,ζ+ζνΣ (c,+z) Π

J-O (/-gerade)

/-2 («-gerade)

(/-ungerade)

V--1 (/-ungerade)

P-I

I ₊ CjZ ₊ Z²) -Π Ü^J

/-1 (/-ungerade)

C, = -2 cos ω/, und

C₀ = C₁ = -Z. Wenn ρ eine ungerade Zahl ist,

■ p-l (-2

-Σ«

1-2 _ (/-gerade)

p-l

J-O (/-gerade)

/-2 (/-gerade)

i-2

(/-ungerade) (/-ungerade)

(8)

C,

-2 cos ©,, und C₁ = -Z.

F i g. 1 ist eine Signalflußdarstellung des LSP-Stimmsynthetisierer- Digitalfilters, wenn p=8 gegeben ist in der Gleichung (7). In der obigen Signalflußdarstellung bezeichnet die Mittenlinie in dem negativen Rückführungszweig erste und dritte Terme in den Klammern in Gleichung (7). Die obere Linie bezeichnet einen vierten Term in den Klammern, während die untere Linie einen zweiten Term darin bezeichnet.

F i g. 2 zeigt eine Signalflußdarstellung in F i g. 1 in einer Hardware-Art.

Fig.3 zeigt zusammengesetzte Signale an den Punkten e\(n) bis e\0(n), e'i(n) bis e'S(n) und Ol(n) bis O tO(n), wie es in F i g. 2 gezeigt ist Bezugnehmend auf F i g. 3 ist e l(n)odeT 010(n)die letztendliche Stimmausgabe.

Der detaillierte Aufbau des LSP-Stimmsynthetisierers wird nachfolgend beschrieben. Fig.4 zeigt einen Ein-Chip-LSP-Stimmsynthetisierer LSI 10, der CMOS-Elemente enthält. Der LSP-Stimmsynthetisierer LSI 10 basiert auf einem Lesespeicher (ROM) 12 zum Speichern verschiedener Sprachparameter; ferner enthält er eine Steuerschaltung 14 zum Steuern jedes Teiles in Übereinstimmung mit externen Eingangsdaten, eine Erregungsschaltung 16 zum Erzeugen einer Erregungsinformation, ein LSP-Stimmsynthetisier- Filter 18 zum Durchführen der LSP-Stimmsyriuiese in Übereinstimmung mit den Stirnrn-Pararnetern, die aus dem ROM 12 durch die Steuerschaltung 14 ausgelesen werden, und in Übereinstimmung mit der Erregungsinformation von der Erregungsschaltung 16, und enthält weiterhin eine D/A-Wandlerschaltung 20 zum Umwandeln eines digitalen Ausgangssignals vom LSP-Stimmsynthetisier-Filter 18 in ein Analogsignal, und eine ein Taktsignal erzeugende Schaltung 22 zum Erzeugen verschiedener Taktsignale aufgrund eines von außen zugeführten Grundtaktimpulses.

Die Bandbreite des zusammengesetzten Stimmsignals ist 4 kHz und die Abtastperiode desselben ist 8 kHz. Daher ist die nachfolgend zu beschreibende Frequenz des Grundtaktimpulses 184 kHz (=8 TcHz χ 23).

Die Stimm-Parameter der Fig.5A bis 5D sind in dem ROM 12 gespeichert Die Daten werden in Einheiten von 4 Bits ausgelesen. Im einzelnen zeigt Fig.5A ein Datenformat zum Festlegen eines stimmlosen Intervalls. Dieses Datenformat enthält 2-Bit-Synchronisier-Daten und 6-Bit stimmlose Rahmendaten. Die Nummer des Rahmens für das stämmlose Intervall ist in dem Speicherbereich für das stimmlose Intervall festgelegt.

Fi g. 5B zeigt ein Datenforfnat für ein stimmhaftes Intervall, wenn eine Tonhöhe einen Anfangswert darstellt Dieses Datenformat besteht aus 2-Bit-Synchronisier-Daten, 6-Bit-ÄmplitUäen-Daten, 7-Bit-Tonhöhenperioden-Daten, 1-Bit-Synchronisier-Daten für die 7-Bit-Tonhöhenperioden-Daten, und 4-Bit-Daten jeweils für die LSP-Parameter a>\ bis ßfe. Daher hat das Datenformat eine Gesamtgröße von 48 Bits. Fig.5C zeigt ein Datenformat eines stimmhaften Rahmens, wenn eine Tonhöhe eine Veränderung anzeigt während 5D ein Datenformat eines

stimmlosen Rahmens zeigt. Die Datenformate in F i g. 5D sind die gleichen wie die in 5B, ausgenommen daß 4 Bits in der Dalenlänge der Tonhöhe vermindert sind. Daher hat das Datenformat in F i g. 5D eine Gesamtlänge von 44 Bits. 3-Bit-Tonhöhendaten in F i g. 5C und 5D zeigen eine Tonhöhendifferenz und einen stimmlosen Code jeweils an. Bezugnehmend auf F i g. 5B bis 5D sind 2-Bit-Synchronisierdaten zur Überprüfung der Rahmenlänge benutzt. Zum Beispiel, wenn die Daten den logischen Wert »00« haben, bezeichnen sie 128-K.länge/Rahmen. Wenn die Daten »01« sind, bezeichnen sie 256 Klänge/Rahmen. Wenn weiterhin die Daten »10« sind, bezeichnen sie 512 Klänge/Rahmen. Wenn die Daten »11« sind, bezeichnen sie ein stimmloses Intervall. Die I-Bit-Synchronisierdate wird zur Bestimmung des Zustandes der Tonhöhe benutzt. Wenn die Date den logischen Wert »1« hat, bezeichnet sie, daß die Tonhöhe den Anfangswert hat, während wenn die Date »0« ist, bezeichnet sie eine Tonhöhendifferenz. Die 3-Bit-Tonhöhendaten bezeichnen eine Länge (Differenz) bezüglich des stimmhaften Rahmens und haben die logischen Werte »101« bis »011«. Wenn die Daten »100« sind, bezeichnen sie einen stimmlosen Rahmen.

Das Detail des LSP-Stimmsynthetisier-Filters 18 in Fig.4 wird bezugnehmend auf 6A und 6B beschrieben. Eine Parameterumwandlungsschaltung 24 interpoliert einen aus dem ROM 12 ausgelesenen Parameter durch die Steuerschaltung 14 in Synchronisation mit dem Taktsignal und führt einen 7-Bit-Ausgang zu einer Eingangsklemme A von einem Parallel-Multiplizierer 26. Die Erregungsschaltung 16 wird als Antwort auf Befehle wie z. B. auf einen stimmhaften/stimmiosen Steuerbefehl und einen Tonhöhendauerbefeh! betätigt, wobei die Befehle durch die Steuerschaltung 14 eingeführt werden. Die Erregungsschaltung 16 erzeugt daraufhin stimmhafte Informationen oder stimmlose Informationen durch Interpolation der Tonhöhendauer, wobei eine detaillierte Angabe später gegeben wird. Eine 15-Bit-Erregungsinformation, die von der Erregungsschaltung 16 hervorgerufen wird, wird einer Eingangsklemme ßdes Parallel-Multiplizierers 26 in Synchronisation mit einem Taktsignal ΦΡ zugeführt. Der Parallel-Multiplizierer 26 hat eine 15-Bit-Parallelmultiplikations-Funktion. Ein Multiplikationsausgang des Parallel-Multiplizierers 26 wird einer Eingangsklemme A einer 15-Bit-Parallel-Additionsschaltung 28 in Synchronisation mit einem Taktsignal ΦΑ und ebenso einer 1-Bit-Verzögerungsschaltung 30 in Synchronisation mit einem Taktsignal ΦΒ zugeführt. Ein Ausgang der Verzögerungsschaltung 30 wird einer Eingangsklemme öder Parallel-Additionsschaltung 28 in Synchronisation mit einem Taktsignal <PC zugeführt. Weiterhin wird ein Ausgangssignal der Parallel-Additionsschaltung 28 einer Eingangsklemme B hiervon in Synchronisation mit einem Taktsignal «SDund einer Eingangsklcmme A einer IS-Bit-Parallel-Additions-ZSubtraktionsschaltung 36 in Synchronisation mit einem Taktsignal ΦΟ zugeführt. Der Ausgang der Parallel-Additionsschaltung 28 wird ebenso einem 8-Bit-Schieberegister 34 in Synchronisation mit einem Taktsignal ΦΗ zugeführt. Ein Ausgang von dem Schieberegister 34 wird einer Eingangsklemme B einer Additions/Subtraktionsschaltung 36 in Synchronisation mit einem Taktsignal ΦΙ zugeführt. Ein Ausgang von der Additions/Subtraktionsschaltung 36 wird durch eine 1-Bit-Schiebeschaltung (1-Bit-Schieberegister) 38 herausgeführt, welcher nur Zeitpunkten 721 betätigt wird, und wird einer Eingangsklemme ßder Additions-ZSubtraktionsschaltung 36 in Synchronisation mit einem Taktsignal ΦΝ zugeführt Weiterhin wird ein Signal vom Pegel »0« einer Eingangsklemme B der AdditionS'/Subtraktionsschaltung 36 in Synchronisation mit einem Taktsignal ΦΜ zugeführt. Der Ausgang der Schiebeschaltung 38 wird durch eine 1-Bit-Verzögerungsschaltung 40 herausgeführt und einer Eingangsklemme B der Additions-ZSubtraktionsschaltung 36 in Synchronisation mit einem Taktsignal ΦΚ und einer 2T-Verzögerungsschaltung 42 in Synchronisation mit einem Taktsignal ΦΒ. zugeführt. Die Verzögerungsschaltung 42 empfängt ebenso ein Signal vom Pegel »0« in Synchronisation mit einem Taktsignal 0Q. Ein Ausgang der Verzögerungsschaltung 42 wird einer Eingangsklemme Bdes Multiplizierers 26 in Synchronisation mit einem Taktsignal ΦL· und einer Eingangsklemme A der Additions-ZSubtraktionsschaltung 36 in Synchronisation mit einem Taktsignal 0F zugeführt. Der Ausgang der Verzögerungsschaltung 42 wird ebenso einem 13-Bit-Schieberegister 44 in Synchronisation mit einem Taktsignal Φ/zugeführt Ein Ausgang des Schieberegisters 44 wird einer Eingangsklemme A der Parallel-Additionsschaltung 28 in Synchronisation mit einem Taktsignal ΦΕzugeführt und an einem Puffer 46 in Synchronisation mit einem Taktsignal ΦΟ übertragen. Die in dem Puffer 46 verbleibenden Inhalte werden als letztlich zusammengesetzter Sprachausgang einem Digital/Analog-Wandler 20 zugeführt.

Der Zyklus des LSP-Stimmsynthetisier-Digitalfilters 18 ist durch die Zeit TX bis zur Zeit T23 begründet, wie

in F i g. 7A und 7B dargestellt wird. Die Taktsignale ΦA bis ΦΚ werden zu jeweiligen durch einen Kreis

angegebenen Zeitpunkten erzeugt Man bemerke, daß die Additions-/Subtraktionsschaltung 36 die Subtraktion

(B-A) zum Zeitpunkt T6, TS, TXO, Γ12, Γ14, T16, Γ18 und zum Zeitpunkt T20 ausführt und daß sie die

Addition (A + BHu den jeweils anderen Zeitpunkten ausführt

Der LSP-Stimmsynthetisier-Digitalfilter 18 mit obiger Anordnung führt eine Operation aus, die dem in F i g. 3 dargestellten Algorithmus entspricht Die F i g. 8A und 8B zeigen Eingangs/Ausgangs-Daten des Multiplizierers 26, der Additionsschaltung 28, der Additions-/Substraktionsschaltung 36, der Schieberegister 34 und 44 und des Puffers 46, zu den Zeitpunkten TX bis Γ23. Bezugnehmend auf Fi g. 8B bezeichnet eine dreieckige Markierung einen Eingang zu dem 8-Bit-Schieberegister 34, während unmarkierte Daten einen Eingang zu dem 13-Bit-Schieberegister 44 bezeichnen. Wie in F i g. 9A, 9B und 9G dargestellt wird der LSP-Stimmsynthetisier-Digitalfilter durch zweisphasige Grundtaktimpulse Φ X und Φ 2 betätigt Der Taktimpuls Φ1 wird zum Schreiben benutzt, während der Taktimpuls Φ2 zum Auslesen genutzt wird Der Taktimpuls Φ2 wird zu Zeitpunkten Tl bis T23 erzeugt. Die Arbeitsweise des LSP-Stimmsynthetisier-Digitalfillcrs 18 wird unter Bezugnahme aui die F i g. 7A und 7 B sowie die Fig. 8A und 8B beschrieben. Die Parameter-Wandlerschaltung 24 teilt jeweils 10-Bit-Parameter Ci bis C₈In höhere 7-Bits G/jbis Cm/und niedrigere 7-Bils Cu.bis C₈/, wie nachfolgend detailliert baschrieben wird Die Parameter-Wandlerschaltung 24 führt sie der Eingangsklemme A des Parallel-Multiplizierers 26 zu Zeitpunkten Tl bis T16 zu, wie in Fi g. 8A gezeigt wird. In ähnlicher Weise teilt die Parameterumwandlungsschaltung 24 eine Stiminamplitudeninformation A in höhere 7-Bits und niedrigere 7-Bits und führt die höheren Bits der Stimmamplitudeninformation A(n)u zum Zeitpunkt T22 zu, während sie die niedrigeren Bits der

Stimmamplitudeninformation A(n)i. zum Zeitpunkt 723 zuführt. Ein Ausgang der Parameter-Wandlerschaltung 24 wird auf das Niveau »0« zu Zeitpunkten 717 bis 721 gesetzt. Währenddessen führt die Erregungsschaltung 16 eine Erregungsinformation V(n}der Eingangsklemme ßdes Parallel-Multipiizierers 26 in Synchronisation mit dem Taktimpuls o»Pzu, d. h., zum Zeitpunkt Γ22 und zum Zeitpunkt Γ23. Die Ausgangssignale e \(n)b\s e8(n) der Verzögcrungsschaltung 42 werden der Eingangsklemme ßdes Parallel-Multipiizierers 26 in Synchronisation mit dem Taktimpuls 'PL zugeführt. Zum Zeitpunkt 722 werden die höheren Bits der Ainpliludeninformation Au

plizicrer 26 multipliziert. Der Parallel-Multiplizierer 26 benötigt ein Arbeitszeitintervall von zwei Bits. Das to Multiplikationsergebnis A₁, ■ V(n) als Dateneingangssignal zum Zeitpunkt 722 wird zum Zeitpunkt 71 des nächsten Zyklus erzeugt, während das Multiplikationsergebnis A₁. ■ V(n) als Dateneingangssignal zum Zeitpunkt 723 zum Zeitpunkt 72 des nächsten Zyklus erzeugt wird. Das zum Zeitpunkt 71 erzeugte Multiplikationsergebnis Au ■ V(n) wird der Verzögerungsschaltung 30 in Synchronisation mit dem Taktsignal ΦΒ zugeführt. Das Ergebnis wird damit um ein Bit verzögert und wird der Eingangsklemme B der Parallel-Additionsschaltung 28 in Synchronisation mit dem Taktsignal 0Czum Zeitpunkt 72 zugeführt. Das zum Zeitpunkt 72 vom Parallel-Multiplizierer 26 erzeugte Multiplikationsergebnis Al ■ V(n) wird direkt der Eingangsklemme Λ der Additionsschaltung 28 in Synchronisation mit dem Taktsignal ΦΑ zugeführt. Daher wird, in der Parallel-Additionsschaltung 28, die Addition

Av V(n)+ Α,.- V(n)

zum Zeitpunkt 72 ausgeführt. Die Summe U(n) von der Parallel-Additionsschaltung 28 ist um ein Bit verzögert und wird der Eingangsklemme B der Parallel-Additionschaltung 28 in Synchronisation mit dem Taktsignal ΦΟ zum Zeitpunkt 73 zugeführt. Zu diesem Zeitpunkt ist die Eingangsklemme A der Parallel-Additionsschaltung 28 auf einem niedrigen Pegel, und die von der Parallel-Additionsschaltung 28 zum Zeitpunkt 74 erzeugte Summe U(n) an der Eingangsklemme B ist um ein Bit verzögert und wird der Eingangsklemme A der Additions-/Subtraktionsschaltung 36 in Synchronisation mit dem Taktsignal ΦΩ zugeführt. Die Eingangsklemme öder Additions-/Subtraktionsschaltung 36 wird zum Zeitpunkt 74 auf ein niedriges Niveau gesetzt. Daher wird die Summe U(n)zu der Eingangsklemme A um ein Bit verzögert und durch die Additions-/Subtraktionsschaltung 36 zum Zeitpunkt 75 erzeugt. Ein Ausgangssignal von der Additions-/Subtraktionsschallung 36 läuft durch die Schiebeschaltung 38 bei Zeiten nach dem Zeitpunkt 721. Das Ausgangssignal wird somit um ein Bit verzögert und der Eingangsklemme A der Additions-ZSubtraktionsschaltung 36 in Synchronisation mit dem Taktsignal ΦΚ zum Zeitpunkt 7~6 zugeführt. Gleichzeitig wird das Ausgangssignal e'\(n)dev Parallel-Additionsschaltung 28 der Eingangsklemme A der Additions-ZSubtraktionsschaltung 36 in Synchronisation mit dem Taktsignal ΦΩ zügeführt. Da der Subtraktions-Befehl der Additions-/Subtraktionsschaltung 36 zum Zeitpunkt 76 zugeführt wird, führt sie die Subtraktion

U(n)-e'i(n)

aus und erzeugt ein um ein Bit verzögertes Subtraklionsausgangssignal O \(n). In der gleichen Weise wie oben beschrieben erzeugt die Additions-/Subtraktionsscha!tung 36, die das Taktsignal ΦΚ zu den Zeitpunkten 76, 78, 710, 712, 7 14und 716 empfängt, ein Ausgangssignal, das um ein Bit durch die Verzögerungsschaltung 40 verzögert und der Eingapgsklemme B der Additions-ZSubtraktionsschaltung zugeführt wird. Ein Wert entsprechend dem Ausgangssignal der Additionsschaltung 28 wird von einem Wert entsprechend dem um ein Bit verzögerten oben beschriebenen Ausgangssignal subtrahiert. Durch die oben beschriebene Subtraktion erzeugt die Additions-/Subtraktionsschaltung36 Ausgangssignale oder Werte O \(n)b\% O6(n)zu Zeitpunkten 77, 79, 711, 713. 715 und 717. Vom Zeitpunkt 717 bis zum Zeitpunkt 722 wird das Taktsignal ΦΝ in der Weise erzeugt, daß das Ausgangssignal der Additions-/Subtraktionsschaltung 36 unmittelbar durch die Schiebeschaltung 38 hindurchläuft und wird der Eingangsklemme B der Additions-ZSubtraktionsschaltung 36 zugeführt. In diesem Fall werden jeweils zu den Zeitpunkten 717 und 719 die Ausgangssignale e9(n) und el0(nj der Verzögeriingsschaltune 42 der EinEangsklemme A der Additions-ZSubtraktionsschaltung 36 in Synchronisation mit dem Taktsignal «PFzugeführt feweils zu den Zeitpunkten 718 und 720 werden die Ausgangssignale e'7(n) und e'8(n;der Parallel-Additionsschaltung 28 der Eingangsklemme A der Additions-ZSubtraktionsschaltung 36 in Synchronisation mit dem Taktsignal ΦΘ zugeführt. Die Additions-ZSubtraktionsschaltung 36 führt die Addition zu Zeitpunkten 717 und 719 aus, während sie die Subtraktion zu Zeitpunkten 718 und T20 ausführt Die um ein Bit verzögerten Ausgangssignale O 7(n) bis O \0(n) werden durch die Additions-ZSubtraktionsschaltung 36 erzeugt, beispielsweise das Ausgangssignal 01Ofa)zum Zeitpunkt 721. Das Ausgangssignal wird dann um ein Bit in eine niedrigere Position durch die Schiebeschaltung 38 verschoben. Der Wert des verschobenen Ausgangssignals ist halb so groß, d. h„ e \(n), und das Ausgangssignal e lfnjkehrt zu der Eingangsklemme Bder Additions-ZSubtraktionsschaltung 36 zurück.

Währenddessen wird das Ausgangssignal der Parallel-Additionsschaltung 28 dem Schieberegister 34 in Synchronisation mit dem Taktsignal ΦΗzugeführt Das Schieberegister34 verschiebt sequentiell die Speicherinhalte zu jedem Zeitpunkt wenn es einen Eingang erhält Nachdem ein 8-Bit-Verschieben ausgeführt ist, erzeugt das Schieberegister 34 ein Ausgangssignal. Da, wenn das Taktsignal ΦΗ erzeugt wird. Daten als Antwort auf den Grundtaktimpuls Φί geschrieben werden, während die Daten als Antwort auf den Grtmdtaktimpuls Φ t ausgelesen werden, verändern sich die Eingangs/Ausgangssignale des Schieberegisters 34, wie es in F i g. 8B

dargestellt ist Die Ausgangssignale des Schieberegisters 34 werden als Signale e'\(n— 1) bis e'8(n— 1) zu der

Eingangsklemme B der AdditionS'/Subtraktionsschaltung 36 zu Zeitpunkten zugeführt, die eine; ungeraden Zahl von Zeitpunkten 7*1 bis Γ15 entsprechen, dh, in Synchronisation mit dem Taktsignal Φ1. Weiterhin werden, zu Zeitpunkten, die ungeraden Zahlen entsprechen, die Ausgangssignale e \(n) bis e 9(n) der Verzögerungsschaltung 42 der Eingangsklemme Λ der Additions-/Subtraktionsschaltung 36 in Synchronisation mit dem Taktsignal #F zugeführt Zu Zeitpunkten entsprechend ungeraden Zahlen führt die Additions-/Subtraktionsschaltung 36 Additionen aus. Die Additionsergebnisse e 3(n) bis e tO(n) werden um ein Bit verzögert und erzeugt zu Zeitpunkten entsprechend geraden Zahlen wie die Zeitpunkte 7*2, T4,..., Γ16 erzeugt Das Ausgangssignal der Additions-/Subtraktionsschaltung 36 wird zur Verzögerungsschaltung 42 in Synchronisation mit dem Taktsignal i?Ä über die Verzögerungsschaltung 40 übertragen. Durch die Verzögerungsschaltung 42 werden die

\T> Eingangsdaten um zwei Bit verzögert und zurückgehalten für ein Zeitintervall, das dem nächsten einzelnen Bit entspricht Die Daten werden in die Verzögerungsschaltung 43 in Synchronisation mit den Grundtaktimpulsen Φί zu Zeitpunkten Ti, 7*3, 7*5, 7*7, 7*9, TU, T 13, T15, 7*17, 7*19, 7*20 und T52 eingeschrieben und in Synchronisation mit dem Uhr-Puls Φ 2 zu Zeitpunkten 7*3, TS, TT, Γ11, Γ 13. T15, Γ19, Γ22 und zum Zeitpunkt Π ausgelesen. Das Ausgangssigna] der Verzögerungsschaltung 42 wird zur Eingangsklemme A der

Additions-ZSubtraktionsschaltung 36 in Synchronisation mit dem Taktsignal ^F und der Eingangsklemme B des Parallel-Multiplizierers 26 in Synchronisation mit dem Taktsignal ΦL zugeführt Das Ausgangssignal der Verzögerungsschaltung 42 wird ebenso dem Schieberegister 44 in Synchronisation mit dem Taktsignal #/zugeführt Das Schieberegister 44 verschiebt in sequentieller Weise den Speicherinhalt und erzeugt ein Ausgangssignal, wenn der Speicherinhalt um 13 Bits verschoben wurde. Die Daten werden in das Schieberegister 44 unter Taktung des Grundtaktimpulses Φ1 eingeschrieben, wenn das Taktsignal Φ] erzeugt ist, während die Daten ausgelesen werden unter Ansprechen auf den Grundtaktimpuls Φ Z Daher erzeugt das Schieberegister 44 ein Ausgangssignal e lQ(n—2) zum Zeitpunkt 7*1, ein Ausgangssignal des Pegels »0« zu den Zeitpunkten 7"2 und Γ3 und die Ausgangssignale e\(n— 1) bis elOfn— 1) zu den Zeitpunkten TA bis 7*23. Das Ausgangssignal des Schieberegisters 44 wird der Eingangsklemme A der Parallel-Ädditionsschaltung 28 in Synchronisation mit dem

Taktsignal ΦΕ zugeführt Das Ausgangssignal e \(n— 1) wird in Synchronisation mit dem Taktsignal ΦΟ zum Zeitpunkt TS in den Puffer 46 eingeschrieben. Das Ausgangssignal e i(n-r\) wird als Stimmausgabe bis zum Zeitpunkt T5 des nächsten Zyklus gehalten und wird dann der D/A-Wandlerschaltung 20 zugeführt in der die Daten e \(n— 1) in ein Analogsignal umgeformt werden. Die Anordnung des Parallel-Multiplizierers 26 wird nachfolgend im Detail unter Bezugnahme auf Fig. 10

beschrieben. 7-Bit-Daten von der Parameterumwandlungsschaltung 24 werden der Eingangsklemme A des Parallel-Multiplizierers 26 zugeführt. Die Daten werden in 3-Bit-Daten in einer Aufteilschaltung 50 aufgeteilt, und 3-Bit-Daten sind die Ausgangswerte der Ausgangsleitungen a—c. Die Datenausgangssignale der Ausgangsleitungen a und b der Auffteilschaltung 50 werden jeweils zu 2-Bit-Booth-Multiplizierern 52 und 54 zugeführt, während die Ausgangsdaten von den Ausgangsleitungen ceinem 2-Bit-Booth-Multiplizierer58 über eine Verzö gerungsschaltung 56 zugeführt werden. Währenddessen werden 15-Bil-Daten, die der Eingangsklemme B des Parallel-Multiplizierers 26 zugeführt wurden, den Multiplizierern 52 und 54 und dem Multiplizierer 58 über eine 1-Bit-Verzögerungsschaltung 60 zugeführt Der Multiplizierer 52 teilt sein Ergebnis in höhere 16 Bits und niedrigere 3 Bits auf und erzeugt 16-Bit-Daten und 3-Bit-Daten. Die 16-Bit-Daten werden einer Eingangsklemme B eine.' Parallel-Ädditionsschaltung 62 zugeführt, während die 3-Bit-Daten als niedrigwertiger Biteingang vom niedrigsten Bit bis zum dritten Bit einer 1-Bit-Verzögerungsschaltung 64 zugeführt werden. Der Multiplizierer 54 versorgt ebenso die Parallel-Ädditionsschaltung 62 mit dem Operationsergebnis von 18 Bits. 18-Bit-Additionsdaten von der Parallel-Ädditionsschaltung 62 werden als höherwertige Bit-Daten von dem vierten Bit bis zum einundzwanzigsten Bit der Verzögerungsschaltung 64 zugeführt. Die Verzögerungsschaltung 64, die Daten von insgesamt 21 Bits an ihren zwei Eingangsklemmen erhält, teilt sie in höhere 16 Bits und niedrigere 5 Bits.

16-Bit-Daten werden einer Eingangsklemme B einer Parallel-Ädditionsschaltung 66 zugeführt, während 5-Bit-Daten als niedrigwertige Bit-Daten einer 1-Bit-Verzögerungsschaltung 68 zugeführt werden. Die Parallel-Ädditionsschaltung 66 addiert den vom Multiplizierer 58 an ihrer Eingangsklemme A empfangenen Ausgangswert und die von der Verzögerungsschaltung 64 an ihrer Eingangsklemme B empfangenen Daten. Als Ergebnis werden 18-Bit-Daten von der Parallel-Additionsschaltung 66 als höherwertige Daten der Verzögerungsschal tung 68 zugeführt. 23-Bit-Daten von der Verzögerungsschaltung 68 stellen den Ausgangswert vom Pai allel-Mul- tiplizierer 26 dar und werden zu der Eingangsklemme A der Parallel-Ädditionsschaltung 28 in F i g. 6A zugeführt und ebenso zur Eingangsklemme ßder Parallel-Ädditionsschaltung 28 über eine Verzögerungsschaltung 30.

10-Bit-Daten (F i g. U A) von der Parameterumwandlungsschaltung 24 werden in höhere 7 Bits und niedrigere 7 Bits aufgeteilt (F i g. 11B und 1 IC) und dem Parallel-Multiplizierer 26 mit der obigen Anordnung zugeführt. In den Daten der niedrigeren 7-Bit-Daten hat das niedrigste Bit und das nächste Bit keine Bedeutung und ein logischer Wert ist jeweils in dem drittletzten Bit gespeichert, wie es in F i g. 11C dargestellt, ist. Die höherwertigen und niedrigerwertigen Daten von der Parameterumwandlungsschaltung 24, die der Eingangsklemme A des Parallel-Multipiizierers 26 zugeführt werden, werden aufgeteilt in 3-Bit-Daten in der Auswählschaltung 50, wie es bei (1) bis (3) von F i g. 11D gezeigt ist. Die Datenwerte der Ausgangsleitungen a und b der Aufteilschaltung 50 werden zu den Multiplizierern 52 und 54 zugeführt und mit 15-Bit-Daten multipliziert, die von den Eingangsklemmen B des Parallel-Multiplizierers 26 in Synchronisation mit den Taktsignalen ΦΡ oder ΦΙ, zugeführt werden. Der Multiplizierer 52 teilt 19-Bit-Daten in höhere 16 Bits und niedrigere 3 Bits, wie es bei (V) von Fig. 12A für die Daten der höheren 7 Bits von der Paramctcrumwandlungsschaltung 24 gezeigt ist. In diesem Fall ist ein Rundungsbit R in der niedrigsten Bitstelle gespeichert, während ein logischer Wert »0« in dem höchsten Bit und »1« in dem nächsten Bit gespeichert ist. Der Multiplizierer 52 teilt die in (1") von Fig. I2B gezeigten Daten für den Satz von niedrigeren 7 Bits von der Paramctcr-Wandlcrschiiltung 24. Als Antwort auf die höhcrwcrtigcn und niedrigerwertigen Daten erzeugt der Multiplizierer 54 18-ßit-Dalcn, wie es jeweils bei (2') und (2") von Fig. 12A und 12B gezeigt ist. Der Datcnausgangwcrt von der Datenaiisgangsleitting c der

Auswählschaltung 5Ö wird über eine Verzögerüngsschaltung 56 einem Multiplizierer 58 zugeführt Diese Daten werden mit dem Ausgang der Verzögerungsschaltung 60 multipliziert Der Multiplizierer 58 erzeugt 18-Bk-Daten,die jeweils bei (3') und (3") der Fig. 12A und 12B gezeigt sind, unter Ansprechen auf höherwertige und niedrigerwertige Daten und führt sie einer Eingangsklemme A der Additionsschaltung 66 zu. Der 16-Bit-Ausgangswert vom Multiplizierer 52 wird zum 18-Bh-Ausgangswert vom Multiplizierer 54 in der Parallel-Additionsschaltung 62 addiert Die Additionsergebnisse sind als 18-Bit-Ausgangswerte bei (4) und (4') der Fig. 12A und 12B gezeigt. Der 18-Bk-Ausgangswert der Parallel-Additionsschallung 62 ist mit dem 3-BH-Ausgangswert des Multiplizieren 52 zusammengesetzt, um 21-Bil-Dalcn in der Verzögerungsschaltung 64 zu erzeugen. Die 21-Bit-Daten werden dann in höherwertige 16 Bits und niedrigwertige 5 Bits aufgeteilt und von der Verzögerungsschaltung 64 abgegeben. Die 16-Bit-Daten der Verzögerungsschaltung 64 werden zu den 18-Bit-Ausgangswerten, wie bei (3') und (3") gezeigt in der Parallel-Additionsschaltung 66 addiert, um 18-Bit-Daten zu erzeugen, die bei (5) und (5') von Fig. 12A und 12B gezeigt sind. Die 18-Bit-Daten bei (5) und (5") werden dann der Verzögerungsschaltung 68 zugeführt und mit dem 5-Bit-Datenausgangswert der Verzögerungsschaltung 64 zu 23-Bit-Daten zusammengesetzt Die 23-Bit-Daten der Verzögerungsschaltung 68 sind der endgültige Ausgangswert des Parallel-Multiplizierers 26. In dem 23-Bit-Datenausgahgswert der Verzögerungsschaltung 68 zu den Zeitpunkten für die höherwertigen Bitdaten werden die niederwertigen 21 Bits unterhalb eines Vorzeichenbits S in eine Verzögerungsschaltung 30 in Synchronisation mit dem Taktsignal ΦΒ gelesen, und die 21-Bit-Daten werden um ein Bit verzögert Als Ergebnis werden die bei (6) von Fig. 12A gezeigten Daten erzeugt und der Parallel-Additionsschaltung 28 zugeführt Währenddessen werden die höherwertigen 20 Bits des 23-Bit-Datenausgangswerts der Verzögerungsschaltung 68 zu den Zeitpunkten für die niederwertigen Bitdaten in Synchronisation mit dem Taktsignal Φ Α ausgewählt um die bei (6') von F i g. 12B gezeigten Daten zu erzeugen. Die Daten in (6') werden dann der Eingangsklemme A der Parallel-Additionsschaltung 28 zugeführt In den Daten, die bei I

(6') dargestellt sind, werden die Bits unterhalb des Übertragssignals c, das in dem höchsten Bit der Daten in (5')

gespeichert ist um 5 Bits nach rechts verschoben. Rechtzeitig werden Signale vom Pegel »0« in die höherwertigen 4 Bits gespeichert Damit ist eine Gewichtung in Übereinstimmung mit den Daten in (6) durchgeführt In der Parallel-Additionsschaltung 28 werden die höherwertigen Daten in (6) zu den niederwertigen Daten (6') in Synchronisation mit dem Taktsignal ΦA addiert Die Additionsdaten von höheren 15 Bits werden durch die Parallel-Additionsschaltung 28 erzeugt.

Der Parallel-Multiplizierer 26 führt eine Parallelmultiplikation der Eingangsdaten an seinen Eingangsklemmen A und B während einer Periodendauer von 2Taus, und führt das Multiplikationsergebnis der Parallel-Additionsschaltung 28 zu. Da Daten in die Verzögerungsschaltungen 56, 60, 64 und 68 unter Ansprechen auf den Grundtaktimpuls Φ1 (F i g. 9A bis 9C) eingeschrieben werden, während sie unter Ansprechen auf den Grundtaktimpuls Φ 2 ausgelesen werden, vergeht eine Zeitspanne von 1T, um die Daten in die Verzögerungsschaltungen 56,60 und 64 einzugeben und eine weitere Periode von 1T, um die Daten in die Verzögerungsschaltung 68 einzugeben.

Die Erregungsschaltung 16 in F i g. 4 wird unter Bezugnahme auf F i g. 13 detailliert beschrieben. Tonhöhen-Periodendaten Pi von der Steuerschaltung 14 werden einer Einrastschaltung 70 zugeführt, während Tonhöhen-Periodendaten P₁₊I einer Einrastschaltung 72 zugeführt werden. Die in den Einrastschaltungen 70 und 72 gehaltenen Daten werden jeweils zu Einganflsklemmen A und B einer Parallel-Additions-ZSubtraktionsschaltung 74 zugeführt. Ein Addilions-/Subtraktions-Ausgangswert der Additions-/Subtraktions-Schaltung 74 wird einer Einrastschaltung 76 zugeführt Die Einrastschaltung 76 empfängt ebenso Differenzdaten JP der Tonhöhenperiode. Der Ausgang von der Einrastschaltung 76 ist zu der Einrastschaltung 70 und über eine Schiebeschaltung 78 zu der Einrastschaltung 72 zurückgeführt. Die Schiebeschaltung 78 empfängt ebenfalls ein Rahmenlängen-Steuersignal N, das durch ein 2-Bil-Synchronisiersignal (Fig.5A) von der Steuerschaltung 14 festgelegt wird. Die Schiebeschaltung 78 schiebt Eingangsdaten in die niedrigere Position um 1 Bit oder um 2 Bits unter Ansprechen auf das Rahmenlängen-Steuersignal N. Das heißt sie werden um 1/2 oder 1/4 verschoben und kehren zu der Einrastschaltung 72 zurück. Der Ausgangswert der Einrastschaltung 76 wird auch in einen Tonhöhenzähler 80 in Übereinstimmung mit einem Ladebefehl L geladen. Eine stimmhafte Klangwelleninformation (z. B. ein Impuls) wird aus einer stimmhaften Klangwellenschaltung 82 als Antwort auf eine von dem Tonhöhenzähler 80 gezählte Tonhöheperiode ausgelesen und dem Parallel-Multiplizierer 26 des LSP-Stirhmsynthetisier-Digitalfilters 18 über eine Gatterschaltung 84 zugeführt. Die Gatterschaltung 84 wird durch den stimmhaften Klang-Befehl von der Steuerschaltung 14 angesteuert. Eine stimmlose Klangquelleninformation (z. B. M) von einer stimmlosen Klangquellenschaltung 86 wird zu dem Parallel-Multiplizierer 26 über einer Gatterschaltung 88 zugeführt. Die Gatterschaltung 88 wird durch einen stimmlosen Klangbefehl durch den Steuerkreis 14 gesteuert.

Mit der obigen Einrichtung wird bei einem anfänglichen Setzen ein Tonhöhenanfangswert P, von der Steuerschaltung 14 in der Einrastschaltung 70 zurückgehalten. Zu diesem Zeitpunkt sind alle Inhalte der Einrastschaltung 72 auf den Pegel »0« gesetzt. Daher werden die Daten P, der Einrastschaltung 70 direkt durch die Additions-/Subtraktionsschaltung 74 erzeugt und in der Einrastschaltung 76 zurückgehalten. Die Daten P;, die in der Einrastschaltung 76 gehalten werden, werden in den Tonhöhenzähler 80 in Übereinstimmung mit dem Ladekommando L geladen. Eine stimmhafte Klangquelleninformation wird aus der stimmhaften Klangquellenschaltung 82 in Übereinstimmung mit dem Inhalt des Tonhöhenzählers 80 ausgelesen. Zu diesem Zeitpunkt wird, wenn der stimmhafte Klangbefehl der Gatterschaltung 84 zugeführt wird, die stimmhafte Klangquellenir.formation dem Parallel-Multiplizierer 26 über die Gatterschaltung 84 zugeführt. Die Tonhöhenperiodendaten P,+1 für den folgenden Rahmen nach dem anfänglichen Wert P₁ werden von der Steuerschaltung 14 der Einrastschaltung 72 zugeführt. Die in der Einrastschaltung 70 gehaltenen Daten P, werden in der Additions-ZSubtraktionsschaltung 74 von den Tonhöhenperiodendaten P₁₊1 subtrahiert, die in der Einrastschaltung 72 gehalten werden, um differenticlle Daten ΔΡzu erhalten. Die Differenz-Daten ΔΡ werden in der Einrastschaltung 76 zurückgehalten

und dann dem Schieber 78 zugeführt, um die Differenz-Daten in Obereinstimmung mit dem Rahmenlängen-Steuersignal N1/2 oder 1/4 zu verschieben. In diesem Fall werden die der Schiebeschaltung 78 zugeführten Differenz-Daten ΔΡ · 1/2 verschoben, wenn der (i)-te Rahmen 256 Klänge hat, während sie 1/4 · AP verschoben werden, wenn der (i)-te Rahmen 512 Klänge hat Während die Einrastschaltung 72 die Differenz-Daten ΔΡΙ2 5 oder ΔΡ/4 hält wird die Erregungs-(Klangquellen)-lnforrp,ation ausgelesen. Wenn Daten von 128 Klängen komplett ausgegeben sind, werden die in der Einrastschaltung 70 gehaltenen Daten P, zu den Daten ΔΡΙ2 oder ΔΡ/4 addiert, welche in der EinrastschaJtung 72 der Additions-/Subtraktionsschaltung 74 gehalten werden. Als Ergebnis hiervon werden die Daten Ρί+(ΔΡ/2) oder Pj+(JPI4) in der Einrastschaltung 76 gehalten. Das in der Einrastschaltung 76 gehaltene Additionsergebnis wird dann der Einrastschaltung 70 zugeführt und ebenso in den

ίο Tonhöhenzähler 80 in Obereinstimmung mit dem Ladebefehl L geladen. Hiernach wird eine stimmhafte Klangquelleninformation aus der stimmhaften Klangquellenschaltung 82 in Übereinstimmung mit dem Inhalt des Tonhöhenzählers 80 ausgelesen. In der gleichen Weise wie oben beschrieben werden nachfolgend Tonhöheninterpolationen durchgeführt Wenn der (i)-te Rahmen 256 Klänge hat werden Daten ΔΡ/2 zu den Daten P-, mit jeweils 128 Klängen addiert wie es in F i g. 14A gezeigt ist Wenn allerdings der fij-te Rahmen 512 Klänge hat, werden dis Daten Δ P/4 zu den Daten P_h jeweils mit 128 Klängen, addiert wie es in F i g. 14B gezeigt ist

Der obige Fall ist ein Beispiel, das die Tonhöhenperiodendaten P₁₊ \ dem Tonhöhen-Anfangswert Pi folgen. Wenn allerdings die Differenz-Daten ΔΡdem Tonhöhenanfangswert P-, folgen, werden die Differenz-Daten ΔΡ in der Einrectschaltung 76 gehalten und 1/2 oder 1/4 in der Schiebeschaltung 78 verschoben. Danach werden ΔΡ/2- oder ΛΡ/4-Daten der Einrastschaltung 72 zugeführt Hiernach ist die Arbeitsweise die gleiche wie die oben beschriebene. Wenn, in anderen Worten, die Differenz-Daten JPvon der Steuerschaltung 14 einer Einrastschaltung 76 zugeführt werden, ist die Arbeitsweise die gleiche wie oben beschrieben, mit der Ausnahme, daß die Subtraktion

Ρί-Ρι+\=ΔΡ

weggelassen wird.

In der obigen Tonhöhen-Interpolationsoperation erzeugt wenn eine Tonhöhendifferenz außerhalb eines Bereichs von ±3 ist wenn (1) ein stimmloser Klangrahmen in einen stimmhaften Klangrahmen verändert wird, (2) der stimmhafte Klangrahmen in einen stimmlosen Klangrahmen verändert wird, oder (3) wenn der stimmhafte Klangrahmen in einen anderen stimmhaften Klangrahmen geändert wird, die Steuerschaltung 14 Tonhöhenperiodendaten Pi, Pi+u usw. Wenn allerdings die Tonhöhendifferenz innerhalb des Bereiches von ±3 ist, d. h., wenn die Differenzdaten innerhalb eines Bereiches von »101« bis »011« sind, wenn der stimmhafte Klangrahmen in einen anderen stimmhaften Rahmen geändert wird, erzeugt die Steuerschaltung 14 die Differenzdaten //PaIs Tonhöheninformation. Die stimmhaften Klänge werden von stimmlosen Klängen durch 7-Bit-Tonhöhenperiodendaten unterschieden. Wenn die 7-Bit-Daten überall den Pegel »0« haben, bestimmen sie einen stimmlosen Klang. Anderenfalls ist jeglicher Klang als stimmhafter Klang definiert. Wenn die Differenz-Daten benutzt werden, bezeichnet ein logischer Wert von »100« einen stimmlosen Klang. Anderenfalls wird jeglicher Klang als stimmhafter Klang definiert.

In der Erregungsschaltung 16 -wird die Tonhöhenperiodendauer-Interpolation der stimmhaften Klänge ausgeführt. Die Interpolation ist für ein Stimmsynthetisiergerät sehr wirkungsvoll, da die Rahmenlänge variabel ist, was zu einer hervorragenden Sprachsynthese bei einer kleinen Anzahl von Daten führt.

Die Parameterumwandlungsschaltung 24 in F i g. 6A wird unter Bezugnahme auf F i g. 15A und 15B detailliert beschrieben. Ein ROM 90 zur Parameterumwandlung wandelt in nichtlinearer Weise in 10-Bit-»—2 cos &>,«-Daten, die 4-Bit-LSP-Stimm-Parameter a>\ —<y₈, die vom ROM 12 (F i g. 4) durch die Steuerschaltung 14 vor eimern Rahmenwechsel abgerufen werden. Eine Amplitudenwandlungsschaltung 92 wandelt die 6-Bit-Amplitudeninformation, die vom ROM 12 vor einem Rahmenwechsel durch die Steuerschaltung 14 abgerufen wurden, aufgrund der Funktion

(0,5+ Λ;· 2-^ß

zu 10-Bit-Amplitudendaten, wobei A und B jeweils 3-Bit-Mantissendaten und 3-Bit-Exponentendaten sind. Die 6-Bit-Daten werden als Amplitudeninformation zu der Amplitudenwandlungsschaltung 92 zugeführt Zum Beispiel definieren die höherwertigen 3 Bits eine Mantisse, während die niedrigerwertigen 3 Bits einen Exponenten definieren. Als ein Ganzes wird die Amplitudeninformation »110010« der Amplitudenwandlungsschaltung 92 zugeführt. In der Amplitudenwandlungsschaltung 92 werden die 2-Bit-Daten »01« zu dem höchstwertigen Bit der Mantissendaten addiert und das resultierende MSB ist als Dezimalpunkt für die Ausführung der Operation »0,5 +A« definiert. Hiernach werden die Daten um θ-Bits nach rechts verschoben. Wenn z. B. die Amplitudeninformation »110010« gegeben ist, wird die Mantisse A als »0.1110« durch die Operation »0,5 + Λ« berechnet. Wenn weiterhin die Daten »0.1110« nach rechts um B (010 = 2) Bits verschoben werden, erhält man die Amplitudendaten »0.001110«. Die Amplitudendaten variieren zwischen 0 und 1. Die in dem ROM 90 und in der Amplitudenwandlerschaltung 92 gewandelten Daten werden einem Schieberegister 94 in einer vorbestimmten Reihenfolge zugeführt.

Das Schieberegister 94 weist 90 Bits auf ( = 9 Stufen · 10 Bits}, und dessen Ausgangswert wird einer Schiebeschaltung 96 zugeführt. Diese 96 führt die Schiebeoperation in Übereinstimmung mit dem Rahmenlängen-Steuersignal N von der Steuerschaltung 14 aus und erzeugt 20-Bit-Daten. Das Rahmenlängensteuersignal N bezeichnet ein 7-Bit-Schiebebefehlsignal, wenn der Rahmen 128 Klänge aufweist, ein 8-Bit-Schiebebefehlsignal, wenn der Rahmen 256 Klänge aufweist, und ein 9-Bit-Schiebebefehlsignal, wenn der Rahmen 512 Klänge aufweist. Der Ausgangswert des Schiebers 96 wird einer Eingangsklemme A einer Parallel-Additions-ZSubtraktions-Schaltung

•Ι 98 in Synchronisation mit dem Taktsignal ΦΊ' und dem Taktsignal Φρ' zugeführt Ein Ausgangswert der Adding tions-ZSubtraktionsschaltung 98 wird einer ihrer Eingangsklemmen in Synchronisation mit dem Taktsignal Φς'

ISj und ebenso einem Schieberegister 100 zugeführt Das Schieberegister 100 hat 180 Bits (=9 Stufen - 20 Bits) und

Jf sein Ausgangswert führt zu seiner Eingoiigsklemme in Synchronisation mit einem Taktsignal Φτ zurück, und

^ versorgt ebenso die Eingangsklcmme A der Additions-ZSubtraktions-Schallung 98 in Synchronisation mit einem -i

Taktsignal Φς. Ein Ausgangssignal der Additions-ZSublraktionsjchaltung 98 wird einem Schieberegister 102 in

>} Synchronisation mit dem Taktsignal Φγ und Φγ' zugeführt Das Schieberegister 102 enthält 180 Bits (=9

Stufen - 20 Bits) und sein Ausgangswert wird einer Schiebeschaltung 104 zugeführt und ebenso einer Eingangsklemme B der Additions-ZSubtraktionsschaltung 98 in Synchronisation mit den Taktsignalen Φς und Φς'. Die _r Schiebescbaltung 104 führl die Schiebeoperation in der gleichen Weise wie die Schiebeschaltung 96 in Überein-

Stimmung mit Rahmenlängen-Steuersignal N aus, und dessen Ausgang wird zu der Eingangsklemme B der Additions-ZSubtraktionschaltung 98 in Synchronisation mit den Taktsignalen ΦΊ' und Φρ' zugeführt In dem Ausgangssignal des Schieberegisters 102 werden die höherwertigen 7-Bit-Daten des LSP-Stimm-Parameters zu der Eingangsklemme A des Multiplizierers 26 in Fig.6A in Synchronisation mit dem Taktsignal ΦΊ und ΦΊ' zugeführt; die höherwertigen 7-Bit-Daten der Amplitudendaten werden ebenso hierzu in Synchronisation mit den Taktsignalen Φρ und Φρ'zugeführt; und die niedrigwertigen 7-Bit-Daten des LSP-Stimm-Parameters und ' die niedrigerwertigen 7-Bii-Daten der Amplitudendaten werden hierzu in Synchronisation mit den Taktsignalen

Φς und Φς' zugeführt. Die Eingangsklemme A des Parallel-Multiplizierers 26 erhält normalerweise ein Signal vom Pegel »0« mit Ausnahme der Zeitpunkte, die synchron mit den Taktsignalen ΦΊ, ΦΊ', Φρ, Φρ', Φς und Φς' sind. Die Taktsignale Φρ, Φη, Φγ und ΦΊ, die in der Parameterumwandlungsschaltung 24 benutzt werden, werden jeweils zu den in den F i g. 16A und 16B gezeigten Zeitpunkten erzeugt. Die Taktsignale Φρ', Φς', Φγ' und ΦΊ' werden zwischen der Zeil Γ22 von einem Sprechintervall und der Zeit 7*21 des nächsten Sprechintervalles erzeugt. Weilerhin wird ein Taktsignal Φ 2' an einer Anfangsperiode und zu der Periode erzeugt, wenn ein stimmloses Intervall zu dem nächsten stimmhaften Intervall wechselt.

In der Parameterumwandlungsschaltung 24 mit der obigen Anordnung führt das ROM 90 die LSP-Parameter-Wandlung von »—2cos&*< für den ersten Rahmen aus, während die Amplitudenwandlungsschaltung 92 die Amplitudenwandlung von

(o,5+a;-2-«

ausführt. Diese Umwandlungsdaten werden dem Schieberegister 102 in Synchronisation mit dem Taktsignal Φ" zugeführt und darin gehalten. Die Parameierwandlung und Amplitudenwandlung für den zweiten Rahmen wird von dem ROM 90 und der Amplitudenwandlungsschaltung 92 ausgeführt. Diese gewandelten Daten werden dann in das Schieberegister 94 geschrieben. Die Daten des zweiten Rahmens im Schieberegister 94 und die Daten für den ersten Rahmen im Schieberegister 102 werden jeweils zu den Schiebeschaltungen 96 und 104 in Übereinstimmung mit dem Rahmenlängen-Steuersignal Ngeleitet. Die durch die Schiebeschaltungen 96 und 104 geschobenen Daten werden jeweils an die Eingangsklcmmen A und ßder Additions-ZSubtraktionsschaltung98 in Synchronisation mit den Taktsignalen ΦΊ' und Φρ' angelegt Die Eingangsdaten an der Eingangsklemme B werden von den Eingangsdaten an der Eingangsklcmme A subtrahiert, um Differenz-Daten für die LSP-Stimm-Parameter und die Amplitudendalen zu erhalten. Differenz-Daten ACJn der LSP-Stimm-Parameter und Differcnz-Dalcn Δ A/n der Amplitudendaten, die jeweils durch η geleilt sind (wobei η eine von 128, 256 oder 512 Klängen bezeichnet und der Nummer der Sprechklänge für den Rahmen entspricht), werden dem Schieberegister 100 in Synchronisation mit dem Taktsignal Φς' zugeführt. Die durch die Additions-ASubtraktionsschaltung 98 erzeugten Differenz-Daten ACJn und ΔΛ/η werden an ihre Eingangsklemmen zurückgeführt und werden zu den Daten für den Rahmen addiert, welche ein Ausgangssignal vom Schieberegister 102 darstellen. Das Addi- 4^r> tionsergebnis wird wiederum in das Schieberegister t02 geschrieben und dessen Inhalt dem Parallel-Multipliziercr 26 zugeführt. Während der Parameter- und der Amplitudenwert interpoliert werden, wird der Inhalt des Schieberegisters, d. h., der erste Rahmenwert, dem Parallel-Multiplizierer 26 in Synchronisation mit den Taktsignalen Φϊ, Φρ'υηά ^'zugeleitet. Die Differenz-Daten im Schieberegister 100 werden der Additions-ZSubtraktionsschaltung 98 in Synchronisation mit dem Taktsignal Φς zugeführt und werden zu dem Ausgangswert des Schieberegisters 102 addiert Das Additionsergebnis wird daraufhin an das Schieberegister 102 gelegt. Die LSP-Stimm-Parameterdaten und Amplitudendaten können durch eine Addition wie oben beschrieben interpoliert werden. Die Interpolation wird für jedes Sprechintervall durchgeführt. In der gleichen Art wie oben beschrieben ergeben sich neue Differenz-Daten jedesmal, wenn sich der Stimmklangrahmen ändert, und sie werden zu den LSP-Stimm-Parameterdaten und den Amplitudendaten addiert, um die Interpolation zu wiederholen.

In dem Stimtnsynthetisierer nach dieser Ausbildung der vorliegenden Erfindung wird eine lineare Interpolation für einen Parameter und einen Amplitudenwert bei jeder Abtastperiode durchgeführt. Daher kann eine sehr genaue Sliinmsynthese mit einer kleinen Menge von Daten ausgeführt werden.

Diese Interpolation kann mit der oben beschriebenen Hardware ausgeführt werden. Allerdings kann auch ein Slcuerkreis 14 mit einem ROM, einem RAM und einer ArithmetischZLogischen Einheit verwendet werden, um die Interpolation in Software-Art auszuführen.

In der obigen Ausbildung ist ein Slimrnintcrvall definiert als 237-Zyklus, der einem Zeitintervall vom Zeitpunkt 7*1 bis zum Zeitpunkt 723 entspricht. Allerdings kann ebenso ein kürzerer Zyklus verwendet werden. In einem nachfolgend zu beschreibenden System ist 20Γ(Zeitpunkt 71 bis Zeitpunkt 720) als ein Zyklus des b5 Stimmintervalls definiert. Wenn daher die Bandbreite des Synthescstimmsignals auf 4 kHz festgelegt ist, ist die Frequenz des Grundtaktimpulses IbOkIIz(SkHz · 20).

Die für dieses System benutzten Grundntklimpulsc sind im wesentlichen die gleichen wie die in Fig. 9A bis9C

dargestellten, so daß eine detaillierte Beschreibung von ihnen weggelassen wird.

Die Fig. 17A und 17B zeigen ein Beispiel, in dem das Stimmintervall eine Dauer vom Zeitpunkt 71 bis zum Zeitpunkt 7"2O hat. Die in den F i g. 6A und 6B (erste Ausführung) benutzten Bczugs/.cichcn bezeichnen dieselben Teile wie in den F i g. 17 A und 17 B (zweites Ausführungsbeispiel), und eine detaillierte Beschreibung hiervon wird weggelassen. Das Gerät nach der zweiten Ausbildung in Fig. 17A und 17B enthält dieselben Schaltkreis-Elemente wie im ersten Ausführungsbeispiel der Fig. 6A undöB, ausgenommen, daß ein 11-Bit-Schieberegister 110 anstelle des 13-Bit-Schieberegisters 44 benutzt wird. Die Fig. 18A und 18B zeigen Eingangs/Ausgangs-D;iten von dem Parallel-Multiplizierer 26, der Paralleladditionsschaltung 28, der Parallel-Addilions-ZSubtraktionsschaltung 36, den Schieberegistern 34 und 110 sowie von des in den Fig. 17A und 17B dargestellten Puffers 46 zu

Zeitpunkten 71 bis Γ20. Die in dem zweiten Ausführungsbeispiel benutzten Taktsignale ΦΑ bis !/»Sin den Fig. 17A und 17B werden jeweils zu Zeitpunkten erzeugt, die in den Fig. 19A und 19B dargestellt sind. Indem zweiten Ausführungsbeispiel von F i g. 17A und 17B wird eine Operation ausgeführt, die dem in F i g. 3A bis 3C gezeigten Algorithmus entspricht, und zwar in gleicher Art wie die in dem ersten Ausführungsbeispiel der Fig.6A und 6B. Bezugnehmend auf Fig. 18B werden mit einem dreieckigen Zeichen bezeichnete Eingangsda-

ten in das 8-Bit-Schieberegister 34 eingegeben, während unbezeichnetc Eingangsdaten die Eingangsdaten für das 11-Bit-Schieberegister 110 bedeuten.

in dem zweiten Ausführungsbeispiel wird die Verarbeitungszeit (57? vom Zeitpunkt Π7 zum Zeitpunkt 721 in den F i g. 8A und 8B durch die Verarbeitungszeit (277vom Zeilpunkt TM bis zum Zeitpunkt Γ18 ersetzt. Aus diesem Grund hat das Schieberegister 110 eine Kapazität von 11 Bit. Weiterhin erlaubt die Verzögerungsschal-

tung 42 ein Schreiben unter Ansprechen auf den Grundtaklimpuls Φ 1 synchron mit dem Taktsignal Φ], und ein Auslesen unter Ansprechen auf den Grundtaktimpuls Φ2. Die 1-Bit-Schicbcschaltung 38 hält die Daten e \(n) ( = e 2(nJ), die unter Ansprechen auf den Grundtaklimpuls Φ2 zum Zeitpunkt 7"! eingeschoben werden.

Da das Stimmintervall mit 20 Tdefiniert ist, ist die Grundlaktfrequenz niedriger. Weiterhin können verschiedene Taktsignale in einfacher Weise verglichen mit dem zu 23 Tdefinierten Stimmintervall erzeugt werden.

>5 Fig.2OA und 20B zeigen einen LSP-Stimmsynthetisierer entsprechend einer dritten Ausbildung der vorliegenden Erfindung. In der dritten Ausbildung werden Daten von zusammengesetztem Kiang mit einer Ampiiiudeninformation multipliziert, während in der ersten und zweiten Ausbildung die Klangquellen-(Erregungs-)lnformation mit der Amplitudeninformaiion multipliziert wird. Das Stimmintervall des Synthetisicrers nach der dritten Ausbildung ist zu einem Zeitintervall vom Zeitpunkt Ti bis zum Zeitpunkt 720 in der gleichen Weise

wie in der zweiten Ausbildung definiert. Die gleichen Bezugszeichen, die in der zweiten Ausbildung benutzt werden, bezeichnen gleiche Teile in der dritten Ausbildung und eine detaillierte Beschreibung hiervon wird fortgelassen. Um die Amplitudeninformation mit Daten des zusammengesetzten Klangs zu multiplizieren, werden die Ausgangswerte der Erregungsschaltung 16 der Eingangsklemme B der Additions-ZSubtraktionsschaltung 36 in Synchronisation mit dem Taktsignal ΦΕ zugciührl. Weiterhin werden die Ausgangswerte der

Parallel-Additionsschaltung 28 der Eingangsklemme A von dieser durch eine I-Bit-Schiebcschaltung 112 in Synchronisation mit dem Taktsignal ΦΒ zurückgeführt. Die Schiebcschaltung 112 verschiebt Eingangsdaten um 1 Bit in eine höhere Position. In anderen Worten, verdoppelt die Schiebeschaltung 112 die Eingangswerte. Die Parameterumwandlungsschaltung 24 führt die Parameterumwandlung von »C,-= —cos o>m aus. Danach verdoppelt die Schiebeschaltung 112 die Umwandlungsdaten. Eine Einrastschaltung 114 ist vorgesehen, die zeitweilig

den Ausgangswert der Additions-ZSubtraktionsschaltung 36 speichert, und die Daten zu der Eingangsklemme B des Multiplizierers 26 in Synchronisation mit dem Taktsignal ΦΟ leitet Ein endgültiges Slimmsyntheseausgangssignal unter den Ausgangsdaten von der Parallel-Additionsschaltung 28 wird einem Puffer 46 in Synchronisation mit dem Taktsignal ΦΟzugeführt. Die gehaltenen Daten werden daraufhin an einen D/A-Wandler 20 gelegt, in der dritten Ausbildung von F i g. 2OA und 2OB wird eine Operation entsprechend des Algorithmus in F i g. 3A bis

3C in der gleichen Weise wie in dem ersten und zweiten Ausführungsbeispiel durchgeführt, vorausgesetzt, daß Oi(n)ist V(n)-ei'(n), wobei V(n)die Erregungsinformation in Fig. 3Cdarstellt. Die Fig. 21A und 21B zeigen Eingangs-/Ausgangsdaten des Multiplizierers 26, der Parallei-Additionsschaltung 28, der Parallel-Additions-/Subtraktionsschaltung 36, der Schieberegister 34 und 110, und des Puffers 46 zum Zeitpunkt 71 bis zum Zeitpunkt 720. Die Fig. 22A und 22B zeigen die Zeitpunkte der Taktsignale ΦΑ bis ΦΡ, die in dem dritten

Ausführungsbeispiel benutzt werden. Es sei angemerkt, daß U(n) in den Fig. 21A und 21B dem Ausdruck A O i0(n)entspricht.

Gemäß dem dritten Ausführungsbeispiel folgt der Interpolation der Amplitudeninformation eine Filteroperation. Da die Erregungsinformation, d. ru ein impuls oder ein Geräusch, eine vorbestirnrntc Amplitude hat, kann der Dynamikbereich des Signals in dem Filter angenähert werden und die Anzahl von Bits auf den Bus-Leitun-

gen kann vermindert werden. Daher ist der LSP-Stimmsynthetisierer nach der dritten Ausbildung der Erfindung für hochintegrierte Bauweise geeignet.

Hierzu 32 Blatt Zeichnungen

1.'

Claims

Patentansprüche:

1. LSP-(Spektrallinienpaar)-Stimmsynthetisierer mit einem Speicher zum Speichern verschiedener Stimm-Parameter, die für die LSP-Stimmsynthese nötig sind; einer mit dem Speicher verbundenen Steuerschaltung

zum Auslesen eines vorbestimmten Stimm-Parameters in Obereinstimmung mit äußeren Eingangsdaten: einer mit der Steuerschaltung verbundenen Erregungsschaltung zum Hervorrufen einer Erregungsinformation in Obereinstimmung mit dem vorbestimmten, von der Steuerschaltung empfangenen Stimm-Parameter; einem LSP-Stimmsynthetisier-Filter, das mit der Steuerschaltung und der Erregungsschaltung verbunden ist. zum Ausführen der LSP-Stimmsynthese durch Verarbeiten vorbestimmter Stimm-Parameter von der Steuerschaltung und der Erregungsinformation von der Erregungsschaltung; einer Digital/Analog-Wandlerschaltung, die mit dem LSP-Stimmsynthetisier-Filter verbunden ist, um einen digitalen Ausgang des LSP-Stimmsynthetisier-Filters in ein analoges Signal zu wandeln; einer Taktsignalschaltung, die mit der Steuerschaltung und dem LSP-Stimmsynthetisier-Filter verbunden ist, um ein vorbestimmtes Taktsignal sowohl für die Steuerschaltung als auch für den LSP-Stimmsynthetisier-Filter als auch für die Erregungsschaltung auf der Basis eines von außen zugeführten Grundtaktimpulses zu erzeugen, dadurch gekennzeichnet, daß das LSP-Stimmsynthetisier-Filter (18) aufweist: