DE3222390C2 - - Google Patents
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- DE3222390C2 DE3222390C2 DE3222390A DE3222390A DE3222390C2 DE 3222390 C2 DE3222390 C2 DE 3222390C2 DE 3222390 A DE3222390 A DE 3222390A DE 3222390 A DE3222390 A DE 3222390A DE 3222390 C2 DE3222390 C2 DE 3222390C2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
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- G—PHYSICS
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Description
Die Erfindung betrifft eine
Schnittstellenschaltungsanordnung nach dem Oberbegriff des
Anspruchs 1.
Bekannte Schnittstellenschaltungen, die einen
Prozessor mit einem Nachrichtenkanal verbinden, werden
lediglich als Puffer benutzt. Sie speichern Datennachrichten,
die auf dem Nachrichtenkanal auftreten, und erzeugen jedesmal
dann, wenn eine Datennachricht ankommt, eine Unterbrechung.
Ein Problem bei dieser Anordnung besteht darin, daß der
Prozessor zu viel Realzeit bei der Bedienung der von der
Schnittstellenschaltung ausgehenden Unterbrechungen
verbraucht. Ein wesentlicher Teil dieser Realzeit wird beim
Decodieren des Kopffeldes der Datennachricht verausgabt, um
festzustellen, ob die Datennachricht für den zugeordneten
Prozessor bestimmt ist, und - falls dies zutrifft - wo die
Datennachricht im Prozessorspeicher abzulegen ist. Jede auf
dem Nachrichtenkanal auftretende Datennachricht weist bei
bestimmten Nachrichtenübertragungsanlagen ein Kopffeld auf,
das in typischer Weise 14 Informationsbytes enthält, die alle
decodiert werden müssen. Die Decodierung dieses Kopffeldes
verbraucht in großem Umfang Prozessor-Realzeit. Bekannte
Schnittstellenschaltungen treffen keine Vorsorge, um diesen
Decodierprozeß zu beschleunigen, und besitzen nur wenig
eingebaute Intelligenz. Sie dienen lediglich als einfacher
Puffer, so daß der Prozessor für das Decodieren des Kopffeldes
und das Einspeichern der Datennachricht erforderlich ist. Dies
ist bisher kein großes Problem gewesen, da die Prozessoren
nicht realzeitbegrenzt sind oder in einer Blockbetriebsweise
arbeiten. In Geschäfts-Nachrichtenanlagen ist diese Vergeudung
von Realzeit jedoch ein bedeutsames Hindernis für die
Verbesserung der Anlagengüte.
Der Erfindung liegt demgemäß die Aufgabe zugrunde,
den Prozessor bei der Kopffelddecodierung und beim
Einspeichern von Datennachrichten in den ihm zugeordneten
Speicher zu entlasten. Ausgehend von einer Schaltungsanordnung
nach dem Oberbegriff des Patentanspruchs 1 ist die Lösung im
Patentanspruch 1 gekennzeichnet. Weiterbildungen der Erfindung
sind Gegenstand der Unteransprüche.
Die Schnittstellenschaltung wirkt demgemäß als
Nachrichtenverarbeitungsschaltung, die eine Schnittstelle
hoher Geschwindigkeit zwischen einem Prozessorspeicher und
einem Datennachrichtenkanal darstellt. Der Nachrichtenkanal
führt Datennachrichten mit einem Kopffeld, das eine
Quellenadresse, eine Bestimmungsadresse und eine
Steuerinformation angibt. Die Schnittstellenschaltung ist
programmierbar und dient zur dynamischen Umsetzung des
Kopffeldes der Datennachricht in der empfangenen Form und
bestimmt, ob die Datennachricht im Prozessorspeicher abzulegen
ist. Diese Feststellung ist beendet, sobald das Kopffeld
empfangen ist. Wenn die Datennachricht einzuspeichern ist,
wandelt die Schnittstellenschaltung unmittelbar das Kopffeld
in eine Bauteil-Speicheradresse um, die zur Aktivierung einer
bestimmten Stelle im Prozessorspeicher benutzt wird. Der
Datenteil der Datennachricht wird dann in an sich bekannter
Weise (US-PS 41 63 280) im direkten Speicherzugriff (=DMA) in
der empfangenen Form in diese Speicherstelle eingegeben, und
die entsprechenden Pufferzeiger werden zurückgestellt. Nur
wenn eine vollständige Datennachricht empfangen und im
Prozessorspeicher abgelegt ist, erzeugt die
Schnittstellenschaltung eine Prozessorunterbrechung, um den
Prozessor davon in Kenntnis zu setzen, daß jetzt eine
vollständige Datennachricht in seinem Speicher abgelegt ist.
Demgemäß führt die Schnittstellenschaltung alle
Datenempfangsaufgaben einschließlich einer
Nachrichtenspeicherung und -verkettung durch, ohne daß die
Einschaltung des zugeordneten Prozessors erforderlich ist.
Dadurch wird Prozessor-Realzeit eingespart und die
Geschwindigkeit der Datenübertragung zwischen dem
Nachrichtenkanal und dem Prozessor erhöht, da keine
Verzögerung dadurch eintritt, daß der Prozessor jede
Datennachricht ansprechen und das Kopffeld decodieren muß, und
- wenn die Datennachricht angenommen werden soll - diese
entweder in seinem Speicher ablegen oder Adresseninformationen
liefern muß, wo die Datennachricht gespeichert werden soll. Da
außerdem die Schnittstellenschaltung programmierbar ist und
die Datennachrichten Quellen-, Bestimmungs- und
Steuerinformationen enthalten, kann die
Schnittstellenschaltung nach der Erfindung selektiv
Datennachrichten von verschiedenen Quellen aussuchen, eine
bestimmte Bearbeitung von Datennachrichten durchführen und
andere Aufgaben erfüllen, wie noch beschrieben werden soll.
In den Zeichnungen zeigt
Fig. 1 und 2 eine Schnittstellenschaltung nach der
Erfindung;
Fig. 3 die Zusammengehörigkeit der Fig. 1 und 2;
Fig. 4 den Aufbau einer typischen Datennachricht;
Fig. 5 bis 7 typische Eintragungen in drei Schreib-
Lesespeichern der Schnittstellenschaltung nach
Fig. 1 und 2;
Fig. 8 die Zusammenschaltung der
Schnittstellenschaltung mit dem Prozessor und
dem Prozessorspeicher.
Die vorliegende Schnittstellenschaltungsanordnung 100 dient
zur Zusammenschaltung eines Nachrichtenkanals 101 mit einem
Prozessor 200 und dem Prozessorspeicher 201
über die Adressen-, Daten- und Steuersammelleitung (BUS) des
Prozessors 200, wie in Fig. 8 dargestellt. Es wird angenommen,
daß der Nachrichtenkanal 101 Datennachrichten mit einem
Kopffeld, nachfolgend auch einfach Kopf genannt, überträgt,
das die Quellenadresse, die Bestimmungsadresse und
Steuerinformationen angibt. Die Schnittstellenschaltungsanordnung 100
überwacht den Nachrichtenkanal 101, um festzustellen, ob die
Datennachrichten für den Prozessorspeicher 201 bestimmt sind.
Wenn dies der Fall ist, so speichert die
Schnittstellenschaltungsanordnung 100 die vom Nachrichtenkanal 101
aufgenommenen Datennachrichten direkt im Prozessorspeicher
201, ohne daß die Beteiligung des Prozessors 200 erforderlich
ist.
Die vorliegende Schnittstellenschaltung 100 ist mit
dem Nachrichtenkanal 101 über eine Kanalschnittstellenschaltung, im folgenden als Nachrich
tenkanal-Schnittstelle 102 bezeichnet verbunden, die einer Anzahl
von Funktionen dient. Dazu zählen die Taktwiedergewinnung,
die Bitwiedergewinnung und die Rahmenbildung. Die Nach
richtenkanal-Schnittstelle 102 ist so ausgelegt, daß sie
für die Art der auf dem Nachrichtenkanal 101 erscheinen
den Signale geeignet ist. Die Nachrichtenkanal-Schnitt
stelle 102 ist entweder eine Daten-Modemschaltung, wenn
der Nachrichtenkanal 101 Analogsignale übertragen soll,
oder eine digitale Schnittstellenschaltung bekannter Art,
wenn Digitaldaten über den Nachrichtenkanal 101 übertra
gen werden sollen. Es wird für die vorliegende Beschrei
bung angenommen, daß der Nachrichtenkanal 101 ein seriel
ler Datenkanal ist und daß die auf ihm erscheinenden
Nachrichten Bit für Bit in der Nachrichtenkanal-Schnitt
stelle 102 empfangen werden. Daher leitet die Nachrich
tenkanal-Schnittstelle 102 in bekannter Weise ein Takt
signal durch Überwachen der auf dem Nachrichtenkanal 101
übertragenen Bits ab. Diese abgeleiteten Taktsignale wer-
den von der Nachrichtenkanal-Schnittstelle 102 auf der
Ader CLOCK zum Zustandssteuergerät 104 der Schnittstellenschaltungsanordnung, im folgenden Kanal
schnittstellenschaltung 100 bezeichnet, übertragen. Das Zustands
steuergerät 104 ist eine Logikschaltung, die das Takt
signal in die verschiedenen Zeit- und Steuersignale um
wandelt, die für die gemeinsame Operation der übrigen
Schaltungsanordnungen der Kanalschnittstellenschaltung
100 erforderlich sind.
Die Nachrichtenkanal-Schnittstelle 102 formt
beim Empfang der Bits vom Nachrichtenkanal 101 diese neu
und wandelt die seriellen Daten in eine Folge von Bytes
mit paralleler Darstellung der Daten (oder anderer geeig
neter Länge) um. Nachdem ein volles Byte empfangen ist,
wird es parallel von der Nachrichtenkanal-Schnittstelle
102 über eine Sammelleitung DATA zu den übrigen Schal
tungsanordnungen der Kanalschnittstellenschaltung 100
gegeben. Der Datenteil jeder empfangenen Datennachricht
wird auf der Sammelleitung DATA zur DA-Übertragungsein
heit 108 gegeben, wo die Daten für eine eventuelle Neu
übertragung zum Prozessorspeicher 201 gespeichert werden.
In der Zwischenzeit überwacht eine Fehlerprüfeinrichtung
103 die auf der Sammelleitung DATA übertragenen Bits,
um festzustellen, ob in ihnen irgendwelche Übertragungs
fehler enthalten sind. Die Fehlerprüfeinrichtung 103 ent
hält eine zyklische Redundanz-Prüfschaltung oder eine
andere Fehleranzeigeschaltung bekannter Art, die eine
laufende Summenanzeige der bereits empfangenen Bits an
sammelt. Diese Summe muß mit dem am Ende der Datennach
richt übertragenen CRC-Signal übereinstimmen (wie in Fig.
4 gezeigt), damit die so zusammengefügten Daten gültig
sind. Das Ergebnis dieser Prüfung wird durch die Fehler
prüfeinrichtung 103 auf der Ader STATE zum Zustandssteuer
gerät 104 gegeben, wo die Fehlerzustandanzeige benutzt
wird, um die Übertragung der empfangen Nachricht zum Pro
zessorspeicher 201 zu ermöglichen oder zu verhindern.
Die programmierbare Musteranpaßeinrichtung 105 überwacht
den Kopf der auf der Sammelleitung DATA erscheinenden
Datennachricht, bestimmt, ob die Datennachricht im Pro
zessorspeicher 201 abzulegen ist und wandelt den Kopf
in eine bestimmte Bauteiladresse um, wenn die Datennach
richt im Prozessorspeicher 201 aufzunehmen ist. Die Aus
wahl einer Bauteiladresse wird durch die Quellenadresse
die Bestimmungsadresse und die Steuerinformationen be
stimmt, die im Kopf der Datennachricht enthalten sind.
Dies geschieht, wenn der Kopf der Datennachricht Byte
für Byte durch die Nachrichtenkanal-Schnittstelle 102
Byte für Byte auf die Sammelleitung DATA gegeben wird.
Wenn jedes Byte des Kopfes an die Sammelleitung DATA
angelegt wird, gibt das Zustandssteuergerät 104 gleichzei
tig einen Byte-Identifiziercode auf die Sammelleitung
BLOCK. Der Multiplexer 110 der programmierbaren Musteran
paßeinrichtung 105 überträgt sowohl den Byte-Code als
auch das Kopf-Byte zu der in Fig. 1 als programmierbare
Mustervergleichsschaltung bezeichneten Adressenvergleichseinrichtung 111,
in der der Kopf Byte für Byte mit einer Anzahl (m) annehm
barer Kopfmuster verglichen wird. Die Ergebnisse dieser
Byte-für-Byte-Vergleiche werden durch die Adressenver
gleichseinrichtung auf Adern D₁ bis D m zu UND-Gattern
120-1 bis 120-m gegeben. Diese UND-Gatter zeigen in Ver
bindung mit dem Vergleichsregister 112 am Ende des Kopfs
unmittelbar an, ob annehmbare Kopfmuster empfangen worden
sind. Diese Vergleichsanzeige wird durch das Vergleichs
register 112 geliefert, das auf den Adern TYPE 1 bis TYPE-m
ein m-Bitmuster liefert, um zu zeigen, welches der m
brauchbaren, in der Adressenvergleichseinrichtung 111 ge
speicherten Kopfmuster dem empfangenen Kopf entspricht.
Dieses m-Bitmuster wird zum Klassen-Codierer 106 über
tragen, der die m-Bits in ein k-Bitsignal umwandelt, das
auf den Adern CLASS-1 bis CLASS-k zur DMA-Steuertabelle
107 ausgegeben wird, um anzuzeigen, welche der 2 k mögli
chen Informationsklassen empfangen worden ist. Die DMA-
Steuertabelle 107 enthält einen Querverweis zwischen den
Informationsklassen und den Bauteil-Adressenstellen, wo
diese Informationen zu speichern sind. Wenn demgemäß ein
Klassensignal vom Klassencodierer 106 auf den Adern.
CLASS-1 bis CLASS-k empfangen wird, wandelt die DMA-
Steuertabelle 107 diese Klassenanzeige in eine Bauteil
adresse um, die auf der Sammelleitung DMAA zur DMA-Über
tragungseinheit 108 gegeben wird. Wenn wenigstens eine
Übereinstimmung zwischen der Kopfinformation der Daten
nachricht und den m, in der Adressenvergleichsschaltung
111 gespeicherten Kopfmuster auftritt, erzeugt das ODER-
Gatter 113 ein Vergleichsanzeigesignal, das auf der Lei
tung MATCH zum Zustandssteuergerät 104 übertragen wird.
Dieses erzeugt unter Ansprechen auf ein vorbestimmtes
Fehlersignal auf der Ader STATE und das Vergleichssignal
auf der Leitung MATCH zum richtigen Zeitpunkt ein Betäti
gungssignal auf der Ader ENABLE, das die DMA-Übertra
gungseinheit 108 veranlaßt, vom Prozessor 200 Zugriff
zu den Daten-, Adressen- und Steuersammelleitungen des
Prozessors anzufordern. Wenn der Prozessor 200 die Er
laubnis für den Zugriff erteilt, gibt die DMA-Übertra
gungseinheit 108 die von der DMA-Steuertabelle 107 erhal
tene Bauteiladresse zusammen mit dem Datenteil der em
pfangenen Datennachricht (einige der ersten Bits dieser
Daten sind in der DMA-Übertragungseinheit 108 abgespei
chert worden) auf die entsprechenden Prozessor-Sammel
leitungen. Der Prozessorspeicher 201 nimmt diese Adres
sen-, Steuer- und Dateninformationen auf den zugeordne
ten Prozessorsammelleitungen auf und speichert die voll
ständige Datennachricht an der angegebenen Bauteilstelle.
Nachdem dies durchgeführt ist, erzeugt die DMA-Übertra
gungseinheit 108 eine Prozessorunterbrechung, gibt dieses
Signal auf die Steuersammelleitung des Prozessors, um
diesen davon in Kenntnis zu setzen, daß die Datennach
richt im Prozessorspeicher 201 abgespeichert ist.
Bei der Erläuterung der Kanalschnittstellen
schaltung 100 war angenommen worden, daß die Speicherele
mente der programmierbaren Mustervergleichseinrichtung
105 (Adressenvergleichseinrichtung 111, Klassencodierer
106 und DMA-Steuertabelle 107) alle Umwandlungsinforma
tionen enthalten, um eine Übereinstimmung zu erkennen
und dann die Adresse im Prozessorspeicher 201 zu erzeugen,
wo die empfangene Datennachricht abzuspeichern ist. Diese
Einheiten werden vom Prozessor 200 über die Steuer-,
Adressen- und Datensammelleitungen des Prozessors entspre
chend der Darstellung in Fig. 1 und 2 gestartet und auf
den neuesten Stand gebracht. Wie später erläutert werden
soll, gibt der Prozessor 200 Bitmuster in die Speicher
elemente der programmierbaren Mustervergleichseinrichtung
(Adressenvergleichseinrichtung 111, Klassencodierer 106
und DMA-Steuertabelle 107) ein, um diejenigen Nach
richtentypen anzugeben, die von den Quellen aufzunehmen
und im Augenblick von Interesse sind, sowie um anzuzeigen,
wo diese Nachrichten im Prozessorspeicher 201 abzulegen
sind.
Die Kanalschnittstellenschaltung 100 verbindet den Nach
richtenkanal 101 mit dem Prozessorspeicher 201. Wie oben
erwähnt, besteht der Grund für den Einsatz dieser Schnitt
stellenschaltung darin, den Prozessor 200 von der Bela
stung durch die Überwachung des Empfangs, die Decodierung
und Speicherung der auf dem Nachrichtenkanal 101 zum Pro
zessorspeichcr 201 übertragenen Datennachrichten zu ent
lasten. Die Kanalschnittstellenschaltung 100 führt diese
Funktion in der oben in allgemeiner Weise beschriebenen
Art durch, indem die Datennachricht aufgenommen, auf der
Grundlage der in dieser Nachricht enthaltenen Kopfinfor
mation eine Bauteiladresse erzeugt und dann diese Bau
teiladresse für einen Zugriff zu einem speziellen Ab
schnitt im Prozessorspeicher 201 sowie zur dortigen Ein
speicherung der Datennachricht benutzt wird. Die Kanal
schnittstellenschaltung 100 hat bei Durchführung dieser
Aufgaben zusätzliche Möglichkeiten, die sich aus der obi
gen allgemeinen Erläuterung noch nicht ergeben. Insbeson
dere läßt sich sagen, daß drei Klassen von Nachrichten
vorhanden sind, die auf den Nachrichtenkanal 101 erschei
nen. Diese Klassen sind Spezialnachrichten, Allgemein
nachrichten und Rundschreibnachrichten. Die Spezialnach
richten sind Datennachrichten, die speziell an den Pro
zessor 200 adressiert sind und im Prozessorspeicher 201.
abgelegt werden sollen. Es gibt jedoch viele Fälle, in
denen der Prozessor 200 Datennachrichten von bestimmten
Quellen ausblenden möchte und demgemäß eine selektive
Überwachungsverbindung zum Nachrichtenkanal 101 herstellt.
Diese Möglichkeit ist in der Kanalschnittstellenschaltung
100 verwirklicht, wie weiter unten beschrieben werden
soll. Die gleiche selektive Überwachungsmöglichkeit kann
bei den übrigen beiden Klassen von Datennachrichten be
nutzt werden. Die Allgemeinnachricht ist eine Nachricht,
die an eine Klasse oder Untergruppe von Prozessoren über
tragen wird, die alle ein Interesse an Inhalt der Daten
nachricht haben. Bei diesen Datennachrichten kann die
Bestimmungsadresse zweckmäßig eine verallgemeinerte Adres
se sein, die einen großen Abschnitt von Prozessoren an
gibt, welche mit dem Nachrichtenkanal 101 verbunden sind.
Eine Ausdehnung dieser Nachrichtenklasse sind die Rund
schreibnachrichten, die an alle Prozessoren übertragen
werden, welche Zugriff zum Nachrichtenkanal 101 haben.
Die Kanalschnittstellenschaltung 100 hat die Möglichkeit,
diese verschiedenen Typen von Nachrichten zu identifizie
ren, jeder eine Priorität zuzuordnen und sie in den ver
schiedenen Teilen des Prozessorspeichers 201 abzuspei
chern. Zur Erläuterung dieser Möglichkeiten der Kanal
schnittstellenschaltung 100 ist es zweckmäßig, die Verar
beitung einer über den Nachrichtenkanal 101 ankommenden
Datennachricht sowie deren Speicherung im Prozessorspei
cher 201 im einzelnen zu beschreiben.
Der logische Punkt für den Beginn dieser Be
schreibung ist das Auffüllen der verschiedenen Tabellen,
die in der Kanalschnittstellenschaltung 100 enthalten
sind. Ein üblicher Aufbau auf dem Gebiet der Prozessoren
besteht darin, daß der Prozessor 200, der Prozessorspei
cher 201 und die Kanalschnittstellenschaltung 100 über
eine Anzahl von Prozessorsammelleitungen verbunden sind,
die in Fig. 1 und 2 dargestellt sind (Adressensammellei
tung, Datensammelleitung und Steuersammelleitung). Der
Prozessor 200, der Prozessorspeicher 201 und die zugeord
neten Prozessorsammelleitungen sind alle Bauteile bekann
ter Art, deren Arbeitsweise in der vorliegenden Anlage
üblich ist. Entsprechend der Darstellung in Fig. 1 und
2 enthält die programmierbare Mustervergleichseinrichtung
105 der Kanalschnittstellenschaltung 100 drei Speicherein
richtungen, nämlich die Adressenvergleichseinrichtung
111, den Klassencodierer 106 und die DHA-Steuertabelle
107, die bei dem bevorzugten Ausführungsbeispiel alle
als Schreib-Lese-Speicher (RAM) dargestellt sind. Die
Speichereinrichtungen 111, 106 und 107 enthalten die Ta
bellen, die die obenerwähnten Funktionen eines Kopfver
gleichs, einer selektiven Überwachung, einer Klasseniden
tifizierung und einer Adressenerzeugung ermöglichen. Die
Tabellen werden vom Prozessor 200 über die Steuer-, Adres
sen- und Datensammelleitungen des Prozessors, die diese
Bauteile verbinden, erzeugt und gewartet.
Im einzelnen veranlaßt der Prozessor 200 durch
Anlegen der entsprechenden Signale an die Steuer- und
Adressensammelleitungen die Speichereinrichtung 111, Da
ten von der Datensammelleitung des Prozessors aufzunehmen
und einzuspeichern. An die Adressen- und Steuersammellei
tungen des Prozessors ist ein Decodierer 114 angeschal
tet, der diese Sammelleitungen auf Adressensignale, die
die Adressenvergleichseinrichtung 111 identifizieren,
und Steuersignale überwacht, die angeben, daß der Prozes
sor 200 Daten in die Adressenvergleichseinrichtung 111
einschreiben will. Wenn diese Signale gleichzeitig auf
den entsprechenden Sammelleitungen des Prozessors erschei
nen, gibt der Decodierer 114 die entsprechenden Aktivie
rungssignale auf die Adern SELA und W 111. Das Signal auf
der Ader SELA veranlaßt den Multiplexer 110, die Adressen
sammelleitung mit den Adressenadern der Adressenvergleichs
einrichtung 111 zu verbinden. Das erwähnte Signal auf
der Ader W 111 versetzt die Adressenvergleichseinrichtung
111 in die Schreibbetriebsweise. Demgemäß ist der Prozes
sor 200 direkt mit den Adressen- und Datenleitungen der
Adressenvergleichseinrichtung 111 über die Adressen- bzw.
Datensammelleitungen des Prozessors verbunden. Der Pro
zessor 200 gibt jetzt die entsprechenden Eintragungen
in bekannter Weise in die Adressenvergleichseinrichtung
111 ein. Wenn diese Operation beendet ist, gibt der Pro
zessor 200 die entsprechenden Signale an die Prozessor
Steuersammelleitung, wodurch der Decodierer 114 veran
laßt wird, die Aktivierungssignale von den Adern SELA
und W 111 abzuschalten. Dadurch wird der Multiplexer 110
veranlaßt, die interne Sammelleitung DATA der Kanal
schnittstellenschaltung 100 mit den Adressenadern der
Adressenvergleichseinrichtung 111 zu verbinden und zu
verhindern, daß neue Informationen in die Adressenver
gleichseinrichtung 111 eingeschrieben werden, indem die
Speicherschreibbetätigungsader W 111 abgeschaltet wird.
Die obenbeschriebene Speichereinschreiboperation
ist bekannt, und eine typische Eintragung in die Adressen
vergleichseinrichtung 111 ist in Fig. 5 gezeigt. Dort
gibt die linke Spalte mit der Überschrift "Adresse" eine
bestimmte Speicherstelle in der Adressenvergleichseinrich
tung 111 an, während die rechte Spalte in Fig. 5 mit der
Überschrift "RAM Inhalt" die Daten angibt, die an der
entsprechenden Adresse in der Adressenvergleichseinrich
tung 111 gespeichert sind. Auf ähnliche Weise kann der
Prozessor 200 einen Zugriff zum Klassendecodierer 106
und zur DMA-Steuertabelle 107 durchführen und diese auf
entsprechende Weise mit Daten auffüllen. Beispiele hierfür
sind in Fig. 6 bzw. 7 gezeigt. Die Benutzung dieser Daten
und dieser Speichereinrichtungen ergibt sich bei der nach
folgenden Erläuterung für die Verarbeitung einer typischen
Datennachricht.
Die Nachrichtenkanalschnittstelle 102 der Kanalschnitt
stellenschaltung 100 ist direkt mit dem Nachrichtenkanal
101 verbunden und nimmt die auf dem Kanal auftretenden
Datennachrichten auf. Entsprechend der obigen Annahme
führt der Nachrichtenkanal 101 digitale Datennachrichten
in serieller Weise, so daß die Nachrichtenkanalschnitt
stelle 102 eine digitale Schnittstellenschaltung bekannter
Art sein kann. Im einzelnen ist im "Electronic Design
Magazine" vom 7. Juni 1979 ein Aufsatz "Data Communications:
Part Three" von Alan J. Weissberger auf den Seiten 98-
104 erschienen, in welchem eine typische Nachrichtenkanal
schnittstelle beschrieben ist. Die dort erläuterte Em
pfänger-Sender-Schaltung ist ein bekanntes Bauteil, das
bei der Verwirklichung der Nachrichtenkanalschnittstelle
102 benutzt werden kann. Die Schaltung arbeitet in bekann
ter Weise, nimmt die seriellen Digital-Datensignale auf,
die auf dem Nachrichtenkanal 101 erscheinen, formt diese
Signale zwecks Verwendung in der Kanalschnittstellenschal
tung 100 um und entnimmt ihnen ein Taktsignal. Das aus
der Datennachricht abgeleitete Taktsignal wird von der
Nachrichtenkanalschnittstelle 102 an die Ader CLOCK gege
ben und auf die obenerwähnte Weise von dem Zustandsteuer
gerät 104 zur Lieferung der Zeit- und Steuersignale für
die Kanalschnittstellenschaltung 100 benutzt.
Das Zustandssteuergerät 104 ist eine Logikschaltung, die
unter Benutzung des Taktsignals von der Leitung CLOCK
und der Rückkopplungssignale auf den Leitungen STATE und
MATCH die Operation der verschiedenen Bauteile der Kanal
schnittstellenschaltung 100 steuert. Es ist wenig zweck
mäßig, im Rahmen der vorliegenden Erläuterung die genauen
Einzelheiten bei der Verwirklichung des Zustandssteuerge
rätes 104 zu beschreiben, da die Auslegung dieser Schal
tung in hohem Maße von den Einzelheiten der handelsübli
chen Schaltungsbauteile abhängt, die zur Verwirklichung
der verschiedenen Teile der Kanalschnittstellenschaltung
100 gewählt werden. Die konstruktive Verwirklichung des
Zustandssteuergerätes 104 liegt im Rahmen der Fähigkeiten
des Durchschnittsfachmannes, und es wird diesem überlassen,
die Schaltung unter Verwendung möglichst wirtschaftlicher,
handelsüblicher Bauteile zu verwirklichen. Auf entsprechen
de Weise ist die Fehlerprüfeinrichtung 103 eine übliche
Fehlerprüfschaltung, die die empfangene Datennachricht
auf Übertragungsfehler überwacht und das Ergebnis dieser
Prüfung dem Zustandssteuergerät 104 über die Ader STATE
übermittelt.
Wenn die serielle Datennachricht von der Nachrichten
kanalschnittstelle 102 aufgenommen wird, wird sie über
die Sammelleitung DATA an die programmierbare Musterver
gleichseinrichtung 105 angelegt. Für die Datennachricht
ist angenommen worden, daß es sich um eine Nachricht mit
einem Aufbau gemäß Fig. 4 handelt. Der Kopfabschnitt der
Datennachricht enthält in typischer Weise sechs Bytes
einer Quellenadresse, sechs Bytes einer Bestimmungsadresse
und zwei Bytes, die den Typ der Nachricht angeben. Diese
Kopfinformation wird durch die programmierbare Musterver
gleichseinrichtung 105 benutzt, um festzustellen, ob die
zugeordnete Datennachricht für den Prozessor 200 bestimmt
ist und - falls dies zutrifft - wo sie im Prozessorspei
cher 201 abzuspeichern ist. Der Datenteil der Datennach
richt hat irgendeine willkürliche Länge und ist für die
programmierbare Mustervergleichseinrichtung 105 nicht
von Interesse. Die Daten werden daher direkt über die
Sammelleitung DATA zur DMA-Übertragungseinheit 108 gege
ben und dort zeitweilig in einem Puffer abgelegt. Das
Decodieren des Kopfes beginnt, wenn die Nachrichtenkanal
schnittstelle 102 die ersten Bits des ersten Byte des
Kopfes der Datennachricht aufnimmt. Sie erzeugt dann ein
Rahmensignal, das den Start einer Nachricht anzeigt. Das
Zustandssteuergerät 104 spricht auf das Rahmensignal
durch Aktivieren der Ader SET an, wodurch das Vergleichs
register 112 der programmierbaren Mustervergleichseinrich
tung 105 zurückgestellt wird. Das Vergleichsregister 112
ist ein m-Bit-Register, das die Ausgangssignale der Gatter
120-1 bis 120-m speichert. Das Signal auf der Ader SET
veranlaßt eine Rückstellung des Vergleichsregisters 112,
so daß ein Ausgangssignal logisch 1 auf allen Adern
TYPE-1 bis TYPE-m erscheint. Diese Adern sind jeweils
mit einem Eingangsanschluß eines entsprechenden UND-Gat
ters 120-1 bis 120-m verbunden. Diese Schaltung dient
als Speicherelement, da eine auf einer der Adern D 1 bis
Dm erscheinendes Signal logisch 0 das zugeordnete UND
Gatter und die Bitposition des Vergleichsregisters 112.
veranlaßt, den Zustand auf logisch 0 zu ändern. Dieses
Signal dauert an, bis das Zustandssteuergerät 104 erneut
ein Aktivierungssignal auf die Ader SET gibt. Die Brauch
barkeit dieser Schaltungsauslegung ergibt sich bei der
folgenden Beschreibung.
Das Kopffeld der Datennachricht weist - wie oben beschrie
ben - 14 Informationsbytes auf, und es wird angenommen,
daß jedes Byte aus 8 Datenbits besteht. Eine Schwierig
keit bei dieser Anordnung liegt darin, daß die Zahl 14
im binären Zahlsystem schwierig zu verarbeiten ist, so
daß die programmierbare Mustervergleichseinrichtung 105,
wie beschrieben, mit 16 Bytes arbeitet (14 Bytes des Kopf
feldes und die beiden ersten Datenbytes), um die Schal
tungsauslegung zu vereinfachen. Die beiden Datenbytes
können unbeachtet bleiben, falls gewünscht, so daß nur
die 14 Bytes des Kopffeldes decodiert werden.
Wenn die Datennachricht vom Nachrichtenkanal
101 empfangen wird, gibt die Nachrichtenkanalschnitt
stelle 102 den Kopf Byte für Byte auf der Sammelleitung
DATA aus. Das Zustandssteuergerät 104 gibt gleichzeitig
eine Adresse auf der Sammelleitung BLOCK aus, wodurch
eine Adresse von 12 Bits geliefert wird: 8 Bits (1 Byte)
auf der Sammelleitung DATA und 4 Bits auf der Sammellei
tung BLOCK zur Adressenvergleichseinrichtung 111 über
den Multiplexer 110. Die Notwendigkeit einer Adresse mit
12 Bits ergibt sich bei einer Prüfung der Fig. 5. Die
Adressenvergleichseinrichtung 111 ist in Fig. 5 als n × m
-RAM-Speicher gezeigt, und n ist oben zu 12 Bits angege
ben. Zur Erläuterung sei angenommen, daß m = 8 ist. Demge
mäß ist die Adressenvergleichseinrichtung 111 ein 4k × 8-
RAM oder eine entsprechende Zusammenstellung von Bauteilen
(weil 12 Bits zur Adressierung von 4 k Speicherstellen be
nutzt werden können). Fig. 5 zeigt zwei Abschnitte der
Adressenvergleichseinrichtung 111, von denen der eine
als BLOCK O und der andere als BLOCK 15 bezeichnet ist.
Die Blocknummer gibt das jeweilige Byte des Kopfes der
Datennachricht an, und es sind - wie oben erwähnt -
16 Bytes vorhanden, die durch die programmierbare Muster
vergleichseinrichtung 105 decodiert werden. In jedem Byte
des Kopffeldes sind 8 Bits vorhanden, die in Fig. 5 unter
der Überschrift "Stelle" gezeigt sind. Sie geben die 256
möglichen Bitkombinationen für die 8 Adressenbits an.
Im Betrieb wird eine Adresse mit 12 Bits an
die Adressenvergleichseinrichtung 111 angelegt, wobei
das Zustandssteuergerät 104 das jeweilige Byte des Kopfs
mittels der 4 Informationsbits auf der Sammelleitung BLOCK
angibt. Das erste empfangene Byte ist der BLOCK 0000,
und typische Speichereintragungen sind in Fig. 5 für die
Speicherstellen 01101000 - 01101011 dieses Blocks gezeigt.
Im einzelnen sind für jede Speicherstelle m (in diesem
Fall 8) Bits im Speicher abgelegt, und diese m Bits stellen
m mögliche Vergleichskombinationen dar. Demgemäß zeigt
für die dargestellten Adressenstellen die Spalte D 1 des
BLOCKS 0 nur eine in der Speicherstelle 01101011 abgelegte
1. Dadurch wird angegeben, daß eine Übereinstimmung nur
dann auftritt, wenn diese Speicherstelle in diesem Byte
des Kopfes identifiziert wird. Da die ersten beiden Bytes
des Kopfes die Bestimmungsadresse enthalten, stellt das
Bitmuster in Spalte D 1 den Fall dar, daß die Datennach
richt nur dann annehmbar ist, wenn sie für den durch
01101011 adressierten Prozessor bestimmt ist. Dieser Fall
läßt sich vergleichen mit den Eintragungen in Spalte Dm,
wo sich eine 1-Eintragung für alle 4 dargestellten Spei
cherstellen ergibt. Dies zeigt an, daß jede Nachricht,
die zu einem durch die Bezeichnung 011010xx identifizier
ten Prozessor übertragen wird, aufgenommen wird (wobei
xx die Positionen von Bits angeben, die keine Rolle spie
len). Es handelt sich dabei um eine typische Allgemein-
oder Rundschreibnachricht, wobei jeder Prozessor von einer
Klasse oder Gruppe von Prozessoren die Datennachricht
aufnehmen kann.
Zur Erläuterung sei angenommen, daß das erste
Byte des Kopffeldes die Bits 01101001 enthält. Da es sich
um das erste Byte handelt, gibt das Zustandssteuergerät
104 die Bits 0000 auf die Sammelleitung BLOCK, und die
Adressenvergleichseinrichtung 111 gibt die in Fig. 5 für
die Adresse 01101001 gezeigten m Bits (01110001) auf die
Adern D 1-Dm. Im einzelnen ist an die Ader D 1 ein logisches
Signal 0 angelegt, das bewirkt, daß das UND-Gatter 120-1
ein Ausgangssignal logisch 0 erzeugt. Entsprechend ist
an die Ader Dm ein Signal logisch 1 angelegt, das bewirkt,
daß das UND-Gatter 120-m ein Ausgangssignal logisch 1
erzeugt. Das Zustandssteuergerät 104 legt zu diesem Zeit
punkt ein Aktivierungssignal an die Ader LOAD an, das das
Vergleichsregister 112 veranlaßt, die durch die UND-Gatter
120-1 bis 120-m abgegebenen Signale zu speichern. Wie
oben erläutert, dient diese Schaltungsanordnung als Spei
cherelement, das Anzeigen hinsichtlich einer fehlenden
Übereinstimmung (logische 0) wie in Verbindung mit dem
Gatter 120-1 speichert.
Das Zustandssteuergerät 104 ändert sequentiell bei Emp
fang jedes aufeinander folgenden Byte des Kopffeldes
die Signale auf der Sammelleitung BLOCK, bis das letzte
Byte (Byte 16) eingetroffen ist. Fig. 5 zeigt eine typi
sche Tabelleneintragung für ein letztes Byte des Kopf
feldes (BLOCK 15) , das aus den Adressen 01111010 besteht.
Wie oben beschrieben, ist eine Nichtübereinstimmung bei
der Vergleichskombination D 1 im Byte 0 aufgetreten, so
daß eine Übereinstimmung für dieses Byte in BLOCK 16 nicht
ausreicht, um die logische 0 zu ändern, die im Vergleichs
register 112 gespeichert ist. Eine Vergleichskombination
m in der Spalte Dm zeigt jedoch eine Übereinstimmung und,
unter der Annahme, daß keine Nichtübereinstimmungen bei
den anderen empfangenen Bytes aufgetreten sind, speichert
das Vergleichsregister 112 eine logische 1 für diese Posi
tion, die einen erfolgreichen Vergleich für die Vergleichs
kombination m anzeigt. Es wird dann eine Anzeige für die
Übereinstimmung zum Zustandssteuergerät 104 über das ODER-
Gatter 113 und das entsprechende Logiksignal auf der Ader
MATCH übertragen. Das Zustandssteuergerät 104 spricht
auf die positive Vergleichsanzeige auf der Ader MATCH
an, indem sie die Ader READ aktiviert, wodurch die Aus
gangssignale des Vergleichsregisters 112, die über die
Adern TYPE-1 bis TYPE-m an die Adressenadern des Klassen
codierers 106 angelegt sind, in den Klassencodierer 106
eingegeben werden. Diese vom Vergleichsregister 112 abge
gebenen Daten zeigen an, wieviele Übereinstimmungen aufge
treten sind, und außerdem um welche Vergleichskombinationen
es sich dabei handelt. Zur Erläuterung sei angenommen,
daß die einzige aufgetretene Übereinstimmung in der Posi
tion m stattgefunden hat, so daß auf den Adern TYPE-1
bis TYPE-m die folgenden Signale auftreten: 00000001.
Fig. 6 zeigt den Tabelleninhalt des Klassencodierers 106
für verschiedene Adressen. Der Klassencodierer 106 arbei
tet als Prioritätscodierer und übersetzt die Anzahl und
die Art der Übereinstimmungen in eine Klassenanzeige,
wodurch diejenige von 2 k Speicherzonen oder dort abgelegte
Informationsklassen identifiziert werden, welcher die
empfangene Datennachricht zugeordnet ist. Der Klassenco
dierer 106 wird mittels eines m × k-RAM verwirklicht,
und zur Erläuterung ist k zu 5 gewählt, wodurch man 32,
also 2⁵ unterschiedliche Klassen von Nachrichten erhält.
Unter Ansprechen auf das obenerwähnte Aktivierungssignal
auf der Ader READ gibt der Klassencodierer 106 die in
der Speicherstelle 00000001 abgelegten Daten, in diesem
Fall 10101, aus. Dieses Bitmuster wird auf den Adern
CLASS-1 bis CLASS-k zu den Adressenadern der DMA-Steuer
tabelle 107 gegeben.
Fig. 7 zeigt typische Tabelleninhalte der DMA-Steuerta
belle 107, die als Bauteiladressengenerator unter An
sprechen auf eine an ihre Adressenadern angelegte Klassen
anzeige durch Abgabe einer 1-Bit-Adresse arbeitet. Beim
vorliegenden Beispiel ist 1 = 8, und eine Klassenanzeige
10101 veranlaßt die DMA-Steuertabelle 107, die 8-Bit-
Adresse 11011100 auf der Sammelleitung DMA zur DMA-Über
tragungseinheit 108 auszugeben. Das Zustandssteuergerät
104 aktiviert die Ader ENABLE entweder bei Empfang des
Übereinstimmungssignals oder bei Beendigung der Daten
nachricht und dem Empfang eines entsprechenden Signals
von der Fehlerprüfeinrichtung 103 auf der Ader STATE,
wodurch der Empfang einer fehlerfreien Nachricht ange
zeigt wird. Es sind jetzt zwei DMA-Operationen möglich:
Speicherung der Datennachricht, wie sie empfangen wird,
da die programmierbare Mustervergleichseinrichtung 105
das Decodieren des Kopffeldes und die Adressenerzeugung
beendet, sobald das Kopffeld empfangen ist, oder Durch
führen einer Übertragung zum Prozessorspeicher 201 erst
nach Empfang der vollständigen Datennachricht. Für die
vorliegende Beschreibung sei angenommen, daß die Daten
nachricht bei ihrem Empfang gespeichert wird. Die DMA
Übertragungseinheit 108 ist dann bereit, die Datennach
richt direkt im Prozessorspeicher 201 einzuspeichern,
sobald das Kopffeld decodiert ist. Die DMA-Übertragungs
einheit 108 hat bereits den Anfangsteil (Kopf) der Daten
nachricht in einem internen Puffer abgelegt und eine Bau
teiladresse über die Sammelleitung DMAA aufgenommen.
Demgemäß fordert die DMA-Übertragungseinheit 108 zu den
Steuer-, Adressen- und Datensammelleitungen des Prozes
sors an, und wenn der Zugriff in bekannter Weise durch
den Prozessor 200 genehmigt ist, wählt die DMA-Übertra
gungseinheit 108 den identifizierten Teil des Prozessor
speichers 201 (Adresse 11011100) und speichert die Daten
nachricht dort so ein, wie sie empfangen wird. Bei Beendi
gung dieser Datenübertragung müssen die in der DMA-Steuer
tabelle 107 gespeicherten Adressen und möglicherweise
die in der Adressenvergleichseinrichtung 111 und im Klas
sencodierer 106 gespeicherten Tabelleninformationen auf
den neuesten Stand gebracht werden. Dies geschieht, wie
oben beschrieben, durch den Prozessor 200. Ein alternati
ves Aktualisierungsverfahren besteht darin, daß die DMA
Übertragungseinheit 108 die Daten in der DMA-Steuertabel
le 107 so aktualisiert, daß sie die neue Anfangsadresse
für die Datennachricht wiedergibt, und zwar auf der Grund
lage der gerade im Prozessorspeicher 201 abgelegten Daten
nachricht. Bei der vorliegenden Beschreibung ist eine
Anzahl von Möglichkeiten bekannter Art für die DMA-Über
tragungseinheiten 108 angenommen worden. Es stehen zahl
reiche handelsübliche DMA-Übertragungseinheiten zur Ver
fügung.
Die drei Speichereinrichtungen, nämlich die
Adressenvergleichseinrichtung 111, der Klassencodierer
106 und die DMA-Steuertabelle 107, bieten demgemäß je
eine Möglichkeit für die programmierbare Mustervergleichs
einrichtung, die bisher nicht zur Verfügung gestanden
hat. Im einzelnen decodiert die Adressenvergleichsein
richtung 111 den Kopf sofort und bestimmt, ob die über
den Nachrichtenkanal 101 übertragene Nachricht für den
Prozessor 200 bestimmt ist und ob der Prozessor 200 diese
Art einer Nachricht von der Quelle aufzunehmen wünscht,
von der die Datennachricht stammt. Der Klassencodierer
106 ordnet der empfangenen Datennachricht eine Priorität
oder Klasse zu, und die DMA-Steuertabelle 107 schließlich
erzeugt eine Bauteiladresse, die sowohl die Art der em
pfangenen Nachricht als auch die Quelle der Information
darstellt. Diese Verarbeitung erfolgt insgesamt Byte für
Byte, so daß am Ende des Kopffeldes die Bauteiladresse
unmittelbar für eine Verwendung bei der Einspeicherung
der Daten im Prozessorspeicher 201 zur Verfügung steht.
Der Prozessor 200 kann seine Operationen während des ge
samten Datennachrichtenempfangs ununterbrochen fortsetzen.
Claims (7)
1. Schnittstellenschaltungsanordnung zur Verbindung
eines Prozessors, der einen Datenbus, einen Adreßbus sowie
einen Steuerbus aufweist, und seines zugeordneten
Prozessorspeichers mit einem Nachrichtenkanal, der eine
Vielzahl von Prozessoren verbindet, um zwischen ihnen im
Rundschreibbetrieb Datennachrichten zu übertragen, welche je
ein Kopffeld mit Quellen-, Bestimmungs- und Steuerdaten sowie
ein Datenfeld enthalten,
dadurch gekennzeichnet, daß
dadurch gekennzeichnet, daß
- A) eine Kanalschnittstellenschaltung (102) den Nachrichtenkanal (101) mit einem örtlichen Bus (DATA) verbindet und unter Ansprechen auf eine auf dem Nachrichtenkanal (101) erscheinende Datennachricht diese byteweise auf den örtlichen Bus (DATA) gibt;
- B) eine an den örtlichen Bus (DATA) angeschlossene
Mustervergleichsschaltung (105) vorgesehen ist, die das
Kopffeld einer von der Kanalschnittstellenschaltung (102)
auf den örtlichen Bus gegebenen Datennachricht decodiert
und bei Empfang des letzten Byte des Kopffeldes unmittelbar
eine reelle Adresse erzeugt, die diejenige Stelle im
zugeordneten Prozessorspeicher (201) identifiziert, in
welche die Daten der Datennachricht einzuspeichern sind,
wenn der Prozessor (200) die angegebene Bestimmungsstelle
der Datennachricht ist, wobei
- a) in der Mustervergleichsschaltung (105) eine Adressenvergleichsschaltung 111 vorgesehen ist, die das Kopffeld byteweise mit einer Anzahl m akzeptierbarer Kopffeldmuster vergleicht,
- b) in einem Vergleichsergebnisregister (112) das Ergebnis der Adressenvergleichsschaltung (111) als m-bit Muster angezeigt wird,
- c) in einem Klassencodierer (106) das m-bit Muster in ein k-bit Signal zur Identifizierung der Speicherbereiche umgesetzt wird, in die die empfangenen Daten der Datennachrichten gelangen sollen und
- d) das k-bit Signal aus einer DMA-Kontrolltabelle (107) die reelle Adresse erzeugt, die diejenige Stelle im zugeordneten Prozessorspeicher (201) identifiziert, in welche die Daten der Datennachricht einzuspeichern sind,
- C) eine DMA-Übertragungseinheit (108) vorgesehen ist, die mit dem Adreßbus des Prozessors (200) und der Mustervergleichsschaltung (105) verbunden ist, die unter Ansprechen auf die reelle Adresse diese unmittelbar auf den Adreßbus des Prozessors gibt, um die identifizierte Speicherstelle im zugeordneten Prozessorspeicher (201) zu aktivieren;
- D) und daß die DMA-Übertragungseinheit (108) außerdem mit dem örtlichen Bus (DATA) und dem Datenbus des Prozessors (200) verbunden ist, welche unter Ansprechen auf die reelle Adresse das von der Kanalschnittstelleneinrichtung (102) auf den lokalen Bus (DATA) gegebene Datenfeld der Datennachricht wie empfangen direkt über den Datenbus des Prozessors in der aktivierten Speicherstelle ablegt.
2. Schnittstellenschaltungsanordnung nach Anspruch
1, dadurch gekennzeichnet,
daß die Adressenvergleichsschaltung (111) mit dem Daten-,
Adressen- und Steuerbus des Prozessors (200) verbunden ist und
abhängig von Signalen auf diesen Leitungen Vergleichsmuster
unter Angabe durch den Prozessor (200) speichert.
3. Schnittstellenschaltungsanordnung nach Anspruch
1 oder 2, dadurch gekennzeichnet,
daß der Klassencodierer (106) mit dem Daten-, Adressen- und
Steuerbus des Prozessors (200) verbunden ist und abhängig von
Signalen auf diesen Leitungen Klassenumsetzinformationen unter
Angabe durch den Prozessor (200) speichert.
4. Schnittstellenschaltungsanordnung nach Anspruch
1, 2 oder 3, dadurch gekennzeichnet,
daß die DMA-Kontrolltabelle (107) an den Daten-, Adressen- und
Steuerbus des Prozessors (200) angeschlossen ist und abhängig von
Signalen auf diesen Leitungen Bauteil-Adresseninformationen
unter Angabe durch den Prozessor (200) speichert.
5. Schnittstellenschaltungsanordnung nach einem
der Ansprüche 1 bis 4, dadurch gekennzeichnet,
daß die Kanal-Schnittstellenschaltung (102) die Datennachricht
seriell empfängt und byteweise ausgibt.
6. Schnittstellenschaltungsanordnung nach Anspruch
5, dadurch gekennzeichnet,
daß ein Zustandssteuergerät (104) vorgesehen ist, das an den
Nachrichtenkanal (101), die Schnittstellenschaltung (102) und
die Mustervergleichsschaltung (105) angeschaltet ist und
abhängig von der Schnittstellenschaltung (102) ein
Blockadressensignal (BLOCK) erzeugt, das angibt, welches Byte
des Kopffeldes zuletzt durch die Schnittstellenschaltung (102)
empfangen worden ist.
7. Schnittstellenschaltungsanordnung nach Anspruch
5, dadurch gekennzeichnet,
daß die Mustervergleichsschaltung (105) unter Ansprechen auf
das Blockadressensignal (BLOCK) gleichzeitig das zuletzt
empfangene Byte des Kopffeldes mit einem entsprechenden Byte
jedes der m Vergleichsmuster vergleicht, die in der
Adressenvergleichsschaltung (111) abgelegt sind.
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