DE3218992C2 - - Google Patents

Description

Die Erfindung betrifft einen monolithisch integrierten Schaltkreis mit auf einem Chip integrierten Teilschaltungen, bei dem die Verknüpfung mindestens zweier Teilschaltungen nach Herstellung der Teilschaltungen änderbar ist.

Bei der Herstellung von monolithisch integrierten Schaltungen ist bei festliegender Fertigungstechnik das elektrische Verhalten der Schaltungen durch die Strukturen der Fotomasken eindeutig festgelegt.

Die Funktion der Schaltung ist nachträglich nur eingeschränkt zu beeinflussen. Eine solche Änderung der Funktion ist aber aus verschiedenen Gründen wünschenswert, so z. B. zur Funktionsverbesserung (beispielsweise zum Abgleich), zur Ausbeuteverbesserung (Verwendung von Redundanzschaltungen) und zur Verringerung der Typenvielfalt.

Als integrierte Schaltkreise, die die Möglichkeit unterschiedlicher Verknüpfung von Teilschaltungen bieten, sind die sogenannten Gate-Arrays bekannt, bei denen vorgegebene Gatterstrukturen aufweisende Teilschaltkreise durch Änderungen der sie verbindenen metallischen Leiterbahnen je nach Wunsch des Kunden miteinander verknüpft werden können. Diese Verknüpfung muß jedoch beim Halbleiterhersteller erfolgen und kann nicht vom Kunden selbst durchgeführt werden.

Ferner ist es bekannt zum Programmieren eines PROM′s (Programmable Read Only Memory) und zum Ersatz defekter Speicherteile in dynamischen RAM′s (Random Access Memory), d. h. zum Ersatz einer fehlerhaften Adresse durch eine redundante Adresse, das Schmelzen von Fusible Links zu verwenden. Die Anwendung entsprechender Fusible Links ist z. B. aus W. Söll u. J.-H. Kirchner, Digitale Speicher, Vogel-Verlag, Würzburg, 1978, Seiten 156 bis 159, bekannt. Fusible Links in MOS- Schaltungen benötigen aber Zusatzschaltungen und Zusatzanordnungen wie Treiber, Schutzringe, Fenster in der Passivierungsschicht und Stromzuführungen, die chipflächenaufwendig sind, und weisen ferner ein Zuverlässigkeitsrisiko auf, da beispielsweise die mit dem Wegschmelzen verbundene Verdampfung von Metall nachteilige Auswirkungen haben kann und derartige Speicher beim Hersteller nicht vollständig prüfbar sind.

Eine nachträgliche Funktionsbeeinflussung einer integrierten Schaltung ist auch durch die softwaremäßige Festlegung eines Mikroprozessors, der als Programmspeicher einen EPROM (Erasable PROM)- oder EEPROM (Electrically Erasable PROM) -Technik ausgeführten Speicher aufweist, durch Beschreibung seines Programmspeichers möglich. Nachteilig sind aber in vielen Anwendungen die gegenüber Hardwareverdrahtung geringere Verarbeitungsgeschwindigkeit und die für kleine Systeme hohen Kosten eines Prozessors.

Aufgabe der vorliegenden Erfindung ist es, hier Abhilfe zu schaffen und eine monolithisch integrierte Schaltung vorzusehen, deren elektrische Funktion auch nach Produktfertigstellung noch hardwaremäßig definiert und bleibend beeinflußt werden kann.

Diese Aufgabe wird bei einem integrierten Schaltkreis der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß mindestens eine EEPROM-Zelle vorgesehen ist, in Abhängigkeit von deren Programmierzustand unterschiedliche Teilschaltungen mittels einer Schaltungsanordnung miteinander verknüpft werden. Auf diese Weise gelingt es, monolithisch integrierte Schaltungen so auszuführen, daß ihre elektrische Funktion über die Hardware auch nach der Fertigstellung des Produktes noch bleibend veränderbar ist, da die Veränderung der Hardwareeigenschaften dadurch erreicht wird, daß einzelne Teilschaltungen der integrierten Schaltungen durch Verwendung von EEPROM-Zellen in der Weise miteinander verknüpft sind, daß durch Löschen oder Schreiben der EEPROM′s nachträglich Teilschaltungen zu- oder abgeschaltet werden. Diese Änderung kann beispielsweise beim Testen durchgeführt werden und entspricht einer hardwaremäßigen Programmierung von Schaltungseigenschaften bzw. -funktionen.

Unter EEPROM-Zellen im Sinne der Erfindung werden alle Speicherzellen verstanden, die elektrisch programmierbar und elektrisch löschbar sind.

Als EEPROM-Speicherzellen, die mit der integrierten Schaltung in der Weise verknüpft sind, daß ihre Programmierzustand die Arbeitsweise der Schaltung bleibend verändert, können z. B. EEPROM-Zellen vom Floating-Gate- Type verwendet werden, wie sie aus Electronics, 28. Februar 1980, Seiten 113 bis 117, bekannt sind. Die Datenerhaltung entsprechender Speicherzellen ist mit 10 oder 100 Jahren länger als die voraussichtliche Produktlebensdauer des integrierten Schaltkreises, so daß eine entsprechende Technik zur Realisierung erfindungsgemäßer Schaltungen besonders geeignet ist.

Mit Hilfe der EEPROM-Zellen können ganz allein auf einem Chip Schaltungsteile nachträglich, d. h. nach der Herstellung der integrierten Schaltung, hinzu- oder abgeschaltet werden. Die erfindungsgemäße Ausführung einer Schaltung ist besonders einfach, wenn die integrierte Schaltung im Rahmen ihrer Funktion sowieso einen EEPROM-Speicher benötigt und zusätzliche Prozeßschritte nicht erforderlich sind. Andererseits sind auch die gegenüber standardmäßiger MOS-Technik bei EEPROM′s notwendigen zusätzlichen Prozeßschritte in vielen Anwendungsfällen wirtschaftlich vertretbar.

Herstellbar sind dann integrierte Schaltkreise, die beispielsweise beim Testen durch Programmieren der EEPROM-Zellen an spezielle Kundenwünsche oder Kundenspezifikationen angepaßt werden, etwa zur Invertierung von Signalpegeln oder zur Kodierung, wie z. B. durch Einprogrammierung von Adressen.

Im allgemeinen Fall werden auf dem Chip implementierte Teilschaltungen durch freie Programmierung der EEPROM- Zellen auf gewünschte Weise miteinander verknüpft, wobei im Gegensatz zu Gate-Arrays die gewünschte Verknüpfung vom Kunden selbst durchgeführt werden kann.

Die erfindungsgemäß eingesetzten EEPROM-Zellen können schließlich zum Abgleich analoger Funktionen benutzt werden. Der Abgleich selbst ist einerseits digital, z. B. über das Zuschalten von Widerständen, und andererseits analog, z. B. über die kontrollierte Verschiebung der Einsatzspannung in einer EEPROM-Zelle, realisierbar. Die kontrollierte Verschiebung der Einsatzspannung von EEPROM-Speicherzellen mittels Zeitsteuerung ist in der DE-OS 28 28 855 beschrieben.

Es liegt im Rahmen der Erfindung, daß als Teilschaltungen ein Speicherfeld und mindestens eine redundante, in der Anzahl der Speicherzellen einem Teilbereich des Speicherfeldes entsprechende Speicherzellenanordnung vorgesehen ist, und daß ein als EEPROM-Speicher ausgeführter Fehleradreßspeicher vorgesehen ist, in Abhängigkeit von dessen Programmierzustand der Speicherzugriff vom Speicherfeld auf die redundante Speicherzellenanordnung umschaltbar ist.

Ein entsprechender Schaltkreis ist vorteilhafterweise so ausgeführt, daß ein über einen Dekodierer ansteuerbares Speicherfeld vorgesehen ist, daß ein als EEPROM ausgeführter Fehleradreßspeicher vorgesehen ist, in dem die Adresse eines für sich adressierbaren Speicherbereiches des Speicherfeldes abspeicherbar ist, daß ein Adreßregister, in dem die aktuelle Speicheradresse zwischenspeicherbar ist und das mit dem Dekodierer und dem Fehleradreßspeicher verbunden ist, vorgesehen ist, daß eine redundante Speicherzellenanordnung vorgesehen ist, deren Speicherzellenanzahl einem für sich adressierbaren Speicherbereich des Speicherfeldes entspricht, daß ein Komparator vorgesehen ist, dessen erster Eingang mit dem Adreßregister und dessen zweiter Eingang mit dem Fehleradreßspeicher verbunden ist und dessen Ausgang mit der redundanten Speicherzellenanordnung verbunden ist und daß eine Sperreinrichtung vorgesehen ist, mittels derer in Abhängigkeit vom Ausgangssignal des Komparators der Zugriff auf das Speicherfeld sperrbar ist.

Die Erfindung wird im folgenden anhand der Figuren näher erläutert.

Es zeigt

Fig. 1 das Schaltbild einer Schaltungsanordnung die in Abhängigkeit vom programmierten Zustand einer EEPROM-Zelle zwei Teilschaltungen alternativ mit einer dritten Teilschaltung verbindet,

Fig. 2 ein Blockschaltbild eines Ausführungsbeispiels zur Umdekodierung defekter Speicherbereiche in EEPROM′s auf redundante Speicherzellen und

Fig. 3 das Schaltbild einer Anordnung nach Fig. 2.

In den Figuren sind gleiche Elemente mit gleichen Bezugszeichen bezeichnet.

Die Fig. 1 zeigt das Schaltbild einer Schaltungsanordnung, die in Abhängigkeit vom programmierten Zustand einer EEPROM-Zelle zwei Teilschaltungen T 2 und T 3 alternativ mit einer dritten Teilschaltung T 1 verbindet, wobei die EEPROM-Zelle mit ihren Peripherieschaltungen aus Gründen der Übersichtlichkeit nicht dargestellt ist. Die Teilschaltung T 2 ist über ein Transfergate 2 mit der dritten Teilschaltung T 1 verbunden, während die Teilschaltung T 3 über ein Transfergate 4 mit der dritten Teilschaltung T 1 verbunden ist. Der programmierte Zustand der EEPROM-Zelle, d. h. entweder eine "1" oder eine "0", liegt am Punkt 1 und damit einerseits direkt am Steuergate des Transfergates 2 und andererseits über den Inverter 3 invertiert am Steuergate des Transfergates 4 an. Somit ist am Vorliegen einer "1" am Punkt 1 das Transfergate 2 durchgeschaltet und somit die Teilschaltung T 2 durchgeschaltet und somit die Teilschaltung T 2 mit der Teilschaltung T 1 verbunden, während das Transfergate 4 sperrt. Bei Vorliegen einer "0" am Punkt 1 ist dagegen das Transfergate 2 gesperrt und das über den Inverter 3 angesteuerte Transfergate 4 offen, so daß die Teilschaltung T 3 mit der Teilschaltung T 1 verbunden ist. Mit einer entsprechenden einfachen Schaltungsanordnung sind also durch Programmieren eines EEPROM′s unterschiedliche Teilschaltungen miteinander verbindbar.

Die Fig. 2 zeigt ein Blockschaltbild eines Ausführungsbeispiels zur Umdekodierung eines defekten Speicherbereiches des Speichers S auf redundante Speicherzellen E. Das aktive Speicherfeld des z. B in EEPROM-Technik ausgeführten Speichers S ist z. B. wortweise adressierbar, wobei n Adreßbits für 2 ⁿ Speicheradressen erforderlich sind (z. B. n = 11 für einen 16 kbit-Speicher mit 8 Bit je Wort). Ein Speicherwort mit wenigstens einer defekten Speicherzelle des Speichers S soll nun durch ein redundantes, im Ersatzspeicher E abgespeichertes Speicherwort ersetzbar sein, d. h. im dargestellten Ausführungsbeispiel ist nur eine redundante Speicherzelle E vorgesehen. Zu diesem Zweck weist die Anordnung nach Fig. 2 ein Adreßregister A auf, in dem die aktuelle, zur Adressierung des Speichers S benötigte Speicheradresse zwischenspeicherbar ist.

Das Adreßregister A ist mit dem Zeilendekodierer D des Speichers S verbunden. Weitere zum Speicherfeld S gehörende Peripherieschaltungen wie Spaltendekodierer, Ein- und Ausgabeschaltung etc. sind in der Fig. 2 aus Gründen der Übersichtlichkeit nicht dargestellt und ebenso wie der Zeilendekodierer (Wortdekoder) D in an sich bekannter Weise ausführbar (vergleiche z. B. W. Söll und J.-H. Kirchner, Digitale Speicher, Vogel-Verlag- Würzburg, 1978, Seiten 128 bis 131 und Seiten 152, 153). Der als 1- aus 2 ⁿ -Dekodierer arbeitende Zeilendekodierer D kann wie z. B. aus A. Reiß, H. Liedl, W. Spichall, Integrierte Digitalbausteine, Siemens AG, Berlin-München, 1970, Seite 235, 236 bekannt, als NOR-Dekodierer ausgeführt sein.

Zur Speicherung der beim Testen des Speicherfeldes S ermittelten Adreßinformation des fehlerhaften Speicherwortes des Speichers S ist ein Fehleradreßspeicher F, der EEPROM-Zellen aufweist und mit einer Ansteuerschaltung 5 verbunden ist, die in an sich bekannter Weise arbeitet und mit der Programmierspannung U _pp zur Programmierung der EEPROM-Zellen verbunden ist, vorgesehen.

Der Inhalt des Adreßregisters A ist einerseits über die Leitung 6 dem Fehleradreßspeicher F und andererseits dem ersten Eingang eines Komparators K über die Leitung 7 zuführbar. Der zweite Eingang des Komparators K wird über die, vom Fehleradreßspeicher F kommende Leitung 8 beaufschlagt. Das Ausgangssignal KA des Komparators K, der als handelsüblicher Komparator in der Weise arbeitet, daß er bei Koinzidenz seiner an den Eingängen anliegenden Signale als Ausgangssignal KA eine "1" ausgangsseitig abgibt, beaufschlagt zum einen den Ersatzspeicher E und zum anderen eine Sperreinrichtung Sp. Die Sperreinrichtung Sp beaufschlagt den Zeilendekodierer D beziehungsweise das Speicherfeld S in der Weise, daß sie in Abhängigkeit des Ausgangssignals KA des Komparators K den Zugriff auf das Speicherfeld S sperrt.

Die Schaltung nach Fig. 2 arbeitet wie folgt: Jede im Adreßregister A stehende Adreßinformation wird im Komparator K mit der im Fehleradreßspeicher F beim Testen des Speicherfeldes S abgespeicherten Adresse des fehlerhaften Speicherbereiches des Speichers S verglichen. Erkennt der Komparator K bei Adreßdatengleichheit die fehlerhafte Speicherzeile, so wird über das Ausgangssignal KA des Komparators K (KA = "1") sowohl die Ersatzzeile, die den fehlerhaften Speicherbereich des Speichers S ersetzt, also der Ersatzspeicher E, angewählt, als auch das reguläre Speicherfeld S über die Sperreinrichtung Sp gesperrt.

Das Schaltbild einer erfindungsgemäßen, dem Blockschaltbild der Fig. 2 entsprechend arbeitenden Anordnung zeigt die Fig. 3. Das Speicherfeld S ist für 2 ⁿ Adressen ausgelegt, der Zeilendekodierer D als 1- aus 2 ⁿ -NOR-Dekodierer ausgeführt. Das Adreßregister A weist n Speicherzellen auf, wobei aus Gründen der Übersichtlichkeit nur die Speicherzelle 9 für das erste Bit A 1 und die Speicherzelle 10 für das n-te Bit dargestellt sind.

Der Komparator K ist in der Weise ausgeführt, daß für ein Bit, z. B. das erste Bit A 1 des Adreßregisters A, ein UND-Gatter 15 und zwei NOR-Gatter 13 und 14 vorgesehen sind. Das Adreßbit A 1 beaufschlagt je einen Eingang des UND-Gatters 15 und des NOR-Gatters 13, während die vom Fehleradreßspeicher F kommende Leitung 8 den zweiten Eingang des Gatters 15 und des Gatters 13 beaufschlagt. Die Ausgänge der Gatter 13 und 15 beaufschlagen das NOR-Gatter 14, dessen Ausgang mit einem Eingang des Vielfach-NOR-Gatters 16, an dessen Ausgang das Signal KA entnehmbar ist, beaufschlagt. Die weiteren Komparatorzellen sind entsprechend ausgeführt, in der Fig. 3 ist aus Gründen der Übersichtlichkeit nur noch die n-te Komparatorzelle dargestellt.

Die Sperreinrichtung Sp besteht aus zwei ODER-Gattern 11 und 12, wobei je ein Eingang der Gatter 11 und 12 vom Ausgangssignal KA des Komparatos K beaufschlagt wird. Der zweite Eingang des Gaters 11 ist mit dem Adreßbit A 1 beaufschlagbar, während der zweite Eingang des Gatters 12 mit dem komplementären Adreßbit beaufschlagbar ist. Der Zeilendekodierer D wird dann eingangsseitig anstelle des Adreßbits A 1 vom dem Ausgang des Gatters 11 entnehmbaren Signal A 1′ und anstelle des komplementären Adreßbits vom dem Ausgang des Gatters 12 entnehmbaren Signal A 1′′ beaufschlagt. Die weiteren Speicherzellen des Adreßregisters A sind, wie bei Speicherzelle 10 gezeigt, über die Bits An und führende Leitungen mit dem Zeilendekodierer D verbunden.

Der nicht flüchtige elektrisch umprogrammierbare Fehleradreßspeicher F weist n + 1 Speicherzellen E 1 bis E _{n + 1} und die dazugehörigen Ansteuerschaltungen auf. Der Fehleradreßspeicher F ist vorteilhafterweise als EEPROM-Speicher vom n-Kanal-Silikon-Gate-Typ mit Floating- Gate und Tunnelprogrammierung ausgeführt, wie er beispielsweise in der Zeitschrift Electonics, 28. Februar 1980, Seiten 113 bis 117, beschrieben ist. In den ersten n EEPROM-Zellen E 1 bis En ist die beim Testen ermittelte Adreßinformation des fehlerhaften Speicherwortes abspeicherbar. Aus Gründen der Übersichtlichkeit ist wiederum nur die erste Zelle E 1 und die n-te Zelle En dargestellt. Jede im Adreßregister A stehende Adreßinformation wird im Komparator K mit der im Fehleradreßspeicher F gespeicherten Fehleradresse verglichen. Erkennt der Komparator bei Adreßdatengleichheit die fehlerhafte Speicherzeile, so wird über das Ausgangssignal KA des Komparators K (KA = "1") der Ersatzspeicher E, in dem die fehlerhafte Speicherzeile abgespeichert ist, angewählt. Ferner werden über das Signal KA, beispielsweise wie in der Fig. 3 dargestellt, für das Adreßbit A 1 beide Eingangsleitungen A 1′ und A 1′′ des Zeilendekoders D auf "1" geschaltet. Da alle Zeilenleitungen eine "0" führen, ist auf diese Weise die Zeilenanwahl im als NOR-Dekodierer ausgeführten Dekodierer D unterbunden und somit das Speicherfeld S gesperrt, so daß die Daten aus dem Ersatzspeicher E und nicht aus der defekten Speicherzeile des Speichers S ausgelesen werden.

Das Löschen einer EEPROM-Floating-Gate-Zelle (z. B. E 1) wird auf bekannte Weise, wie z. B. in der oben genannten Literaturstelle "Elektronics" beschrieben, dadurch erreicht, daß Elektronen aus dem Substrat in das floatende Speichergate 20 hineintunneln. Durch das negativ aufgeladene Floatinggate 20 ist der Speichertransistor E 1 beim Auslesen gesperrt, am Ausgang 22 erscheint eine "1".

Zu Beginn der Umdekodierung wird der Fehleradreßspeicher in einen definierten "1"-Ausgangszustand gelöscht. Der Löschvorgang wird für alle n + 1 EEPROM-Zellen E 1 bis E _{n + 1} gleichzeitig durchgeführt. Das Tunnelfenster der Zellen befindet sich auf der Seite der Drain-Elektrode 22 des Speichertransistors. Für das Umprogrammieren, Löschen wie Schreiben, ist der Potentialunterschied zwischen dem Steuergate 21 und der Drain-Elektrode 22 des Speichertransistors entscheidend. Beim Löschen liegt die gemeinsame Gateleitung 24 aller Speicherzellen über den Transistor T 0 auf der Programmierspannung U _pp , z. B. auf etwa 20 V. Mit dieser Spannung sind alle Speichertransistoren E 1 bis E _{n + 1} leitend und nehmen den durch die als Lastelemente wirkenden Transistoren T₁₁ bis T _{n + 1}, die über den Transistor T 6 mit der Versorgungsspannung V _DD verbunden sind, fließenden Strom auf. Die Drain-Elektrode 22 der Speicherzellen liegen, da die Source-Elektroden 23 mit Masse verbunden sind, auf 0 V und der zum Löschen erforderliche Spannungsunterschied an beiden Seiten des Tunnelfensters ist gegeben.

Zum Beschreiben der Speicherzellen E 1 bis E _{n + 1} in den "0"-Zustand tunneln Elektronen aus dem floatenden Gate 20 (zurück) in das Substrat. Die Speicherzellen verändern sich durch die positive Ladung am Floatinggate 20 in Richtung auf den leitenden Zustand. Während des Schreibens liegt die Gate-Leitung 24 aller Zellen über die Transistoren T 8 und T 9 auf der Spannung O V und die Speicherzellen sind aufgrund der vorhergehenden Löschung sicher gesperrt. Da nur während des Schreibens die Transistoren T 21 bis T 2 n leiten, hängt die Spannung an der Drain-Elektrode 22 der Speichertransistoren von der Information A 1 bis An im Adreßregister A ab. Ist ein Adreß-Bit im Zustand "0", so ist der zugehörige Transistor T 31 bis T 3 n gesperrt. Die Drainelektrode 22 der Speichertransistoren floatet über die Transistoren T₁₁ bis T _{1n + 1} und der Transistor T 4 auf etwa 20 V hoch. Die Spannungsdifferenz durch das Tunnelfenster liegt gegeben und der Schreibvorgang der Zelle in den "0"-Zustand findet statt. Ist die an den Bitleitungen A 1 bis An anliegende Adreßinformation jedoch "1", so wird z. B. im Falle des Bits A 1 über den Transistor T 31 und den Transistor T 21 die Drainelektrode 22 der Speicherzelle E 1 auf niedrige Spannung gelegt. Eine Schreibspannung ist nicht effektiv, die Zeile bleibt gelöscht im "1"-Zustand.

Nach dem Schreiben ist also logische Übereinstimmung zwischen der Information im Adreßregister A und der Information im Fehleradreßspeicher F hergestellt, d. h. die Adresse des beim Testen als fehlerhaft festgestellten Speicherwortes des Speicherwortes S ist im Fehleradreßspeicher F abgespeichert. Immer, wenn im Verlauf der späteren Speicherbenutzung diese Adresse anliegt, wird also über den Komparator K die Umdekodierung vorgenommen und nicht die fehlerhafte Speicherzeile des Speicherfeldes S, sonders die im Ersatzspeicher E abgespeicherte Information ausgelesen.

Der Fehleradreßspeicher F arbeitet insgesamt in drei Betriebszuständen: Löschen, Schreiben und Auslesen, wobei Löschen und Schreiben nur je ein einziges Mal vorgenommen wird. Zur Steuerung sind also wenigstens zwei Bit Steuerinformation erforderlich. Zur Vermeidung unerwünschter Fehlprogrammierung des Fehleradreßspeichers F, beispielsweise beim Einschalten des EEPROM-Speichers, wird die Programmierspannung U _pp von etwa 20 V vorteilhafterweise selbst als eine Steuerinformation benutzt, die nur beim Löschen oder Schreiben im "High"-Zustand liegen darf, beim Auslesen jedoch "0" sein muß. Die hohe Spannung wird über den Transistor T 0 bzw. T 4 an die Speicherzellen E 1 bis E _{n + 1} herangeführt, die Enhancement-Transistoren T 5 bzw. T 6 sind gesperrt. Für U _pp = 0 sind während des Auslesens dagegen die Enhancemant-Transistoren T 0 und T 4 gesperrt. Die Auslesespannung von etwa 5 V am Gate 21 der Speicherzellen wird über den Transistor T 5, der Drain-Strom dagegen über den Transistor T 6 aus der 5 Volt-Betriebsspannungsquelle V _DD geliefert.

Die zweite Steuerinformation S / (Schreiben/Löschen) entscheidet, ob gelöscht wird (S / = "0") oder geschrieben werden soll (S / = "1") und hat während des Auslesens keinen Einfluß.

Wird die Umkodierung der fehlerhaften Speicheradresse während der Scheibenmessung, d. h. zu einem Zeitpunkt, zu dem die einzelnen Chips, auf denen eine Anordnung nach Fig. 3 integriert ist, noch nicht aus dem Scheibenverband getrennt sind, durchgeführt, so wird die Programmierspannung U _pp zweckmäßigerweise über einen eigenen Anschlußkontaktflecken (Pad) P zugeführt, der bei der späteren Chipmontage nicht kontaktiert (gebondet) wird. Damit ist eine nachträgliche Fehlprogrammierung ausgeschlossen. Die Spannung U _pp bleibt dann über den Depletion-Transistor T 7 immer auf 0 V. Da der Zustand der Leitung S / für U _pp gleich 0 V ohne Einfluß ist, kann diese Leitung ohne Risiko einer Fehlfunktion mit der Steuerung des aktiven EEPROM-Betriebes (Speicherfeld S) verknüpft werden.

Die überzählige Speicherzelle E _{n + 1} des Fehleradreßspeichers F, deren Drainelektrode ebenfalls einen Eingang des Vielfach-NOR-Gatters 16 des Komparators K beaufschlagt, dient zur Sperrung des Ausgangs des Komparators K, wenn das redundante Speicherwort des Ersatzspeichers E nicht verwendet wird (keine fehlerhafte Speicherzeile im Speicherfeld S). Das Löschen des Fehlerspeichers F in den "1"-Zustand erfolgt gleich zu Beginn der Scheibenmessung und der Komparator K wird gesperrt, er bleibt dann gesperrt, wenn wegen Fehlerfreiheit des regulären Speicherfeldes S ein Schreibvorgang nicht erfolgt.

Die Ansteuereinrichtung für den Fehleradreßspeicher F muß nicht mit Speicherfeld S und Fehleradreßspeicher F auf einem Chip integriert werden, sie kann auch extern vorgesehen sein und bei der Scheibenmessung zur Ansteuerung verwendet werden.

Claims (3)

1. Monolithisch integrierter Schaltkreis mit auf einem Chip integrierten Teilschaltungen, bei dem die Verknüpfung mindestens zweier Teilschaltungen nach Herstellung der Teilschaltungen änderbar ist, dadurch gekennzeichnet, daß mindestens eine EEPROM-Zelle (E 1) vorgesehen ist, in Abhängigkeit von deren Programmierzustand unterschiedliche Teilschaltungen (T 2, T 3) mittels einer Schaltungsanordnung (2, 3, 4) miteinander verknüpft werden.

2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß als Teilschaltungen (T 1, T 2, T 3) ein Speicherfeld (S) und mindestens eine redundante, in der Anzahl der Speicherzellen einem Teilbereich des Speicherfeldes (S) entsprechende Speicherzellenanordnung (E) vorgesehen ist, und daß ein als EEPROM-Speicher ausgeführter Fehleradreßspeicher (F) vorgesehen ist, in Abhängigkeit von dessen Programmierzustand der Speicherzugriff vom Speicherfeld (S) auf die redundante Speicherzellenanordnung (E) umgeschaltet wird.

3. Schaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein über einen Dekodierer (D) ansteuerbares Speicherfeld (S) vorgesehen ist, daß ein als EEPROM ausgeführter Fehleradreßspeicher (F) vorgesehen ist, in dem die Adresse eines für sich adressierbaren Speicherbereiches des Speicherfeldes (S) abspeicherbar ist,
Daß ein Adreßregister (A), in dem die aktuelle Speicheradresse zwischenspeicherbar ist und das mit dem Dekodierer (D) und dem Fehleradreßspeicher (F) verbunden ist, vorgesehen ist,
daß eine redundante Speicherzellenanordnung (E) vorgesehen ist, deren Speicherzellenanzahl einem für sich adressierbaren Speicherbereich des Speicherfeldes (S) entspricht,
daß ein Komparator (K) vorgesehen ist, dessen erster Eingang mit dem Adreßregister (A) und dessen zweiter Eingang mit dem Fehleradreßspeicher (F) verbunden ist und dessen Ausgang (KA) mit der redundanten Speicherzellenanordnung (E) verbunden ist und
daß eine Sperreinrichtung (Sp) vorgesehen ist, mittels derer in Abhängigkeit vom Ausgangssignal (KA) des Komparators (K) der Zugriff auf das Speicherfeld (S) gesperrt wird.