DE3205840A1 - Measurement value conditioner - Google Patents

Measurement value conditioner

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DE3205840A1
DE3205840A1 DE19823205840 DE3205840A DE3205840A1 DE 3205840 A1 DE3205840 A1 DE 3205840A1 DE 19823205840 DE19823205840 DE 19823205840 DE 3205840 A DE3205840 A DE 3205840A DE 3205840 A1 DE3205840 A1 DE 3205840A1
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Mathis 6340 Baar Halder
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Siemens Building Technologies AG
Landis and Gyr AG
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Landis and Gyr AG
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    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R21/00Arrangements for measuring electric power or power factor
    • G01R21/133Arrangements for measuring electric power or power factor by using digital technique

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Abstract

A measurement value conditioner (2) for processing periodic digital samples of two measured alternating voltages of the same frequency shifted by the phase angle phi . The samples of the first alternating voltage are stored in a random access memory (8) with the aid of a selector (6) at addresses which are equal to the binary counts of a counter (3). In each case one multiplier (10, 14) digitally multiplies the samples of the two alternating voltages by particular stored values called up from the random access memory (8), an accumulator (4, 5) generating the addresses of the stored values called up by digitally integrating the output signal of the associated multiplier (10, 14) and subsequently adding it with the aid of an N-bit adder (15) to the currently valid binary count of the counter (3) so that the stored values called up are equal to the values of the first alternating voltage shifted by a certain phase angle ( pi /2, phi + pi /2) compared with the sampling instances. A subtraction element (16) forms the difference ( phi ) between these two phase angles. The measurement value conditioner (2) can be used in electricity meters. The second alternating voltage is then proportional to the consumed power. <IMAGE>

Description

Meßwert-AufbereiterMeasured value conditioner

Messwert-Aufberei ter Anwendungsgebiet und Zweck Die Erfindung bezieht sich auf einen Messwert-Aufbereiter zur Weiterverarbeitung von periodischen, digitalen, mit Hilfe eines ersten Taktsignals erzeugten Abtastwerten zweier gemessener, um den Phasenwinkel # verschobener Wechselspannungen der gleichen Frequenz. Der Phasenwinkel ep besitzt dabei z.B. einen Wert zwischen -#/2 und + 3#/2.Messwert-Aufberei ter Field of application and purpose The invention relates on a measured value conditioner for further processing of periodic, digital, with the aid of a first clock signal generated sample values of two measured um the phase angle # of shifted alternating voltages of the same frequency. The phase angle ep has a value between - # / 2 and + 3 # / 2, for example.

Die zweite Wechselspannung u2 = U2.cos (wt + #) ist z.B. eine dem von der ersten Wechselspannung u1 = U1.cos wt erzeugten Verbrauchsstrom i=I.cos (wt + cp) proportionale Wechselspannung.The second alternating voltage u2 = U2.cos (wt + #) is e.g. one of the dem Consumption current i = I.cos generated by the first alternating voltage u1 = U1.cos wt (wt + cp) proportional alternating voltage.

Wird in einem Elektrizitätszähler zur Ermittlung der verbrauchten Energie bzw. Leistung die zweite Wechselspannung u2 mit U1.cos ut, U1.cos (t +TT/2) bzw. U1.cos (wt + ep) multipliziert, so ist das so erhaltene Produkt proportional der Wirkleistung U1.I.cosqz, der Blindleistung U1.I.sin# bzw. der Scheinleistung U1.I, unter der Annahme, dass der zweite Term in den nachfolgenden Additionen jeweils mit Hilfe eines Integrators eliminiert wird.Used in an electricity meter to determine the amount consumed Energy or power the second alternating voltage u2 with U1.cos ut, U1.cos (t + TT / 2) or U1.cos (wt + ep) is multiplied, the product obtained in this way is proportional the real power U1.I.cosqz, the reactive power U1.I.sin # or the apparent power U1.I, assuming that the second term in each of the following additions is eliminated with the help of an integrator.

Es gilt: [U1.cos #t] . [U2.cos (wt + = (U1. U2/2).cos #+ (U1.U2/2).cos (2 #t + #) = (U1.U2/2).cos# = (q/2).U1.I.cos #. [U1.cos(#t + #/2)] . [U2.cos (#t+ #) = (U1.U2/2)cos (#/2-#) + (U1.U2/2).cos (2#t + # + #/2) = (U1.U2/2) sin # = (q/2) . U1.I .sin #. [U1.cos (#t + #)] . U2.cos (#t + #)] = (U1.U2/2).cos 0° + (U1.U2/2).cos(2#t + 2#) = (U1.U2/2) = (q/2).U1.I. The following applies: [U1.cos #t]. [U2.cos (wt + = (U1. U2 / 2) .cos # + (U1.U2 / 2) .cos (2 #t + #) = (U1.U2 / 2) .cos # = (q / 2) .U1.I.cos #. [U1.cos (#t + # / 2)]. [U2.cos (# t + #) = (U1.U2 / 2) cos (# / 2- #) + (U1.U2 / 2) .cos (2 # t + # + # / 2) = (U1.U2 / 2) sin # = (q / 2). U1.I .sin #. [U1.cos (#t + #)]. U2.cos (#t + #)] = (U1.U2 / 2) .cos 0 ° + (U1.U2 / 2) .cos (2 # t + 2 #) = (U1.U2 / 2) = (q / 2) .U1.I.

Dabei bezeichnet die Konstante q die Proportional-Konstante u2/i. Die um die Phasenwinkel n /2 bzw. w verschobenen Werte der ersten Wechselspannung u1 werden mit Hilfe eines Messwert-Aufbereiters erzeugt.The constant q denotes the proportional constant u2 / i. The values of the first alternating voltage shifted by the phase angle n / 2 or w u1 are generated with the help of a measured value processor.

Stand der Technik In der DE-OS 25 50 282 wird ein Leistungs- und Arbeitsmessverfahren mit A/D-Umsetzern beschrieben, das jedoch die Messwert-Aufbereitung nur analog mit Hilfe eines konventionellen RC-Gliedes realisiert.State of the art In DE-OS 25 50 282 a power and work measurement method with A / D converters, but the processing of the measured values is only analogous with Realized with the help of a conventional RC element.

Aufgabe und Lösung Der Erfindung liegt die Aufgabe zugrunde, bekannte Messungenauigkeiten von in Analog-Technik ausgeführten Messgeräten, die z.B. der Messung eines Blind- bzw. eines Scheinenergieverbrauchs dienen, durch Verwendung eines Messwert-Aufbereiters in Digitat-Technik zu minimalisieren und auf die Messungenauigkeiten des Anatogteits von Analog/Digital-Wandlern und vorausgehenden Schaltungen zu bechränken. Die Ermittiung der dazu benötigten phasenverschobenen Spannungswerte muss auch bei niclltsynchroner Abtastung der zu messenden Wechselspannung korrekt erfolgen.OBJECT AND SOLUTION The invention is based on the object of known Measurement inaccuracies of measuring devices designed in analog technology, e.g. the Measure a reactive or an apparent energy consumption, through use of a measured value processor in digital technology and to minimize the measurement inaccuracies limit the analog to digital converters and previous circuits. The determination of the phase-shifted voltage values required for this must also be carried out at correctly performed with non-synchronous sampling of the AC voltage to be measured.

Die genannte Aufgabe wird erfindungsgemäss durch die im Kennzeichen des Patentanspruchs 1 angegebenen Merkmale gelöst.According to the invention, the stated object is achieved by the characteristics of claim 1 specified features solved.

Die Scheinenergie, welche bis heute indirekt bestimmt wurde, kann hierdurch im Imputsvergleichsverfahren direkt ermittelt werden Die Erzeugung der Phasenverschiebungen ist dann verlustfrei und die durch begrenzte AufLösung verursachten Fehler sind beliebig klein.The apparent energy, which has been determined indirectly until today, can as a result, the generation of the Phase shift is then lossless and caused by limited resolution Errors are arbitrarily small.

Beschreibung Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben.Description An embodiment of the invention is shown in the drawing and is described in more detail below.

Es zeigen: Fig. 1 ein Blockschaltbild eines Messwert-Aufbereiters zur digitalen Ermittlung phasenverschobener Spannungswerte, Fig. 2 ein Blockschaltbild eines Akkumulators, Fig. 3 ein Blockschaltbild eines Subtraktionsgliedes und Fig. 4 ein Schaltbild eines elektronischen Wählers.The figures show: FIG. 1 a block diagram of a measured value processor for the digital determination of phase-shifted voltage values, FIG. 2 is a block diagram an accumulator, FIG. 3 is a block diagram of a subtraction element and FIG. 4 is a circuit diagram of an electronic selector.

Gleiche Bezugszahlen bezeichnen in allen Figuren der Zeichnung gleiche Teile. In der Zeichnung sind N-Bit Bus-Verbindungen mit einem kleinen Querstr1ch, (N +M)-Bit Bus-Verbindungen mit zwei kleinen Querstrichen, K-Bit Büs-Verbindungen mit drei kleinen Querstrichen und M-Bit Bus-Verbindungen mit vier kleinen Querstrichen gekennzeichnet.The same reference numbers denote the same in all figures of the drawing Parts. In the drawing there are N-Bit bus connections with a small cross line, (N + M) -bit bus connections with two small dashes, K-bit bus connections with three small horizontal lines and M-Bit bus connections with four small horizontal lines marked.

Beschreibung der Fig. 1 Ein erster Takteingang 1 eines Messwert-Aufbereiters 2 speist einpolig die Takteingänge eines Zählers 3, eines ersten Akkumulators 4 und eines zweiten Akkumulators 5. Ein Wähler 6 ist in der Fig. 1 der Einfachheit halber als elektromechanischer Wähler dargestellt und besitzt einen ersten N-poligen Schaltarm 6a, einen zweiten N-poligen Schaltarm 6b und ein Steuerteil 6c.Description of FIG. 1 A first clock input 1 of a measured value processor 2 feeds the clock inputs of a counter 3 and a first accumulator 4 in a single-pole manner and a second accumulator 5. A selector 6 is shown in Fig. 1 for simplicity sake shown as an electromechanical selector and has a first N-pole Switching arm 6a, a second N-pole switching arm 6b and a control part 6c.

In der Praxis wird allerdings ein elektronischer Wähler verwendet, wie z.B. der in der Fig. 4 dargestellte. Der Wähler 6 besitzt 4 Stellungen A, B, C und D. Die diesen 4 Stellungen zugehörigen Stellungen des ersten N-poligen Schaltarms 6a sind mit einem Index 1 und diejenigen des zweiten N-poligen Schaltarms 6b mit einem Index 2 gekennzeichnet.In practice, however, an electronic voter is used, such as that shown in FIG. The selector 6 has 4 positions A, B, C and D. The positions of the first N-pole switching arm associated with these 4 positions 6a are with an index 1 and those of the second N-pole switching arm 6b with marked with an index 2.

Ein zweiter Takteingang 7 des Messwert-Aufbereiters 2 ist einpolig auf einen Steuereingang des Wählers 6, und ein Steuerausgang dieses Wählers 6 ist ebenfalls einpolig auf einen Schreib/Lese-Eingang eines Schreib/Lese-Speichers 8 geführt. Alle restlichen Verbindungen der Fig. 1 sind Bus-Verbindungen, und zwar, falls nichts anderes angegeben ist, N-Bit Bus-Verbindungen.A second clock input 7 of the measured value processor 2 is single-pole to a control input of the selector 6, and a control output this Selector 6 is also unipolar on a read / write input of a read / write memory 8 led. All remaining connections in Fig. 1 are bus connections, namely, unless otherwise specified, N-bit bus connections.

Der erste N-polige Schaltarm 6a verbindet den Daten-Eingang/ Ausgang 6 des Schreib/Lese-Speichers 8 in Stellung A1 mit einem Spannungseingang 9, einem ersten Eingang eines ersten Multiplizierers 10 sowie einem ersten Ausgang 11 des Messwert-Aufbereiters 2, in Stellung B1 mit einem zweiten Ausgang 12 des Messwert-Aufbereiters 2, in Stellung C1 mit einem dritten Ausgang 13 des Messwert-Aufbereiters 2 sowie einem zweiten Eingang des ersten Multiplizierers 10 und in Stellung D1 mit einem ersten Eingang eines zweiten Multiplizierers 14. Der zweite N-polige Schaltarm 6b schaltet einen ersten N-Bit Eingang eines N-Bit Addierers 15 in Stellung A2 auf den N-Bit Wert 0, in Stellung B2 auf den N-Bit Ausgang eines Subtraktionsgliedes 16, in Stellung C2 auf den N-Bit Ausgang des ersten Akkumulators 4 sowie auf einen N-Bit Minus-Eingang des Subtraktionsgliedes 16, und in Stellung D2 auf den N-Bit Ausgang des zweiten Akkumulators 5 sowie auf einen N-Bit Plus-Eingang des Subtraktionsgliedes 16. Ein Stromeingang 17 speist einen zweiten Eingang des zweiten Multiplizierers 14, und der Ausgang dieses zweiten Multiplizierers 14 mit Hilfe einer (N + M)-Bit Bus-Verbindung einen (N + M)-Bit Eingang des zweiten Akkumulators 5. Der Ausgang des ersten Multiplizierers 10 ist über eine (N + M)-Bit Bus-Verbindung mit einem (N + M)-Bit Eingang des ersten Akkumulators 4 verbunden. Der N-Bit Ausgang des N-Bit Addierers 15 ist auf den N-Bit Adresse-Eingang des Schreib/Lese-Speichers 8 geführt.The first N-pole switching arm 6a connects the data input / output 6 of the read / write memory 8 in position A1 with a voltage input 9, a first input of a first multiplier 10 and a first output 11 of the Measured value conditioner 2, in position B1 with a second output 12 of the measured value conditioner 2, in position C1 with a third output 13 of the measured value conditioner 2 and a second input of the first multiplier 10 and in position D1 with one first input of a second multiplier 14. The second N-pole switching arm 6b switches on a first N-bit input of an N-bit adder 15 in position A2 the N-bit value 0, in position B2 to the N-bit output of a subtraction element 16, in position C2 to the N-bit output of the first accumulator 4 and to one N-bit minus input of subtraction element 16, and in position D2 to the N-bit Output of the second accumulator 5 and an N-bit plus input of the subtraction element 16. A current input 17 feeds a second input of the second multiplier 14, and the output of this second multiplier 14 using an (N + M) bit Bus connection an (N + M) -bit input of the second accumulator 5. The output of the first multiplier 10 is via an (N + M) -bit bus connection with a (N + M) -bit input of the first accumulator 4 connected. The N-bit output of the N-bit The adder 15 is fed to the N-bit address input of the read / write memory 8.

Der Zähler 3 ist ein K-Bit Zähler. Sein K-Bit Ausgang liegt über eine K-Bit Bus-Verbindung an den K niederwertigsten Eingängen eines zweiten N-Bit Einganges des Addierers 15.The counter 3 is a K-bit counter. Its K-bit output is above a K-bit bus connection at the K least significant inputs of a second N-bit input of adder 15.

Funktionsbeschreibung der Schaltung nach Fig. 1 Ein von einer ersten Wechselspannung u1 = U1.cos Wt an einer Last erzeugter Verbrauchsstrom wird in eine proportionale zweite Wechselspannung u2 = U2.cos (tot + q ) umgewandelt. Die Phasendifferenz zwischen den beiden Wechselspannungen u1 und u2 ist demnach cp.Functional description of the circuit of Fig. 1 One of a first AC voltage u1 = U1.cos Wt on a Consumption electricity generated by the load is converted into a proportional second alternating voltage u2 = U2.cos (tot + q). The phase difference between the two alternating voltages u1 and u2 is accordingly cp.

Beide Wechselspannungen u1 und u2 werden gleichzeitig zeitseriell abgetastet in den zeitdiskreten Abtastaugenblicken t. mit Hilfe eines gemeinsamen ersten Taktsignals CL1, welches auch dem ersten Takteingang 1 des Messwert-Aufbereiters 2 zugeführt wird, wobei j = 0, 1, 2,..., k-1. Das erste Taktsignal besteht aus rechteckförmigen Taktimpulsen der Periode T . Es gelten die 0 Ungleichheiten k.T < T < (k + 1) wo, wobei T = 2rr/el) die ge-0 meinsame Periode der beiden Wechselspannungen u1 und u2 darstellt. k bezeichnet die höchste Anzahl Perioden To, die in einer Periode T enthalten sind. k ist eine ganze Zahl. Es gilt: 2K 1 < k < 2K Der erste Abtastaugenblick t pro Periode T ist willkürlich und 0 ändert sich fortlaufend relativ zum Phasennullwert der abgetasteten Wechselspannungen u1 und u2, falls deren Periode T nicht gerade ein Multipel der Periode T des ersten Taktsignals 0 CL1 ist.Both AC voltages u1 and u2 are time-series at the same time sampled in the discrete-time sampling instants t. with the help of a common first clock signal CL1, which is also the first clock input 1 of the measured value conditioner 2 is supplied, where j = 0, 1, 2, ..., k-1. The first clock signal consists of square-wave Clock pulses of the period T. The 0 inequalities k.T <T <(k + 1) where, where T = 2rr / el) the common period of the two alternating voltages represents u1 and u2. k denotes the highest number of periods To that exist in a period T are included. k is an integer. The following applies: 2K 1 <k <2K The first Sampling instant t per period T is arbitrary and 0 changes relatively continuously to the phase zero value of the sampled AC voltages u1 and u2, if their period T is not exactly a multiple of the period T of the first clock signal 0 CL1.

Die analogen Abtastwerte der beiden Wechselspannungen u1 und U2 werden mit Hilfe je eines Analog/Digital-Wandlers in aus N-Bit bestehende, digitale Abtastwerte umgewandelt. Diejenigen der ersten Wechselspannung u1 erreichen zeitseriell den Spannungseingang 9 und diejenigen der zweiten Wechselspannung U2 ebenfalls zeitseriell den Stromeingang 17. Ein zweites Taktsignal CL2, diesmal der Periode T/4, ist auch rechteckförmig 0 und speist den zweiten Takteingang 7. Das erste Taktsignal CL1 der Periode T wird synchron vom zweiten Taktsignal CL2 0 abgeleitet, indem dessen Frequenz mit Hilfe z.B. zweier Flip Flop durch 4 geteilt wird.The analog sampled values of the two alternating voltages u1 and U2 are with the help of an analog / digital converter each into digital samples consisting of N-bit converted. Those of the first alternating voltage u1 reach the time series Voltage input 9 and those of the second alternating voltage U2 also in time series the current input 17. A second clock signal CL2, this time of the period T / 4, is also rectangular 0 and feeds the second clock input 7. The first clock signal CL1 of the period T is derived synchronously from the second clock signal CL2 0 by its Frequency is divided by 4 with the help of e.g. two flip flops.

Alle bisher in der Funktionsbeschreibung der Fig. 1 erwähnten Schaltungen sind an sich bekannt. Sie werden daher nicht näher beschrieben und auch nicht in der Zeichnung dargestellt.All circuits mentioned so far in the functional description of FIG are known per se. They are therefore not described in more detail and also not in shown in the drawing.

Der Zähler 3 zählt binär die am ersten Takteingang 1 erscheinenden Taktimpulse des ersten Taktsignals CL1. Nach 2 +1 Taktimpulsen beginnt der Zähler 3 erneut von Null an zu zählen, so dass innerhalb der verschiedenen Perioden T der beiden Wechselspannungen u1 und u2 die jeweiligen Abtastungen die gleiche fortlaufende Nummer besitzen. Diese fortlaufenden Nummern ergeben nach ihrer Multiplikation mit der Periode T des ersten 0 Taktsignals CL1 die Phasenwinkel der zugehörigen, während einer Periode T stattfindenden Abtastungen. Der Referenz-Phasenwinkel ist dabei der Phasenwinkel der ersten Abtastung pro Periode T. Die fortlaufenden, durch den Zähler 3 ermittelten Nummern dienen dem Schreib/Lese-Speicher 8 als Adresse und werden seinem Adresse-Eingang über den N-Bit Addierer 15 mit dem zweiten N-poligen Schaltarm 6b in Stellung A2 zeitseriell zugeleitet, nachdem ihre K-Bit nach oben hin mit (N-K) Bit der Wertigkeit Null ergänzt wurden. Gleichzeitig erreichen die zugehörigen N-Bit der digitalen Abtastwerte der ersten Wechselspannung u1 ebenfalls zeitseriell vom Spannungseingang 9 her über den ersten N-poligen Schaltarm 6a in Stellung A1 den Daten-Eingang/Ausgang des Schreib/Lese-Speichers 8. Da der Steuerausgang des Wählers 6 den Schreib/Lese-Eingang des Schreib/Lese-Speichers 8 auf "Schreiben" schaltet während der Wähler 6 sich in Stellung A befindet, werden demnach die digitalen Abtastwerte der ersten Wechselspannung u1 unter ihren zugehörigen Adressen im Schreib/Lese-Speicher 8 abgespeichert. Für die Stellungen B, C und D des Wählers 6 schaltet der Steuerausgang des Wähters 6 den Schreib/Lese-Eingang des Schreib/Lese-Speichers 8 auf "Lesen".The counter 3 counts those appearing at the first clock input 1 in binary Clock pulses of the first clock signal CL1. The counter starts after 2 +1 clock pulses 3 again to count from zero, so that within the various periods T of two alternating voltages u1 and u2, the respective scans are the same continuous Own number. These consecutive numbers result after their multiplication with the period T of the first 0 clock signal CL1 the phase angle of the associated, during a period T of samples. The reference phase angle is included the phase angle of the first sample per period T. The consecutive, through the Counter 3 determined numbers serve the read / write memory 8 as an address and its address input via the N-bit adder 15 to the second N-pin Switching arm 6b in position A2 supplied in series after its K-bit up were supplemented with (N-K) bits with a value of zero. At the same time, the associated N-bit of the digital samples of the first AC voltage u1 as well Time series from the voltage input 9 via the first N-pole switching arm 6a in Position A1 the data input / output of the read / write memory 8. Since the control output of selector 6 set the read / write input of read / write memory 8 to "write" switches while the selector 6 is in position A, the digital Samples of the first alternating voltage u1 at their associated addresses in the read / write memory 8 saved. The control output switches for positions B, C and D of selector 6 of the selector 6 the read / write input of the read / write memory 8 to "read".

Nach dem Start wird somit jedesmal, wenn der Wähler 6 in Stellung A ist, einer der digitalen Abtastwerte im Schreib/Lese-Speicher 8 gespeichert. Die Werte, die während den ersten Perioden T aus dem Schreib/Lese-Speicher 8 ausgelesen werden, wenn der Wähler 6 in einer der Stellungen B, C oder D ist, sind teilweise bedeutungslos, da die abgerufenen Speicherzellen zu mindestens teilweise noch leer sind. Eine gewisse Zeit nach dem Start jedoch erhalten diese Lesevorgänge alle ihre Bedeutung. Da der Wähler 6 vom zweiten Taktsignal CL2 der Periode To/4 über den zweiten Takteingang 7 gesteuert wird, durchläuft der Wähler 6 während der Periode T nacheinander und gleichmässig die 0 Stellungen A, B, C und D, um anschliessend wieder - in der nächsten Periode T - von vorne mit der Stellung A zu beginnen.After the start is thus every time the selector 6 is in position A is, one of the digital samples is stored in the read / write memory 8. the Values read from the read / write memory 8 during the first periods T be when the Voter 6 is in one of the positions B, C or D, are partially meaningless, since the memory cells are at least partially are still empty. However, these reads receive a certain amount of time after the start all their meaning. Since the selector 6 from the second clock signal CL2 of the period To / 4 is controlled via the second clock input 7, the selector 6 runs through during the Period T successively and evenly the 0 positions A, B, C and D, followed by again - in the next period T - to start over with position A.

0 In der Stellung C des Wählers 6 bilden der erste Multiplizierer 10, der erste Akkumulator 4, der Wähler 6 und der Schreib/Lese-Speicher 8 einen geschlossenen, digitalen ersten Phasenregelkreis. Das gleiche gilt in Stellung D des Wählers 6 für den zweiten Multiplizierer 14, den zweiten Akkumulator 5, den Wähler 6 und den Schreib/Lese-Speicher 8, die in diesem Fall einen geschlossenen, digitalen zweiten Phasenregelkreis ergeben. 0 In position C of the selector 6 form the first multiplier 10, the first accumulator 4, the selector 6 and the read / write memory 8 one closed, digital first phase-locked loop. The same applies to position D of the selector 6 for the second multiplier 14, the second accumulator 5, the Selector 6 and the read / write memory 8, which in this case have a closed, result in digital second phase-locked loop.

Genau genommen werden in den beiden Regelkreisen nicht die Phasendifferenzen zweier Signale direkt geregelt, sondern die Kosinuswerte dieser Phasendifferenzen werden auf Null geregelt.Strictly speaking, it is not the phase differences in the two control loops two signals are controlled directly, but rather the cosine values of these phase differences are regulated to zero.

Die beiden Akkumulatoren 4 und 5 arbeiten als digitale Integratoren. Da im eingeschwungenen Zustand der Istwert eines Regelkreises gleich dem Sollwert ist, und dieser im vorliegenden Fall gleich Null ist, wird im eingeschwungenen Zustand der Istwert des Kosinus der Phasendifferenz ebenfalls Null, d.h. die Phasendifferenz gLeich tut/2.The two accumulators 4 and 5 work as digital integrators. Since in the steady state the actual value of a control loop is equal to the setpoint is, and this is zero in the present case, is in the steady state the actual value of the cosine of the phase difference is also zero, i.e. the phase difference same does / 2.

Im ersten Regelkreis multipliziert der erste Multiplizierer 10 den Digitalwert U1 .cos wt. digital mit dem Digitalwert U1. cos (wt + 8ç), so dass in Funktion der Zeit am Ausgang des ersten Multiplizierers 10 der digitale (N + M)-Bit Ausgangswert erscheint.In the first control loop, the first multiplier 10 multiplies the digital value U1 .cos wt. Digital by the digital value U1. cos (wt + 8ç), so that as a function of the time at the output of the first multiplier 10, the digital (N + M) -bit output value appears.

Im zweiten Regelkreis multipliziert der zweite Multiplizierer 14 den Digitalwert U2.cos (wt. + ç ) digital mit dem Digitalwert U 1.cos (#tj + # + ##), so dass in Funktion der Zeit am Ausgang des zweiten Multiplizierers 14 der digitale (N + M)-Bit Ausgangswert erscheint.In the second control loop, the second multiplier 14 multiplies the digital value U2.cos (wt. + Ç) digitally by the digital value U 1.cos (#tj + # + ##), so that as a function of time at the output of the second multiplier 14 the digital (N + M) -bit output value appears.

Wie bereits erwähnt, ist in beiden Fällen im eingeschwungenen Zustand Aw = 1T/2.As already mentioned, it is in the steady state in both cases Aw = 1T / 2.

Da die beiden Akkumulatoren 4 und 5 als digitale Integratoren arbeiten, fällt durch die Mittelwertbildung der letzte Term der jeweiligen Summe fort, so dass am Ausgang der beiden Akkumustatoren nur das Integral des jeweiligen ersten Terms auftaucht.Since the two accumulators 4 and 5 work as digital integrators, if the last term of the respective sum is omitted due to the averaging, so that at the output of the two accumulators only the integral of the respective first Terms shows up.

Da im eingeschwungenen Zustand cos Qsp = cos #/2 = 0 ist und das Integral von Null eine Konstante ist, erscheint am N-Bit Ausgang des ersten Akkumulators 4 die konstante Phase ## =TT /2 und am N-Bit Ausgang des zweiten Akkumulators 5 die ebenfalls konstante Phase # + cp = +1T /2. Anschliessend wird mit Hilfe des N-Bit Addierers 15 zu den beiden konstanten digitalen Phasenwerten rr/2 bzw. 9 + n/2 noch jeweils der Digitalwert utj addiert.Since in the steady state cos Qsp = cos # / 2 = 0 and the integral is a constant of zero, appears at the N-bit output of the first accumulator 4 the constant phase ## = TT / 2 and at the N-bit output of the second accumulator 5 the also constant phase # + cp = + 1T / 2. Then with the help of the N-bit adder 15 to the two constant digital phase values rr / 2 or 9 + n / 2 the digital value utj is added.

Diesen Digitalwert wt liefert der Ausgang des Zählers 3. In der Stellung C des Wählers 6 wird somit der digitale Ausgangswert wt. + #/2 dem Adresse-Eingang des Schreib/Lese-Speichers 8 zugeführt und der unter dieser Adresse gespeicherte digitale Abtastwert U1.cos (wt. + #/2) dem zweiten Eingang des ersten Multiplizierers 10 zugeleitet. Auf die gleiche Art und Weise wird in der Stellung D des Wählers 6 mit dem digitalen Ausgangswert (Wtj + + TT/2) des N-Bit Addierers 15 der gespeicherte digitale Abtastwert U1.cos (tj + w + n #/2) aus dem Schreib/Lese-Speicher 8 abgerufen und dem ersten Eingang des zweiten Multiplizierers 14 zugeführt.The output of counter 3 supplies this digital value wt. In the position C of the selector 6 thus becomes the digital output value wt. + # / 2 of the address input of the read / write memory 8 and the stored at this address digital sample U1.cos (wt. + # / 2) to the second input of the first multiplier 10 forwarded. In the same way, the selector is in position D 6 with the digital output value (Wtj + + TT / 2) of the N-bit adder 15 of the stored digital sample value U1.cos (tj + w + n # / 2) retrieved from the read / write memory 8 and fed to the first input of the second multiplier 14.

Das Subtraktionsglied 16 bildet die digitale Differenz w zwischen dem Ausgangswert (? + #/2) des zweiten Akkumulators 5 und dem Ausgangswert #/2 des ersten Akkumulators 4. In der Stellung B des Wählers 6 ruft dieser digitale Wert v der Phase, nach Addition des digitalen Wertes von wt. im N-Bit Addierer 15 und als Adresse verwendet, aus dem Schreib/Lese-Speicher 8 den gespeicherten Abtastwert U1.cos (wt. +cp) ab und leitet ihn dem zweiten Ausgang 12 des Messwert-Aufbereiters 2 zu.The subtraction element 16 forms the digital difference w between the output value (? + # / 2) of the second accumulator 5 and the output value # / 2 of the first accumulator 4. In position B of the selector 6, this digital value calls v the phase, after adding the digital value of wt. in the N-bit adder 15 and used as an address, the stored sample from the read / write memory 8 U1.cos (wt. + Cp) and forwards it to the second output 12 of the measured value processor 2 to.

An dessen erstem Ausgang 11 liegt ausserdem der digitale Abtastwert U1 .cos wt. und an dessen drittem Ausgang der digitale Abtastwert U1.cos (wt. + #/2).The digital sample is also present at its first output 11 U1 .cos wt. And at its third output the digital sample value U1.cos (wt. + # / 2).

Beschreibung der Fig. 2 Die beiden Akkumulatoren 4 und 5 sind identisch aufgebaut und ihr gemeinsames Blockschaltbild ist in der Fig. 2 dargestellt.Description of FIG. 2 The two accumulators 4 and 5 are identical constructed and their common block diagram is shown in FIG.

Sie bestehen je aus einem (N + M)-Bit Addierer 18 und einem (N + M)-Bit Speicher 19.They each consist of an (N + M) -bit adder 18 and an (N + M) -bit Memory 19.

Ein Takteingang 20 des Akkumulators ist einpolig auf den Takteingang des (N + M)-Bit Speichers 19 geführt. Alle restlichen Verbindungen der Fig. 2 sind Bus-Verbindungen, und zwar, falls nichts anderes angegeben ist, N-Bit Bus-Verbindungen.A clock input 20 of the accumulator is unipolar on the clock input of the (N + M) -bit memory 19. All remaining connections of Fig. 2 are Bus connections, namely, if nothing else is stated, N-bit bus connections.

Der (N + M)-Bit Eingang 21 eines jeden Akkumulators 4 bzw.The (N + M) -bit input 21 of each accumulator 4 resp.

5 ist mit Hilfe einer (N + M)-Bit Bus-Verbindung auf einen ersten (N + M)-Bit Eingang des (N + M)-Bit Addierers 18 geschaltet.5 is at a first using an (N + M) -bit bus connection (N + M) -bit input of the (N + M) -bit adder 18 switched.

Die N obersten Bit des Ausgangs dieses (N + M)-Bit Addierers 18 speisen die N obersten Bit-Eingänge des (N + M)-Bit Speichers 19 und die M untersten Bit dieses Ausganges über eine M-Bit Bus-Verbindung die M untersten Bit-Eingänge dieses (N + M)-Bit Speichers 19. Die N obersten Bit des Ausgangs des (N + M)-Bit Speichers 19 sind einerseits auf die N obersten Bit-Eingänge eines zweiten (N + M)-Bit Eingangs des (N + M)-Bit Addierers 18 zurückgeführt und speisen andererseits den N-Bit Ausgang 22 des Akkumulators 4 bzw. 5. Die M untersten Bit des Ausgangs des (N + M)-Bit Speichers 19 sind dagegen mit Hilfe einer M-Bit Bus-Verbindung nur auf die M untersten Bit-Eingänge des zweiten (N + M)-Bit Eingangs des (N + M)-Bit Addierers 18 zurückgeführt.The N uppermost bits of the output of this (N + M) -bit adder 18 feed the N top bit inputs of the (N + M) -bit memory 19 and the M bottom bits of this output via an M-bit bus connection, the M lowest bit inputs of this (N + M) -bit memory 19. The top N bits of the output of the (N + M) -bit memory 19 are on the one hand on the top N bit inputs of a second (N + M) -bit input of the (N + M) -bit adder 18 and on the other hand feed the N-bit output 22 of the accumulator 4 or 5. The M lowest bits of the output of the (N + M) -bit memory 19, on the other hand, are only accessible to the lowest M bit inputs with the help of an M-bit bus connection of the second (N + M) -bit input of the (N + M) -bit adder 18 is fed back.

Eine gestrichelte Linie in den Blöcken, die den (N + M)-Bit Addierer 18 und den (N + M)-Bit Speicher 19 darstellen, trennt symbolisch die N obersten von den M untersten Bit.Dashed line in the blocks showing the (N + M) -bit adder 18 and represent the (N + M) -bit memory 19, symbolically separates the top N of the M lowest bits.

Funktionsbeschreibung der Schaltung nach Fig. 2 Die (N + M) Ausgangsbit eines der beiden Multiplizierers 10 bzw.Functional description of the circuit according to FIG. 2 The (N + M) output bits one of the two multipliers 10 resp.

14 der Fig. 1 speisen über den (N + M)-Bit Eingang 21 des zugehörigen Akkumulators den (N + M)-Bit ersten Eingang des (N + M)-Bit Addierers 18. Zu diesem (N + M)-Bit Eingangswert addiert der (N + M)-Bit Addierer 18 den (N + M)-Bit Inhalt des (N + M)-Bit Speichers 19. Der so erhaltene Summenwert wird seinerseits wieder mit Hilfe des ersten Taktsignals CL1, z.B.14 of Fig. 1 feed via the (N + M) -bit input 21 of the associated Accumulator the (N + M) -bit first input of the (N + M) -bit adder 18. To this (N + M) -bit input value, the (N + M) -bit adder 18 adds the (N + M) -bit content of the (N + M) -bit memory 19. The sum value obtained in this way is in turn again with the aid of the first clock signal CL1, e.g.

zur Zeit seiner positiven Flanke, in den (N + M)-Bit Speicher 19 abgespeichert, so dass in diesem die akkumulierte (N + M)-Bit Werte aller bisher nacheinander vom zugehörigen Multiplizierer 10 bzw. 14 angelieferten Daten gespeichert sind. Mit anderen Worten, die am (N + M)-Bit Eingang 21 des Akkumulators anstehenden Eingangswerte werden integriert. Die N obersten Bit des Integrationswertes bilden den am N-Bit Ausgang 22 anstehenden digitalen Wert der Phase Qg (erster Akkumulator 4) bzw. ( + (zweiter Akkumulator 5), wobei, wie bereits erwähnt, im eingeschwungenen Zustand der Regelkreise Aw = lot/2.at the time of its positive edge, stored in the (N + M) -bit memory 19, so that in this the accumulated (N + M) -bit values of all so far one after the other from associated multiplier 10 or 14 supplied data are stored. With In other words, the input values present at the (N + M) -bit input 21 of the accumulator are integrated. The top N bits of the Form integration value the digital value of phase Qg (first accumulator 4) or (+ (second accumulator 5), where, as already mentioned, in the settled State of the control loops Aw = lot / 2.

Die Verwendung von (N + M)-Bit Werten im ersten Teil des Akkumulators 4 bzw. 5 dient der Erhöhung der Genauigkeit, die beliebig gross gemacht werden kann durch die Wahl eines hohen M-Wertes. Anschliessend werden nämlich nur mehr die N obersten Bit der (N + M)-Bit Rechenwerte des Akkumulators 4 bzw. 5 weiterverarbeitet und ausgewertet. Diese N obersten Bit stellen eine Binärzahl x dar. Durch Verwendung des (N + M)-Bit Multiplizierers 10 bzw. 14 der Fig. 1,des (N + M)-Bit Addierers 18 und des (N + M)-Bit Speichers 19 ist die Binärzahl x der um M Binärstellen, d. h. um eine Binärzahl y, abgerundete und damit verfälschte (N + M)-Bit Rechenwert des Akkumulators 4 bzw. 5.The use of (N + M) -bit values in the first part of the accumulator 4 or 5 is used to increase the accuracy, which can be made as large as desired by choosing a high M value. After that, only the N uppermost bit of the (N + M) -bit arithmetic values of the accumulator 4 or 5 processed further and evaluated. These top N bits represent a binary number x. By use of the (N + M) -bit multiplier 10 or 14 of FIG. 1, the (N + M) -bit adder 18 and the (N + M) -bit memory 19 is the binary number x of the M binary digits, i.e. H. a binary number y, rounded and thus falsified (N + M) -bit calculation value of the accumulator 4 or 5.

Anders ausgedrückt wird nach dem N obersten Bit des (N + Bit Rechenwertes ein Komma gesetzt und alle Stellen hinter dem Komma werden zum Zweck der Abrundung weggelassen. Diese Verfälschung wird jedoch, und das ist einer der grossen Vorteile dieser Schaltung, von Zeit zu Zeit zumindestens teilweise korrigiert, da der Fehler in den M untersten Stellen des (N + M)-Bit Speichers 19 akkumuliert wird und, sobald diese Akkumulation den Wert 2M überschreitet, als Ueberfliessen der M untersten Bitstellen im (N + M)-Bit Addierer 18 zum untersten Bit der N obersten Bit addiert. Es wird also im zweiten Teil des Akkumulators 4 bzw. 5 nicht die N-Bit Binärzahl x weiter verarbeitet, sondern die korrigierte durchschnittliche N-Bit Binärzahl (x + y/2M) Der verbleibende Restfehler e ist dann: - 1/2M+ c 1 < + 1/2M + 1 Beschreibung der Fig. 3 Das Blockschaltbild des Subtraktionsgliedes 16 ist in der Fig. 2 dargestellt. Das Subtraktionsglied 16 besteht aus einem eigent- lichen Subtraktionsglied 23, einem N-Bit Periodenaddierer 24, einem ersten N-Bit Und-Gatter 25, einem zweiten N-Bit Und-Gatter 26, einem N-Bit Oder-Gatter 27 und einem Inverter 28.In other words, after the N uppermost bit, the (N + bit arithmetic value a comma is set and all digits after the comma are used for rounding off omitted. However, this falsification is, and that is one of the great advantages this circuit, at least partially corrected from time to time, since the error is accumulated in the M lowest digits of the (N + M) -bit memory 19 and, as soon as this accumulation exceeds the value 2M, as overflowing the M lowest Bit positions in the (N + M) -bit adder 18 are added to the lowest bit of the N uppermost bits. The N-bit binary number is not used in the second part of the accumulator 4 or 5 x, but the corrected average N-bit binary number (x + y / 2M) The remaining residual error e is then: - 1 / 2M + c 1 <+ 1 / 2M + 1 description of FIG. 3 The block diagram of the subtraction element 16 is shown in FIG. The subtraction element 16 consists of a proper common subtractor 23, an N-bit period adder 24, a first N-bit AND gate 25, a second N-bit AND gate 26, an N-bit OR gate 27 and an inverter 28.

Eine einpolige oberste Bit-Ausgangsleitung des eigentlichen Subtraktionsgliedes 23 ist direkt auf einen ersten Eingang des zweiten N-Bit Und-Gatters 26 sowie über den Inverter 28 auf einen ersten Eingang des ersten N-Bit Und-Gatters 25 geführt. Beide N-Bit Und-Gatter 25 und 26 bestehen je aus N gleichen Und-Gattern, die alle zwei Eingänge besitzen. Alle ersten Eingänge dieser N Und-Gatter eines N-Bit Und-Gatters 25 bzw. 26 sind einpolig miteinander und mit dem ersten Eingang des jeweiligen N-Bit Und-Gatters 25 bzw. 26 verbunden. Alle restlichen Verbindungen der Fig. 2 sind N-Bit Bus-Verbindungen.A single-pole top bit output line of the actual subtraction element 23 is directly to a first input of the second N-bit AND gate 26 as well as via the inverter 28 is fed to a first input of the first N-bit AND gate 25. Both N-bit AND gates 25 and 26 each consist of N identical AND gates, all of them have two entrances. All first inputs of these N AND gates of an N-bit AND gate 25 and 26 are unipolar with each other and with the first input of the respective N-bit AND gates 25 and 26, respectively. All of the remaining connections of Fig. 2 are N-bit Bus connections.

Ein N-Bit Minus-Eingang 29 des Subtraktionsgliedes 16 ist auf einen ersten N-Bit Eingang und ein N-Bit Plus-Eingang 30 auf einen zweiten N-Bit Eingang des eigentlichen Subtraktionsgliedes 23 geschaltet. Die (N-2) untersten Bit des N-Bit Minus-Ausgangs 29, ergänzt nach unten hin durch zwei Bit der Wertigkeit Null, speisen einen ersten N-Bit Eingang des Periodenaddierers 24, während der N-Bit Ausgang des eigentlichen Subtraktionsgliedes 23 mit einem zweiten N-Bit Eingang des Periodenaddierers 24, sowie mit einem zweiten Eingang des ersten N-Bit Und-Gatters 25 verbunden ist. Der N-Bit Ausgang des Periodenaddierers 24 liegt seinerseits am zweiten Eingang des zweiten N-Bit Und-Gatters 26.An N-bit minus input 29 of the subtracter 16 is on a first N-bit input and an N-bit plus input 30 to a second N-bit input of the actual subtraction element 23 switched. The (N-2) lowest bits of the N-bit minus output 29, supplemented at the bottom by two bits with a value of zero, feed a first N-bit input of the period adder 24, while the N-bit output of the actual subtraction element 23 with a second N-bit input of the period adder 24, and is connected to a second input of the first N-bit AND gate 25. The N-bit output of the period adder 24 is in turn connected to the second input of the second N-bit AND gate 26.

Der Ausgang des ersten N-Bit Und-Gatters 25 speist einen ersten N-Bit Eingang und der Ausgang des zweiten N-Bit Und-Gatters 26 einen zweiten N-Bit Eingang des N-Bit Oder-Gatters 27. Dieses N-Bit Oder-Gatter 27 besteht aus N unabhängigen Oder-Gattern, die alle zwei Eingänge besitzen. Der Ausgang des N-Bit Oder-Gatters 27 ist direkt auf den Ausgang 31 des Subtraktionsgliedes 16 geschaltet.The output of the first N-bit AND gate 25 feeds a first N-bit Input and the output of the second N-bit AND gate 26 have a second N-bit input of the N-bit OR gate 27. This N-bit OR gate 27 consists of N independent OR gates that all have two inputs. The output of the N-bit OR gate 27 is connected directly to the output 31 of the subtraction element 16.

Funktionsbeschreibung der Schaltung nach Fig. 3 Es gilt wie bereits erwähnt: -lT/2 < g <+ 3lT/2.Functional description of the circuit according to FIG. 3 The same applies as before mentioned: -IT / 2 <g <+ 3LT / 2.

Das eigentliche Subtraktionsglied 23 subtrahiert den am N-Bit Minus-Eingang 29 anstehenden digitalen Phasen wert lT/2 vom am N-Bit Plus-Eingang 30 anstehenden digitalen Phasen wert + +rr/2). Ist das Resultat , der Subtraktion positiv, so ist das oberste Ausgangsbit des eigentlichen Subtraktionsgliedes 23 gleich logisch "O", alle Und-Gatter des ersten N-Bit Und-Gatters 25 werden freigegeben und schalten den N-Bit Ausgang des eigent-Lichen Subtraktionsgliedes 23 über das N-Bit Oder-Gatter 27 auf den Ausgang 31 des Subtraktionsgliedes 16. Gleichzeitig wird das zweite N-Bit Und-Gatter 26 durch den logisch "O"-Wert des obersten Bit gesperrt. Ist dagegen das Resultat 9 negativ, so ist dessen oberster Bit-Wert gleich logisch "1" und gibt diesmal das zweite N-Bit Und-Gatter 26 frei, während er das erste N-Bit Und-Gatter 25 sperrt.The actual subtractor 23 subtracts the minus input at the N-bit 29 pending digital phases value lT / 2 of the pending at the N-bit plus input 30 digital phases worth + + rr / 2). If the result is positive, the subtraction is the top output bit of the actual subtraction element 23 is a logical "O", all AND gates of the first N-bit AND gate 25 are enabled and switch the N-bit output of the actual subtraction element 23 via the N-bit OR gate 27 to the output 31 of the subtraction element 16. At the same time, the second N-bit AND gate 26 blocked by the logical "O" value of the top bit. Is against If the result 9 is negative, its uppermost bit value is equal to logic "1" and returns this time the second N-bit AND gate 26 is free, while the first N-bit AND gate is free 25 blocks.

Da am ersten N-Bit Eingang des Periodenaddierers 24 der vierfache Digitalwert des Phasenwertes 1 /2 ansteht, d.h.Since the first N-bit input of the period adder 24 is four times The digital value of the phase value 1/2 is present, i.e.

4 x lT/2 = 2tT werden alle negativen Phasenwerte ç in positiver Richtung um eine Periode T verschoben, so dass am Ausgang 31 des Subtraktionsgliedes 16 gleichwertige positive Phasenwinkel erscheinen. Die Phasenwerte g ' am Ausgang 31 sind somit alle positiv und es gilt 0 < ( ' <21a, wobei ein Phasenwert (p' dem entsprechenden Phasenwert cp gleichwertig ist.4 x lT / 2 = 2tT, all negative phase values ç are in the positive direction shifted by a period T so that at the output 31 of the subtraction element 16 equivalent positive phase angles appear. The phase values g 'at the output 31 are therefore all positive and 0 <('<21a, where a phase value (p' corresponds to the corresponding Phase value cp is equivalent.

Beschreibung der Fig. 4 In der Fig. 4 ist ein elektronischer Wähler 6 für den Fall N = 4 dargestellt. Vorteilhafterweise werden "Low power Schottky"-Bauelemente der Serie 74 LS ... z.B. der Firma Texas Instruments, Dallas, Texas, USA, eingesetzt. Sie sind alle mit einer auf Masse bezogenen Speisespannung + VCC = + 5V zu speisen: + VCC liegt an Pin 16 und die Masse an Pin 8 bei 16-poligen "Dual in line"- Bauelementen, oder + Vcc liegt an Pin 14 und die Masse an Pin 7 bei 14-poligen "Dual in line"-Bauelementen.Description of Fig. 4 In Fig. 4 is an electronic selector 6 for the case N = 4. "Low power Schottky" components are advantageously used of the 74 LS series ... e.g. from Texas Instruments, Dallas, Texas, USA. They are all to be fed with a supply voltage + VCC = + 5V related to ground: + VCC is on pin 16 and the ground on pin 8 for 16-pin "Dual in line" - Components, or + Vcc is on pin 14 and the ground on pin 7 for 14-pin "dual in line" components.

Die Ein-/Ausgänge des Wählers 6 sind Am,n, Bm,n, Cm,n,Dm,n, und E mit m = 1 oder 2, hier mit n = 1, 2, 3 oder 4. Der m, n erste Index m kennzeichnet den ersten oder den zweiten N-poligen Schaltarm 6a bzw. 6b, und der zweite Index n ist die laufende Bitnummer innerhalb der N-Bit Anschlüsse. Die Ein-/Ausgänge E n bezeichnen die Schaltarmanschlüsse, die in der Fig. 1 m, n mit dem Schreib/Lese-Speicher 8 zu verbinden sind.The inputs / outputs of the selector 6 are Am, n, Bm, n, Cm, n, Dm, n, and E. with m = 1 or 2, here with n = 1, 2, 3 or 4. The m, n first index marks m the first or the second N-pole switching arm 6a or 6b, and the second index n is the current bit number within the N-bit connections. The inputs / outputs E n denote the switch arm connections, which in FIG. 1 m, n with the read / write memory 8 are to be connected.

Das Steuerteil 6c besteht aus einem 4Bit-Zähler 33, z.B. vom Typ 74LS 161 und einem "Quad-Nor"-Gatter 34, z.B. vom Typ 74LS02. Der erste N-polige Schaltarm 6a besteht für den Fall N = 4 z.B. aus einem ersten Demultiplexer 35 und einem zweiten Demultiplexer 36, beide z.B. vom Typ 74LS155, einem "Quad-And"-Gatter 37, z.B. vom Typ 74LS08, einem ersten "Hex-Inverter" 38, einem zweiten "Hex-Inverter" 39 und einem dritten "Hex-Inverter" 40, alle drei z.B. vom Typ 74LS04. Der zweite N-polige Schaltarm 6b besteht für den Fall N = 4 z.B. aus einem ersten Multiplexer 41 und einem zweiten Multiplexer 42, beide z.B.The control part 6c consists of a 4-bit counter 33, e.g. of the 74LS type 161 and a "Quad-Nor" gate 34, e.g. of the type 74LS02. The first N-pole switch arm 6a consists, for example, of a first demultiplexer 35 and a second in the case of N = 4 Demultiplexer 36, both e.g. of the 74LS155 type, a "Quad-And" gate 37, e.g. Type 74LS08, a first "Hex-Inverter" 38, a second "Hex-Inverter" 39 and a third "Hex-Inverter" 40, all three e.g. of the 74LS04 type. The second N-pin For the case N = 4, switching arm 6b consists, for example, of a first multiplexer 41 and a second multiplexer 42, both e.g.

vom Typ 74LS153. Alle "And"- und "Nor"-Gatter besitzen zwei Eingänge.of type 74LS153. All "And" and "Nor" gates have two inputs.

Der Takteingang des Wählers 6 ist mit dem Takteingang des 4 Bit-Zählers 33 verbunden. Dessen "Load"-Eingang L, "Count enable P"-Eingang P, "Count enable T"-Eingang T und "Clear"-Eingang C, liegen alle an logisch "1". Dieser logische "1"-Wert kann z.B. mit einem nichtgezeichneten zusätzlichen Inverter z.B.The clock input of the selector 6 is connected to the clock input of the 4-bit counter 33 connected. Its “Load” input L, “Count enable P” input P, “Count enable T "input T and" Clear "input C are all connected to logic" 1. "This logic The "1" value can e.g.

vom Typ 74LS04 erzeugt werden, dessen Eingang an Masse liegt.of type 74LS04, whose input is connected to ground.

Der QA- bzw. der Og-Ausgang des 4 Bit-Zählers 33 speist alle SA-Eingänge aller Multiplexer und Demultiplexer sowie einen ersten Eingang eines ersten "Nor"-Gatters 43 des "Quad Nor-Gatters 34 bzw. alle SB-Eingänge aller Multiplexer und Demultiplexer sowie den zweiten Eingang des ersten "Nor"-Gatters 43. Der SA-Eingang entspricht bei den beiden Demultiplexern 36 und 37 dem "Select A"- und bei den beiden Multiplexern 42 und 43 dem "Adress A"-Eingang. Der SB-Eingang entspricht dem "Select B"-Eingang der Demultiplexer 36 und 37 und dem "Adress B"-Eingang der Multiplexer 42 und 43.The QA or the Og output of the 4-bit counter 33 feeds all SA inputs all multiplexers and demultiplexers and a first input of a first "Nor" gate 43 of the "Quad Nor gate 34" or all SB inputs of all multiplexers and demultiplexers and the second input of the first "Nor" gate 43. The SA input corresponds to in the two demultiplexers 36 and 37 dem "Select A" - and at the two multiplexers 42 and 43 to the "Address A" input. The SB input corresponds to the "Select B" input of the demultiplexers 36 and 37 and the "Adress B" input of the Multiplexers 42 and 43.

Der Ausgang des ersten "Nor"-Gatters 43 ist auf einem Steuerausgang des Wählers 6 und auf den jeweiligen ersten Eingang aller "And"-Gatter des "Quad And"-Gatters 37 geschaltet. Die beiden "Strobe"-Eingänge 1G und 2G aller Demultiplexer 35 und 36 und aller Multiplexer 41 und 42 liegen an Masse.The output of the first "Nor" gate 43 is on a control output of the selector 6 and to the respective first input of all "And" gates of the "Quad And "gates 37 are switched. The two" strobe "inputs 1G and 2G of all demultiplexers 35 and 36 and all multiplexers 41 and 42 are connected to ground.

Miteinander verbunden, und zwar jeweils in der angegebenen Reihenfolge, sind: - Die Ausgänge 1Y1, 1Y2, 1Y3, 2Y1, 2Y2 und 2Y3 des ersten Demultiplexers 35 über je einem Inverter des ersten "Hex-Inverters" 38, 1Y1, 1Y2, 1Y3, 2Y1, 2Y2 und 2Y3 des zweiten Demultiplexers 36 über je einem Inverter des zweiten "Hex-Inverters" 39 mit den Ausgängen B1>1, C1,1, C1 1,2 1 2' 1,2' B1,3' C1>3, B1 >3>4 C1 und D D1,2, C1,2, D1,2, D1,3, C1,3, D1,3, D1,4, C1,4 und D1,4 des Wählers 6.Connected to each other, in each case in the specified order, are: the outputs 1Y1, 1Y2, 1Y3, 2Y1, 2Y2 and 2Y3 of the first demultiplexer 35 via one inverter each of the first "hex inverter" 38, 1Y1, 1Y2, 1Y3, 2Y1, 2Y2 and 2Y3 of the second demultiplexer 36 each via an inverter of the second "hex inverter" 39 with the outputs B1> 1, C1,1, C1 1,2 1 2 '1,2' B1,3 'C1> 3, B1> 3> 4 C1 and D D1,2, C1,2, D1,2, D1,3, C1,3, D1,3, D1,4, C1,4 and D1,4 of the selector 6.

- Die Eingänge A,1, A1,2, A1,3 und A1,4 des Wählers 6 - Die Eingänge A1,1, A1,2, A1,3 und A1,4 des Wählers 6 mit dem jeweiligen zweiten Eingang des zugehörigen "And"-Gatters des "Quad-And"-Gatters 37. - The inputs A, 1, A1,2, A1,3 and A1,4 of the selector 6 - The inputs A1,1, A1,2, A1,3 and A1,4 of the selector 6 with the respective second input of the associated "And" gate of the "Quad-And" gate 37.

- Der Ausgang des zum Eingang A1, 1 des Wählers 6 zugehörigen "And"-Gatters mit dem Ausgang E1,1 des Wählers 6 und dem Eingang 1C des ersten Demultiplexers 35. - The output of the "And" gate associated with input A1, 1 of selector 6 to the output E1,1 of the selector 6 and the input 1C of the first demultiplexer 35.

- Der Ausgang des zum Eingang A1,2 des Wählers 6 zugehörigen "And"-Gatters mit dem Ausgang E1,2 des Wählers 6 und über einem ersten Inverter des dritten "Hex-Inverters" 40 mit dem Eingang 2C des ersten Demultiplexers 35. - The output of the "And" gate associated with input A1,2 of selector 6 with the output E1,2 of the selector 6 and via a first inverter of the third "hex inverter" 40 to the input 2C of the first demultiplexer 35.

Der Ausgang des zum Eingang A1,3 des Wählers 6 zugehörigen "And"-Gatters mit dem Ausgang E13 des Wählers 6 und dem Eingang 1C des zweiten Demultiplexers 36. The output of the "And" gate associated with input A1,3 of selector 6 with the output E13 of the selector 6 and the input 1C of the second demultiplexer 36.

Der Ausgang des zum Eingang A1,4 des Wählers 6 zugehörigen "And"-Gatters mit dem Ausgang E1 4 des Wählers 6 und über einem zweiten Inverter des dritten "Hex-Inverters" 40 mit dem Eingang 2C des zweiten Demultiplexers 36. The output of the "And" gate associated with input A1,4 of selector 6 with the output E1 4 of the selector 6 and via a second inverter of the third "hex inverter" 40 to the input 2C of the second demultiplexer 36.

- Die Eingänge 1C0, 1C1, 1C2, 1C3, 2C0, 2C1, 2C2 und 2C3 des ersten Multiplexers 41 sowie die Eingänge 1C0, 1C1, 1C2, 1C3, 2C0, 2C1, 2C2 und 2C3 des zweiten Multiplexers 42 mit den Eingängen A2,1, B2,1 C2,1, D2,1, A2,2, B2,2, C2,2, D2,2, A2,3, B2,3, C2,3, D2,3, A2,4, B2,4, C2,4 und D2,4 des Wählers 6. - The inputs 1C0, 1C1, 1C2, 1C3, 2C0, 2C1, 2C2 and 2C3 of the first Multiplexer 41 and the inputs 1C0, 1C1, 1C2, 1C3, 2C0, 2C1, 2C2 and 2C3 of the second multiplexer 42 with the inputs A2,1, B2,1 C2,1, D2,1, A2,2, B2,2, C2,2, D2,2, A2,3, B2,3, C2,3, D2,3, A2,4, B2,4, C2,4 and D2,4 of the selector 6.

- Die Ausgänge 1Y und 2Y des ersten Multiplexers 41 und die Ausgänge 1Y und 2Y des zweiten Multiplexers 42 mit den Ausgängen E2>1>E2,1, E2,2, E2>3 und E2 4 des Wählers 6. The outputs 1Y and 2Y of the first multiplexer 41 and the outputs 1Y and 2Y of the second multiplexer 42 with the outputs E2> 1> E2,1, E2,2, E2> 3 and E2 4 of voter 6.

Funktionsbeschreibung der Fig. 4 Der 4 Bit-Zähler 33 zählt binär die Taktimpulse des ersten Taktsignals CL1 der Periode T . Allerdings werden nur die zwei 0 untersten Bitausgänge QA und QB berücksichtigt, so dass nacheinander die binären Zählwerte 00, 01, 10, 11 und dann wieder 00, 01 usw. ausgewertet werden. Diese vier binären Zählwerte entsprechen den vier Stellungen A, B, C und D des Wählers 6 und werden in den Demultiplexern 35 und 36 sowie in den Multiplexern 41 und 42 decodiert. Sie geben dann dort auf bekannte Art und Weise "And"-Gatter frei, so dass die Eingänge dieser Schaltungen im richtigen Augenblick auf die Ausgänge dieser gleichen Schaltungen N-Bit-mässig durchgeschaltet werden. Einzige Ausnahme sind die Eingänge AlA1,1, A1,2, A1,3 und A1,4 des Wählers 6. Diese Eingänge werden beim binären Zählwert 00, der durch das erste "Nor"-Gatter 43 decodiert wird, mit Hilfe des "Quad-And"-Gatters 37 auf die zugehörigen Ausgänge E1>1, E1 E1,3 und E1,4 des Wählers 6 durchgeschaltet. Diese Ausnahme ist bedingt durch die Tatsache, dass in Stellung A die Signale in entgegengesetzter Richtung durch den ersten N-poligen Schaltarm 6a fliessen als in den Stellungen B, C und D. Das Ausgangssignal des ersten "Nor"-Gatters 43 ist für die Stellung A des Wählers 6 gleich logisch "1" und für alle restlichen Stellungen gleich logisch "0". Dieses Ausgangssignal des "Nor"-Gatters 43 dient dem Umschalten des Schreib/Lese-Speichers 8 der Fig. 1 von "Schreiben" (Stellung A des Wählers 6) auf "Lesen" (Stellungen B, C und D des Wählers 6).Functional description of FIG. 4 The 4-bit counter 33 counts the binary Clock pulses of the first clock signal CL1 of the period T. However, only those two 0 lowest bit outputs QA and QB are taken into account, so that one after the other the binary count values 00, 01, 10, 11 and then again 00, 01 etc. can be evaluated. These four binary counts correspond to the four positions A, B, C and D of the selector 6 and are in the demultiplexers 35 and 36 and in the multiplexers 41 and 42 decoded. You then release "And" gates there in a known manner, like this that the inputs of these circuits at the right moment to the outputs of these the same circuits are switched through in an N-bit manner. The only exception are the inputs AlA1,1, A1,2, A1,3 and A1,4 of the selector 6. These inputs are used at binary count 00, which is decoded by the first "Nor" gate 43, using of "Quad-And" gate 37 to the associated outputs E1> 1, E1 E1,3 and E1,4 des Selector 6 switched through. This exception is due to the fact that in Position A sends the signals in the opposite direction through the first N-pole Switching arm 6a flow as in positions B, C and D. The output signal of the first "Nor" gate 43 is logical "1" for position A of selector 6 and for all remaining positions are the same as logical "0". This output of the "Nor" gate 43 is used to switch the read / write memory 8 of FIG. 1 from "write" (Position A of the selector 6) to "read" (positions B, C and D of the selector 6).

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Claims (6)

PATENTANSPRUECHE Messwert-Aufberei ter zur Weiterverarbeitung von periodischen, digitalen, mit Hilfe eines ersten Taktsignals (CL1) erzeugten Abtastwerten zweier gemessener, um den Phasenwinkel 9 verschobener Wechselspannungen der gleichen Frequenz, dadurch gekennzeichnet, dass der Messwert-Aufbereiter zeitlich nacheinander zuerst die digitalen Abtastwerte einer ersten Wechselspannung (u1) der beiden Wechselspannungen (u1, u2) in einem Schreib/ Lese-Speicher (8) abspeichert unter Adressen, die gleich sind den binären Zählwerten eines Zählers (3), wobei der Zähler (3) die Taktimpulse des ersten Taktsignals (CL1) binär zählt, und dass anschliessend ein Multiplizierer (10 bzw. 14) die digitalen Abtastwerte einer beliebigen der beiden Wechselspannungen (ul, u2) mit bestimmten, aus dem Schreib/Lese-Speicher (8) abgerufenen Speicherwerten digital multipliziert, wobei ein Akkumulator (4 bzw. 5) die Adressen der abgerufenen Speicherwerte erzeugt, indem er das Ausgangssignal des Multiplizierers (10 bzw. 14) digital integriert und anschliessend zum gerade geltenden binären Zählwert des Zählers (3) addiert, so dass die abgerufenen Speicherwerte gleich sind den Werten der um einen bestimmten konstanten Phasenwinkel tut/2 bzw. (w+ rr/2) gegenüber den Abtastaugenblicken (t.) verschobenen ersten Wechselspannung (u1). PATENT CLAIMS Measured value conditioner for further processing of periodic, digital sampling values generated with the aid of a first clock signal (CL1) two measured alternating voltages of the same, shifted by the phase angle 9 Frequency, characterized in that the measured value conditioner occurs one after the other first the digital samples of a first alternating voltage (u1) of the two alternating voltages (u1, u2) stored in a read / write memory (8) under addresses that are the same are the binary counts of a counter (3), the counter (3) being the clock pulses of the first clock signal (CL1) counts in binary, and that then a multiplier (10 or 14) the digital samples of any of the two alternating voltages (ul, u2) with specific memory values called up from the read / write memory (8) digitally multiplied, with an accumulator (4 or 5) the addresses of the retrieved Generates memory values by taking the output signal of the multiplier (10 resp. 14) digitally integrated and then to the currently applicable binary count of the Counter (3) added so that the recalled memory values are equal to the values which around a certain constant phase angle does / 2 or (w + rr / 2) compared to the Sampling moments (t.) Shifted first alternating voltage (u1). 2. Messwert-Aufbereiter nach Anspruch 1, dadurch gekennzeichnet, dass nach der Abspeicherung der digitalen Abtastwerte der ersten Wechselspannung (u1) zeitlich nacheinander-zuerst ein erster Multiplizierer (10) die digitalen Abtastwerte der ersten Wechselspannung (u1) mit bestimmten aus dem Schreib/Lese-Speicher (8) abgerufenen Speicherwerte digital multipliziert, deren Adressen ein erster Akkumulator (4) liefert, und dann ein zweiter Multiplizierer (14) die digitalen Abtastwerte der zweiten Wechselspannung (u2) mit bestimmten anderen, aus dem Schreib/ Lese-Speicher (8) abgerufenen Speicherwerten digital multipliziert, deren Adressen ein zweiter Akkumulator (5) erzeugt, so dass die nacheinander erzeugten konstanten Phasenwinkel abwechselnd um rr/2 und (cp + Tr/2) gegenüber den Abtastaugenblicken (tj) verschoben sind. 2. Measured value conditioner according to claim 1, characterized in that that after the storage of the digital samples of the first alternating voltage (u1) one after the other - first a first multiplier (10) takes the digital samples the first alternating voltage (u1) with certain from the read / write memory (8) retrieved memory values are multiplied digitally, the addresses of which are a first accumulator (4) supplies, and then a second multiplier (14), the digital samples the second alternating voltage (u2) with certain others from the read / write memory (8) the retrieved memory values are digitally multiplied, the addresses of which are a second Accumulator (5) generated so that the successively generated constant phase angle alternately by rr / 2 and (cp + Tr / 2) compared to the sampling instants (tj) are shifted. 3. Messwert-Aufbereiter nach Anspruch 2, dadurch gekennzeichnet, dass noch zusätzlich ein Subtraktionsglied (16) die Differenz zwischen einem Ausgangssignal des zweiten Akkumulators (5) und einem Ausgangssignal des ersten Akkumulators (4) bildet als Adresse für bestimmte zusätzliche, aus dem Schreib/Lese-Speicher (8) zeitlich verschoben abzurufende Speicherwerte, die gleich sind den Werten der um den konstanten Phasenwinkel (p gegenüber den Abtastaugenblicken (t.) verschobenen ersten Wechselspannung (u1).3. measured value conditioner according to claim 2, characterized in that In addition, a subtraction element (16) shows the difference between an output signal of the second accumulator (5) and an output signal of the first accumulator (4) forms as an address for certain additional ones from the read / write memory (8) memory values to be retrieved shifted in time, which are equal to the values of the um the constant phase angle (p with respect to the sampling moments (t.) shifted first alternating voltage (u1). 4. Messwert-Aufbereiter nach Anspruch 3, dadurch gekennzeichnet, dass die zeitlich nacheinander erfolgende Abspeicherung der digitalen Abtastwerte der ersten Wechselspannung (u1 ) und Abrufung der Speicherwerte, die gleich sind den Werten der um die konstanten Phasenwinkel tor/2, (9 + TT/2) und g gegenüber den Abtastaugenblicken (t.) verschobenen ersten Wechselspannung mit mitHilfe eines Wählers (6) erfolgt, der von einem zweiten Taktsignal (CL2) gesteuert ist, dessen Frequenz die vierfache Frequenz des ersten Taktsignals ist, und dass der Wähler (6) während einer Periode (T ) des ersten Taktsignals nacheinander 0 und gleich lang vier Stellungen (A, B, C, D) durchläuft.4. measured value conditioner according to claim 3, characterized in that the successive storage of the digital samples of the first alternating voltage (u1) and retrieval of the memory values that are equal to the Values of the constant phase angles tor / 2, (9 + TT / 2) and g compared to the Sampling moments (t.) Shifted first AC voltage with the help of a selector (6) takes place, which is controlled by a second clock signal (CL2), the frequency of which is four times the frequency of the first clock signal, and that the selector (6) during of a period (T) of the first clock signal successively 0 and four positions of the same length (A, B, C, D). 5. Messwert-Aufbereiter nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass pro Akkumulator (4, 5) je ein (N + M)-Bit Addierer (18) und ein (N + M)-Bit Speicher (19) vorhanden ist, dass die Weiterverarbeitung im Akkumulator (4, 5) nur die N obersten Bit dieses (N + M)-Bit Speichers (19) verwendet und dass ein N-Bit Addierer (15) die binären Zählwerte des Zählers (3) zum Inhalt der N obersten Bit des (N + M)-Bit Speichers (19) addiert.5. measured value conditioner according to one of claims 1 to 4, characterized characterized in that one (N + M) -bit adder (18) and per accumulator (4, 5) an (N + M) -bit memory (19) is available for further processing in the accumulator (4, 5) only uses the top N bits of this (N + M) -bit memory (19) and that an N-bit adder (15) the binary count values of the counter (3) to the content of the top N Bits of the (N + M) -bit memory (19) added. 6. Messwert-Aufbereiter nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Umwandlung eines negativen Phasenwertes q) in einen gleichwertigen positiven Wert erfolgt mit Hilfe eines Periodenaddierers (24), eines ersten N-Bit Und-Gatters (25), eines zweiten N-Bit Und-Gatters (26), eines N-Bit Oder-Gatters (27) und eines Inverters (28).6. measured value conditioner according to one of claims 1 to 5, characterized marked that converting a negative Phase value q) into an equivalent positive value is done with the help of a period adder (24), a first N-bit AND gate (25), a second N-bit AND gate (26), an N-bit OR gate (27) and an inverter (28).
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4594547A (en) * 1982-11-30 1986-06-10 Lgz Landis & Gyr Zug Ag Mark-space amplitude modulator for measuring reactive power consumption or reactive energy consumption
DE3524581A1 (en) * 1985-07-10 1987-01-15 Edmund Prof Dr Ing Handschin Method and circuit for the fast determination of electrical quantities of alternating-current systems
DE3611680A1 (en) * 1986-04-08 1987-10-15 Bbc Brown Boveri & Cie Method for measurement conversion
DE4002832A1 (en) * 1989-02-01 1990-08-02 Gen Electric PERFORMANCE MONITORING METHOD AND DEVICE
DE4403642C1 (en) * 1994-02-05 1994-12-08 Licentia Gmbh Method for measuring active power and measuring device therefor
DE19639410A1 (en) * 1996-09-25 1998-04-02 Siemens Ag Measuring device for electrical power

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB994878A (en) * 1961-06-28 1965-06-10 Evershed Vignoles Ltd Derivation of digital form conditions from alternating signals
US3219928A (en) * 1960-05-27 1965-11-23 Raymond M Wilmotte Measuring system for comparing unknown and reference a.c. signals and detecting rate of change of phase of resultant
DE2245426B1 (en) * 1972-09-04 1973-09-27 Camille Bauer Messinstrumente Ag, Wohlen (Schweiz) Method and device for obtaining digital measured values on electricity networks
DE2309518A1 (en) * 1972-03-13 1973-10-11 Vianova Kunstharz Ag MEASURING ARRANGEMENT FOR DETERMINING ELECTRICAL PARAMETERS OF BINDERS FOR ELECTRIC DIP PAINTING
FR2209938A1 (en) * 1972-12-13 1974-07-05 Cenelt
JPS5093377A (en) * 1973-12-19 1975-07-25
JPS536078A (en) * 1976-07-06 1978-01-20 Fuji Electric Co Ltd Measuring method of plural ac voltages and currents

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3219928A (en) * 1960-05-27 1965-11-23 Raymond M Wilmotte Measuring system for comparing unknown and reference a.c. signals and detecting rate of change of phase of resultant
GB994878A (en) * 1961-06-28 1965-06-10 Evershed Vignoles Ltd Derivation of digital form conditions from alternating signals
DE2309518A1 (en) * 1972-03-13 1973-10-11 Vianova Kunstharz Ag MEASURING ARRANGEMENT FOR DETERMINING ELECTRICAL PARAMETERS OF BINDERS FOR ELECTRIC DIP PAINTING
DE2245426B1 (en) * 1972-09-04 1973-09-27 Camille Bauer Messinstrumente Ag, Wohlen (Schweiz) Method and device for obtaining digital measured values on electricity networks
FR2209938A1 (en) * 1972-12-13 1974-07-05 Cenelt
JPS5093377A (en) * 1973-12-19 1975-07-25
JPS536078A (en) * 1976-07-06 1978-01-20 Fuji Electric Co Ltd Measuring method of plural ac voltages and currents

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
CH-Z:Patent Associatet Literature aus: Landis & Gyr Review, Vol. 21, no.5, p.4-9, 1974 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4594547A (en) * 1982-11-30 1986-06-10 Lgz Landis & Gyr Zug Ag Mark-space amplitude modulator for measuring reactive power consumption or reactive energy consumption
DE3524581A1 (en) * 1985-07-10 1987-01-15 Edmund Prof Dr Ing Handschin Method and circuit for the fast determination of electrical quantities of alternating-current systems
DE3611680A1 (en) * 1986-04-08 1987-10-15 Bbc Brown Boveri & Cie Method for measurement conversion
DE4002832A1 (en) * 1989-02-01 1990-08-02 Gen Electric PERFORMANCE MONITORING METHOD AND DEVICE
DE4403642C1 (en) * 1994-02-05 1994-12-08 Licentia Gmbh Method for measuring active power and measuring device therefor
DE19639410A1 (en) * 1996-09-25 1998-04-02 Siemens Ag Measuring device for electrical power
US6239589B1 (en) 1996-09-25 2001-05-29 Siemens Aktiengesellschaft Method and device for compensating for angle errors when measuring electrical power

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