DE3107028C2 - Stereo demodulator - Google Patents

Abstract

Stereo-Demodulatorsystem für einen FM-Stereorundfunkempfänger mit einem Frequenzteiler, dem die Ausgangsspannung eines spannungsgesteuerten Oszillators in PLL zugeführt wird und der das erste und das zweite Schaltsignal erzeugt, die dem ersten und zweiten Schalter und dem Decoderkreis zugeführt werden, um das Stereo-Multiplexsignal zu schalten und zu decodieren, wobei die beiden Schaltsignale mit fester Phasenbeziehung zueinander erzeugt werden.Stereo demodulator system for an FM stereo broadcast receiver with a frequency divider to which the output voltage of a voltage-controlled oscillator in PLL is fed and which generates the first and second switching signals which are fed to the first and second switches and the decoder circuit to generate the stereo multiplex signal switch and decode, the two switching signals are generated with a fixed phase relationship to each other.

Description

Die Erfindung bezieht sich auf einen Stereo-Demodu-Iator für einen FM-Stereorundfunkempfänger nach dem Oberbegriff des Patentanspruchs 1. Gin solcher ist aus der DE-OS 30 05 033 bekannt Der Stereo-Demodulator nach der vorliegenden Erfindung ist für Stereo-Rundfunkübertragungssysteme nach dem Pilottonverfahren verwendbar, das mit einer Hilfsträgerfrequesz von 38 kHz arbeitetThe invention relates to a stereo demodulator for an FM stereo broadcast receiver according to the preamble of claim 1. Gin such is off the DE-OS 30 05 033 known The stereo demodulator according to the present invention is for stereo broadcast transmission systems can be used according to the pilot tone method, which has an auxiliary carrier frequency of 38 kHz works

Es ist bekannt, daß in Stereo-Demodulatorsystemen für FM-Stereorundfunkempfänger das Problem des Interferenzrauschens besteht Wenn ein FM-Stereorundfunkempfänger auf einen bestimmten Sender eingestellt ist und wenn in Frequenznachbarschaft dazu, beispielsweise im Abstand von 20OkHz ein zweiter Sender einfällt, wobei der maximale Frequenzhub 75 kHz beträgt, dann kann das Frequenzspektrum am Ausgang des FM-Demodulators einen zusätzlichen Frequenzbereich enthalten, der in Fig.3 mit ASR bezeichnet ist Wenn man ein solches Frequenzspektrum einer Stereodemodulation unterwirft und der Hilfsträger 5(38) eine Frequenz von 38 kHz aufweist, dann können unerwünschte Komponenten ein störendes Rauschen hervorrufen, das sich zuweilen wie Vogelzwitschern anhört, weil Interferenzen zwischen Frequenzen aus dem ASR-Bereich (Fig.3) und ungeradzahligen Harmonischen, wie beispielsweise der dritten Harmonischen 5(114) und der fünften Harmonischen 5(190) der Hilfsträgerfrequenz auftreten können. Dabei ist die Interferenz, die die dritte Harmonische 5(114) hervorruft die stärkste und die, die die fünfte Harmonische 5(190) hervorruft, die nächststärkste.It is known that the problem of interference noise exists in stereo demodulator systems for FM stereo broadcast receivers kHz, then the frequency spectrum at the output of the FM demodulator may include an additional frequency range, which is designated in Figure 3 with ASR If such a frequency spectrum of a stereo demodulation subjects and the auxiliary support 5 (38) having a frequency of 38 kHz, then Unwanted components can cause annoying noise that sometimes sounds like the chirping of birds, because interference between frequencies from the ASR range (Fig. 3) and odd harmonics, such as the third harmonic 5 (114) and the fifth harmonic 5 (190) the subcarrier frequency can occur. The interference that produces the third harmonic 5 (114) is the strongest and that which produces the fifth harmonic 5 (190) is the next strongest.

In bekannten Demod'jlatorsystemen werden solche Interferenzgeräusche durch Tiefpaßfilter oder Bandpaßfilter zwischen dem FM-Demodulator und dem Decoder unterdrückt (Radio Fernsehen Elektronik, Bd. 21, 1972, S. 609-610). Das erwähnte Tiefpaßfilter hat jedoch unerwünschte Eigenschaften hinsichtlich der Kanaltrennung und ungünstige Einflüsse auf den Frequenzgang des Signals.In known demodulator systems such Interference noises caused by low-pass filters or band-pass filters between the FM demodulator and the Decoder suppressed (Radio Fernsehen Elektronik, Vol. 21, 1972, pp. 609-610). The mentioned low-pass filter has however, undesirable properties in terms of channel separation and adverse effects on the Frequency response of the signal.

Ein anderer Weg zur Verhinderung solcher Interferenzgeräusche ist in der US-PS 39 62 551 beschrieben. Danach wird das Multiplexsignal mit einem treppenförmigen Mehrpegel'Schaltsignal demoduliert, dessen Spektrum keine dritte Harmonische enthält.Another way of preventing such interference noises is described in US Pat. No. 3,962,551. After that, the multiplex signal with a staircase-shaped Multi-level switching signal demodulated whose spectrum does not contain a third harmonic.

Die Erfindung geht von einem anderen bereits vorgeschlagenen Stereo-Demodulator aus (DE-OS 30 05 033), wie er in F i g. 1 und 2 dargestellt ist, in welchem ein erstes Signal durch Schalten des Multiplexsignais durch ein Signal der Hilfsträgerfrequenz und ein zweites Signal durch Schalten des Multiplexsignals durch ein Signal der dritten Harmonischen der Hilfsträgßrfreqiienz erhalten werden, und in denen mit diesen Signalen Additionen und Subtraktionen vorgenommen werden, womit das Interferenzrauschen verringert wird.The invention is based on another previously proposed stereo demodulator (DE-OS 30 05 033), as shown in Fig. 1 and 2 is shown in which a first signal is generated by switching the multiplex signal by a signal of the subcarrier frequency and a second signal by switching the multiplex signal can be obtained by a third harmonic signal of the subcarrier frequency, and in those with Additions and subtractions are made to these signals, reducing the interference noise is decreased.

Die Systeme nach den Fig,l und 2 besteben aus einem HF-/ZF-Verstärkertei] 12 mit FM-Demodulator und Anschluß für eine Antenne 11, einem Pufferverstärker 15, einem Kondensator 3, einem Phasenkomparator ίο 4, einem Frequenzteiler 5, einem Tiefpaßfilter 61, einem Gleichstromverstärker 62, einem spannungsgesteuerten Oszillator 7 und einem Frequenzteiler 800. Der Frequenzteiler 800 besteht aus Flipflops 801, 802,1803 und 804. Die Schaltung enthält ferner einen ersten Decoder 21, einen zweiten Decoder 22 und eine addierende/subtrahierende Decodermatrix 23. Ein erstes Schaltsignal 55|, das von dem Frequenzteiler 800 erzeugt wird, gelangt zum ersten Decoder 21, während ein zweites Schaltsignal SS₂ vom Frequenzteiler 800 zum zweiten Decoder 22 gelangtThe systems according to FIGS. 1 and 2 consist of an HF / IF amplifier unit 12 with an FM demodulator and connection for an antenna 11, a buffer amplifier 15, a capacitor 3, a phase comparator 4, a frequency divider 5, a low-pass filter 61, a DC amplifier 62, a voltage-controlled oscillator 7 and a frequency divider 800. The frequency divider 800 consists of flip-flops 801, 802, 1803 and 804. The circuit also contains a first decoder 21, a second decoder 22 and an adding / subtracting decoder matrix 23. A first switching signal 55 |, which is generated by the frequency divider 800, arrives at the first decoder 21, while a second switching signal SS ₂ arrives at the second decoder 22 from the frequency divider 800

In jener DE-OS 30 05 032 sind am Ursache für das Auftreten der Interferenzgeräusche und das Prinzip ihrer Unterdrückung detailliert beschrieben, weshalb hier unter Bezugnahme auf Fig.4 nur eine grobe i^arstEnung dieser Vorgänge gegeben wcrucii ~suii. Durch den Schaltvorgang mit Hilfe des S(38)-Signals der Frequenz 38 kHz erhält man das »L-R«-Signal, d. h. das Differenzsignal aus dem demodulierten Signal. Gleichzeitig wird eine Interferenzkomponente BC(+) durch Multiplikation des Frequenzbereiches ASR mit dem 5(114)-SignaI der Frequenz 114 kHz gebildet Durch Schalten mit Hilfe des Signals 5'(114) mit der Frequenz 114 kHz, das gegenphasig zum Signal 5(114) ist wird eine Interferenzkomponente BC(-) durch J5 Multiplikation des Bereiches ASR mit dem Signal 5'(114) gebildet Da die Komponente ßC(-)'die gleiche Größe hat wie die Komponente BC{+), jedoch mit unterschiedlichem Vorzeichen, heben sich die beiden Komponenten BC(+) und BC(-) gegenseitig auf, wenn sie der Dekodiermatrix 23 zugeführt werden. In der Schaltung nach Fig.2 zum Beispiel ist es jedoch schwierig, die feste Phasenbeziehung zwischen den ersten und zweiten Schaltsignalen 55| und SS₂ aufrechtzuerhalten. Das Ausgangssignal 5t des Flipflops 801 kann entweder die Wellenform Sc(A) oder St(B) haben, wie in F i g. 4 dargestellt Es ist also ungewiß! ob das Ausgangssignal St die Form Sa(A) oder Sa(B) hat wenn man das Signal S\ dem Eingang des Flipflops 801 zuführt Diese Ungewißheit wird durch die einem ">o Flipflop innewohnende Charakteristik verursachtIn that DE-OS 30 05 032 the cause of the occurrence of the interference noises and the principle of their suppression are described in detail, which is why only a rough description of these processes is given here with reference to FIG. Switching with the help of the S (38) signal with a frequency of 38 kHz results in the »LR« signal, ie the difference signal from the demodulated signal. At the same time, an interference component BC (+) is formed by multiplying the frequency range ASR by the 5 (114) signal of the frequency 114 kHz By switching with the aid of the signal 5 '(114) with the frequency 114 kHz, which is in phase opposition to the signal 5 (114 ) an interference component BC (-) is formed by J5 multiplying the area ASR with the signal 5 '(114) Since the component ßC (-)' has the same size as the component BC {+), but with a different sign the two components BC (+) and BC (-) on each other when they are fed to the decoding matrix 23. In the circuit of FIG. 2, for example, however, it is difficult to establish the fixed phase relationship between the first and second switching signals 55 | and SS _{2 to be} maintained. The output signal 5t of the flip-flop 801 can have either the waveform Sc (A) or St (B) , as shown in FIG. 4 So it is uncertain! whether the output signal St has the form Sa (A) or Sa (B) when the signal S \ is applied to the input of the flip-flop 801 This uncertainty is caused by the characteristic inherent in a "> o flip-flop

Es sei angenommen, daß die Interferenzkomponenten-Auslöschung nur dann stattfindet, wenn das Verhältnis zwischen den Wellenformen S_t und St so ist, dnß aas Signal St fällt wenn das Signal Si steigt Das Signal S₄ habe dann die Wellenform S₄(B) und es finde bei diesem Zustand die Unterdrückung des Interferenzrauschens statt Dann aber kann, wenn das Signal S₄ die Wellenform S₄(A) hat, eine Unterdrückung des Interferenzrauschens nicht stattfinden, vielmehr wird dieses verdoppelt Dieser Effekt ruft weitere Probleme in der Schaltung nach F i g. 2 hervor. It is assumed that the interference component cancellation takes place only when the ratio between the waveforms S _t, and St is such DNSS aas signal St falls when the signal Si rises, the signal S ₄ have then the waveform S ₄ (B) and In this state, the interference noise is suppressed.However, if the signal S _{4 has} the waveform S ₄ (A) , the interference noise cannot be suppressed, rather it is doubled.This effect causes further problems in the circuit according to F i G. 2 emerges.

Der vorliegenden Erfindung liegt dahsr did Aufgabe zugrunde, einen Stereodemodulator nach denn Oberbegriff des Patentanspruchs 1 die feste Phasenbeziehung zwischen dem ersten und dem zweiten Schaltsigna! aufrechterhalten, das durch die dritte Harmonische der Zwischenträgerfrequenz hervorgerufene Interferenzrauschen besser unterdrückt und dementsDrechend dieThe present invention is therefore the object based on a stereo demodulator according to the preamble of claim 1, the fixed phase relationship between the first and the second switching signal! sustained by the third harmonic of the Interference noise caused by subcarrier frequency is better suppressed and accordingly the

erwähnten Nachteile bekannter bzw. früher vorgeschlagener Systeme verbessert sind.mentioned disadvantages of known or previously proposed systems are improved.

Diene erstgenannte Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöstThe first-mentioned object is achieved by the features specified in the characterizing part of claim 1

Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche. Mit einer dieser Weiterbildungen wird zusätzlich das von der fünften Harmonischen der Zwischenträgerfrequenz hervorgerufene Interferenzrauschen beseitigtFurther developments of the invention are the subject of the subclaims. With one of these training courses in addition, the interference noise caused by the fifth harmonic of the subcarrier frequency is eliminated

Die Erfindung soll nachfolgend unter Bezugnahme auf die Zeichnungen näher erläutert werden. Es zeigt The invention is to be explained in more detail below with reference to the drawings . It shows

Fig. I und 2 zwei frühere Stereo-Demodulatorsysteme für FM-Stereorundfunkempfänger,Figures I and 2 show two previous stereo demodulator systems for FM stereo broadcast receivers,

F i g. 3 eine graphische Darstellung von Ursache und Beseitigung von Interferenzrauschen,F i g. 3 is a graph of the cause and elimination of interference noise,

F i g. 4 die Betriebsweise des Systems nach F i g. 2, F i g. 4 shows the mode of operation of the system according to FIG. 2,

Fig.5A und 5B ein Stereo-Demodulator nach einer ersten Ausführungsform der Erfindung,5A and 5B a stereo demodulator according to a first embodiment of the invention,

Fig.ÖÄ und 6B eine Zustandsiabeiie bezüglich des Flipflops im Demodulator nach den F i g. 5A und 5B,FIGS . 6A and 6B show a status diagram relating to the flip-flop in the demodulator according to FIGS. 5A and 5B,

F i g. 7 die Betriebsweise des Demodulators nach F i g. 5A und 5B,F i g. 7 shows the mode of operation of the demodulator according to FIG. 5A and 5B,

F i g. 8 die Schwierigkeiten im Betrieb des Demodulators nach den F i g. 5A und 5B,F i g. 8 the difficulties in the operation of the demodulator according to FIGS. 5A and 5B,

F i g. 9 eine Frequenzteileranordnung eines Stereo-Demodulators gemäß einer modifizierten Ausführungsform der Erfindung, F i g. 9 shows a frequency divider arrangement of a stereo demodulator according to a modified embodiment of the invention,

Fig. 10 die Betriebsweise der Anordnung nach Fig. 9,FIG. 10 shows the mode of operation of the arrangement according to FIG. 9,

Fig. HA bis MC Beispiele des Verzögerungsgliedes in der Anordnung nach F i g. 9,HA to MC examples of the delay element in the arrangement according to FIG. 9,

Fig. 12 die Wirkung der Interferenzunterdrückung im Zusammenhang mit der Anordnung nach F i g. 9,Fig. 12 shows the effect of interference suppression in connection with the arrangement according to FIG. 9,

Fig. 13 eine Frequenzteüeranordnung eines Stereo-Demodulators gemäß einer dritten Ausführungsform,13 shows a frequency control arrangement of a stereo demodulator according to a third embodiment,

Fig. 14 die Betriebsweise der Anordnung nach Fig. 13,FIG. 14 shows the mode of operation of the arrangement according to FIG. 13,

Fig. 15 eine Frequenzteileranordnung eines Stereo-Demodulators nach einer vierten Ausführungsform,15 shows a frequency divider arrangement of a stereo demodulator according to a fourth embodiment,

Fig. 16 die Betriebsweise der Anordnung nach Fig. 15,16 shows the mode of operation of the arrangement according to FIG. 15,

Fig. 17 eine Frequenzteileranordnung eines Stereo-Demodulators gemäß einer fünften Ausführungsform,17 shows a frequency divider arrangement of a stereo demodulator according to a fifth embodiment,

Fig. 18 die Betriebsweise der Anordnung nach Fig. 17,18 shows the mode of operation of the arrangement according to FIG. 17,

Fig. 19 eine Frequenzteileranordnung eines Stereo-Demodulators nach einer sechsten Ausführungsform,19 shows a frequency divider arrangement of a stereo demodulator according to a sixth embodiment,

F i g. 20A bis 2OC eine Zustandstabelle der Flipflops in der Frequenzteileranordnung nach Fig. 19,F i g. 20A to 2OC a table of states of the flip-flops in the frequency divider arrangement according to FIG. 19,

Fig.21A bis 21C die als Schaltbild ausgedrückte UND-Funktion eines SET-RESET-Flipflops in der Frequenzteileranordnung nach Fig. 19,Figures 21A to 21C show that expressed as a circuit diagram AND function of a SET-RESET flip-flop in the frequency divider arrangement according to FIG. 19,

F i g. 22 die Betriebsweise der Anordnung nach Fig. 19,F i g. 22 shows the mode of operation of the arrangement according to FIG. 19,

F i g. 23 den Verlauf des Interferenzrauschens, das durch die fünfte Harmonische des Hilfsträger hervorgerufen wird,F i g. 23 shows the course of the interference noise caused by the fifth harmonic of the subcarrier will,

F i g. 24 einen Stereo-Demodulator für einen FM-Stereorundfunkempfänger gemäß einer weiteren Ausführungsform der vorliegenden Erfindung,F i g. 24 a stereo demodulator for an FM stereo broadcast receiver according to a further embodiment of the present invention,

F i g. 25 die Wirkung der Anordnung nach F i g. 24,F i g. 25 the effect of the arrangement according to FIG. 24,

F i g. 26 einen Stereo-Demodulator für einen FM-Stereorundfunkempfänger gemäß einer weiteren Ausführungsform undF i g. 26 a stereo demodulator for an FM stereo broadcast receiver according to a further embodiment and

Fig.27 und 28 die Wirkung der Anordnung nach F ig. 26.27 and 28 the effect of the arrangement according to Fig. 26th

Ein Stereo-Demodulator nach einer ersten Ausführungsform der Erfindung ist in den Fig.5A und 5B dargestellt. Ein an eine Antenne 11 angeschlossener FM-Stereorundfunkernpfänger weist einen HF-/ZF-Vexstärkerteil 12 mit Überlagereroszillator und FM-Demodulator, einen Pufferverstärker 15, einen Kondensa tor 3, einen Phasenkomparator 4, einen Frequenteiler 5, ein Tiefpaßfilter 61, einen Gleichstromverstärker 62, einen spannungsgesteuerten Oszillator 7, eine Frequenzteileranordnung 80, einen ersten Decoder 21, A stereo demodulator according to a first embodiment of the invention is shown in FIGS. 5A and 5B. An FM stereo radio receiver connected to an antenna 11 has an HF / IF Vex amplifier part 12 with a local oscillator and FM demodulator, a buffer amplifier 15, a capacitor 3, a phase comparator 4, a frequency divider 5, a low-pass filter 61, a DC amplifier 62, a voltage controlled oscillator 7, a frequency divider arrangement 80, a first decoder 21,

ίο einen zweiten Decoder 22 und eine addierende/subtrahierende Dekodiermatrix 23 auf. In der Dekodiermatrix 23 findet eine Addition statt, wenn die beiden ihr zugeführten Signal·¹ phasengleich sind, während eine Subtraktion stattfindet, wenn die beiden ihr zugeführten Signale einander gegenphasig sind. ίο a second decoder 22 and an adding / subtracting decoding matrix 23. In the decoding matrix 23 an addition takes place when the two supplied to signal x ¹ are in phase, while subtraction takes place when the two signals applied thereto are in phase opposition to each other.

Gemäß den F i g. 5A und 5B bilden der spannungsgesteuerte Oszillator 7, der Phasenkomparator Ί, das Tiefpaßfilter 61 und der Gleichstromverstärker 62 eine phasenverriegelte Schleife (PLL). Dem spannungsge-According to FIGS. 5A and 5B, the voltage-controlled oscillator 7, the phase comparator Ί, the low-pass filter 61 and the DC amplifier 62 form a phase-locked loop (PLL). The tension

2" steuerten Oszillator 7 wird das Ausgangssignai des Gliäichstromverstärkers zugeführt und er erzeugt ein Signal einer spezifischen Frequenz f_rm. Die Frequenzteileranordnung 80 erhält dieses Signal fvco und erzeugt ein erstes Schaltsignal SSi und ein zweites Schaltsignal SS₂. Wenn fm, die Frequenz 228 kHz hat, dann ist die Frequenz von SSi gleich 38 kHz, was ein Sechstel der Frequenz fm, ist, und die Frequenz von SS₂ beträgt 114 kHz, was die Hälfte der Frequenz f_m ist.2 "controlled oscillator 7, the output signal of the equilibrium current amplifier is fed and it generates a signal of a specific frequency f _rm . The frequency divider arrangement 80 receives this signal fvco and generates a first switching signal SSi and a second switching signal SS _2. If fm, the frequency is 228 kHz , then the frequency of SSi is 38 kHz which is one sixth of the frequency fm, and the frequency of SS ₂ is 114 kHz which is half the frequency f _m .

I>;r Phasenkomparator 4 vergleicht das Ausgangssignal des Frequenzteilers 5 und den Hilfsträger, der im Stereo-Multiplexsignal enthalten ist, das über den Kondensator 3 zugeführt wird. Der erste Decoder 21 schaltet und decodiert das Multiplexsignal SCSmit Hilfe des ersten Schaltsignals SSi. Der zweite Decoder 22 schaltet und decodiert das Multiplexsigna! SCSmSt Hilfe des zweiten Schaltsignals SS₂. Die Dekodiermatrix 23 führt die Addition oder Subtraktion zwischen den Ausgangssignalen des ersten und des zweiten Decoders 21 und 22 durch. Am einen Ausgang 231 steht daher das L-Kiinalsignal an, während am anderen Ausgang 232 das FL- Kanalsignal zur Verfügung steht.I>; r phase comparator 4 compares the output signal of the frequency divider 5 and the subcarrier which is contained in the stereo multiplex signal which is supplied via the capacitor 3. The first decoder 21 switches and decodes the multiplex signal SCS with the aid of the first switching signal SSi. The second decoder 22 switches and decodes the multiplex signal! SCSmSt using the second switching signal SS ₂ . The decoding matrix 23 performs the addition or subtraction between the output signals of the first and second decoders 21 and 22 . The L-channel signal is therefore available at one output 231 , while the FL channel signal is available at the other output 232.

Die Signalkomponente im Ausgangssignal des ersten Decoders 21, die ein Produkt der hohen Harmonischen der Hilfsträgerfrequenz mit dem Stereo-Multiplexsignal ist, und die Signalkomponente im Ausgangssignal des zweiten Decoders 22, die ein Produkt der Grundfrequenz des Schaltsignals mit dem Stereo-Muitiplexsignal ist, heben einander auf.
In der Schaltung nach den F i g. 5A und 5B besteht die Frequenzteileranordnung 80 aus einem Satz erster Frequenzteiler 81A SlB₁ einem Satz zweiter Freqi'enzteiler 82, 83 und einem logischen Schaltkreis 84. Der Satz der ersten Frequenzteiler 81A 815 teilt die zugeführte Frequenz durch 3. Jeder der beiden zweiten Frequenzteiler 82, 83 teilt die zugeführte Eingangsfrequenz durch 2.The signal component in the output signal of the first decoder 21, which is a product of the high harmonics of the subcarrier frequency with the stereo multiplex signal, and the signal component in the output signal of the second decoder 22, which is a product of the fundamental frequency of the switching signal with the stereo multiplex signal, cancel each other out on.
In the circuit according to FIGS. 5A and 5B, there is a frequency divider arrangement 80 first of a set of frequency divider 81A SLB ₁ a set of second Freqi'enzteiler 82, 83 and a logic circuit 84. The set of first frequency divider 81A 815 divides the supplied frequency by 3. Each of the second frequency divider 82 , 83 divides the supplied input frequency by 2.

Die Frequenzteiler bestehen aus auf der positiven Flanke triggernden J-K-Master-Slave-Flipflops nach Fig.6A. Die Wertetabelle für das Betriebsverhalten dieses Flipflops ist in F i g. 6B dargestellt Darin ist »CL·^ der Clear-Eingang, »PR« ist_der Setz-Eingajig, »CK« ist der Takt-Eingang, Q_n und Q_n sind Q- und Q-Ausgangssignaje zu einem gegebenen Zeitpunkt t_n Q_n +< sind Q- und (?-Ausgangssignale beim nächsten Zeitpunkt t„+\, »P.£.:< ist die positive Flanke, »N.E« ist die negative Flanke, »1« ist hohes Potential, »0« ist niederes Potential und »X« ist eine Situation, die von »1« oder »0« nicht abhängig ist Das Ausgangssignal 5a desThe frequency dividers consist of JK master-slave flip-flops that trigger on the positive edge, as shown in FIG. 6A. The table of values for the performance of this flip-flop is shown in FIG. 6B, "CL * ^" is the clear input, "PR" is the set input, "CK" is the clock input, Q _n and Q _n are Q and Q output signals at a given point in time t _n Q _n + < are Q and (? output signals at the next time t "+ \, " P. £.: <is the positive edge, "NE" is the negative edge, "1" is high potential, "0" is low Potential and "X" is a situation that does not depend on "1" or "0". The output signal 5a of the

spannungsgesteuerten Oszillators 7, das (^-Potential 5c des Flipflops 81 B und das (^-Potential Sd des Flipflops 82 werden dem NAND-Tor 84 zugeführt. Das Ausgangssignal Se des NAND-Tores 84 wird dem K-Eingang des (-lipflops 83 zugeführt, daß das Potential 5 Se jeweils einmal bei jedem Zyikus der 38-kHz-Schwingung erzeugt wird.Voltage-controlled oscillator 7, the (^ -potential 5c of the flip-flop 81 B and the (^ -potential Sd of the flip-flop 82 are fed to the NAND gate 84. The output signal Se of the NAND gate 84 is the K input of the (-lipflop 83 supplied that the potential 5 Se is generated once for each cycle of the 38 kHz oscillation.

Wenn niedriger Pegel des Potentials Se dem K.-E>gang des Flipflops 83 zugeführt ist, dann wird das (^-Potential 57 des Flipflops 83 hoch, weil hohes Potential dem J-Eingang, niedriges Potential dem K-Eingang und eine positive Flanke der Wellenform Sa dem CK-Eingang (s. Zustand Nr. 6 von Fig.6B) zugeführt ist. Danach wird, wenn das Potential Se, das dem K-Eingang des Flipflops 83 zugeführt ist, hoch wird, das £>-Potential Sf des Flipflops 83 zum Invertieren gebracht.If the low level of the potential Se is supplied to the K.-E> output of the flip-flop 83, then the (^ -potential 57 of the flip-flop 83 becomes high, because high potential is the J input, low potential is the K input and a positive edge of the waveform Sa is applied to the CK input (see state No. 6 of Fig. 6B). Thereafter, when the potential Se applied to the K input of the flip-flop 83 becomes high, the £> potential Sf of the flip-flop 83 is brought to invert.

In dem Augenblick, in welchem das Signal Sd eine ansteigende, positive Flanke aufweist, hat das Signal 5/' eine negative Flanke, wShi'ciiu iii dem Augenblick, in μ welchem das Signal Sd eine negative Flanke aufweist, das Signal Sf eine positive Flanke hat, so daß Anstieg und Abfall des Signals Sd dem Abfall und dem Anstieg des Signals Sf entsprechen. Dies bedeutet, daß das Schaltsignal SS, der Frequenz 38 kHz sich in Phase mit dem Schaltsignal SSj der Frequenz 114 kHz befindet. Dementsprechend wird im System nach Fig.5 die gewünschte Phasenbeziehung zwischen dem Signal Sd und dem Signal Sf sichergestellt. Die Verhältnisse zwischen den Signalen Sa, Sb, Sc, Sd, Se, Sf und S/'sind in F i g. 7 dargestellt.In the moment in which the signal Sd having a rising positive edge, the signal 5 / 'a negative edge, iii wShi'ciiu the instant has a negative flank in μ which the signal Sd, the signal Sf, a positive edge so that the rise and fall of the signal Sd correspond to the fall and rise of the signal Sf . This means that the switching signal SS at a frequency of 38 kHz is in phase with the switching signal SSj at a frequency of 114 kHz. Accordingly, the desired phase relationship between the signal Sd and the signal Sf is ensured in the system according to FIG. The relationships between the signals Sa, Sb, Sc, Sd, Se, Sf and S / 'are shown in FIG. 7 shown.

Im oben genannten Beispiel nach den F i g. 5A und 5B ist die Frequenz fm, mit 228 kHz angenommen worden. fvco kann jedoch auch eine andere Frequenz, beispielsweise 456 kHz aufweisen. Bei dieser Annahme ist die Frequenz von SS\ mit 38 kHz ein Zwölftel der Frequenz von frco und die Frequenz Il 4 kHz des Signals SSi ist ein Viertel von f_vco. Der Wert m ist 6 für f_m gleich 228 kHz und ist 12 für eine Frequenz von 456 kHz. Der Wert /ist 2 für fm, gleich 228 kHz und ist 4 für fm, gleich 456 kHz.In the above example according to FIGS. 5A and 5B, the frequency fm has been assumed to be 228 kHz. However, fvco can also have a different frequency, for example 456 kHz. With this assumption, the frequency of SS \ with 38 kHz is one twelfth of the frequency of frco and the frequency Il 4 kHz of the signal SSi is a quarter of f _vco . The value m is 6 for f _m equal to 228 kHz and is 12 for a frequency of 456 kHz. The value / is 2 for fm, equal to 228 kHz and is 4 for fm, equal to 456 kHz.

In der Beschreibung der Anordnung nach den F i g. 5A und 5B ist das Problem der Übertragungszeitkonstante in den Elementen der Frequenzteileranordnung nicht berücksichtigt worden. In der Praxis existiert jedoch eine Übertragungszeitkonstante in diesen *5 Elementen, wie sie in F i g. 8 dargestellt ist.In the description of the arrangement according to FIGS. 5A and 5B is the problem of the transmission time constant in the elements of the frequency divider arrangement has not been taken into account. In practice, however, there is a transmission time constant in these * 5 Elements as shown in FIG. 8 is shown.

Wegen der Übertragungsverzögerung in den Flipflops 81A 815 und 82 und in der logischen Schaltung 84 muß der Wollen verlauf des Signals Se von Fig. 7 in denjenigen nach Fig.8 geändert werden. Wenn das Signal Se nach F i g. 8 dem K-Eingang des Flipflops 83 zugeführt wird, dann ist die Phase des Ausgangssignals dieses Flipflops 83 nicht fest, da das Signal Se zum Zeitpunkt h fällt, ein Zeitpunkt, der um DL\ gegenüber dem Anstiegszeitpunkt des Signals 5a im Zeitpunkt t< verzögert istBecause of the transmission delay in the flip-flops 81A, 815 and 82 and in the logic circuit 84 , the course of the signal Se of FIG. 7 must be changed to that of FIG. When the signal Se of FIG. 8 is fed to the K input of flip-flop 83, then the phase of the output signal of this flip-flop 83 is not fixed, since signal Se falls at time h , a time delayed by DL \ compared to the rise time of signal 5a at time t < is

Um das Ausgangssignal nach Zustand 6 von F i g. 6B im Flipflop 83 zu erzeugen, ist es notwendig, eine vorbestimmte Erholzeit zwischen dem Zugriff an den J-, K-Eingängen und der Zuführung des Signals Sa am CK-Eingang einzuhalten. Obgleich der Abfall des Signals Se zum Zeitpunkt fe um DL₂ gegenüber dem Anstieg des Signals Sa zum Zeitpunkt U verzögert ist, ist diese Verzögerung DL₁ doch nicht so lang wie die vorbestimmten Erholzeit Das oben beschriebene Problem wird mit Schaltungen nach den Fig.9, 13, 15 und 17 als modifizierte Ausführungsformen gelöst
In der Schaltung nach F i g. 9 ist ein Verzögerungsglied 85 zwischen den Ausgang des spainnungsgesteuerten Oszillators 7 und den CK-Eingang des Flipflops 83 geschaltet. Die Betriebsweise ist in Fi ig. 10 dargestellt. Die Verzögerungszeit DLj, die der Zeit zwischen dem Anstieg des Signals 5a bis zum Abfall des Signals Se entspricht, ist die Summe der Verzögerungszeiten der Flipflops 81Λ 815, 82 und der logischen Schaltung 84. Die Verzögerungszeit des Verzögerungsgliedes 85 ist gleich der Zeitdifferenz zwischen dem Signal 5a und dem Signal Sb, wobei die Zeitdifferenz zwischen der Zuführung eines Signals zum CK-Eingang und der Zuführung eines Signals vom Ausgang des Flipflops 82, der dem des Flipflops 83 gleichwertig ist, berücksichtigt ist.To get the output signal after state 6 of FIG. 6B in flip-flop 83, it is necessary to maintain a predetermined recovery time between access to the J, K inputs and the application of the signal Sa to the CK input. Although the fall of the signal Se at the time fe is delayed by DL ₂ compared to the rise of the signal Sa at the time U , this delay DL ₁ is not as long as the predetermined recovery time. 13, 15 and 17 solved as modified embodiments
In the circuit according to FIG. 9, a delay element 85 is connected between the output of the voltage-controlled oscillator 7 and the CK input of the flip-flop 83. The mode of operation is in Fi ig. 10 shown. The delay time DLj, which corresponds to the time between the rise of the signal 5a to the fall of the signal Se , is the sum of the delay times of the flip-flops 81 Λ 815, 82 and the logic circuit 84. The delay time of the delay element 85 is equal to the time difference between the Signal 5a and signal Sb, taking into account the time difference between the supply of a signal to the CK input and the supply of a signal from the output of flip-flop 82, which is equivalent to that of flip-flop 83.

Ein Verzögerungsglied besteht aus einem Satz logischer Einheiten 851 und 852 (Fig. HA und HB), man kann aber auch einen C/MCreis, bestehend aus einem Kondensator 853 und einem Widerstand. 854 (Fig. 11C) in dem Verzögerungsglied 85 nach Fig.9 verwenden.A delay element consists of a set of logic units 851 and 852 (Fig. HA and HB), but you can also use a C / M circuit consisting of a capacitor 853 and a resistor. Use 854 (FIG. 11C) in the delay element 85 according to FIG.

Die Zeitverhältnisdifferenz zwischen dem Signal von 38 kHz (Sd) und dem Signal von 114 kHz (Sf)und deren Einfluß auf die Interferenzunterdrückung ist in Fig. 12 dargestellt. Man stellt fest, daß es notwendig ist, die Zeitdifferenz zwischen den oben erwähnten Signalen soweit wie möglich zu reduzieren, damit die Interferenzunterdrückung optimal wird.The time ratio difference between the signal of 38 kHz (Sd) and the signal of 114 kHz (Sf) and its influence on the interference suppression is shown in FIG. It is found that it is necessary to reduce the time difference between the above-mentioned signals as much as possible in order for the interference suppression to be optimal.

In der Schaltung nach Fig. 13 ist ein Verzögerungsglied 85 zwischen den Ausgang des spannungsgesteuerten Oszillators 7 und den CK-Eingang des Flipflops 83 eingeschaltet, weiterhin ist ein Verzögerungsglied 87 zwischen den Ausgang des spannungsgesteuerten Oszillators 7 und eine UND-Schaltung 86 geschaltet. Der Q-Ausgang des Flipflops 81 B, der Q-Ausgang* des Flipflops 82 und der Ausgang des Verzögerungsgliedes 87 sind mit den Eingängen der UND-Schaltung 86 verbunden. Der Ausgang der UND-Schaltung 86 ist mit dem CL-Eingang des' Flipflops 83 verbunden. Die Betriebsweise der Schaltung nach Fig. 13 ist in Fig. 14 dargestellt Wenn das Signal 5eam CL-Eingang ansteht, dann erzeugt das Flipflop 83 das Signal Sf, so daß die positiven Anteile des Signals Se bewirken, daß das Signal 5/positiv ist Die Phasenlage der Signale Sd und 5/ wird auf diese Weise zueinander fixiert. Das Verzögerungsglied 87 verhindert, daß das Signal Se Störsignale HZ erzeugt, wie sie im Signalzug Se' in F i g. 14 dargestellt sind.In the circuit according to FIG. 13, a delay element 85 is connected between the output of the voltage-controlled oscillator 7 and the CK input of the flip-flop 83, and a delay element 87 is connected between the output of the voltage-controlled oscillator 7 and an AND circuit 86. The Q output of the flip-flop 81 B, the Q output * of the flip-flop 82 and the output of the delay element 87 are connected to the inputs of the AND circuit 86. The output of the AND circuit 86 is connected to the CL input of the flip-flop 83. The operation of the circuit of FIG. 13 is shown in FIG. 14. When the signal 5 is present at the CL input, the flip-flop 83 generates the signal Sf, so that the positive components of the signal Se cause the signal 5 / Die to be positive The phase position of the signals Sd and 5 / is fixed to one another in this way. The delay element 87 prevents the signal Se from generating interference signals HZ , as they are in the signal train Se 'in FIG. 14 are shown.

In der Schaltung nach Fig. 15 ist ein Verzögerungsglied 85 zwischen den Ausgang des spannungsgesteuerten Oszillators 7 und den CK-Eingang des Flipflops 83 geschaltet und es ist ein Verzögerungsglied 89 zwischen der (^-Ausgang des Flipflops 82 und eine NAND-Schaltung 88 geschaltet Der ^»-Ausgang des Flipflops 82 und der Ausgang des Verzögerungsgliedes 89 sind der NAND-Schaltung 88 zugeführt Der Ausgang der NAND-Schaltung 88 ist mit dem K-Eingang des Flipflops 83 verbunden. Die Betriebsweise der Schaltung ist in F i g. 16 dargestelltIn the circuit of FIG. 15, a delay element 85 is connected between the output of the voltage-controlled oscillator 7 and the CK input of the flip-flop 83, and a delay element 89 is connected between the (^ output of the flip-flop 82 and a NAND circuit 88) The output of the flip-flop 82 and the output of the delay element 89 are fed to the NAND circuit 88 The output of the NAND circuit 88 is connected to the K input of the flip-flop 83. The mode of operation of the circuit is shown in FIG

In der Schaltung nach Fig. 17 ist ein Verzögerungsglied 85 zwischen den Ausgang des spannungsgesteuerten Oszillators 7 und den CK-Eingang des Flipflops, 83 geschaltet, und es ist ein Verzögerungsglied 89 zwischen den (^-Ausgang des Flipflops 82 und eine UND-Sdhaltung 88 geschaltet Der (^-Ausgang des Flipflops 82 und der Ausgang des Verzögerungsgliedes 89 sind mit der UND-Schaltung SS verbunden. Der Ausgang der UND-Schaltung 88 ist mit dem CL-Eingang des Flipflops 83 verbunden. Die Betriebsweise ist in F i s. 18In the circuit of FIG. 17, a delay element 85 is connected between the output of the voltage-controlled oscillator 7 and the CK input of the flip-flop 83, and a delay element 89 is connected between the (^ output of the flip-flop 82 and an AND latch 88 The (^ output of the flip-flop 82 and the output of the delay element 89 are connected to the AND circuit SS. The output of the AND circuit 88 is connected to the CL input of the flip-flop 83. The mode of operation is in F i s. 18th

dargestellt.shown.

Eine weitere Ausführungsform einer Frequenzteileranordnung 9, die im Stereodemodulator nach der Erfindung verwendet wird, ist in F i g. 19 dargestellt. Die Frequenzteileranordnung 9 besteht aus Pufferverstärkern 98, T-Flipflops 91,92,93, D-Flipflops 94,95, % und einem Setz-Rücksetz-Flipflop 97. Diese Flipflops sind beispielsweise in der Intergrated Injection Logic (I²L) ausgeführt. Es tsi auch möglich, diese Flipflops in TTL- oder C-MOS-Technik auszuführen. Die Symbole und die ι ο Wahrheitstabellen der genannten Flipflops der Frequenzteileranordnung 9 sind in den F i g. 2OA, 2OB und 20C dargestellt. In der Wahrheitstabelle sind »Γ« der T-Eingang, »Dn« ist der Zustand »1« oder »0« am D-Eingang zu einem bestimmten Zeitpunkt i_m »Z5„« ist der invertierte Zustand von »D^< und »*« ist ein unbestimmter Zustand. Die Bedeutung der anderen Symbole in den F i g. 20A, 20B und 20C ist dieselbe wie jene in F i g. 6B.Another embodiment of a frequency divider arrangement 9 which is used in the stereo demodulator according to the invention is shown in FIG. 19 shown. The frequency divider arrangement 9 consists of buffer amplifiers 98, T flip-flops 91, 92, 93, D flip-flops 94, 95,% and a set-reset flip-flop 97. These flip-flops are implemented, for example, in the integrated injection logic (I ² L). It is also possible to use TTL or C-MOS technology for these flip-flops. The symbols and the truth tables of the mentioned flip-flops of the frequency divider arrangement 9 are shown in FIGS. 20A, 20B and 20C. In the truth table, "Γ" are the T input, "Dn" is the state "1" or "0" at the D input at a certain point in time i _m "Z5""is the inverted state of " D ^ < and " * «Is an indefinite state. The meanings of the other symbols in Figs. 20A, 20B and 20C is the same as that in FIG. 6B.

in der Schaltung nach Fig. i9 sind die Verbindungspunkte W_u W₇, VV₄, VV₅ und W₆ jene Verknüpfungspunkte, an denen die verdrahtete UND-Operation durchgeführt wird. Als Beispiel ist die verdrahtete UND-Operation eines Setz-Rücksetz-Flipflops in den F i g. 21A, 21B und 21C dargestellt. Ein Setz-Rücksetz-Flipflop ist als Schaltung in Fig. 21B dargestellt, der die Inverter IVX und IV2 aufweist. Die Schaltung nach Fig.21B ist weiterhin in Fig.21C dargestellt, bestehend aus verdrahteten UND-Schaltungen WA 1 und WA 2 und Invertern /Vl und IVZ In der Schaltung nach F i g. 21C sind, wenn S gleich »1« und R gleich »0« ist, S und ^ gleich »1«, und der Ausgang der verdrahteten UND-Schaltung WA 1 wird »1« und der Ausgang des Inverters IVX wird »0« und der Q-Ausgang wird dann »0«. Da R und Q gleich 0 sind, wird der Ausgang der verdrahteten UND-Schaltung A₂ »0« und der Ausgang des Inverters IV2 wird »1«. Die Wahrheitstabelle der Betriebsweise des Setz-Rücksetz-Flipflops nach F i g. 20 erhält man auf diese Weise.In the circuit according to FIG. 19, the connection points W _and W ₇ , VV ₄ , VV ₅ and W _{6 are} those connection points at which the wired AND operation is carried out. As an example, the wired AND operation of a set-reset flip-flop is shown in FIGS. 21A, 21B and 21C. A set-reset flip-flop is shown as a circuit in Figure 21B comprising inverters IVX and IV2. The circuit according to FIG. 21B is also shown in FIG. 21C, consisting of wired AND circuits WA 1 and WA 2 and inverters / Vl and IVZ in the circuit according to FIG. 21C, when S is "1" and R is "0", S and ^ are "1", and the output of the wired AND circuit WA 1 becomes "1" and the output of the inverter IVX becomes "0" and the Q output is then »0«. Since R and Q are equal to 0, the output of the wired AND circuit A ₂ becomes "0" and the output of the inverter IV2 becomes "1". The truth table of the operation of the set-reset flip-flop of FIG. 20 is obtained this way.

Das Ausgangssignal der Frequenz 228 kHz des spannungsgesteuerten Oszillators wird dem Eingang des Pufferverstärkers 98 zugeführt Die T-Flipflops 91, 92 und 93 und das D-Ffipflop bilden einen durch 6 teilenden Frequenzteiler mit einer Einschaltdauer von einem Sechstel des Zyklus.The output signal of the frequency 228 kHz of the voltage controlled oscillator is the input of the buffer amplifier 98. The T-flip-flops 91, 92 and 93 and the D-flip-flop form one through 6 dividing frequency divider with a duty cycle of one sixth of the cycle.

Die Wellenformen der Signale, die an einzelnen Stellen der Schaltung nach Fig. 19 herrschen, sind in F i g. 22 dargestellt Der Ausgang des T-Flipflops 93 ist als Wellenform <?(93) mit einem Sechstel Zyklus Einschaltdauer dargestellt Das Signal Λ (97) wird als Ergebnis der Summierung an den UND-Punkten W* und W₅ erzeugt, wo die Signale φ (91), ζ>(92) und ^ (93) zusammengefaßt werden. Der Impuls des Signals R (97) ist ein Impuls einer Zeitlänge von einem Sechstel des Zyklus und ist in der Phase um 180° gegenüber der des Signals Q (93) verschoben. Bei Empfang der Signale Q (93) und R (97) erzeugt das Setz-Rücksetz-Flipflop 97 ein durch 6 geteiltes Frequenzsignal Q (97) mit einer relativen Einschaltzeit von 50%.The waveforms of the signals prevailing at individual points in the circuit of FIG. 19 are shown in FIG. 22 The output of the T flip-flop 93 is shown as a waveform <? (93) with a sixth cycle duty cycle. The signal Λ (97) is generated as the result of the summation at the AND points W * and W ₅ , where the signals φ (91), ζ> (92) and ^ (93) can be combined. The pulse of the signal R (97) is a pulse with a time length of one sixth of the cycle and is shifted in phase by 180 ° with respect to that of the signal Q (93). When the signals Q (93) and R (97) are received, the set / reset flip-flop 97 generates a frequency signal Q (97) divided by 6 with a relative switch-on time of 50%.

Das Signal D (95) wird als Ergebnis der UND-Bildung am verdrahteten UND-Punkt W₆ erzeugt, wo die Signale (?(91) und <?(94) addiert werden. Die Signale Q {97) und D (95) sind daher Signale der Frequenz 38 kHz und 114 kHz mit einer zueinander festen Phasenlage. Auf Zuführung von Q (97) vom Setz-Rücksetz-Flipflop 87 und 7"(96) vom Pufferverstärker 98 erzeugt das D-Flipflop 96 das Signal (?'_V96) der Frequenz 38 kHz. Auf Empfang von D (95) vomThe signal D (95) is generated as a result of the AND formation at the wired AND point W ₆ , where the signals (? (91) and <? (94) are added. The signals Q {97) and D (95) are therefore signals of the frequency 38 kHz and 114 kHz with a mutually fixed phase position. On supply of Q (97) from the set-reset flip-flop 87 and 7 "(96) from the buffer amplifier 98, the D-flip-flop 96 generates the signal (? ' _V 96) of the frequency 38 kHz. On receipt of D (95) from UND-Punkt W₆ und 7(95) vom Transistorpuffer 98 erzeugt das D-FUpflop das Signal Q (95) der Frequenz IHkHz. Die Signale Q(96) und Q(95) sind daher Signale ohne Zeitverzögerung, d. h. sind Signale synchronisierter Art. Anstieg und Abfall des Signals Q (96) entspricht Abfall und Anstieg des Signals Q (95). Dies bedeutet, daß das Schaltsignal SS\ der Frequenz 38 kHz sich in Phase mit dem Schaltsignal SS₇ der Frequenz 114 kHz befindet, wie zuvor im System nach den F i g. 5A und 5B beschrieben.AND points W ₆ and 7 (95) from the transistor buffer 98, the D-FUpflop generates the signal Q (95) of the frequency IHkHz. The signals Q (96) and Q (95) are therefore signals without a time delay, ie are signals of a synchronized type. The rise and fall of the signal Q (96) correspond to the fall and rise of the signal Q (95). This means that the switching signal SS \ of the frequency 38 kHz is in phase with the switching signal SS _{7 of} the frequency 114 kHz, as before in the system according to FIGS. 5A and 5B.

Im Vergleich mit der Ausführungsform nach den F i g. 5A und 5B, bei der die Zeitabweichung zwischen dem ersten und dem zweiten Schaltsignal das Vierfache der Übertragungsverzögerungszeit eines J-K-Master-Slave-Flipflops ist, ist die Zeitabweichung zwischen erstem und zweitem Schaltsignal bei der Ausführungsform nach F i g. 19 das Zweifache der Übertragungsves -zögerungszeit eines D-Flipflops. Da die Obertragungs-Verzögerungszeit eines D-Flipflops ungefähr halb so groß ist wie die eines j-K-Master-Siave-Fliptiops, ist der Zeitunterschied zwischen dem ersten und zweiten Verzögerungssignal der Ausführungsform nach Fig. 19 ungefähr nur ein Viertel von der der Ausführungsform nach F i g. 5A und 5B.In comparison with the embodiment according to FIGS. 5A and 5B where the time difference between the first and the second switching signal is four times the transmission delay time of a J-K master-slave flip-flop, the time difference between first and second switching signal in the embodiment according to FIG. 19 twice the transmission delay time of a D flip-flop. Since the transmission delay time of a D flip-flop is about half as much is as big as that of a j-K-Master-Siave-Fliptiops, is that Time difference between the first and second delay signals in the embodiment of FIG. 19 only about a quarter of that of the embodiment of FIG. 5A and 5B.

Die vorangegangene Beschreibung bezog sich auf die Unterdrückung von Interferenzrauschen, das durch die dritte Harmonische der Zwischenträgerfrequenz hervorgerufen wird. Nachfolgend soll das Problem des Interferenzrauschens diskutiert werden, das die fünfte Harmonische des Zwischenträgers hervorruft. F i g. 23 erläutert den Zusammenhang zwischen der Frequenz des empfangenen Signals in Kilohertz und dem Interferenzpegel im demodulierten Stereosignal in dB.The preceding description related to the suppression of interference noise caused by the third harmonic of the subcarrier frequency is caused. In the following, the problem of the Interference noise are discussed, which causes the fifth harmonic of the subcarrier. F i g. 23 explains the relationship between the frequency of the received signal in kilohertz and the Interference level in the demodulated stereo signal in dB.

Mit einer der in den Fig.5A, 5B, 9, 13, 15, 17 und 19 dargestellten Ausführungsformen der Erfindung ergibt sich der Interferenzpegelverlauf, der mit durchgezogener Linie in Fig.23 dargestellt ist. Man stellt fest, daß das ausgeprägte Maximum im Bereich von 114 kHz unterdrückt ist. Der ursprüngliche Verlauf ist mit gestrichelten Linien dargestellt. Man erkennt jedoch auch, daß bei der fünften Harmonischen (190 kHz) der Hilfsträgerfrequenz und bei der siebenten Harmonischen (266 kHz) weitere Spitzen vorhanden sind, die nicht unterdrückt sind.With one of the in FIGS. 5A, 5B, 9, 13, 15, 17 and 19 The illustrated embodiments of the invention results in the interference level curve which is shown with a solid line in FIG. It is found that the pronounced maximum in the region of 114 kHz is suppressed. The original course is with shown in dashed lines. However, it can also be seen that for the fifth harmonic (190 kHz) the Subcarrier frequency and at the seventh harmonic (266 kHz) there are further peaks that are not suppressed.

Eine Ausführungsform für einen Stereo-Demodulator, der Interferenzen, die durch die fünfte Harmonische der Hilfsträgerfrequenz hervorgerufen werden, unterdrücken kann, ist in Fig.24 dargestellt Die Schaltung nach Fig.24 enthält Zwischenfrequenzfilter 124, 126 und 127. Die Charakteristik der Zwischenfrequenzfilter 124,126 und 127 ist so gewählt, daß ein vorbestimmter Bereich von Frequenzen, deren Mittenfrequenz der fünften Harmonischen entspricht, speziell gedämpft wird. Das Verhältnis zwischen der Verstimmungsfrequenz des Störsignals und dem Interferenzpegel des dem FM-Demodulator zugeführten Signals ist in Fig.25 dargestellt Die Kurve /, die durch eine ausgezogene Linie dargestellt ist, stellt den Fall dar, in welchem ein dreistufiges Zwischenfrequenzfilter mit einer 3-dB-Bandbreite von 230 kHz verwendet wird. Die Kurve //in gestrichelter Linie stellt den Fall dar, in welchem ein dreistufiges Zwischenfrequenzfilter einer 3-dB-Bandbreite von 280 kHz verwendet wird.An embodiment for a stereo demodulator that eliminates interference caused by the fifth harmonic The circuit shown in Fig. 24 can suppress the subcarrier frequency according to Fig.24 contains intermediate frequency filters 124, 126 and 127. The characteristics of the intermediate frequency filters 124, 126 and 127 is chosen so that a predetermined Range of frequencies whose center frequency corresponds to the fifth harmonic, specially attenuated will. The ratio between the detuning frequency of the interfering signal and the interference level of the The signal fed to the FM demodulator is shown in FIG is shown in solid line, represents the case in which a three-stage intermediate frequency filter with a 3 dB bandwidth of 230 kHz is used. The curve // in dashed line represents the case in which uses a three-stage intermediate frequency filter with a 3 dB bandwidth of 280 kHz.

Ein weiteres Beispiel für einen Stereo-Demodulator, der Störungen, die von der fünften Harmonischen der Hilfsträgerfrequenz hervorgerufen werden, unterdrükken kann, ist in Fig.26 dargestellt Die Schaltung nach Fig.26 enthält ein Tiefpaßfilter oder ein Kerbfilter 13Another example of a stereo demodulator, the interference that can be caused by the fifth harmonic of the subcarrier frequency, is shown in Fig.26. The circuit according to FIG. 26 contains a low-pass filter or a notch filter 13

m^;t ei*er Polüequenz von 19OkHz, das zwischen den FM-Demodulator 129 und den Pufferverstärker 15 eingeschaltet ist.m ^; t ei * er pole sequence of 19OkHz, which is connected between the FM demodulator 129 and the buffer amplifier 15.

Der Zusammenhang zwischen der Frequenz in Kilohertz und dem Pegel des Ausgangssignals in dB ist in F i g. 27 dargestellt Die Charakteristik eines bekannten Filters ist durch die gestrichelte Linie OL-X dargestellt. Die Charakteristik des Kerbfilters nach Fig.26, das einen Pol bei 19OkHz aufeist, ist inThe relationship between the frequency in kilohertz and the level of the output signal in dB is shown in FIG. 27 The characteristic of a known filter is shown by the dashed line OL-X . The characteristic of the notch filter according to Fig. 26, which has a pole at 19OkHz, is in

ausgezogener Linie OL-II dargestellt.shown solid line OL-II.

Der Zusammenhang zwischen der Frequenz in Kilohertz und der Gruppenverzögerungszeit: in Mikrosekunden ist in Fig.28 dargestellt. Die Charakteristik des bekannten Filters ist darin gestrichelt eingezeichnet, wähl 2nd die Charakteristik des Filters in der Schaltung nach F i g. 26 mit einer Polfrequenz von 190 kHz mit der ausgezogenen Linie dargestellt istThe relationship between the frequency in kilohertz and the group delay time: in microseconds is shown in Fig. 28. The characteristic of the known filter is shown in dashed lines, select 2nd the characteristic of the filter in the circuit according to FIG. 26 with a pole frequency of 190 kHz with the is shown in solid line

Hierzu 26 Blatt ZeichnungenFor this purpose 26 sheets of drawings

Claims (14)

Patentansprüche;Claims; 1. Stereo-Demodulator für einen FM-Stereorundfunkempfänger, enthaltend einen spannungsgesteu- s erten Oszillator, der ein Signal einer spezifischen Frequenz (f_m) erzeugt, eine Frequenzteileranordnung, die aus diesem Signal ein erstes Schaltsignal von Um der spezifischen Frequenz (/„») und ein zweites Schaltsignal von 1// der spezifischen Frequenz erzeugt, einen Phasenkomparator zum Vergleich der Phase eines weiteren frequenzgeteilten Signals des ersten Schaltsignals mit der Phase eines im Stereo-Multiplexsignal enthaltenen Pilotsignals, ein Tiefpaßfilter, das mit dem Ausgang des Phasenkomparator verbunden ist und das gefilterte Signal zum spannungsgesteuerten Oszillator rückführt, eine erste Schalter- und Decoderschaltung zum Schalten und Decodieren des Stereo-Multiplexsignals mit dem ersten Schaltsignal, eine zweite Schalter- un«i Decoderschaltung zum Schalten und Decodieren des Sterco-Multiplexsignals mit dem zweiten Schaltsignal, und eine Additions-/Subtraktionsschaltung, der die Ausgangssignale von erster und zweiter Schalter- und Decoderschaltung zügeführt sind, dadurch gekennzeichnet, daß die Teilerfaktoren m und / sich wie 3 :1 verhalten, die Schaltsignale (SSi, SS2) jeweils eine relative Einschaltdauer von 50% haben, und daß eine Einrichtung (81A 81B, 82, 83) zum definierten Festlegen der Phasenlagen der Schahsignale (SSi, SS2) zueinander vorhanden ist1. Stereo demodulator for an FM stereo broadcast receiver, containing a voltage-controlled oscillator that generates a signal of a specific frequency (f _m ) , a frequency divider arrangement that converts this signal into a first switching signal of Um of the specific frequency (/ "» ) and a second switching signal of 1 // the specific frequency is generated, a phase comparator for comparing the phase of a further frequency-divided signal of the first switching signal with the phase of a pilot signal contained in the stereo multiplex signal, a low-pass filter that is connected to the output of the phase comparator and the filtered signal returns to the voltage-controlled oscillator, a first switch and decoder circuit for switching and decoding the stereo multiplex signal with the first switching signal, a second switch and decoder circuit for switching and decoding the Sterco multiplex signal with the second switching signal, and a Addition / subtraction circuit that the Output signals from the first and second switch and decoder circuit are supplied, characterized in that the division factors m and / behave as 3: 1, the switching signals (SSi, SS2) each have a relative duty cycle of 50%, and that a device (81A 81 B, 82, 83) to define the phase positions of the Shah signals (SSi, SS2) to each other is available 2. Demodulator nach Anspruch 1, dadurch gekennzeichnet, daß die beiden Schaltsignale (SSi, SS 2) ohne Zeitverzögerung erzeugt werden. 2. Demodulator according to claim 1, characterized in that the two switching signals (SSi, SS 2) are generated without a time delay. 3. Demodulator nach Ansprucir 1 oder 2, dadurch gekennzeichnet, daß die Frequenzteileranordnung einen Satz erster Frequenzteiler (81-4, HB), einen Satz zweiter Frequenzteiler (82, 83) und eine Logikschaltung (84) enthält, daß der erste Frequenzfellersatz die zugeführte Frequenz durch 3 teilt und daß jeder zweite Frequenzteiler die zugeführte Frequenz durch 2 teilt, daß die Ausgangssignale des ersten Frequenzteilersatzes (81A, 81 B) und eines (82) der zweiten Frequenzteiler (82,83) der Logikschaltung (84) zugeführt sind, deren Ausgang mit dem Eingang des anderen zweiten Frequenzteilers (83) verbunden ist, und daß das erste Schaltsignal (SS 1) von dem einen (82) der zweiten Frequenzteiler (82, 83) und das andere Schaltsignal von dem anderen zweiten Frequenzteiler (83) erzeugt werden.3. Demodulator according to claims 1 or 2, characterized in that the frequency divider arrangement contains a set of first frequency dividers (81-4, HB), a set of second frequency dividers (82, 83) and a logic circuit (84) that the first set of frequency fields is supplied Frequency divides by 3 and that every second frequency divider divides the supplied frequency by 2, that the output signals of the first frequency divider set (81 A, 81 B) and one (82) of the second frequency dividers (82, 83) are fed to the logic circuit (84), whose output is connected to the input of the other second frequency divider (83), and that the first switching signal (SS 1) from one (82) of the second frequency divider (82, 83) and the other switching signal from the other second frequency divider (83) be generated. 4. Demodulator nach Anspruch 3, dadurch gekennzeichnet, daß jeder Frequenzteiler aus einem auf positiver Flanke triggernden J-K-Master-Slave-Flipfiop besteht4. Demodulator according to claim 3, characterized in that each frequency divider consists of one J-K master-slave flip-flop that triggers on a positive edge consists 5. Demodulator nach Anspruch 3, dadurch gekennzeichnet, daß ein Verzögerungsglied (85) zwischen einen der Eingänge des ersten Frequenzteilersatzes (81A 81 ß,) und einen der Eingänge eines Frequenzteilers (83) des zweiten Frequenzteilersatzes geschaltet ist5. Demodulator according to claim 3, characterized in that a delay element (85) between one of the inputs of the first frequency divider set (81A 81 ß,) and one of the inputs of a Frequency divider (83) of the second frequency divider set is connected 6. Demodulator nach Anspruch 4, dadurch gekennzeichnet, daß das Verzögerungsglied (85) aus einem Satz logischer Schaltungen (851,852) besteht.6. Demodulator according to claim 4, characterized in that the delay element (85) consists of a set of logic circuits (851,852). 7. Demodulator nach Anspruch 4, dadurch gekennzeichnet, daß das Verzögerungsglied (85) aus einem Kondensator (853) und einem Widerstand (854) besteht7. Demodulator according to claim 4, characterized in that the delay element (85) consists of a capacitor (853) and a resistor (854) 8. Demodulator nach Anspruch 5, dadurch gekennzeichnet, daß ein zusätzliches Verzögerungsglied (87) zwischen einen der Eingänge von erstem Frequenzteiler und einen der Eingänge einer Logikschaltung (86) geschaltet ist, deren Ausgang dem Löscbeingang jenes Frequenzteilers (83) des zweiten Frequenzteilersatzes zugeführt ist8. Demodulator according to claim 5, characterized characterized in that an additional delay element (87) between one of the inputs of the first Frequency divider and one of the inputs of a logic circuit (86) is connected, the output of which is fed to the release input of that frequency divider (83) of the second frequency divider set 9. Demodulator nach Anspruch 3, dadurch gekennzeichnet, daß ein erstes Verzögerungsglied (85) zwischen eineit der Eingänge des ersten Frequenzteilersatzes und einen der Eingänge eines Frequenzteilers (83) des zweiten Frequenzteilersatzes geschaltet ist, und daß ein zweites Verzögerungsglied (89) zwischen den Ausgangsanschluß des anderen Frequenzteilers (82) des zweiten Frequenzteilersatzes und einen der Eingänge einer Logikschaltung (88) geschaltet ist, deren Ausgang dem einen Eingang jenes ersten Frequenzteilers (83) des zweiten Frequenzteilersatzes zugeführt ist9. Demodulator according to claim 3, characterized in that a first delay element (85) between one of the inputs of the first Frequency divider set and one of the inputs of a frequency divider (83) of the second frequency divider set is connected, and that a second delay element (89) between the output terminal of the other frequency divider (82) of the second frequency divider set and one of the inputs of a logic circuit (88) is connected, the output of which is one input of that first frequency divider (83) of the second set of frequency dividers is supplied 10. Demodulator nach Anspruch 3, dadurch gekennzeichnet, daß ein erstes Verzögerungsglied (85) zwischen einen der Eingangsanschlüsse eines Frequenzteilers (81Aj des ersten Frequenzteilersatzes und einen der Eingangsanschlüsse eines Frequenzteilers (83) des zweiten Frequenzteilersatzes geschaltet ist, und daß ein zweites Verzögerungsglied (89) zwischen den Ausgang des anderen Frequenzteilers (62) des zweiten Frequenzteilersatzes und den einen Eingang einer Logikschaltung (88) geschaltet ist, deren Ausgang mit dem Löscheingang jenes Frequenzteilers (83) des zweiten Frequenzteilersatzes verbunden ist10. Demodulator according to claim 3, characterized in that a first delay element (85) between one of the input connections of a frequency divider (81Aj of the first frequency divider set and one of the input terminals of a frequency divider (83) of the second set of frequency dividers is connected, and that a second delay element (89) between the output of the other Frequency divider (62) of the second set of frequency dividers and one input of a logic circuit (88) is connected, the output of which is connected to the reset input of that frequency divider (83) of the second set of frequency dividers connected is 11. Demodulator nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Frequenzteileranordnung einen Pufferverstärker (15), einen Sate T-Flipflops (91,92,93), ein Setz-Rücksetz-Flipflop (97) und einen Satz D-Flipflops (94,95,96) enthält11. Demodulator according to claim 1 or 2, characterized characterized in that the frequency divider arrangement comprises a buffer amplifier (15), a Sate T flip-flops (91,92,93), a set-reset flip-flop (97) and a Includes set of D flip-flops (94,95,96) 12. Demodulator nach Anspruch 3, dadurch gekennzeichnet, daß ein erstes im Verhältnis 6 :1 frequenzgeteiltes Signal einer relativen Einschaltdauer von 1/6 von einem dritten T-Flipflop (93) erzeugt wird, daß ein zweites im Verhältnis 6:1 frequenzgeteiltes Signal einer relativen Einschaltdauer von 1/6 an einem Punkt (W₅) erzeugt wird, der einen der Ausgänge eines ersten T-FIipflops (91), einen der Ausgänge eines zweiten T-Flipflops (92) und einen der Ausgänge eines dritten T-Flipflops (93) miteinander verbindet daß ein drittes im Verhältnis 6:1 frequenzgeteiltes Signal einer relativen Einschaltdauer von 1/2 von dem Setz-Rücksetz-Flipfiop (97) erzeugt wird, welches das erste und das zweite frequenzgeteilte Signal erhält und dessen Ausgangssignal einem dritten D-Flipflop (96) zugeführt wird, daß ein im Verhältnis 2:1 frequenzgeteiltes Signal mit einer festen Phasenbeziehung zum dritten frequenzgeteilten Signal an einem Punkt (W₆) erzeugt wird, der einen der Ausgänge des ersten T-Flipflops (91) und einen der Ausgänge eines ersten D-Flipflops (94) miteinander verbindet und das einem zweiten D-Flipflop (95) zugeführt wird.12. Demodulator according to claim 3, characterized in that a first in the ratio 6: 1 frequency-divided signal a relative duty cycle of 1/6 of a third T-flip-flop (93) is generated that a second in the ratio 6: 1 frequency-divided signal a relative duty cycle of 1/6 is _{generated at a point (W 5} ) which has one of the outputs of a first T-flip-flop (91), one of the outputs of a second T-flip-flop (92) and one of the outputs of a third T-flip-flop ( 93) connects with each other that a third signal, frequency-divided at a ratio of 6: 1 and a relative duty cycle of 1/2, is generated by the set-reset flip-flop (97), which receives the first and the second frequency-divided signal and whose output signal is sent to a third D- Flip-flop (96) is supplied that a 2: 1 frequency-divided signal with a fixed phase relationship to the third frequency-divided signal is generated at a point (W ₆ ) which is one of the outputs of the first T-Flipfl ops (91) and one of the outputs of a first D-flip-flop (94) connects to one another and which is fed to a second D-flip-flop (95). 13. Demodulator nach Anspruch 11, dadurch gekennzeichnet, daß das Setz-Rücksetz-Flipflop aus einem Vierpolnetzwerk mit zwei Invertern (IVi, IVl) besteht.13. Demodulator according to claim 11, characterized in that the set-reset flip-flop consists of a four-pole network with two inverters (IVi, IVl) . 14. Demodulator nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß er ferner Bandpaßfilter mit schmalem Bandpaß im Zwischenfrequenzbereich14. Demodulator according to claim 1 or 2, characterized in that it also has bandpass filters narrow bandpass in the intermediate frequency range des FM-StereorunclfunkempfBngers enthält, wobei die Filtercbarakteristik derart gewählt ist, daß ein vorbestimmter Bereich von Frequenzen mit der fünften Harmonischen des Zwischenträgers in der Mitte des Bereiches speziell gedämpft istof the FM stereo radio receiver, where the filter characteristic is chosen such that a predetermined range of frequencies with the fifth harmonic of the subcarrier in the Is specially damped in the middle of the range 15, Demodulator nach Anspruch 1, 2 oder 14, dadurch gekennzeichnet, daß weiterhin ein Tiefpaßfilter (13) zwischen einem FM-Detektor (129) und einem Pufferverstärker (15) des FM-Stereorundfunkempfänger* angeordnet ist, wobei das Tiefpaßfilter (13) eine solche Charakteristik aufweist, daß ein vorbestimmter Bereich von Frequenzen mit der fünften Harmonischen des Zwischenträgers in der Mitte speziell gedämpft ist15, demodulator according to claim 1, 2 or 14, characterized in that furthermore a low-pass filter (13) between an FM detector (129) and a buffer amplifier (15) of the FM stereo radio receiver * is arranged, wherein the low-pass filter (13) has such a characteristic that a predetermined range of frequencies with the fifth harmonic of the subcarrier in the Middle is specially damped