DE3040787A1 - CIRCUIT ARRANGEMENT FOR SYNCHRONIZING A DEMULTIPLEXER UNIT - Google Patents

Description

(DB 438) 10872/H/Ro.(DB 438) 10872 / H / Ro.

Ital.Anm.Nr. 26859 A/79
vom 29. Oktober 1979Italian note no. 26859 A / 79
dated October 29, 1979

ITALTEL s.p.a., Piazzale Zavattari, 12 Milano / ItalienITALTEL s.p.a., Piazzale Zavattari, 12 Milano / Italy

Schaltungsanordnung zur Synchronisierung einer Demultiplexereinheit.Circuit arrangement for synchronizing a demultiplexer unit.

Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Oberbegriff des Anspruchs 1.The invention relates to a circuit arrangement according to the preamble of claim 1.

Die Multiplexer bestimmter Digitalsignal-(PCM)-Übertragungssysteme haben einen Sendeteil mit einer eingangsseitig an eine Anzahl η Digitalsignalflüsse liefernde Datenquellen (Zuführungsgruppen) angeschlossenen Multiplexereinheit und einen Empfangsteil mit einer Demultiplexereinheit. Am Ausgang des Sendeteils wird ein in Pulsrahmen der Dauer t organisierter (verschachtelter) Datenfluß erzeugt, der die Bits der Zuführungsgruppen, eine vorgegebene Anzahl von das Synchronisierwort bildenden Bits sowie weitere Bits (zum "Stopfen" und für Dienste) enthält. Für die Demultiplexereinheit des Empfangsteils sind eine Decodiereinheit zur Feststellung des Synchronisierwortes sowie eine Synchronisierungseinheit vorgesehen, die dafür sorgen, daß die empfangenen Bits richtig an die η Zuführungsgruppen gesendet werden, für welche sie bestimmt sind. Eine derartige Decodiereinheit, also eine Schaltungsanordnung zur Feststellung oder Identifizierung des Synchronisierwortes, wurde in der deutschen Patentanmeldung P The multiplexers of certain digital signal (PCM) transmission systems have a transmitting part with an input side to a Number of η digital signal flows delivering data sources (feed groups) connected multiplexer unit and one Receiving part with a demultiplexer unit. At the output of the transmitting part, a pulse frame of duration t is organized (interleaved) data flow generated which contains the bits of the feeder groups, a predetermined number of bits forming the synchronization word and other bits (for "stuffing" and for services). For the demultiplexer unit of the receiving part there is a decoding unit for determining the synchronization word and a synchronization unit is provided to ensure that the bits received are correctly sent to the η feed groups for which they are intended. Such a decoding unit, that is to say a circuit arrangement to determine or identify the synchronization word, was in the German patent application P

(entsprechend der italienischen Anmeldung Nr. 26405 A/79) vorgeschlagen.(corresponding to the Italian application No. 26405 A / 79).

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Unter der Voraussetzung, daß die Synchronisierung der Demultiplexereinheit aufgrund der Identifizierung des Synchronisierwortes erfolgt, soll die hier beschriebene Schaltungsanordnung vermeiden, daß eine Synchronisierung jedesmal auch dann durchgeführt wird, wenn die Decodiereinheit eine das Synchronisierwort nur simulierende Bitkonfiguration feststellt.Provided that the synchronization of the demultiplexer unit takes place on the basis of the identification of the synchronization word, the circuit arrangement described here should avoid that a synchronization is carried out every time the decoding unit receives the synchronization word only determines the simulating bit configuration.

Bei bekannten Schaltungsanordnungen, welche die Synchronisierungsvorgänge nach einem festgelegten Betriebsprogramm durchführen (in Übereinstimmung mit CCITT- und CEPT-Epfehlungen), wird der Demultiplexer in Abhängigkeit davon als synchronisiert bzw. als nicht synchronisiert betrachtet, ob die Decodiereinheit das Synchronisierwort für eine vorgegebene Anzahl von Pulsrahmen gemeldet hat. Die bekannten Schaltungen enthalten zwei Zähler, von denen der eine bei jedem das Synchronisierwort meldenden Steuersignal der Decodiereinheit seinen Inhalt erhöht, während der andere bei Ausbleiben des Steuersignals seinen Inhalt vermindert. Diese Zäh er werden freigegeben oder gesperrt, wenn z.B. das Synchroaisierwort für zwei aufeinanderfolgende Pulsrahmen,' aber nicht für den darauffolgenden Pulsrahmen festgestellt wird. Die bekannten Schaltungsanordnungen sind aufwendig und erlauben kein einfaches Ändern des Betriebsprogramms.In known circuit arrangements, which the synchronization processes carry out according to a defined operating program (in accordance with CCITT and CEPT recommendations), the demultiplexer is considered to be synchronized or not synchronized depending on whether the decoding unit has reported the synchronization word for a predetermined number of pulse frames. The known circuits contain two counters, one of which for each control signal of the decoding unit reporting the synchronization word its content increases, while the other decreases its content in the absence of the control signal. These tenacious be enabled or disabled, e.g. if the sync for two consecutive pulse frames, but not for the subsequent pulse frame. The known Circuit arrangements are complex and do not allow the operating program to be changed easily.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, die einfacher ist als bisher und es zugleich erlaubt, ohne Schwierigkeiten das Betriebsprogramm zu ändern. Diese Aufgabe wird durch die im Anspruch 1 gekennzeichnete Schaltungsanordnung gelöst.The invention is based on the object of a circuit arrangement specify which is easier than before and at the same time allows the operating program to be completed without difficulty change. This object is achieved by the circuit arrangement characterized in claim 1.

Weitere Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung eines nicht einschränkenden Ausführungsbeispiels anhand der Zeichnung. Es zeigen:Further features of the invention emerge from the following Description of a non-limiting exemplary embodiment based on the drawing. Show it:

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Fig. 1 ein den CCITT- und CEPT-Empfehlungen entsprechendes Flußdiagranun, nach welchem die Schaltungsanordnung arbeitet;Fig. 1 is a corresponding to the CCITT and CEPT recommendations Flow diagram according to which the circuit arrangement operates;

Fig. 2 die wesentlichen Einzelheiten der hier beschriebenen Schaltungsanordnung; und2 shows the essential details of the circuit arrangement described here; and

Fig. 3 Schwingungsformen, die in der Schaltungsanordnung nach Fig. 2 auftreten.3 shows waveforms which occur in the circuit arrangement according to FIG.

In Fig. 1 ist mit 0 der nicht-synchrone Zustand bezeichnet, in dem sich die Schaltungsanordnung beim Einschalten des Gerätes oder infolge Leitungsunterbrechungen befindet, während mit 3 der Zustand bezeichnet ist, in welchem sich die Schaltungsanordnung befindet, wenn Synchronisation erzielt worden ist. Zunächst erfolgt aber ein übergang vom Zustand 0 in einen Zustand 1, wenn das im gegebenen Pulsrahmen (T.) des verschachtelten Signals liegende Synchronisierwort festgestellt wird, wodurch die Erzeugung eines Steuersignals in Form des im Diagramm c). der Fig. 3 dargestellten Impulses bewirkt wird. Wenn zum Demultiplexer der folgende Pulsrahmen (T,) gelangt, wird festgestellt, ob nach einem Zeitintervall t nach der Erzeugung des genannten Impulses (c) das Synchronisierwort vorliegt. Ist dies der Fall, so erfolgt die Abgabe eines Impulses f und dadurch der übergang in den Zustand 2. Andernfalls bewirkt die Erzeugung des (inversen) Signals f die Rückkehr in den Zustand 0, weil im ersten Pulsrahmen (T..) eine das Synchronisierwort nur simulierende Bitkonfiguration erfaßt wurde. Vom Zustand 2 wechselt die Schaltungsanordnung in den Zustand oder kehrt zurück in den Zustand 0 (Null), wenn ein Impuls f bzw. ein Impuls oder Signal f erzeugt wird. Solange in dem Zustand 3 weitere Impulse f auftreten, weicht die Schaltungsanordnung nicht von diesem Zustand ab, während bei einemIn Fig. 1, 0 denotes the non-synchronous state in which the circuit arrangement when switching on the Device or as a result of line interruptions is, while 3 denotes the state in which the circuit arrangement is when synchronization has been achieved. First, however, there is a transition from state 0 to state State 1 if that is in the given pulse frame (T.) of the interleaved Signal lying synchronization word is determined, whereby the generation of a control signal in the form of the in diagram c). the pulse shown in Fig. 3 is effected. When the following pulse frame (T,) arrives at the demultiplexer, it is determined whether the synchronization word is present after a time interval t after the generation of said pulse (c). If this is the case, a pulse f is emitted and thereby the transition to state 2. Otherwise, it is effected the generation of the (inverse) signal f the return to the state 0, because in the first pulse frame (T ..) one is the synchronization word only simulating bit configuration was recorded. The circuit arrangement changes from state 2 to state or returns to the state 0 (zero) if a pulse f or a pulse or signal f is generated. As long as that State 3 more pulses f occur, the circuit arrangement does not deviate from this state, while with a

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Signal f der Übergang in den Zustand 4 erfolgt. Aus dem Zustand 4 kehrt die Schaltungsanordnung aufgrund eines Impulses f zurück in den Zustand 3, während die Erzeugung des Signals f den übergang in den Zustand 5 bewirkt. Der Wechsel vom Zustand 5 in den Zustand 6 bzw. die Rückkehr in den Zustand 3 erfolgen aufgrund ähnlicher Bedingungen. Beim Zustand 6 verursacht der Impuls f ebenfalls die Rückkehr in den Zustand 3, während ein Signal f die Rückkehr in den Zustand 0 und infolgedessen die Erzeugung eines Alarmsignals ζ sowie eine erneute Suche nach Synchronisation auslöst.Signal f the transition to state 4 takes place. The circuit arrangement returns from state 4 due to a pulse f back to state 3, while the generation of signal f causes the transition to state 5. The change from state 5 to state 6 and the return to state 3 take place due to similar conditions. Caused at state 6 the pulse f also returns to state 3 while a signal f the return to the state 0 and consequently the generation of an alarm signal ζ and a new search triggers after synchronization.

Die in Fig. 2 dargestellte Schaltungsanordnung enthält ein
binäres (logisches) Schaltwerk RL mit einem das logische Produkt bildenden Verknüpfungsglied P₁, an dessen einen Eingang ein Steuersignal oder Impuls c gelangt, den der eingangs erwähnte Decodierer dann erzeugt, wenn er das Vorhandensein einer mit dem Synchronisierwort übereinstimmenden Bitkonfiguration feststellt. An den anderen Eingang des Verknüpfungsgliedes P₁ wird ein Signal f vom (inversen) Ausgang einer bistabilen
Kippschaltung FF vom D-Typ gelegt. Der Ausgang des Verknüpfungsgliedes P₁ ist an den ersten Eingang 1 eines ersten Multiplexers MT₁ geschaltet, dessen Ausgang mit dem Dateneingang D der Kippschaltung FF verbunden ist. Letztere empfängt an ihrem anderen Eingang die von einem zweiten Multiplexer MT₂ erzeugten Impulse. An den ersten Eingang 1 des Multiplexers MT₀ ist ein zweites das logische Produkt bildendes Verknüpfungsglied P₂ angeschlossen, das an seinem einen Eingang das Ausgangssignal des Verknüpfungsgliedes P₁ und am zweiten Eingang eine Taktimpulsfolge d von einer (nicht dargestellten) Schaltung empfängt, welche die Taktimpulse aus dem empfangenen
Bitstrom gewinnt, diese Impulsfolge durch die Zahl η (Zahl der Eingänge des Multiplexers bzw. der Zuführungsgruppen) teilt und die Impulsfolge invertiert. An den zweiten Eingang 2 desThe circuit arrangement shown in FIG. 2 contains a
binary (logic) switching mechanism RL with a logic product forming logic element P ₁ , one input of which receives a control signal or pulse c, which the decoder mentioned above generates when it detects the presence of a bit configuration that matches the synchronization word. At the other input of the logic element P ₁ is a signal f from the (inverse) output of a bistable
D-type flip-flop FF placed. The output of the logic element P ₁ is connected to the first input 1 of a first multiplexer MT ₁ , the output of which is connected to the data input D of the flip-flop FF. The latter receives the pulses generated by a second multiplexer MT _{2 at its other input.} At the first input 1 of the multiplexer MT ₀ a second logic product forming logic element P _{2 is} connected, which receives the output signal of the logic element P ₁ at its one input and a clock pulse sequence d at the second input from a circuit (not shown) which receives the Clock pulses from the received
Bit stream wins, divides this pulse train by the number η (number of inputs of the multiplexer or the feed groups) and inverts the pulse train. To the second input 2 of the

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Multiplexers MT₁ ist ein weiteres das logische Produkt bildendes Verknüpfungsglied P_ angeschlossen, das an seinem einen Eingang die Impulse c und am anderen Eingang eine von einer Freigabeschaltung AB erzeugte Impulsfolge g empfängt.Multiplexer MT ₁ is connected to another linkage element P_ which forms the logical product and which receives the pulses c at one input and a pulse sequence g generated by an enable circuit AB at the other input.

Die Freigabeschaltung AB enthält einen Zähler CN, der durch die aus dem verschachtelten Bitstrom entnommene Taktimpulsfolge CK gespeist wird, eine Zählkapazität hat, die gleich
der Anzahl N von Bits in einem Pulsrahmen des verschachtelten Signals ist, und durch das von dem Multiplexer MT₁ erzeugte Signal k zurückgesetzt wird. Die Schaltung AB enthält ferner eine Decodierschaltung DC, die dann einen Impuls der Folge g abgibt, wenn der Zähler CN N Impulse gezählt hat (also jeweils nach der Dauer t).The release circuit AB contains a counter CN which is fed by the clock pulse sequence CK taken from the interleaved bit stream and has a counting capacity which is equal
is the number N of bits in a pulse frame of the interleaved signal, and is reset by the signal k generated _{by the multiplexer MT 1.} The circuit AB also contains a decoding circuit DC, which then emits a pulse of the sequence g when the counter CN has counted N pulses (that is, in each case after the duration t).

An den zweiten Eingang 2 des Multiplexers MT₂ ist ein viertes das logische Produkt bildendes Verknüpfungsglied P₄ angeschlossen, an dessen Eingänge die Impulsfolgen g bzw. d gelegt sind.At the second input 2 of the multiplexer MT ₂ , a fourth logic product forming link P _{4 is} connected, to whose inputs the pulse trains g and d are applied.

Die Multiplexer MT₁ und MT₂ werden durch ein Signal b gesteuert, das dann aktiv ist, wenn das Betriebsprogramm bzw. die Schaltungsanordnung sich in einem von 0 verschiedenen
Zustand befindet.The multiplexers MT ₁ and MT ₂ are controlled by a signal b, which is active when the operating program or the circuit arrangement is in one of 0 different
State.

Die Schaltungsanordnung enthält ferner einen Tot- oder Festwertspeicher ROM und ein Register RU. Das Register RU speichert bei Empfang eines Steuerimpulses h die am Ausgang des Speichers ROM vorliegenden Bits. Seine vier ersten Ausgänge r₁ , r_{2 f} r-, und r, sind mit den Eingängen des Speichers ROM
verbunden; wenn die Bits r dieser Ausgänge einen von 0 verschiedenen Zustand ausdrücken, wird ein Signal b erzeugt. An einem anderen Ausgang erscheint das Alarmsignal z.The circuit arrangement also contains a dead or read-only memory ROM and a register RU. When a control pulse h is received, the register RU stores the bits present at the output of the memory ROM. Its four first outputs r ₁ , r _{2 for} r-, and r, are with the inputs of the memory ROM
tied together; if the bits r of these outputs express a state other than 0, a signal b is generated. The alarm signal appears at another output, e.g.

Es soll nun die Wirkungsweise der beschriebenen Schaltungsanordnung anhand der Schwingungsformen von Fig.3 erläutertIt is now the mode of operation of the circuit arrangement described explained on the basis of the waveforms of FIG

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werden. Das Diagramm a) stellt ein verschachteltes, in Pulsrahmen mit der Dauer t organisiertes Signal dar. Im Diagramm b) ist das Signal b dargestellt, das dann wirksam ist, wenn das Betriebsprogramm sich in einem von 0 verschiedenen Zustand befindet, also beim Einschalten des Gerätes einen solchen Binärwert hat, daß die Multiplexer MT₁ und MT₂ ausgangsseitig die an ihrem jeweiligen Eingang 1 vorliegenden Signale abgeben .will. Diagram a) shows a nested signal organized in pulse frames with duration t. Diagram b) shows signal b, which is effective when the operating program is in a state other than 0, i.e. when the device is switched on has such a binary value that the multiplexers MT ₁ and MT ₂ emit the signals present at their respective input 1 on the output side.

Wenn die erwähnte Decodiereinheit im empfangenen Datenfluß das Vorliegen einer mit dem Synchronisierwort übereinstimmenden Bitkonfiguration feststellt, erzeugt sie einen Impuls c gemäß Diagramm c), der an den D-Eingang der Kippschaltung FF gelangt, welche an ihrem anderen Eingang einen im Diagramm e) dargestellten Impuls e empfängt. Bei Vorliegen der im Diagramm c) dargestellten Impulse ist ferner das Signal k aktiv, welches den Zähler CN zurücksetzt.If the mentioned decoding unit in the received data flow, the presence of a matching with the synchronization word Bit configuration, it generates a pulse c according to diagram c), which is sent to the D input of the flip-flop FF arrives, which receives a pulse e shown in diagram e) at its other input. If the in the diagram c) the pulses shown, the signal k is also active, which resets the counter CN.

Das Diagramm d) stellt die Taktimpulsfolge d dar, mit der die Verknüpfungsglieder P₂ und P. und damit die Kippschaltung FF gesteuert werden. Am Ausgang der Kippschaltung FF erscheint daher das im Diagramm f) dargestellte Signal, wodurch das am invertierten Ausgang erzeugte Signal das Verknüpfungsglied P₁ sperrt, damit ein erneutes Erkennen des Synchronisierwortes im selben Pulsrahmen nicht berücksichtigt wird.The diagram d) shows the clock pulse sequence d with which the logic _{elements P 2} and P. and thus the flip-flop FF are controlled. The signal shown in diagram f) appears at the output of the flip-flop FF, whereby the signal generated at the inverted output _{blocks the logic element P 1} so that a renewed recognition of the synchronization word in the same pulse frame is not taken into account.

Die Erzeugung des Impulses f bewirkt eine Änderung der Adressen des Speichers ROM, wodurch die Bits r + f eine Speicherzeile adressieren, in welcher eine Bitkonfiguration liegt, die für den Zustand 1 charakteristisch ist. Zugleich wird ein Bit des Signals b mit einem solchen Binärwert erzeugt, daß die Multiplexer MT₁, MT₂ die an ihrem jeweiligen zweiten Eingang 2 vorliegenden Bits liefern.The generation of the pulse f causes a change in the addresses of the memory ROM, as a result of which the bits r + f address a memory line in which a bit configuration which is characteristic of state 1 is located. At the same time, a bit of the signal b is generated with a binary value such that the multiplexers MT ₁ , MT ₂ supply the bits present at their respective second input 2.

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Wenn der nächste Impuls c mit einem Impuls der Folge g zusammenfällt, der nach einer Pulsrahmendauer t ausgehend von der Erzeugung des Signals k erzeugt wird, dann wird der entsprechende Ausgangsimpuls des Verknüpfungsgliedes P₃ an den D-Eingang der Kippschaltung FF angelegt. Da an den Takteingang (CK-Eingang) der Kippschaltung der mit den Impulsen e koinzidierende Ausgangsimpuls des Verknüpfungsgliedes P^ gelegt wird, erscheint am Ausgang der Kippschaltung FF ein Impuls entsprechend dem Diagramm f). Die durch die Bits r + f ausgedrückte, für den Zustand 1 charakteristische Bitkonfiguration adressiert daher eine neue Speicherzeile, in welcher ein für den Zustand 2 charakteristischer Code liegt. Wenn dagegen bei der Ansteuerung des Takteingangs der Kippschaltung FF der Ausgang des Multiplexers MT., entregt gewesen wäre, dann hätten die Bits r zusammen mit dem nicht aktiven Bit f eine Speicherzeile adressiert, welche ein für den Zustand Null charakteristischen Code enthält.If the next pulse c coincides with a pulse of the sequence g, which is generated after a pulse frame duration t starting from the generation of the signal k, then the corresponding output pulse of the logic element P _{3 is applied} to the D input of the flip-flop FF. Since the output pulse of the logic element P ^ which coincides with the pulses e is applied to the clock input (CK input) of the flip-flop circuit, a pulse corresponding to diagram f) appears at the output of the flip-flop circuit FF. The bit configuration, which is expressed by the bits r + f and which is characteristic of state 1, therefore addresses a new memory line in which a code which is characteristic of state 2 is located. If, on the other hand, the output of the multiplexer MT. Had been de-energized when the clock input of the flip-flop FF was activated, the bits r together with the inactive bit f would have addressed a memory line which contains a code characteristic of the zero state.

Wenn beim Zustand 2 der darauffolgende Impuls c wieder mit einem Impuls der Folge g zusammenfällt, erzeugt die Kippschaltung den Impuls f, welcher die Adressierung der für den Zustand 3, der Synchronisation bedeutet, charakteristischen Bitkonfiguration bewirkt. Bei Fehlen dieser Koinzidenz erscheint der Impuls f der Kippschaltung nicht, so daß auch in diesem Fall eine für den Zustand Null charakteristische Bitkonfiguration adressiert wird.If, in state 2, the subsequent pulse c coincides again with a pulse of the sequence g, the flip-flop generates the pulse f, which means the addressing of the bit configuration characteristic of state 3, synchronization causes. In the absence of this coincidence, the pulse f of the flip-flop does not appear, so that in this too If a bit configuration characteristic of the zero state is addressed.

Aufgrund des Binärwertes, den das Signal an dem den Impuls f liefernden Ausgang der Kippschaltung in Koinzidenz mit den Impulsen e aufweist, wird der übrige Teil des Betriebsprogramms durchgeführt. Wenn insbesondere am Ausgang des Registers RUDue to the binary value that the signal at the output of the trigger circuit delivering the pulse f is in coincidence with the Has pulses e, the remaining part of the operating program is carried out. If in particular at the output of the register RU

ein für den Zustand 6 charakteristischer Code vorliegt, dann führt das Ausbleiben des Impulses f der Kippschaltung FF zur Adressierung des für den Zustand Null, charakteristischen Codes. Da unter diesen Umständen das Signal b wieder verschwindet, liefern die Multiplexer MT₁, MT₀ die an ihremA code characteristic of state 6 is present, then the absence of the pulse f of the flip-flop FF leads to the addressing of the code characteristic of state zero. Since the signal b disappears again under these circumstances, the multiplexers MT ₁ , MT ₀ deliver the at their

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Eingang 1 vorliegenden Codes, womit wieder über die ganze empfangene Bitkette nach dem Synchronisierwort gesucht wird. Es ist offensichtlich, daß dieses Betriebsprogramm durch Korrektur der im Speicher ROM geschriebenen Codes leicht geändert werden kann.Input 1 present codes, bringing back over the whole received bit string is searched for the synchronization word. It is obvious that this operating program through Correction of the codes written in the memory ROM can be easily changed.

Die hier betrachtete Schaltungsanordnung läßt sich durch Bauelemente realisieren, die (nur) mit der übertragungsgeschwindigkeit der Zuführungsgruppen arbeiten müssen, also (wie auch in der eingangs erwähnten älteren Patentanmeldung P erläutert ist) entsprechend wenig Aufwand erfordern .The circuit arrangement considered here can be implemented by components that (only) with the transmission speed of the feed groups have to work, so (as in the earlier patent application mentioned at the beginning P) require correspondingly little effort.

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Claims (4)

(DB 438) 10872/H/Ro.(DB 438) 10872 / H / Ro. Ital.Anm.Nr. 26859 A/79
vom 29. Oktober 1979Italian note no. 26859 A / 79
dated October 29, 1979 ITALTEL s.p.a., Piazzale Zavattari, 12 Milano / ItalienITALTEL s.p.a., Piazzale Zavattari, 12 Milano / Italy Schaltungsanordnung zur Synchronisierung einer Demultiplexereinheit.Circuit arrangement for synchronizing a demultiplexer unit. PatentansprücheClaims M)/Schaltungsanordnung zur Synchronisierung einer Demultiplexereinheit gemäß einem eine vorbestimmte Anzahl von Betriebsphasen enthaltenden Betriebsprogramm in einem Digitalsignalübertragungssystem, in dem eine Decodiereinheit vorgesehen ist, die bei Feststellung einer einem Synchronisierwort entsprechenden Bitkonfiguration des empfangenen Signals ein Steuersignal erzeugt, insbesondere für den Empfangsteil eines Multiplexers für in Pulsrahmen gegebener Dauer organisierte Datensignale, dadurch gekennzeichnet, daß an den Ausgang der Decodiereinheit ein binäres Schaltwerk (RL) angeschlossen ist, das bei Erscheinen des Steuersignals (c) der Decodiereinheit ein Bezugssignal (k) erzeugt und feststellt, obM) / circuit arrangement for synchronizing a demultiplexer unit according to an operating program containing a predetermined number of operating phases in a digital signal transmission system, in which a decoding unit is provided which, upon detection of a corresponding to a synchronization word Bit configuration of the received signal generates a control signal, in particular for the receiving part of a multiplexer for data signals organized in pulse frames of given duration, characterized in that a binary switching mechanism (RL) is connected to the output of the decoding unit, which when the control signal (c) appears Decoding unit generates a reference signal (k) and determines whether 1 30039/08841 30039/0884 in Zeitintervallen entsprechend der Dauer (t) eines Pulsrahmens nach der Erzeugung dieses Bezugssignals (k) das Steuersignalthe control signal at time intervals corresponding to the duration (t) of a pulse frame after the generation of this reference signal (k) (c) der Decodiereinheit erscheint, daß ein Ausgang (Impuls f) des Schaltwerks (RL) einen Adresseneingang eines Festwertspeichers (ROM) steuert, der eine Anzahl für ebenso viele Phasen des Betriebsprogramms charakteristischer Codes speichert, und daß die anderen Adresseneingänge des Festwertspeichers (ROH) mit entsprechenden Ausgängen (r..-r,) eines an den Ausgang des Festwertspeichers (ROM) geschalteten Registers (RU) verbunden sind.(c) the decoding unit appears that an output (pulse f) of the switching mechanism (RL) is an address input of a read-only memory (ROM) controls, which stores a number of codes characteristic of as many phases of the operating program, and that the other address inputs of the read-only memory (ROH) with corresponding outputs (r ..- r,) one to the output of the read-only memory (ROM) switched register (RU) are connected. 2) Schaltungsanordnung nach Anspruch 1,dadurch gekennzeichnet , daß das binäre Schaltwerk (RL) eine bistabile Kippschaltung (FF) vom D-Typ enthält, an dessen Dateneingang (D) bzw. Takteingang der Ausgang eines ersten bzw. eines zweiten Multiplexers (MT₁ bzw. MT-) mit je zwei Dateneingängen und einem Steuereingang angeschlossen ist, daß an den Steuereingang dieser Multiplexer ein Signal b) angelegt ist, das die Abgabe der am zweiten Dateneingang (2) vorliegenden Daten bewirkt, wenn das Betriebsprogramm sich in einem von der ersten Betriebsphase (Zustand 0) verschiedenen Zustand befindet, daß an den ersten Dateneingang (1) des ersten Multiplexers (MT₁) ein erstes das logische Produkt bildendes Verknüpfungsglied (P₁) geschaltet ist, dessen Eingängen das Steuersignal (c) der Decodiereinheit und das invertierte Ausgangssignal (f) der bistabilen Kippschaltung (FF) zugeführt sind, daß an den ersten Dateneingang (1) des zweiten Multiplexers (MT₂) ein zweites das logische Produkt bildendes Verknüpfungsglied (P₂) geschaltet ist, dessen Eingängen das Ausgangssignal des ersten Verknüpfungsgliedes (P₁) und eine Taktimpulsfolge2) Circuit arrangement according to claim 1, characterized in that the binary switching mechanism (RL) contains a bistable trigger circuit (FF) of the D-type, at whose data input (D) or clock input the output of a first or a second multiplexer (MT ₁ or MT-) each with two data inputs and a control input is connected that a signal b) is applied to the control input of this multiplexer, which causes the output of the data present at the second data input (2) when the operating program is in one of the first operating phase (state 0) different state is that at the first data input (1) of the first multiplexer (MT ₁ ) a first logic product forming link (P ₁ ) is connected, whose inputs the control signal (c) of the decoding unit and the inverted output signal (f) of the bistable flip-flop (FF) are fed that at the first data input (1) of the second multiplexer (MT ₂ ) a second forming the logical product it logic element (P ₂ ) is connected, the inputs of which are the output signal of the first logic element (P ₁ ) and a clock pulse train (d) zugeführt sind, daß an den zweiten Dateneingang (2) des ersten Multiplexers (MT*) ein drittes das logische Produkt(d) are supplied that a third is the logical product at the second data input (2) of the first multiplexer (MT *) 130039/0884130039/0884 bildendes Verknüpfungsglied (P₃) geschaltet ist, dessen Eingängen das Steuersignal (c) der Decodiereinheit und das Ausgangssignal (Impulsfolge g) einer Freigabeschaltung (AB) zugeführt sind, welche jeweils nach einem Zeitintervall gleich der Dauer (t) eines Pulsrahmens, das ausgehend von der Erzeugung des Ausgangssignals (k) des ersten Multiplexers (MT₁) gemessen wird, einen Impuls abgibt, und daß an den zweiten Dateneingang (2) des zweiten Multiplexers (MT₂) ein viertes das logische Produkt bildendes Verknüpfungsglied (P.) geschaltet ist, dessen Eingängen die Taktimpulsfolge (d) und das Ausgangssignal (Impulsfolge g) der Freigabeschaltung (AB) zugeführt sind.forming logic element (P ₃ ) is connected, the inputs of which the control signal (c) of the decoding unit and the output signal (pulse train g) are fed to an enable circuit (AB), which after a time interval equal to the duration (t) of a pulse frame that, starting from the generation of the output signal (k) of the first multiplexer (MT ₁ ) is measured, emits a pulse, and that a fourth link (P.) forming the logical product is connected to the second data input (2) of the second multiplexer (MT ₂₎ , the inputs of which the clock pulse train (d) and the output signal (pulse train g) are fed to the release circuit (AB). 3) Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß das Schaltwerk (RL) zum Messen der Dauer (t) eines Pulsrahmens nach der Erzeugung des Bezugssignals (k) bzw. die Freigabeschaltung (AB) einen rücksetzbaren Zähler (CN) enthält, dessen Zählkapazität gleich der Zahl (N) von in einem Pulsrahmen des verschachtelten Signals vorgesehenen Impulsen ist, und dessen Zähleingang eine Taktimpulsfolge (CK) zugeführt ist, deren Frequenz gleich der Ziffernfrequenz des übertragungssystems ist, während sein Rücksetzeingang das Bezugssignal (k) bzw. gegebenenfalls den am Ausgang des ersten Multiplexers (MT,.) erzeugten Impuls empfängt, und daß an den Zähler (CN) angeschlossene Decodierschaltung (DC) jeweils einen Impuls (Folge g) erzeugt, wenn der Zähler (CN) seine Zählkapazität erreicht.3) Circuit arrangement according to claim 1 or 2, characterized in that the switching mechanism (RL) for measuring the duration (t) of a pulse frame after the generation of the reference signal (k) or the release circuit (AB) contains a resettable counter (CN), whose counting capacity is equal to the number (N) of pulses provided in a pulse frame of the interleaved signal, and whose counting input is supplied with a clock pulse train (CK) whose frequency is the same as the digit frequency of the transmission system, while its reset input is the reference signal (k) or, if applicable receives the pulse generated at the output of the first multiplexer (MT,.), and that the decoding circuit (DC) connected to the counter (CN) generates a pulse (sequence g) when the counter (CN) reaches its counting capacity. 4) Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet , daß das an den Steuereingang der Multiplexer (MT^, MT₃) angelegte Signal (b) sowie ein einen Alarmzustand ausdrückendes Signal (z) aus je einem insbesondere4) Circuit arrangement according to claim 2, characterized in that the signal (b) applied to the control input of the multiplexer (MT ^, MT ₃ ) and a signal (z) expressing an alarm state from one in particular 130039/0884130039/0884 vom Ausgang des Registers (RU) zugeführten Bit bestehen, das je einem für eine Betriebsphase des Betriebsprogramms charakteristischen Code im Festwertspeicher (ROM) zugeordnet ist.from the output of the register (RU), the each is assigned a code in the read-only memory (ROM) that is characteristic of an operating phase of the operating program. 130039/0884130039/0884