DE3023577A1 - Enhancement-depletion MOS transistors - with higher impurity concn. in intermediate layer than in substrate - Google Patents
Enhancement-depletion MOS transistors - with higher impurity concn. in intermediate layer than in substrateInfo
- Publication number
- DE3023577A1 DE3023577A1 DE19803023577 DE3023577A DE3023577A1 DE 3023577 A1 DE3023577 A1 DE 3023577A1 DE 19803023577 DE19803023577 DE 19803023577 DE 3023577 A DE3023577 A DE 3023577A DE 3023577 A1 DE3023577 A1 DE 3023577A1
- Authority
- DE
- Germany
- Prior art keywords
- area
- substrate
- region
- mos transistor
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 53
- 239000012535 impurity Substances 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000010276 construction Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 150000001638 boron Chemical class 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
Halbleitervorrichtung und Verfahren Semiconductor device and method
zu ihrer Herstellung Beschreibung Die Erfindung betrifft eine Halbleitervorrichtung und ein fahren zu ihrer Herstellung, insbesondere eine Halbleitervor richtung mit MOS-Transistoren vom Anreicherungstyp. Description of the manufacture thereof The invention relates to a semiconductor device and a drive to their production, in particular a semiconductor device with Enhancement type MOS transistors.
Ein MOS-Transistor vom Anreicherungstyp wird beispielsweise in Kombination mit einem MOS-Transistor von Verarmungstyp.For example, an enhancement type MOS transistor is used in combination with a depletion type MOS transistor.
Bildung eines sog. ED- bzw. Anreicherung/Verarmungs-MOS-Umsetzens oder -Wandlers benutzt, Dabei dient der Anreicherungs-MOS-Transistor zur Ansteuerung des Umsetzers, während der Verarmungs-MOS-Transistor als Last benutzt wird. Wegen der Konstruktion des üblichen Anreicherungs-MOS-Transistors kann jedoch die Kanallänge aufgrund von Problemen, wie Kurzkanaleffek (short channel effect) und Herabsetzung der Durchgreifspannunc,-nicht wesentlich verkürzt werden. Hieraus ergeben sich Schwierigkeiten bei der Herstellung eines hohe Kapazität und hohe Integrationsdichte besitzenden Halbleiterspeichers unter Verwendung von ED-MOS-Umsetzern bzw. - Wandlern.Formation of a so-called ED or enrichment / depletion MOS conversion or converter is used, the enhancement MOS transistor is used for control of the converter while using the depletion MOS transistor as a load. Because however, the design of the usual enhancement type MOS transistor may change the channel length due to problems such as short channel effect and degradation the reach-through voltage cannot be shortened significantly. Difficulties arise from this in producing a high capacity and high Integration density owning semiconductor memory using ED-MOS converters or converters.
Aufgabe der Erfindung ist damit insbesondere die Schaffung einer Halbleitervorrichtung mit einem Anreicherungs-MOS-Transistor, der eine kleine Kanallänge besitzt und mit dem die Durchgreifspannung auf einen vergleichsweise großen Wert eingestellt werden kann, sowie eines Verfahrens zur Herstellung einer solchen Halbleitervorrichtung Diese Aufgabe wird bei einer Halbleitervorrichtung, bestehend aus einem Halbleiter-Substrat des eInen Leitungstyps, ersten und zweiten Bereichen oder Zonen des dem Substrat entgegengesetzten Leitungstyps, die in einem und angrenzend an eine Hauptfläche des Substrats mit gegenseitigem Abstand ausgebildet sind, einem zwischen erstem und zweitem Bereich ausgebildeten Zwischenbereich mit einem Kanalbereich einem auf dem Kanalbereich geformten Gate-Oxydfilm und einer auf dem Gate-Oxydfilm ausgebildeten Gate-Elektrode, erfindungsgemäß dadurch gelöst, daß der Zwischenbereich denselben Leitungstyp wie das Halbleiter-Substrat, eine höhere Fremdatomkonzentration als das Substrat und eine größere Tiefe als zumindest eine unter dem Kanalbereich gebildete Kanalverarmungsschicht besitzt.The object of the invention is therefore in particular to create a semiconductor device with an enhancement MOS transistor that has a small channel length and with which the punch through voltage can be set to a comparatively large value and a method of manufacturing such a semiconductor device This object is achieved in a semiconductor device composed of a semiconductor substrate of one conductivity type, first and second regions or zones of the substrate opposite conduction type, which is in and adjacent to a major surface of the substrate are formed with a mutual spacing, one between the first and the second area formed intermediate area with a channel area on gate oxide film formed on the channel region and one formed on the gate oxide film Gate electrode, achieved according to the invention in that the intermediate region is the same Conduction type like the semiconductor substrate, a higher impurity concentration than the substrate and a greater depth than at least one formed under the channel region Has channel depletion layer.
Im folgenden sind bevorzugte Ausführungsbeispiele der Erfindung anhand der beigefügten Zeichnung näher erläutert. Es zeigen: Fig. 1A bis 1H schematische Darstellungen der einzelnen Verfahrensschritte bei der Herstellung eines ED-MOS-Umsetzers oder -Wandlers gemäß der Erfindung, Fig. 2 ein Schaltbild des Umsetzers gemäß Fig. 1H, Fig. 3A und 3B graphische Darstellungen der Fremdatomkonzentrationsverteilung längs der Linien 3A-3A bzw.In the following, preferred embodiments of the invention are based on the accompanying drawing explained in more detail. They show: FIGS. 1A to 1H schematic Representations of the individual process steps in the manufacture of an ED-MOS converter or converter according to the invention, Fig. 2 is a circuit diagram of the converter 1H, 3A and 3B are graphs showing the impurity concentration distribution along the lines 3A-3A and
3B-3B in Fig tri: Fig. 4 eine Schnittansicht eines Anreicherungs-MOS-Transistors beim ED-MOS-Umsetzer, Fig. 5A und 5B schematische Darstellungen von Verfahrensschritten bei der Herstellung eines ED-MOS-Umsetzers gemäß einer andere Ausführungsform der Erfindung, Fig. 6 eine graphische Darstellung der Beziehung zwischen der Kanallänge und der Source/Drain-Durchgreifspannung des MOS-Transistors, Fig. 7A, 7D und 3 Schnittansichten zur Veranschaulichung von Tr-nsistorkonstruktionen mit unterschiedlichen Tiefen der Fremdatomschicht mit hoher Konzentration unter dem Kanalbereich, Fig. 9 eine graphische Darstellung der Beziehung zwischen der Tiefe der eine hohe Fremdatomkonzentration besitzenden Schicht unter dem Kanalbereich und der Durchgreifspannung und Fig. 10 eine schematische Darstellung der Beziehung zwischen der Erstreckung von Verarmungsschichten von Source-und Drain-Elektrode und der effektiven Kanallänge. 3B-3B in Fig. 3: Fig. 4 is a sectional view of an enhancement type MOS transistor in the ED-MOS converter, FIGS. 5A and 5B are schematic representations of method steps in the manufacture of an ED-MOS converter according to another embodiment of FIG Invention, Figure 6 is a graphical representation of the relationship between channel length and the source / drain punch through voltage of the MOS transistor, Figs. 7A, 7D and 3 are sectional views to illustrate tr-nsistor constructions with different depths the high concentration impurity layer under the channel region, Fig. 9 a graphical representation of the relationship between the depth of a high concentration of impurities possessing layer under the channel area and the punch-through voltage and FIG. 10 Figure 12 is a schematic representation of the relationship between the extent of depletion layers of source and drain electrodes and the effective channel length.
Im folgenden ist das erfindungsgemäße Verfahren zur Herstellung eines ED-MOS-Umsetzers oder -Wandlers anhand der Fig. 1A bis 1H im einzelnen erläutert.The following is the inventive method for making a ED-MOS converter or converter explained in detail with reference to FIGS. 1A to 1H.
Gemäß Fig 1A wird zunächst ein p -Typ-Siliziumsubstrat 21 vorbereitet, worauf auf diesem Substrat 21 in der angegebenen Reihenfolge eine Siliziumdioxyd- bzw. SiO2-Schicht 22 und eine Siliziumnitrid- bzw. Si3N4Schicht 23 auf der einen Hauptfläche geformt werden. Anschließend wird die gesamte Oberfläche der Siliziumnitridschicht 23 mit einem Widerstands bzw. Maskenfilm abgedeckt, der sodann nach einem Fotoätzverfahren selektiv weggeätzt wird, so daß gemäß Fig. 1B nur sein Abschnitt 24 zurückbleibt, welcher einem Bereich entspricht, in welchem ein ED-MOS-tJmsetzer geformt werden soll. Mit dem als Maske dienenden Maskenfilmabschnitt 24 wird die Siliziumnitridschicht 23 selektiv weggeätzt, worauf ein den ED-MOS-Umsetzerbildungsbereich umgebender p+-Typ-Bereich 25 in der Weise ausgebildet wird, daß durch den freigelegten Abschnitt der Siliziumdioxydschicht 22 hindurch Borionen in das Substrat 21 injiziert werden. Diese Ioneninjektion kann nach üblicher Ionenimplantationstechnik erfolgen. In der vorliegenden Beschreibung wird der Ausdruck "Ioneninjektion" als Sammelbegriff für "Ionenimplantation" und Ionendiffusion" benutzt, und die beiden letzteren Ausdrücke werden immer dort, wo es zweckmäßig erscheint, in ihrem einschränkenden Sinn benutzt. Das erfindungsgemäß angewandte Fremdatom-Dotierungsverfahren ist jedoch nicht auf die beiden genannten Techniken beschränkt. Der auf beschriebene Weise gebildete p+-Bereich 25 dient zur Trennung des ED-Typ-MOS-Umsetzers vom Rest der auf dem Substrat 21 ausgebildeten Halbleitervorrichtungen.According to FIG. 1A, a p-type silicon substrate 21 is first prepared, whereupon a silicon dioxide on this substrate 21 in the specified order or SiO2 layer 22 and a silicon nitride or Si3N4 layer 23 on one Main surface to be shaped. Then the entire surface of the silicon nitride layer 23 covered with a resistor or mask film, which then after a photo etching process is selectively etched away, so that only its portion 24 remains as shown in FIG. 1B, which corresponds to a region in which an ED-MOS converter is formed target. With the mask film portion 24 serving as a mask, the silicon nitride layer is formed 23 selectively etched away, whereupon a surrounding ED-MOS converter formation area p + -type region 25 is formed in such a way that through the exposed portion boron ions are injected into the substrate 21 through the silicon dioxide layer 22. This ion injection can be carried out using a conventional ion implantation technique. In the present description, the term "ion injection" is used as a collective term for "Ion implantation" and ion diffusion "are used, and the latter two terms are always used in their restrictive sense where it appears expedient. However, the impurity doping method used in the present invention is not the two techniques mentioned are limited. The one formed in the manner described p + region 25 serves to separate the ED-type MOS converter from the rest of the ones on the substrate 21 formed semiconductor devices.
Anschließend wird der Maskenfilm 24 vollständig entfernt, worauf gemäß Fig. 1C ein neuer Maskenfilm 26 so geformt wird, daß er einen Teil der Oberfläche der Siliziumnitridschicht 23 und einen Teil des p+-Isolierbereichs bedeckt Der vom Maskenfilm 26 bedeckte Teil des Substrats 21 ist ein Bildungsbereich für einen Verarmungs-MOS-Transistor Hierauf wird durch Ionen implantation Bor (B) durch den freigelegten Teil der Siliziumnitridschicht 23 hindurch über den Bildungsbereich für den Anreicherungs-MOS-Transistor und die Siliziumdioxydschicht 22 hindurch in das Substrat 21 implantiert11 um einen p+-Typ-Bereich 27 zu bilden Nach der vollständigen Entfernung des as kenfilms 26 wird sodann, unter Verwendung der freigelejten Siliziumnitridschicht 23 als Maske, ein dicker Feldoxydfilm bzw. schicht 22-1 über dem p+-Isollerbereich 25 geformt (vgl.The mask film 24 is then completely removed, whereupon according to FIG 1C a new mask film 26 is formed in such a way that that he is a part the surface of the silicon nitride layer 23 and a part of the p + insulating region Covered The part of the substrate 21 covered by the mask film 26 is a formation area for a depletion MOS transistor.Ions implantation of boron (B) through the exposed part of the silicon nitride layer 23 over the formation area for the enhancement MOS transistor and silicon dioxide layer 22 through in the substrate 21 is implanted11 to form a p + -type region 27 after completion Removal of the asken film 26 is then carried out using the exposed silicon nitride layer 23 as a mask, a thick field oxide film or layer 22-1 over the p + insulator area 25 shaped (cf.
Fig 1D) Gleichzeitig wird das im p+-Isolierbereich 25 enthaltene Fremdatom gemäß Fi. 1D tief In das Substrat 21 ein diffundiert. Genauer gesagt: bei der Wärmebehandlung (d.h.Fig. 1D) At the same time, the foreign atom contained in the p + insulating region 25 becomes according to Fi. 1D deeply diffused into the substrate 21. More precisely: during heat treatment (i.e.
thermische Oxydation) zur Bildung des Feldoxydfilms 22-1 wird Bor, das bei der Ionenimplantation im Verfahronsschritt gemäß Fig. 1C in den p+-Bereich 27 implantiert worden ist, durch Eintreibdiffusion tiefer eindiffundiert.thermal oxidation) to form the field oxide film 22-1 is boron, that in the ion implantation in the process step according to FIG. 1C in the p + region 27 has been implanted, diffused more deeply by drive-in diffusion.
Sodann werden die Siliziumdioxydschicht 22 und die Siliziumnitridschicht 23 entfernt, worauf durch Gate-Oxydation ein Gate-Oxydfilm 22-2 so geformt wird, daß er gemäß Fig. 1E die Oberfläche des vom Feldoxydfilm 22-1 umschlossenen Substrats 21 bedeckt In diesem Zustand wird nach einem Borimplantationsverfahren eine kleine Dosis an Bor (B) durch den Gate-Film 22-2 hindurch in den gesamten ED-MOS-Umsetzer-Bildungsbereich Im plantiert, um eine flache, mit Bor dotierte Schicht 28 zu bil den. Diese Bor-Implantationsschicht 28, die gewünschtenfalls auch weggelassen werden kann, dient zur Verhinderung eines Streustroms auf der Kanaloberfläche der später zu bildenden Anreicherungs- und Verarmungs-MOS-Transistoren sowie zur Steuerung ihrer Schwellenwertspannungen.Then the silicon dioxide layer 22 and the silicon nitride layer 23 removed, whereupon a gate oxide film 22-2 is formed by gate oxidation so that that, as shown in FIG. 1E, the surface of the substrate enclosed by the field oxide film 22-1 21 covered In this state, after a boron implantation process, a small one becomes Dose of boron (B) through the gate film 22-2 into the entire ED-MOS converter formation area Im planted to form a shallow boron-doped layer 28. This boron implantation layer 28, if desired can also be omitted, is used for Prevention of a stray current on the channel surface of the later enrichment and depletion MOS transistors and for controlling their threshold voltages.
Gemäß Fig. 1F werden danach ein Teil des Gate-Oxydfilms 22-2 entsprechend dem p+-Bereich 27, in welchem ein Anreicherungs-MOS-Transistor ausgebildet werden soll, und ein Teil des Feldoxydfilms 22-1 mit einem Maskenfilm 29 bedeckt, und unter Verwendung dieses Maskenfilms 29 als Dotierungsmaske wird dann nach einem Ionenimplantationsverfahren Phosphor (P) in einen Teil des Substrats implantiert, in welchem ein Verarmungs-MOS-Transistor geformt werden soll, so daß hierbei ein n-Typ-Bereich 30 gebildet wird. Anstelle von Phosphor kann auch Arsen (As) verwendet werden. Im Anschluß hieran wird der Maskenfilm 29 zur Freilegung des Gate-Oxydfilms 22-2 entfernt.Thereafter, as shown in Fig. 1F, a portion of the gate oxide film 22-2 becomes corresponding the p + region 27 in which an enhancement type MOS transistor is formed should, and a part of the field oxide film 22-1 covered with a mask film 29, and under This mask film 29 is then used as a doping mask according to an ion implantation method Phosphorus (P) implanted in a part of the substrate in which a depletion MOS transistor is to be shaped so that an n-type region 30 is formed at this time. Instead of of phosphorus, arsenic (As) can also be used. Following this, the Mask film 29 removed to expose gate oxide film 22-2.
Gemäß Fig. 1G wird hierauf in einem zentralen Bereich des Gate-Oxydfilms 22-2 d.h. in einem Abschnitt zwischen den Bildungsbereichen für den Anreicherungs- und den Verarmungs-MOS-Transistor, ein Diffusionsloch 31A geformt, in welchem der betreffende, Teil des Substrats 21 nach außen hin freiliegt. Die freigelegte Oberfläche des Substrats 21 am Boden des Diffusionslochs 31A, der Gate-Oxydfilm 22-2 und der Feldoxydfilm 22-1twerden anschließend sämtlich mit einer polykristallinen Siliziumschicht 31 bedeckt. In diesem Zustand wird Phosphor (P) durch thermische Diffusion in die gesamte polykristalline Siliziumschicht 31 eindiffundiert, um deren Widerstand auf einen kleinen Wert zu reduzieren. Zu diesem Zeitpunkt wird auch Phosphor (P) zur Bildung einer n+-Typ-Schicht 32 durch das Diffusionsloch 31A hindurch in das Substrat 21 eindiffundiert.As shown in FIG. 1G, thereupon is made in a central region of the gate oxide film 22-2 i.e. in a section between the educational areas for the enrichment and the depletion MOS transistor, a diffusion hole 31A formed in which the relevant part of the substrate 21 is exposed to the outside. The exposed surface of the substrate 21 at the bottom of the diffusion hole 31A, the gate oxide film 22-2 and the Field oxide films 22-1t are then all covered with a polycrystalline silicon layer 31 covered. In this state, phosphorus (P) becomes through thermal diffusion into the entire polycrystalline silicon layer 31 diffused in order to increase its resistance reduce a small value. To this Time will also Phosphorus (P) for forming an n + -type layer 32 through the diffusion hole 31A diffused into the substrate 21.
Gemäß Fig. 1H wird im Anschluß hieran die polykristalline Siliziumschicht 31 selektiv durch Fotoätzung abgetragen, um eine Gate-Elektrode 311 für einen Anreicherungstyp-MOS-Transistor 11 und eine Gate-Elektrode 31-2 für einen Verarmungstyp-MOS-Transistor 12 zu formen. Bei diesem Fotoätzvorgang wird Siliziumoxydfilm 22-2, mit Ausnahme der den Gate-Elektroden 31-1 31-2 entsprechenden Bereiche, ebenfalls abgetragen. Sodann wird ein Fremdatom, z.B. Arsen (As), von der freigelegten Oberfläche des Substrats 21 her in dieses eindiffundiert, um drei n+-Typ-Bereiche 33-1, 33-2 und 33-3 zu bilden. Die Diffusionstiefe der n+-Bereiche 33-1, 33-2 und 33-3 ist dabei gemäß Fig. 1H kleiner als diejenige des p+-Bereichs 27. Der n+-Bereich 33-2 wird üblicherweise als Source-und/oder Drain-Bereich des Anreicherungstyp-MOS-Transistors 11 und als Source- oder Drain-Bereich des Verarmungs-MOS-Transistors 12 benutzt. Der n+-Bereich 33-1 dient als der andere Bereich des Transistors 11, während der n+-Bereich 33-3 als der betreffende andere Bereich (bzw. Zone) des Transistors 12 benutzt wird.According to FIG. 1H, this is followed by the polycrystalline silicon layer 31 selectively photo-etched to form a gate electrode 311 for an enhancement type MOS transistor 11 and a gate electrode 31-2 for a depletion type MOS transistor 12. In this photo-etching process, silicon oxide film 22-2 except for the gate electrodes is formed 31-1 31-2 corresponding areas, also removed. Then a foreign atom e.g., arsenic (As), into the exposed surface of the substrate 21 diffused to form three n + -type regions 33-1, 33-2 and 33-3. The depth of diffusion the n + regions 33-1, 33-2 and 33-3 is smaller than that according to FIG. 1H of the p + region 27. The n + region 33-2 is usually called the source and / or drain region of the enhancement type MOS transistor 11 and as a source or drain region of the depletion MOS transistor 12 used. The n + region 33-1 serves as the other region of the transistor 11, while the n + region 33-3 as the relevant other region (or zone) of the transistor 12 is used.
Auf die vorstehend beschriebene Weise wird ein ED- bzw. Anreicherungs/Verarmungs-MOS-Umsetzer mit dem Aufbau gemäß Fig. 1H geformt. Fig. 2 veranschaulicht das Schaltbild für diesen Umsetzer, wobei die den Teilen von Fig. 1H entsprechenden Teile mit denselben Bezugsziffern wie vorher bezeichnet sind.In the manner described above, it becomes an ED or enhancement / depletion MOS converter molded with the structure of Fig. 1H. Fig. 2 illustrates the circuit diagram for this converter, the parts corresponding to the parts of Fig. 1H with the same Reference numerals are as previously indicated.
Im folgenden ist die Verteilung der Fremdatomkonzentration im Substrat 21 längs der Linien 3A-3A und 3B-3B durch den Anreicherungs- und den Verarmungs-Transistor 11 bzw. 12 gemäß Fig .1H anhand der Fig. 3A und 3B erläutert. In den Fig. 3A und 3B sind auf der Ordinate die Fremdatomkonzentration und auch der Abszisse der Abstand von Punkten innerhalb des Substrats 21 von dessen Oberfläche her aufgetragen. In Fig. 3A gilt die ausgezogene Linie bzw. Kurve h für die Fremdatomkonzentration des Substrats 21 im Transistor 11, während die ausgezogene Linie i die Fremdatomkonzentration im p+-Bereich 27 darstellt und die gestrichelte Linie j zu Vergleichszwecken die Fremdatomkonzentration in Source- und Drain-Bereichen 33-1 und 33-2 veranschaulicht.The following is the distribution of the impurity concentration in the substrate 21 along lines 3A-3A and 3B-3B through the enhancement and depletion transistors 11 and 12 according to FIG. 1H with reference to FIGS. 3A and 3B. In Figs. 3A and 3B, the impurity concentration is on the ordinate and the distance is also on the abscissa applied from points within the substrate 21 from the surface thereof. In 3A, the solid line or curve h applies to the impurity concentration of the Substrate 21 in transistor 11, while the solid line i the impurity concentration in the p + region 27 and the dashed line j for comparison purposes the Impurity concentration in source and drain regions 33-1 and 33-2 is illustrated.
In Fig. 3B gibt die ausgezogene Linie k die Fremdatomkonzentration in der bordotierten Schicht 28 im Transistor 12 an.In Fig. 3B, the solid line k indicates the impurity concentration in the boron-doped layer 28 in the transistor 12.
In Fig. 3B sind zur Vereinfachung des Vergleichs mit der Linie oder Kurve k auch die Fremdatomkonzentration-Verteilungskurven h und j für den Anreicherungstyp-Transistor 11 dargestellt.In Fig. 3B are for ease of comparison with the line or Curve k also shows the impurity concentration distribution curves h and j for the enhancement type transistor 11 shown.
Wie durch die ausgezogene Linie i in Fig. 3A veranschaulicht, ist beim Anreicherungstyp-MOS-Transistor 11 die Tiefe D1 des p+-Bereichs 27 größer als die Tiefe D2 von Source- und Drain-Bereich 33-1 bzw. 33-2 (vgl. gestrichelte Linie j). Wie auch durch die gestrichelte Linie in Fig. 4 veranschaulicht, ist die Tiefe D3 der Kanalverarmungsschicht 41 im Transistor 11 kleiner eingestellt als die Tiefe D1 des p+-Bereichs 27. Auf diese Weise kann somit ein ED-MOS-Umsetzer erhalten werden, welcher in vorteilhafter Weise eine Verringerung des Kurzkanaleffekts im Kanalbereich zwischen Source- und Drain-Zone 33-1 bzw. 33-2 und die Erhöhung der Durchgreifspannung erlaubt.As illustrated by the solid line i in Fig. 3A in the case of the enhancement type MOS transistor 11, the depth D1 of the p + region 27 is greater than the depth D2 of the source and drain regions 33-1 and 33-2 (cf. dashed line j). As also illustrated by the dashed line in Figure 4, the depth is D3 of the channel depletion layer 41 in the transistor 11 is set smaller than the depth D1 of the p + region 27. In this way, an ED-MOS converter can thus be obtained, which advantageously reduces the short channel effect in the Channel area between the source and drain zones 33-1 and 33-2 and the increase in the Reach-through voltage allowed.
Beim Verarmungs-MOS-Transistor 11 gemäß Fig. IH, bei dem nur der n -Bereich 30 durch ausschließliche Implantation von Phosphor oder Arsen in einem Abschnitt des Substrats 21 in der Nähe des Kanals zwischen Source- und Drain-Bereich 33-2 bzw.In the depletion MOS transistor 11 shown in FIG. IH, in which only the n -Area 30 through exclusive implantation of phosphorus or arsenic in one Section of the substrate 21 in the vicinity of the channel between the source and drain region 33-2 or
33-3 des Verarmungstransistors 12 geformt ist, kann darüberhinaus die Fremdatomkonzentration in diesem Bereich oder Abschnitt, ebenso wie die Schwellenwertspannung, sehr einfach gesteuert werden. Weiterhin bestimmt die Fremdatomkonzentration im Abschnitt unmittelbar unter dem n -Bereich 30 die praktische Substrat-Fremdatomkonzentration des Verarmungs-Transistors 12, weshalb sie gemäß Fig. 3B auf N1 gehalten wird. Die in Fig. 3A durch die ausgezogene Linie i angegebene Substrat-Fremdatomkonzentration des p+-Bereichs 27, d.h. N2, bestimmt die praktische Substrat-Fremdatomkonzentration des Anreicherungs-Transistors 11. Gemäß den Fig. 3A und 3B ist die Fremdatomkonzentration N1 niedriger als die Fremdatomkonzentration N2.33-3 of the depletion transistor 12 can also be formed the impurity concentration in this area or section, as well as the threshold voltage, can be controlled very easily. Furthermore, the foreign atom concentration in the Section immediately below the n region 30 shows the practical substrate impurity concentration of the depletion transistor 12, which is why it is held at N1 as shown in FIG. 3B. the In Fig. 3A, the substrate impurity concentration indicated by the solid line i of the p + region 27, i.e., N2, determines the practical substrate impurity concentration of the enhancement transistor 11. Referring to Figs. 3A and 3B, the impurity concentration is N1 lower than the foreign atom concentration N2.
Auf diese Weise kann der Gate-Sperrvorspannungseffekt (back gat bias effect) im Verarmungs-Transistor 12 verringert und damit die Schaltgeschwindigkeit dieses Transistors verbessert werden.In this way, the gate reverse bias effect (back gat bias effect) in the depletion transistor 12 and thus the switching speed this transistor can be improved.
Bei der in Verbindung mit den Fig. 1A bis 1H beschriebenen Ausführungsform.erfolgt die Bildung des p+-Bereichs 27 durch Implantation in den Bildungsbereich für den Transistor 11, welcher nicht nur den Kanal-Bildungsbereich unter dem Gate-Oxydfilm, sondern auch den Source- und Drain-Bereich 33-1 bzw.In the embodiment described in connection with FIGS. 1A to 1H the formation of the p + region 27 by implantation in the formation area for the Transistor 11, which not only covers the channel formation area under the gate oxide film, but also the source and drain regions 33-1 and
33-2 umfasst. Die Erfindung ist jedoch nicht hierauf beschränkt, vielmehr ist es auch möglich, den p+-Bereich 27 im Kanal-Bildungsbereich zwischen Source- und Drain-Bereich 33-1 bzw.33-2 includes. However, the invention is not limited to much more it is also possible to divide the p + -area 27 in the channel formation area between source- and drain area 33-1 or
33-2 und einem Abschnitt unter diesem Bereich auszubilden.33-2 and a section below that area.
Zu diesem Zweck wird anstelle der Ausbildung des p+-Bereichs 27 im gesamten Bildungsbereich für den Transistor 11 bei Verfahrensschritt gemäß Fig. 1C ein Maskenfilm 26A, der breiter ist als der Maskenfilm 26 gemäß Fig. 1C, so geformt, daß er auch einen Abschnitt zur Ausbildung des n+-Bereichs 33-2 gemäß Fig. 1H bedeckt, während außerdem ein weiterer Maskenfilm 26B zur Bedeckung eines Abschnitts für die Ausbildung des n+-Bereichs 33-1 so geformt wird, daß nur ein dem Kanal-Bildungsbereich entsprechender Abschnitt der Oberfläche der Siliziumnitridschicht 23 gemäß Fig. 5A nach außenhin freiliegt. In diesem Zustand wird nach einem Ionenimplantationsverfahren Bor zur Bildung eines p+-Bereichs 27A implantiert. Die anderen Teile gemäß Fig. 5 entsprechen den betreffenden Teilen gemäß Fig. 1C, weshalb sie mit denselben Bezugsziffern wie dort bezeichnet und an dieser Stelle nicht mehr im einzelnenerläutert sind.For this purpose, instead of the formation of the p + region 27 in entire formation area for the transistor 11 in the method step according to FIG. 1C, a mask film 26A, which is wider than the mask film 26 according to FIG. 1C, shaped so as to that it also covers a portion for forming the n + region 33-2 shown in FIG. 1H, while also another mask film 26B for covering a portion for the formation of the n + region 33-1 is shaped so that only one of the channel formation region corresponding section of the surface of the silicon nitride layer 23 according to FIG. 5A is exposed to the outside. In this state, after an ion implantation process Boron implanted to form a p + region 27A. The other parts according to Fig. 5 correspond to the relevant parts according to FIG. 1C, which is why they have the same reference numerals as designated there and no longer explained in detail at this point.
Die folgenden Verfahrensschritte entsprechen den vorher beschriebenen Verfahrensschritten bis zu demjenigen gemäß Fig. 1H, nur mit dem Unterschied, daß der p+-Bereich 27 durch den kleineren p+-Bereich 27A ersetzt ist, so daß sich eine Wiederholung der Beschreibung dieser Verfahrensschritte an dieser Stelle erübrigt. Da jedoch der endgültige Aufbau anders ist, ist der dem Verfahrensschritt von Fig. 1H entsprechende Verfahrensschritt in Fig. 5B veranschaulicht. Gemäß Fig. 5B wird der p+-Bereich 27A unter dem Kanal-Bildungsbereich zwischen Source-und Drain-Bereich 33-1 bzw. 33-2 so geformt, daß er tiefer ist als die zuletzt genannten Bereiche 33-1 und 33-2.The following process steps correspond to those previously described Process steps up to that according to FIG. 1H, only with the difference that the p + region 27 is replaced by the smaller p + region 27A, so that a Repetition of the description of these process steps is unnecessary at this point. However, since the final structure is different, the process step of Fig. 1H illustrates the corresponding method step in FIG. 5B. According to Fig. 5B, the p + region 27A under the channel formation region between the source and drain regions 33-1 or 33-2 shaped so that it is deeper than the last-mentioned areas 33-1 and 33-2.
Im folgenden sind die Beziehung zwischen Kanallänge und Durchgreifspannung zwischen Source- und Drain-Elektrode sowie die Beziehung zwischen der Tiefe D1 des p+-Bereichs 27 oder 27A unter dem Kanal-Bildungsbereich erläutert, um die technischen Wirkungen zu verdeutlichen, die mit dem erfindungsgemäßen Aufbau das Anreicherungstyp-MOS-Transistors erzielbar sind.The following are the relationship between channel length and punch through voltage between the source and drain electrodes and the relationship between the depth D1 of the p + area 27 or 27A under the channel formation area explained to the technical To illustrate the effects of the enhancement type MOS transistor with the structure according to the invention are achievable.
Fig. 6 veranschaulicht die Beziehung zwischen der Kanallänge und der Durchgreifspannung zwischen Source- und Drain-Elektrode. In Fig. 6 sind auf der Ordinate die Durchgreifspannung Vpt und auf der Abszisse die effektive Kanallänge Leff aufgetragen.Fig. 6 illustrates the relationship between the channel length and the Break-through voltage between source and drain electrode. In Fig. 6 are on the The ordinate is the punch through voltage Vpt and the abscissa is the effective channel length Leff applied.
Die Kurve I gemäß Fig. 6 stellt die Kennlinie eines Anreicherungs-MOS-Transistors der Art gemäß Fig. 7A dar, bei welchem die Tiefe xj das p+-Bereichs unter dem Kanal kleiner ist als die Tiefe xj von Source- und Drain-Bereich. Die Kurve II entspricht der Kennlinie eines Transistors gemäß Fig. 7B, bei welchem x1 größer ist als xj, wie im vorher beschriebenen Ausführungsbeispiel erwähnt. Die Kurve I gemäß Fig. 6 wird beim Transistor mit dem Aufbau nach Fig. 7A dadurch erhalten, daß die Dicke des Gate-Oxydfilms auf Tox = 600 A, die Tiefe von Source- und Drain-Bereich auf Xj = 0,5 pm, die Dicke der p+-Schicht unter dem Kanalbereich auf X1 = 0,3 bis 0,4 pm und die Fremdatomkonzentration des p--Substrats auf NA = 2,8 x 1014/cm3 eingestellt werden. Die Kurve II wird beim Transistor mit dem Aufbau gemäß Fig. 7B dadurch erhalten, daß die Dicke des Gate-Oxydfilms auf Tox = 600 A, die Tiefe von Source- und Drain-Bereich auf Xj = 0,5 zm, die Dicke des p+-Bereichs unter dem Kanalbereich auf X1 = 0,6 wum und die Fremdatomkonzentration des P -Typ-Substrats auf NA = 2,8 x 1014/cm3 eingestellt werden.Curve I of FIG. 6 represents the characteristic of an enhancement type MOS transistor 7A in which the depth xj represents the p + region under the channel is smaller than the depth xj of the source and drain regions. The curve II corresponds the characteristic of a transistor according to FIG. 7B, in which x1 is greater than xj, as mentioned in the previously described embodiment. The curve I according to Fig. 6 is obtained in the transistor with the structure of FIG. 7A in that the thickness of the gate oxide film to Tox = 600 A, the depth of the source and drain regions Xj = 0.5 pm, the thickness of the p + layer under the channel area to X1 = 0.3 to 0.4 pm and the impurity concentration of the p-substrate set to NA = 2.8 x 1014 / cm3 will. In the transistor with the structure according to FIG. 7B, curve II is obtained by that the thickness of the gate oxide film to Tox = 600 Å, the depth of the source and drain region on Xj = 0.5 µm, the thickness of the p + -area below the channel area on X1 = 0.6wum and the impurity concentration of the P -type substrate to NA = 2.8 x 1014 / cm3 can be set.
Aus obigen Ausführungen geht hervor, daß beim Transistor gemäß Fig. 7A, bei welchem x1 < xj gilt, nötig ist, zur Erzielung der gewünschten Durchgreifspannungsgröße eine beträchtlich größere Kanallänge zu wählen. Für eine Durchgreifspannung von Vpt = 10 beträgt die entsprechende Kanallänge beispielsweise erfindungsgemäß 1,5 bis 1,6 pm, während sie bei der Konstruktion nach Fig. 7A etwa 2,5 ym beträgt.From the above it can be seen that in the transistor according to FIG. 7A, where x1 <xj, is necessary to achieve the desired punch through voltage magnitude to choose a considerably longer channel length. For a penetration voltage of Vpt = 10, the corresponding channel length is 1.5 according to the invention, for example to 1.6 μm, while it is approximately 2.5 μm in the construction according to FIG. 7A.
Im folgenden ist die Beziehung zwischen der Tiefe der p+-Schicht unter dem Kanalbereich und der Durchgreifspannung Vpt anhand der Fig. 8, 9 und 10 erläutert. Fig. 9 veranschaulicht die Ergebnisse von Messungen bezüglich der Beziehung zwischen der Durchgreifspannung Vpt und der effektiven Kanallänge Leff für den Fall, daß die Tiefe der p+-Schicht auf xl eingestellt ist, d.h.auf weniger als die Tiefe xj von Source- und Drain-Bereich gemäß Fig. 8, sowie für den Fall, daß x2 größer ist als die Tiefe von Source- und Drain-Bereich, und daß sie auf eine Größe von mehr als x3 eingestellt ist. In Fig. 9 gelten die Kurven I, II und III für die jeweiligen Tiefen xl, X2 und X3 der p+-Schicht. Die Tiefen x1, x2 und X3 betragen dabei Xl = 0,3 Jum, x2 = 0,6 pm und X3 = 0,9 Jum, während der restliche Aufbau derselbe ist wie bei den Ausführungsformen gemäß Fig. 7A und 7B.The following is the relationship between the depth of the p + layer below the channel area and the punch through voltage Vpt with reference to FIGS. 8, 9 and 10. Fig. 9 illustrates the results of measurements on the relationship between the punch through voltage Vpt and the effective channel length Leff in the event that the depth of the p + layer is set to xl, i.e. less than the depth xj of the source and drain region according to FIG. 8, as well as for the case that x2 is larger than the depth of the source and drain regions, and that they are larger in size is set as x3. In Fig. 9, curves I, II and III apply to the respective Depths xl, X2 and X3 of the p + layer. The depths x1, x2 and X3 are Xl = 0.3 Jum, x2 = 0.6 pm and X3 = 0.9 Jum, while the rest of the construction is the same as in the embodiments according to FIGS. 7A and 7B.
Für die Annäherung erster Ordnung zwischen der Durchgreifspannung Vpt, der Kanallänge L und der Substrat-Fremdatomkonzentration NA gilt im allgemeinen folgende Beziehung: worin bedeuten: q = Elektronenladung ES = absolute Dielektrizitätskonstante von Silizium.For the approximation of the first order between the punch through voltage Vpt, the channel length L and the substrate impurity concentration NA, the following relationship generally applies: where: q = electron charge ES = absolute dielectric constant of silicon.
Unter der Voraussetzung, daß die Substrat-Fremdatomkonzentration NA konstant ist, vergrößert sich die Durchgreifspannung Vpt proportional zum Quadrat der Kanallänge L2.Provided that the substrate impurity concentration is NA is constant, the punch through voltage Vpt increases in proportion to the square the channel length L2.
Wenn die p+-Schicht, wie bei x1 in Fig. 8 angegeben, flach ist, besitzt die effektive Kanallänge Leff die Größe Leffl gemäß Fig. 10. Wenn andererseits die p+-Schicht, wie bei X2 in Fig. 8 angedeutet, tief ist, entwickeln sich Verarmungsschichten 50 und 51 von Source- und Drain-Bereich 33-1 bzw. 33-2 kaum in Richtung des Kanals, sondern gemäß Fig. 10 in das Substrat 21 hinein, so daß sich die scheinbare effektive Kanallänge Leff vergrößert. Wenn das Ausmaß, in welchem sich die Verarmungsschicht 50 vom Bereich 33-1 zum Ende der p+-Schicht 27 entwickelt, mit Ls, das Ausmaß der Entwicklung der Verarmungsschicht 51 vom Bereich 33-2 mit LD und der Abstand zwischen den Verarmungsschichten 50 und 51 mit LSD bezeichnet werden, ergibt sich die effektive Kanallänge Leff zu Leff = LSD > Leffl.When the p + layer is flat as indicated at x1 in FIG. 8, has the effective channel length Leff the size Leffl according to FIG. 10. On the other hand, if the p + layer, as indicated at X2 in FIG. 8, is deep, depletion layers develop 50 and 51 of the source and drain area 33-1 or 33-2 hardly in the direction of the channel, but according to FIG. 10 into the substrate 21, so that the apparent effective Channel length Leff increased. When the extent to which the depletion layer 50 developed from area 33-1 to the end of p + layer 27, with Ls, the extent of the Development of the depletion layer 51 from area 33-2 with LD and the distance between the depletion layers 50 and 51 are referred to as LSD, the effective Channel length Leff to Leff = LSD> Leffl.
Je tiefer also die p+-Schicht 27 ist, umso größer ist die effektive Kanallänge Lefft und je tiefer die p+-Schicht 27 ist, umso größer ist die Durchgreifspannung, wenn die Fremdatomkonzentration der Schicht 27 und des Substrats 21 festliegen.The deeper the p + layer 27 is, the larger it is effective Channel length Lefft and the deeper the p + layer 27, the greater the reach-through voltage, when the impurity concentration of the layer 27 and the substrate 21 are fixed.
Wenn jedoch die im Substrat 21 ausgebildetep+-Schicht 27 zu tief ist, hat dies dieselbe Auswirkung wie in dem Fall, in welchem von vornherein ein Substrat mit hoher Fremdatomkonzentration benutzt wird. In diesem Fall entwickeln sich Verarmungsschichten von Source- und Drain-Bereich in das Substrat in kleinerem Ausmaß, so daß sich die parasitäre Kapazität von Source- und Drain-Bereich vergrößert. Speziell bei der Konstruktion des Transistors 11 gemäß Fig. 1H muß daher die Tiefe der p+-Schicht 27 auf eine zweckmäßige Größe eingestellt werden, die einem günstigen Kompromiß zwischen parasitärer Kapazität und Durchgreifspannung entspricht.However, if the p + layer 27 formed in the substrate 21 is too deep, this has the same effect as in the case where a substrate is previously used is used with a high concentration of impurities. In this case, depletion layers develop of the source and drain area into the substrate to a lesser extent, so that the parasitic capacitance of the source and drain area increased. Especially with the The construction of the transistor 11 according to FIG. 1H must therefore correspond to the depth of the p + layer 27 can be set to an appropriate size, which is a favorable compromise between parasitic capacitance and punch-through voltage.
Die Ausführungsform gemäß Fig. 5B berücksichtigt diesen Umstand; in diesem Fall ist es möglich, die Durchgreifspannung zu erhöhen, gleichzeitig aber die parasitäre Kapazität von Source- und Drain-Bereich an einem Anstieg zu hindern, in dem die p+-Schicht 27A nur unter dem Kanalbereich zwischen Source-und Drain-Bereich 33-1 bzw. 33-2 vorgesehen wird.The embodiment according to FIG. 5B takes this into account; in In this case it is possible to increase the punch through voltage, but at the same time prevent the parasitic capacitance of the source and drain area from increasing, in which the p + layer 27A is only below the channel region between the source and drain region 33-1 or 33-2 is provided.
Claims (9)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8003779A JPS564282A (en) | 1979-06-25 | 1979-06-25 | Semiconductor device |
| JP8003879A JPS564283A (en) | 1979-06-25 | 1979-06-25 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE3023577A1 true DE3023577A1 (en) | 1981-01-15 |
Family
ID=26421069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19803023577 Ceased DE3023577A1 (en) | 1979-06-25 | 1980-06-24 | Enhancement-depletion MOS transistors - with higher impurity concn. in intermediate layer than in substrate |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE3023577A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0024905A2 (en) * | 1979-08-25 | 1981-03-11 | Zaidan Hojin Handotai Kenkyu Shinkokai | Insulated-gate field-effect transistor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4033026A (en) * | 1975-12-16 | 1977-07-05 | Intel Corporation | High density/high speed MOS process and device |
| US4104784A (en) * | 1976-06-21 | 1978-08-08 | National Semiconductor Corporation | Manufacturing a low voltage n-channel MOSFET device |
| US4132998A (en) * | 1977-08-29 | 1979-01-02 | Rca Corp. | Insulated gate field effect transistor having a deep channel portion more highly doped than the substrate |
-
1980
- 1980-06-24 DE DE19803023577 patent/DE3023577A1/en not_active Ceased
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4033026A (en) * | 1975-12-16 | 1977-07-05 | Intel Corporation | High density/high speed MOS process and device |
| US4104784A (en) * | 1976-06-21 | 1978-08-08 | National Semiconductor Corporation | Manufacturing a low voltage n-channel MOSFET device |
| US4132998A (en) * | 1977-08-29 | 1979-01-02 | Rca Corp. | Insulated gate field effect transistor having a deep channel portion more highly doped than the substrate |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0024905A2 (en) * | 1979-08-25 | 1981-03-11 | Zaidan Hojin Handotai Kenkyu Shinkokai | Insulated-gate field-effect transistor |
| EP0024905A3 (en) * | 1979-08-25 | 1982-01-27 | Zaidan Hojin Handotai Kenkyu Shinkokai | Insulated-gate field-effect transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE112004000872B4 (en) | Arrangement of a trench MOSFET with self-alignment features | |
| DE4112072C2 (en) | MIS transistor with high withstand voltage and method for its production | |
| DE19642538A1 (en) | Semiconducting device | |
| DE3932621A1 (en) | Semiconductor component with gate electrode - buried in groove of substrate element zone, with two=part source and drain zones | |
| DE2728167A1 (en) | PROCESS FOR PREPARING A SILICON SUBSTRATE FOR THE MANUFACTURE OF MOS COMPONENTS | |
| EP0033003B1 (en) | Double diffused mos field-effect-transistor and process for its manufacture | |
| DE19527131A1 (en) | Semiconductor device and method for its production | |
| DE3628488A1 (en) | INSULATION STRUCTURE IN MOS COMPONENTS AND METHOD FOR THEIR PRODUCTION | |
| DE4212829A1 (en) | Mfg. metal-oxide semiconductor MOSFET - depositing insulating film on substrate of first conductivity type and etching both film part and substrate to preset thickness | |
| DE2928923C2 (en) | ||
| DE2933849A1 (en) | METHOD FOR PRODUCING SEMICONDUCTOR ARRANGEMENTS | |
| DE3530773A1 (en) | Semiconductor device and process for the fabrication thereof | |
| DE3942648A1 (en) | SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE SEMICONDUCTOR DEVICE | |
| DE2404184A1 (en) | MIS SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING IT | |
| DE19517002C2 (en) | Semiconductor device and method of manufacturing the same | |
| DE2419019C3 (en) | Method of making a junction field effect transistor | |
| DE2824419A1 (en) | Semiconductor device and method for the production thereof | |
| DE3324332A1 (en) | METHOD FOR PRODUCING CMOS TRANSISTORS ON A SILICON SUBSTRATE | |
| DE2420239A1 (en) | METHOD FOR MANUFACTURING DOUBLE DIFFUSED LATERAL TRANSISTORS | |
| DE4400842C2 (en) | MOS transistor and method for its manufacture | |
| DE4341516A1 (en) | Mfr. of submicron transistors, e.g. CMOS transistors | |
| DE19543859A1 (en) | Transistor and transistor manufacturing process | |
| DE3427293A1 (en) | Vertical MOSFET device | |
| DE3940388A1 (en) | DMOS field effect transistor | |
| DE2752335C3 (en) | Method of manufacturing a junction field effect transistor with a vertical channel |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OAP | Request for examination filed | ||
| OD | Request for examination | ||
| 8128 | New person/name/address of the agent |
Representative=s name: HENKEL, G., DR.PHIL. FEILER, L., DR.RER.NAT. HAENZ |
|
| 8127 | New person/name/address of the applicant |
Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP |
|
| 8131 | Rejection |