DE3012119C2 - Verfahren zum Herstellen eines Halbleiterbauelements - Google Patents

Verfahren zum Herstellen eines Halbleiterbauelements

Info

Publication number
DE3012119C2
DE3012119C2 DE3012119A DE3012119A DE3012119C2 DE 3012119 C2 DE3012119 C2 DE 3012119C2 DE 3012119 A DE3012119 A DE 3012119A DE 3012119 A DE3012119 A DE 3012119A DE 3012119 C2 DE3012119 C2 DE 3012119C2
Authority
DE
Germany
Prior art keywords
semiconductor substrate
mask
semiconductor
region
silicon oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE3012119A
Other languages
English (en)
Other versions
DE3012119A1 (de
Inventor
Susumu Hitachi Murakami
Saburo Oikawa
Yoshio Katsuta Terasawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE3012119A1 publication Critical patent/DE3012119A1/de
Application granted granted Critical
Publication of DE3012119C2 publication Critical patent/DE3012119C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/744—Gate-turn-off devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/026—Deposition thru hole in mask
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/088—J-Fet, i.e. junction field effect transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Thyristors (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

- daß die zweite Maske (Sb) die freigelegte Fläche des ersten Halbleiterbereichs (5) selbst dann überdeckt, wenn sich der erste Halbleiterbereich (5) infolge der durch die Wärmebehand-
• iung hervorgerufenen seitlichen Diffusion der in dem ersten Halbleiterbereich (5) befindlichen Fremdatome vergrößert; dabei entspricht die Strecke der Oberdeckung des Halbleitersubstrats (1) durch die zweite Maske (3b) der Summe der Fenstergröße des ersten Halbleiterbereichs (5) zuzüglich der Strecke Xs.\ infolge waagerechter Diffusion durch die Wärmebehandlung und der Strecke X\-7 infolge waagerechter Diffusion während einer zusätzlichen Züchtung einer epitaktischen Schicht (F i g. 2).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
- daß man nach dem Erwärmungsschritt die epitaktische Züchtung vornimmt, die in einer gasförmigen Mischung ausgeführt wird, die Chlorwasserstoff (HCl) in einer derartigen Menge enthält, daß eine Ablagerung eines Halbleiters auf der zweiten Maske (3b) im wesentlichen verhindert wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,
- daß das Halbleitersubstrat (1) eine weitere Halbleiterschicht (1-1) des anderen Leitungstyps benachbart der unteren Hauptfläche auf- weist
- und daß der erste Halbleiterbereich (5) durch einen weiteren Erwärmungsschritt in einen zweiten Halbleiterbereich (7e) vom vorbestimmten Leitungstyp hinein vergrößert wird, der epitaxial auf einer von der zweiten Maske (3b) nicht bedeckten Fläche des Halbleitersubstrats (1) abgelagert wurde.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet,
— daß der erste Halbleiterbereich (5) in dem in den zweiten Halbleiterbereich (7e) hinein vergrößerten Teil nach dem weiteren Erwärmungsschritt eine Fremdatomkonzentration von nicht mehr als 1 χ ΙΟ18 Atome/cm3 aufweist
Die Erfindung bezieht sich auf ein Verfahren zum Hersteller, eines Halbleiterbauelements der im Oberbegriff des Patentanspruches 1 beschriebenen, aus der US-PS 40 36 672 bekannten Art
Da der Gatebereich mit dem entgegengesetzten Leitfähigkeitstyp vor der epitaxialen Züchtung des Sourcebereichs erzeugt wird, werden während des epitaxialen Wachstums Fremd^tome, auf denen die Leitfähigkeit vom entgegengesetzten Typ beruht, aus einem freiliegenden Teil des Gatebereichs in die Dampfphase hinein herausdiffundiert. Dies führt zum Auftreten einer Selbstdotierung, bei der solche Fremdatome aus der Dampfphase in den Sourcebereich, d. h. die epitaktische Schicht, übertreten und sich mit deren Material vermischen. Das Auftreten einer solchen Selbstdotierung führt zu einer Verringerung des Widerstandes der epitaktischen Schicht, unterschiedlichen Widerstandswerten an verschiedenen Stellen sowie im Extremfall dazu, daß keine epitaktische Schicht vom gewünschten Leitungs- bzw. Leitfähigkeitstyp entsteht.
Aus der eingangs erwähnten US-PS 40 36 672 ist ein Verfahren zur Herstellung eines Sperrschicht-Feldeffekttransistors bekannt, mit dem man das Herausdiffundieren von Fremdatomen aus dotierten Bereichen während einer Wärmebehandlung mit Hilfe einer auf den dotierten Bereichen angeordneten Maske in Form eines Oxids verhindern kann. Hierzu wird eine zweite Maske vorgesehen, die die gleichen Abmessungen wie der freigelegte Bereich des dotierten ersten Halbleiterbereichs aufweist, und zwar ehe die Wärmebehandlung bzw. das Epitaxialwachstum stattfindet Bei der anschließenden Wärmebehandlung erweitert sich der dotierte Bereich infolge einer seitlichen Diffusion nach außen, wohingegen die Maske durch die Wärmebehandlung keine Ausdehnung erfährt. Demzufolge wird der dotierte Bereich größer als die Maske und somit können Fremdatome aus dem Bereich, der sich über die Maske erstreckt, herausdiffundieren. Solche herausdiffundierte Fremdatome können aber zu einer Kompensation der Fremdatome des entgegengesetzten Leitungstyps führen. Dies hat zur Folge, daß die gewünschten Kennwerte der Halbleitervorrichtung, insbesondere ein Kanalbereich mit hohem Widerstand, nicht erreicht werden können.
Es ist somit Aufgabe der Erfindung, ein Verfahren zum Herstellen einer Halbleitervorrichtung vorzuschlagen, mit dem eine selektive Züchtung einer Epitaxialschicht unter Ausschluß einer Selbstdotierung durchgeführt werden kann.
Diese Aufgabe wird durch die im Patentanspruch 1
beschriebenen Maßnahmen gelöst Bevorzugte Weiterbildungen und Ausgestaltungen des erfindungsgemäßen Verfahrens sind Gegenstand der Patentansprüche 2 bis 4.
Mit Hilfe der Erfindung kann das Herausdiffundieren von Fremdatomen während der Wärmebehandlung sehr gut unterbunden und gewünschte Kennwerte, wie z.B. eine hohe Gate-Kathoden-Durchbruchspannung realisiert werden,
Ausführungsbeispiele der Erfindung werden im folgenden anhand schematischer Zeichnungen näher erläutert. Es zeigt:
Fig. la bis lh jeweils Zwischenschritte zur Veranschaulichung des Verfahrens;
F i g. 2 einen vergrößerten Ausschnitt aus F i g. Id;
F i g. 3 einen vergrößerten Ausschnitt aus F i g. Ig zur Darstellung eines Halbleitersubstrats und einer epitaktischen Schicht;
F i g. 4 die bei dem Verfahren erzielbare Ausbeute der Kanalbreite;
F i g. 5 die Ausbeute der Kanalbreiie bei einem bekannten Verfahren.
In F i g. 1 sind die Arbeitsschritte des Verfahrens zum Herstellen eines feldgesteuerten Thyristors (FCT) dargestellt
Gemäß F i g. la wird eine Schicht 1-1 vom p-Typ mit hoher Konzentration, die später eine Anodenschicht bildet, mit Hilfe des Diffusionsverfahrens auf einer Fläche, insbesondere der Unterseite, eines Siliziumsubstrats 1 vom η-Typ mit einem Widerstand von etwa 50 bis 200 Ohm ■ cm erzeugt Ferner wird auf der anderen Fläche, & h. der Oberseite des Halbleitersubstrats vom η-Typ ein Siliziumoxidfilm 3 in Form einer ersten Maske niedergeschlagen.
Hierauf werden gemäß F i g. Ib mehrere rechteckige Musterflächen, deren Langseiten zueinander parallel sind, dadurch erzeugt, daß der Siliziumoxidfiim 3 mit Hilfe des gebräuchlichen Photoätzverfahrens teilweise entfernt wird. Nunmehr wird ein Akzeptor (Störstoff bzw. Fremda'ome vom p-Typ) in das Siliziumsubstrat 1 hineindiffundiert, wobei der Siliziumoxidfilm 3 als Diffusionsmaske benutzt wird, um gemäß F i g. Ib einen Kanalbereich 6 entstehen zu lassen, der zwischen benachbarten Gatebereichen bzw. ersten Halbleiterbereichen 5 liegt
Während der Erzeugung der Gatehereiche 5 wird der Akzeptor in senkrechter Richtung in das Siliziumsubstrat 1 und im wesentlichen über die gleiche Strecke wie bei der senkrechten Diffusion auch in waagerechter Richtung eindiffundiert. Bei dem Arbeitsschritt nach F i g. Ib werden somit die Fremdatome bzw. Störstellen vom p-Typ in den Raum unter dem Siliziumoxidfilm 3 hineindiffundiert, so daß sich der PN-Übergang teilweise über den Randabschnitt der Maske hinaus erstreckt.
Wenn eine solche epitaxial gezüchtete Schicht, die einen Sourcebereich bilden soll, in der beschriebenen bekannten Weise erzeugt wird, wobei der in waagerechter Richtung eindiffundierte Störstellenbereich vom p-Typ frei zugänglich bleibt, findet eine Selbstdotierung statt, die sich auf unerwünschte Weise auf den Kanal vom n-Typ auswirkt. Es ist schwierig, zu verhindern, daß eine solche Selbstdotierung bzw. ein solches Autodoping eine unerwünschte Wirkung hervorruft. Das Verfahren zum Herstellen einer Halbleitervorrichtung ist dagegen dadurch gekennzeichnet, daß zunächst dafür gesorgt wird, daß die Oberfläche des Substrats dem Einfluß des Störstellenbereichs vom p-Typ vollständig entzoeen bleibt und daß dann auf der Oberfläche des Substrats eine epitaktische Schicht gezüchtet wird.
Bei dem in Fig. Ic dargestellten Arbeitsschritt wird der als Di/fusionsmaske benutzte Siliziumoxidfilm S vollständig entfernt, woraufhin auf dem Halbleitersubstrat ein neuer Siliziumoxidfiim 36 in Form einer zweiten Maske erzeugt wird. Danach wird der neue Siliziumoxidfiim 36 dort wo er den Kanaibereich 6 in der Nähe des Gatebereichs 5 überdeckt in einem solchen Ausmaß entfernt, daß der Kanaibereich 6 in einem geringen Ausmaß mit dem Siliziumoxidfilm 3b bedeckt bleibt, während bei dem Gatebereich 5 gemäß F i g. Id die gesamte Fläche mit dem neuen Siliziumoxidfiim 3b bedeckt ist
Dieser Arbeitsschritt wird bei dem Zwischenprodukt nach F i g. Id, das in F i g. 2 vergrößert dargestellt ist in der Weise durchgeführt daß der neue Siliziumoxidfiim 3b derart auf dem Substrat belassen wird, daß er sich etwas über die Fläche des Gatebereichs 5 hinweg erstreckt, um den Gatebereich vollständig zu überdecken; dann wird mit Hilfe des Photoätzverfahrens derjenige Teil des neuen Siliziumoxidfilms 3b entfernt welcher sich über einen Bereich erstreckt au, dem später der Kanalbereich 6 wird.
Die Menge des neuen Siliziumoxidfilms 3b, die ausreicht, um den Gatebereich 5 vollständig zu überdenken, entspricht der Summe eines Gatebereichteils Xj.u der sich in Car anhand von Fig. Ib beschriebenen Weise infolge einer waagerechten Diffusion ausbreitet, und eines Gatebereichteils Λ/.2, bei dem die waagerechte Ausbreitung durch die Wärmebehandlung herbeigeführt wird, die danach durchgeführt wird, um eine epitaktische Schicht zu erzeugen. Der neue Siliziumoxidfiim 3b überdeckt den endgültig erzeugten bzw. ausgebreiteten Gatebereich 5 vollständig.
Auf der Substratfläche, bei der der Gatebereich 5 auf diese Weise vollständig mit dem neuen Siliziumoxidfiim 3b überzogen.worden ist, wird gemäß Fig. Ie eine epitaktische Schicht 7e vom n-Typ gezüchtet. Um bei dieser epitaxialen Züchtung zu verhindern, daß auf dem neuen Siliziumoxidfiim 3b eine polykristalline Siliziumschicht gezüchtet wird, die den Gatebereich 5 überdeckt, wird dem als Rohmaterial verwendeten Gas für die epitaxiale Züchtung eine sehr kleine Menge an HCl-Gas von etwa 0,5 Volumenprozent beigemischt.
Nunmehr wird gemäß F i g. If die in der beschriebenen Weise mit der epitaxial gezüchteten Schicht 7e versehene Fläche des Halbleitersubstrats mit einem Siliziumoxidfiim 3c bedeckt, und danach wird die entstehende Vorrichtung einer Wärmebehandlung unterzogen, so daß der Kanalbereich 6 die gewünschte Breite erhalten kann.
Der Querschnitt des Halbleitersubstrats nach dieser Wärmebehandlung ist in F i g. 3 in einem vergrößerter Ausschnitt dargestellt. Die Boratome, die in dem Gatebe.-eica S enthalten sind werden durch die Wärmebehandlung in die Umgebung des Gatebereichs 5 hineindiffundiert, so daß der Gatebereich ausgebreitet wird, bis er sich teilweise in die epitaktische Schicht Te hinein erstreckt, wobei der Kanal eine geringere Breite erhält als die epitaktische Schicht. Bei dsm hier beschriebenen Ausführungsbeispiel wird dafür gesorgt, daß die Breite Wi der epitaktischen Schicht etwa 10 μπι und die Breite W2 des Kanals etwa 5 μπι beträgt. Bei dieser Ausführungsform wird der Gatebereich 5 so gewählt, daß er eine Fremdatomkonzentration von etwa 1 χ 1018 Atomen/cm3 aufweist.
Danach werden gemäß Fig. Ig nach dem mit Hilfe des Phoitoätzverfahrens durchgeführten Entfernen eines Teils des Siliziumoxidfilms 3c von der epitaxial ce-
züchteten Schicht 7e vom n-Typ Kathodenschichten 7Ar mit einer hohen Fremdatomkonzentration mit Hilfe des Diffusionsverfahrens und unter Benutzung des Siliziumoxidfilms als Maske in dem Bereich erzeugt, der dem vorher entfernten Teil des Siliziumoxidfilms 3c entspricht. Hierauf werden die Siliziumoxidfilme 3c und 3b, die die Oberfläche eines Gatebereichs S überdecken, mit Hilfe des Photoätzverfahrens gemeinsam teilweise entfernt Danach wird der gewünschte feldgesteuerte Thyristor dadurch fertiggestellt, daß gemäß F i g. 1 h eine die ι ο Kathodenschichten verbindende Kathodenelektrode 76, eine die Gatebereiche 5 verbindende Gateelektrode 86 und eine Anodenelektrode 96 erzeugt werden.
F i g. 4 veranschaulicht die Ausbeute bezüglich der Kanalbreite W2 bei dem beschriebenen Ausführungsbeispiel, bei dem diese Kanalbreite auf 5 μηη festgelegt worden war. Gemäß F i g. 4 wurde bezüglich der Kanalbreite W2 eine geregelte Ausbeute von etwa 70% erzielt. Bei den übrigen Erzeugnissen fällt die Kanalbreite, als geregelte Ausbeute angegeben, jeweils in den Bereich von 5 + 1 μηι.
F i g. 5 veranschaulicht die Ausbeute bezüglich der Kanalbreite W2 des Erzeugnisses, das dem Erzeugnis entspricht, bei dem die Maske ohne diejenigen Teile verwendet wurde, weiche den Teilen Xj-1 und Xj-2 nach F i g. 2 entsprechen, wobei der Siliziumoxidfilm 3b nach F i g. Id auf denjenigen Teilen der Oberfläche des Substrats erzeugt worden ist, welche während des Stadiums nach F i g. Ib nicht mit dem Siliziumoxidfilm 3 bedeckt worden sind. Auch in diesem Fall war die Kanalbreite W2 des Erzeugnisses auf 5 μπι festgelegt worden. Gemäß F i g. 5 beträgt die Ausbeute, bei der die Kanalbreite W2 den Wert 5 μηι annimmt, wegen des Selbstdotierungseffekts nur 5% oder weniger. Außerdem sind die Werte für die Kanalbreite über einen großen Bereich verteilt
Die bcZügiiCh ϊιϊΓΞΤ AiliVcndüiig bei CiHCiTi fcldgCStCü-
erten Thyristor beschriebene Erfindung ist auch bei entsprechenden anderen Halbleitervorrichtungen anwendbar. Beispielsweise kann man die Anodenschicht 1 — 1 40 des feldgesteuerten Thyristors durch eine Halbleiterschicht vom η-Typ ersetzen, so daß man einen Feldeffekttransistor erhält.
Hierzu 2 Blatt Zeichnungen 45
50
55
60
65

Claims (1)

Patentansprüche:
1. Verfahren zum Herstellen eines Halbleiterbauelements, bei dem man
- ein Halbleitersubstrat (1) eines vorbestimmten Leitungstyps herstellt,
- die obere Hauptfläche des Halbleitersubstrats (1) mit einer ersten Maske (3) bedeckt, die ein vorbestimmtes Muster aufweist, das das Halbleitersubstrat (1) teilweise freilegt,
- Fremdatome in den freigelegten Bereich (5) des Halbleitersubstrats (1) unter Verwendung der ersten Maske (3) selektiv hineindotiert, um somit einen ersten Halbleiterbereich (5) eines dem Leitungstyp des Halbleitersubstrats entgegengesetzten Leitungstyps zu erzeugen,
- die erste Maske (3) von der Hauptfläche des Halbieitersubstrats (1) entfernt,
- die obere Haupifiäehe des Halbleitcrsubstrats (1) mit einer zweiten Maske (3b) in einem solchen Ausmaß wieder abdeckt, daß die Fläche des ersten Halbleiterbereiches (5), die auf der Hauptfläche des Halbleitersubstrats (1) freiliegt, abgedeckt wird und
- eine Wärmebehandlung durchführt, die die Erhitzung des Halbleitersubstrats (1) einschließt,
- eine epitaktische Schicht (7e) aufzüchtet,
30
dadurch ^kennzeichnet,
DE3012119A 1979-03-30 1980-03-28 Verfahren zum Herstellen eines Halbleiterbauelements Expired DE3012119C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3703479A JPS55130176A (en) 1979-03-30 1979-03-30 Field effect semiconductor element and method of fabricating the same

Publications (2)

Publication Number Publication Date
DE3012119A1 DE3012119A1 (de) 1980-10-02
DE3012119C2 true DE3012119C2 (de) 1985-11-07

Family

ID=12486334

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3012119A Expired DE3012119C2 (de) 1979-03-30 1980-03-28 Verfahren zum Herstellen eines Halbleiterbauelements

Country Status (4)

Country Link
US (1) US4329772A (de)
JP (1) JPS55130176A (de)
DE (1) DE3012119C2 (de)
FR (1) FR2452784A1 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2480502A1 (fr) * 1980-04-14 1981-10-16 Thomson Csf Dispositif semi-conducteur a grille profonde, son application a une diode blocable, et procede de fabrication
US4637127A (en) * 1981-07-07 1987-01-20 Nippon Electric Co., Ltd. Method for manufacturing a semiconductor device
US4375124A (en) * 1981-11-12 1983-03-01 Gte Laboratories Incorporated Power static induction transistor fabrication
US4403396A (en) * 1981-12-24 1983-09-13 Gte Laboratories Incorporated Semiconductor device design and process
US4503451A (en) * 1982-07-30 1985-03-05 Motorola, Inc. Low resistance buried power bus for integrated circuits
US4615746A (en) * 1983-09-29 1986-10-07 Kenji Kawakita Method of forming isolated island regions in a semiconductor substrate by selective etching and oxidation and devices formed therefrom
US4651410A (en) * 1984-12-18 1987-03-24 Semiconductor Division Thomson-Csf Components Corporation Method of fabricating regions of a bipolar microwave integratable transistor
US4835586A (en) * 1987-09-21 1989-05-30 Siliconix Incorporated Dual-gate high density fet
FR2658952A1 (fr) * 1990-02-27 1991-08-30 Thomson Csf Procede de realisation de memoires haute densite.
DK170189B1 (da) * 1990-05-30 1995-06-06 Yakov Safir Fremgangsmåde til fremstilling af halvlederkomponenter, samt solcelle fremstillet deraf
EP1372196A1 (de) * 2002-06-10 2003-12-17 ABB Schweiz AG Verfahren zum Ansteuern einer Leistungsdiode und Schaltungsanordnung zum Durchführen dieses Verfahrens
CN103594490A (zh) * 2012-08-13 2014-02-19 无锡维赛半导体有限公司 晶闸管及晶闸管封装件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3386865A (en) * 1965-05-10 1968-06-04 Ibm Process of making planar semiconductor devices isolated by encapsulating oxide filled channels
US3404450A (en) * 1966-01-26 1968-10-08 Westinghouse Electric Corp Method of fabricating an integrated circuit structure including unipolar transistor and bipolar transistor portions
US3716422A (en) * 1970-03-30 1973-02-13 Ibm Method of growing an epitaxial layer by controlling autodoping
US3938241A (en) * 1972-10-24 1976-02-17 Motorola, Inc. Vertical channel junction field-effect transistors and method of manufacture
JPS50138777A (de) * 1974-04-22 1975-11-05
JPS5150581A (en) * 1974-10-29 1976-05-04 Mitsubishi Electric Corp Tategata 4 kyokusetsugogatadenkaikokatoranjisuta
FR2296263A1 (fr) * 1974-12-24 1976-07-23 Radiotechnique Compelec Procede de fabrication d'un dispositif semi-conducteur a effet de champ a canaux verticaux
JPS51135385A (en) * 1975-03-06 1976-11-24 Texas Instruments Inc Method of producing semiconductor device
JPS51132779A (en) * 1975-05-14 1976-11-18 Hitachi Ltd Production method of vertical-junction type field-effect transistor
JPS5220769A (en) * 1975-08-09 1977-02-16 Nippon Gakki Seizo Kk Longitudinal semi-conductor unit
US3999281A (en) * 1976-01-16 1976-12-28 The United States Of America As Represented By The Secretary Of The Air Force Method for fabricating a gridded Schottky barrier field effect transistor
US4181542A (en) * 1976-10-25 1980-01-01 Nippon Gakki Seizo Kabushiki Kaisha Method of manufacturing junction field effect transistors
JPS5368178A (en) * 1976-11-30 1978-06-17 Handotai Kenkyu Shinkokai Fet transistor

Also Published As

Publication number Publication date
FR2452784B1 (de) 1985-03-08
US4329772A (en) 1982-05-18
DE3012119A1 (de) 1980-10-02
FR2452784A1 (fr) 1980-10-24
JPS55130176A (en) 1980-10-08

Similar Documents

Publication Publication Date Title
DE2623009C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE2618733A1 (de) Halbleiterbauelement mit heterouebergang
DE3882849T2 (de) Anordnungen mit cmos-isolator-substrat mit niedriger streuung und verfahren zu deren herstellung.
DE2749607C3 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
DE3012119C2 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE2633714C2 (de) Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung
DE1564191B2 (de) Verfahren zum herstellen einer integrierten halbleiterschaltung mit verschiedenen, gegeneinander und gegen ein gemeinsames siliziumsubstrat elektrisch isolierten schaltungselementen
DE2265257C2 (de) Verfahren zur Herstellung einer integrierten Halbleiterschaltung
DE2365056A1 (de) Verfahren zur herstellung von halbleitereinrichtungen unter oertlicher oxidation einer silicium-oberflaeche
DE69005132T2 (de) Halbleiterlaser.
DE2509585B2 (de) Halbleiterbauelement mit mehreren epitaktischen Halbleiterschichten, insbesondere Halbleiterlaser oder Feldeffektransistor, sowie Verfahren zu dessen Herstellung
DE2133976B2 (de) Monolithisch integrierte Halbleiteranordnung
DE2617293B2 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE1965406A1 (de) Monolithische integrierte Schaltungen und Verfahren zu ihrer Herstellung
EP1139432A2 (de) Schottky-Diode
DE2517252A1 (de) Halbleiterelement
DE2904480A1 (de) Integrierte halbleiterschaltung und verfahren zu ihrem herstellen
DE2154386A1 (de) Verfahren zum Herstellen einer epitaktischen Schicht auf einem Halbleitersubstrat, bei dem das Selbstdotieren beim Aufwachsen der Schicht auf ein Mindestmaß verringert wird
DE69023582T2 (de) Verfahren zur Herstellung eines Halbleiterelementes mittels Ionen-Implantation.
DE2658304C2 (de) Halbleitervorrichtung
DE69821560T2 (de) Epitaxieverfahren auf einem Siliciumsubstrat mit durch Arsen hochdotierten Gebieten
DE69009820T2 (de) Halbleiteranordnung mit eindimensionalen Dotierungsleitern und Verfahren zur Herstellung einer derartigen Halbleiteranordnung.
DE1564136C3 (de) Verfahren zum Herstellen von Halbleiterbauelementen
DE2732582C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE2527076B2 (de) Integriertes Halbleiterbauelement und Verfahren zu seiner Herstellung

Legal Events

Date Code Title Description
OAP Request for examination filed
OD Request for examination
8128 New person/name/address of the agent

Representative=s name: VON FUENER, A., DIPL.-CHEM. DR.RER.NAT. EBBINGHAUS

D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee