DE3011967A1 - Pulse frequency divider - has variable frequency and ion jitter level achieved using multiplier and flip=flop dividing chain - Google Patents

Abstract

The frequency divider has a pulse rate multiplier coupled at the output to a divider comprising a chain of flipflops. Whenever the selected frequency of the output pulse sequence drops below a power of two, a flip flop stage is disconnected from the multiplier (2) and a flip flop stage is connected into the flip flop chain (4). Logic gates are used to switch out stages in the multiplier. Switch-out signals for stages in the multiplier are passed to the gates and simultaneously cause flip flop stages to be switched into the flip flop chain. The circuit reduces jitter at low output frequencies.

Description

Betriebsverfahren für einen Impulsfrequenzteiler mitOperating procedure for a pulse frequency divider with

veränderbarem Teilungsverhältnis und Impulsfrequenzteiler zur Ausübung des Verfahrens Die Erfindung bezieht sich auf ein Betriebsverfahren für einen Impulsfrequenzteiler mit veränderbarem Teilungsverhältnis, der einen Pulsraten-Multiplizierer enthält, dem zur Nivellierung von Frequenz sprüngen seiner Ausgangsimpulsfolge ein Flip-Flop-Kettenteiler nachgeschaltet ist.changeable division ratio and pulse frequency divider for exercising of the method The invention relates to an operating method for a pulse frequency divider with variable division ratio, which contains a pulse rate multiplier, the frequency leveling of its output pulse sequence jumps a flip-flop chain splitter is downstream.

Bei der Erzeugung von Impulsfolgen durch digitale Teilung eines Signals mit einer Grundfrequenz nach dem Prinzip des Pulsraten-Multiplizierers (binary rate multiplier) entstehen Impulsfolgen mit Lücken, die von ausgeblendeten Impulsen stammen. Dies führt dazu, daß derartige Frequenzteiler in ihrer Ausgangsimpulsfolge einen beträchtlichen Frequenzjitter aufweisen;, der die Anwendung dieser Frequenzteiler einschränkt.When generating pulse trains by digitally dividing a signal with a basic frequency based on the principle of the pulse rate multiplier (binary rate multiplier) result in pulse sequences with gaps that originate from masked pulses. This leads to the fact that such a frequency divider in their output pulse train have considerable frequency jitter; the use of this frequency divider restricts.

Ein sogenannter Pulsraten-Multiplizierer besteht im wesentlichen aus einer Teilerkette, die von einem Signal einer gegebenen Frequenz gespeist wird und die eine Impulsfolge abgibt, deren mittlere Frequenz dem Produkt aus der Frequenz des Eingangssignales und einem über eine Ausblendlogik an die Teilerkette angelegten Binärwert proportional ist. Aus dem streng periodischen Eingangssignal werden nach bestimmten Gesetzmäßigkeiten einzelne Impulse ausgeblendet. Als Folgefrequenz der Ausgangsimpulse kann deshalb nur eine mittlere Frequenz angegeben werden. Wenn im folgenden von der Frequenz der Ausgangsimpulsfolge die Rede ist, ist deshalb immer ein Frequenzmittelwert gemeint.A so-called pulse rate multiplier essentially consists of a divider chain fed by a signal of a given frequency and which emits a pulse train, the mean frequency of which is the product of the frequency of the input signal and one applied to the divider chain via a masking logic Binary value is proportional. The strictly periodic input signal becomes after certain regularities fade out individual impulses. As a repetition frequency of the Output pulses can therefore only be given an average frequency. If in The following is therefore always about the frequency of the output pulse train a frequency mean is meant.

Wie schon erwähnt, ist die Ausgangsimpulsfolge eines Pulsraten-Multiplizierers infolge der darin vorgenommenen Ausblendung von Impulsen aus einem periodischen Signal mit einem Frequenzjitter behaftet. Die Frequenzsprünge können verkleinert werden, wenn den Teilerstufen des Pulsraten-Multiplizierers ein Flip-Flop-Kettenteiler nachgeschaltet wird. Dieser Teiler teilt die Ausgangsfrequenz entsprechend der Anzahl seiner Stufen weiter herab. Deshalb muß die Frequenz des Eingangssignals entsprechend erhöht werden, wenn die Höhe der Ausgangsfrequenz durch die Aufgabenstellung festgelegt ist.As already mentioned, the output pulse train is a pulse rate multiplier as a result of the masking out of pulses from a periodic one Signal with a frequency jitter. The frequency hops can be reduced if the divider stages of the pulse rate multiplier are a flip-flop chain divider is connected downstream. This divider divides the output frequency according to the number his steps further down. Therefore, the frequency of the input signal must be appropriate can be increased if the level of the output frequency is determined by the task is.

Bestimmend ftir die Länge des Flip-Flop-Kettenteilers ist die höchste zu erzeugende Ausgangsfrequenz. Begrenzt wird die Länge durch den Maximalwert derjenigen Signalfrequenz, die von der zur Verfügung stehenden Schaltkreisfamilie noch verarbeitet werden kann. Es ist deshalb in vielen Fällen nicht möglich, durch Wahl einer entsprechend großen Anzahl von Stufen der nbgeschalteten Flip-Flop-Kette eine befriedigende Minderung des Frequenzjitters für alle Frequenzen der Ausgangsimpulsfolge zu erzielen.The length of the flip-flop chain divider is determined by the longest output frequency to be generated. The length is limited by the maximum value of those Signal frequency that is still processed by the available circuit family can be. It is therefore not possible in many cases to choose one accordingly large number of stages in the switched-off flip-flop chain is a satisfactory reduction of the frequency jitter for all frequencies of the output pulse train.

Dem neuen Betriebsverfahren lag die Aufgabe zugrunde, mit einer begrenzten Anzahl von Flip-Flop-Stufen des nachgeschalteten Teilers zumindest für kleinere Ausgangsfrequenzen, bei denen ein Jitter besonders störend wirkt, eine befriedigende Verringerung dieses Jitters zu erreichen.The new operating procedure was based on the task with a limited Number of flip-flop stages of the downstream divider, at least for smaller ones Output frequencies at which jitter is particularly disturbing, a satisfactory one To reduce this jitter.

Die Lösung dieser Aufgabe ist gemäß der Erfindung darin zu sehen, daß im Rahmen eines eingangs beschriebenen Betriebsverfahrens ftir einen Impulsfrequenzteiler aus dem Pulsraten-Multiplizierer immer dann eine Flip-Flop-Stufe abgeschaltet und dem Flip-Flop-Kettenteiler eine Flip-Flop-Stufe zugeschaltet wird, wenn die gewählte Frequenz der Ausgangsimpulsfolge eine Potenz von zwei unterschreitet.The solution to this problem is to be seen according to the invention in that in the context of an operating method for a pulse frequency divider described at the beginning a flip-flop stage is always switched off from the pulse rate multiplier and the flip-flop chain divider a flip-flop stage is switched on if the selected The frequency of the output pulse train falls below a power of two.

Werden demnach beim Durchfahren des ganzen Bereiches der Ausgangsfrequenz in beiden Richtungen durch entsprechende Steuerung des Pulsraten-Multiplizierers Teilungsverhältnisse von 2 n überschritten, so steuert dieser Vorgang selbsttätig den Anteil von Stufen des Flip-Flop-Kettenteilers an der gesamten Teilerkette, derartig, daß bei kleiner werdendem Teilungsverhältnis, also sinkender Ausgangsfrequenz, sich die Teilung der Eingangsfrequenz in wachsendem Maß auf Stufen des Flip-Flop-Kettenteilers abstützt. Es ist leicht einzusehen, daß der Frequenzjitter dadurch mit sinkender Ausgangs frequenz erheblich zurückgeht, weil das Teilungsverhältnis dann immer mehr Potenzen von zwei enthält.Are accordingly when passing through the entire range of the output frequency in both directions by appropriate control of the pulse rate multiplier Division ratios of 2 n are exceeded, this process controls automatically the proportion of stages of the flip-flop chain divider in the entire divider chain, such as that with decreasing division ratio, so decreasing output frequency, the division of the input frequency to an increasing extent on stages of the flip-flop chain divider supports. It is easy to see that the frequency jitter decreases as the Output frequency decreases significantly because the division ratio then increases Contains powers of two.

Das Abschalten von Stufen des Pulsraten-Multiplizierers erfolgt zweckmäßig mit Hilfe von Gattern einer Ausblendlogik. Dabei bewirken die den Gattern der Ausblendlogik zugeführten Signale für das Abschalten von Stufen des Pulsraten-Multiplizierers gleichzeitig das Zuschalten einer entsprechenden Anzahl von Stufen des Flip-Flop-Kettenteilers.It is expedient to switch off stages of the pulse rate multiplier with the help of gates of a masking logic. They cause the gates of the masking logic supplied signals for switching off stages of the pulse rate multiplier at the same time the connection of a corresponding number of stages of the flip-flop chain divider.

Es werden sinnvollerweise jeweils diejenigen Stufen des Pulsraten-Multiplizierers abgeschaltet, die für den jeweils vorgegebenen Frequenzwert nicht mehr benötigt werden. Bei sinkenden Frequenzwerten wird also mit anderen Worten der Pulsraten-Multiplizierer bezüglich der Anzahl seiner Stufen von der Seite des Bits höchster Wertigkeit her abgebaut.It makes sense to use those stages of the pulse rate multiplier in each case switched off, which is no longer required for the given frequency value will. In other words, when the frequency values decrease, the pulse rate multiplier is used with regard to the number of its stages from the side of the most significant bit reduced.

Ein Impulsfrequenzteiler zur Ausübung des neuen Verfahrens ist so angelegt, daß an den Ausgang eines bezüglich der Anzahl seiner wirksamen Stufen steuerbaren Pulsraten-Multiplizierers der Eingang eines ebenfalls bezüglich der Anzahl seiner wirksamen Stufen von den auch den Pulsraten-Multiplizierer steuernden Signalen gesteuerten Flip-Flop-Kettenteilers angeschlossen ist und die Steue- rung der Anzahl der wirksamen Stufen für die beiden hintereinandergeschalteten Teiler gegenläufig ist.A pulse frequency divider for practicing the new method is like this applied that at the output one with respect to the number of its effective stages controllable pulse rate multiplier the input of a also related to the Number of its effective stages from those also controlling the pulse rate multiplier Signals controlled flip-flop chain divider is connected and the control tion the number of effective levels for the two dividers connected in series is opposite.

Die Erfindung wird an zwei Figuren erläutert.The invention is explained using two figures.

Figur 1 zeigt an vier untereinander gezeichneten Impulsdiagrammen anschaulich die vergleichmäßigende Wirkung von einem auf den Ausgang eines Pulsraten-Multiplizierers folgenden mehrstufigen Flip-Flop-Kettenteiler auf das mit einem Frequenzjitter behaftete Ausgangssignal des Pulsraten-Multiplizierers.Figure 1 shows four pulse diagrams drawn one below the other clearly shows the equalizing effect of one on the output of a pulse rate multiplier following multi-stage flip-flop chain splitter to the one with frequency jitter Output signal of the pulse rate multiplier.

In Figur 2 ist ein Ausführungsbeispiel des vorliegenden neuen Frequenzteilers als Blockschaltbild dargestellt.In Figure 2 is an embodiment of the present new frequency divider shown as a block diagram.

Im oberen Diagramm der Figur 1 sind zwei Grundperioden eines Ausgangssignals z(t) eines Pulsraten-Multiplizierers dargestellt. Es ist zu sehen, daß jeder erste Impuls der Grundperiode TG ausgeblendet ist. Dies führt zu einem erheblichen Frequenzjitter. Im zweiten Diagramm ist die Impulsfunktion y1(t), die entsteht, wenn z(t) durch eine Flip-Flop-Stufe noch einmal geteilt wird, ebenfalls in zwei Perioden dargestellt. Die Grundperiode TG verlängert sich bei jedem Teilungsvorgang. Der Frequenzjitter des Signals y1(t) ist zwar schon gegenüber dem des Signals z(t) verringert, doch ist diese yerringerung kaum sichtbar. Schon erheblich besser ist die vergleichmäßigende Wirkung eines aus zwei Flip-Flop-Stufen bestehenden Flip-Flop-Kettenteilers, die im dritten Diagramm an einem Impulssignal y2(t) zu erkennen ist.In the upper diagram of FIG. 1, there are two basic periods of an output signal z (t) of a pulse rate multiplier. It can be seen that everyone is first Pulse of the basic period TG is faded out. This leads to considerable frequency jitter. In the second diagram is the momentum function y1 (t), which arises when z (t) through a flip-flop stage is divided again, also shown in two periods. The basic period TG is extended with each division process. The frequency jitter of the signal y1 (t) is already reduced compared to that of the signal z (t), but this reduction is hardly noticeable. The comparative one is considerably better Effect of a flip-flop chain divider consisting of two flip-flop stages, the can be seen in the third diagram by a pulse signal y2 (t).

Noch besser wirkttein aus drei Flip-Flop-Stufen bestehender Flip-Flop-Kettenteiler, wie anschaulich aus dem vierten Diagramm hervorgeht. Dort ist eine Grundperiode eines Impulssignals y3(t) gezeigt. Ohne Zuhilfenahme eines Maßstabes ist kaum noch zu erkennen, daß die Folgefrequenz des Signals y3(t) kleine Sprünge aufweist.A flip-flop chain divider consisting of three flip-flop stages works even better, as clearly shown in the fourth diagram. There is a basic period there of a pulse signal y3 (t). Without the help of a yardstick, there is hardly any it can be seen that the repetition frequency of the signal y3 (t) has small jumps.

In Figur 2 enthält Block 1 einen Oszillator für eine Eingangsfrequenz 0 = 2K E fE. Block 2 symbolisiert ei- nen Pulsraten-Multiplizierer, der eine Ausblendlogik enthält, mit deren Hilfe eine in einem Block 3 erzeugte Zahl M dem Pulsraten-Multiplizierer als zusätzlicher Faktor zu der Eingangsfrequenz aufgegeben werden kann.In FIG. 2, block 1 contains an oscillator for an input frequency 0 = 2K E fE. Block 2 symbolizes a a pulse rate multiplier, which contains a masking logic, with the help of which a number generated in a block 3 M given to the pulse rate multiplier as an additional factor to the input frequency can be.

Das Ausgangssignal z(t) des Pulsraten-Multiplizierers 2 ist an den Eingang eines Flip-Flop-Kettenteilers 4 gelegt. Bitausgänge des Flip-Flop-Kettenteilers 4 liegen an Eingängen eines Multiplexers 5, an dessen Ausgang ein Impulssignal y(t) entnehmbar ist. Steuersignale, die von der Ausblendlogik des Pulsraten-Multiplizierers 2 abgeleitet sind, sind über eine Verbindung 6 an einen Steuereingang des Multiplexers 5 angeschlossen. Ein Steuereingang des Blocks 3, in dem der zusätzliche Faktor M erzeugt wird, ist mit einer Wobbelelnrichtung 7 verbunden, die es gestattet, den Faktor M ganzzahlig zwischen einer oberen und einer unteren Grenze in beiden Richtungen zu verändern. Hinsichtlich der Frequenz fy der Ausgangsfunktion y(t) gilt dann folgende Bezie;hung: fy = G je 2K 1 71K' wobei L die Anzahl der Stufen des Pulsraten-Multiplizierers und K die Anzahl der Stufen des Flip-Flop-Kettenteilers ist. Wird dabei das Produkt 2K fE, wie bei der Beschreibung der Figur schon erwähnt, als Frequenz f0 bezeichnet, so wird aus der obenstehenden Beziehung M fy = 2L + K Dabei sind L und K ganzzahlig derart variabel, daß im Rahmen der vorgegebenen Anzahl von Stufen für den Pulsraten-Multiplizierer und den Flip-Flop-Kettenteiler die Summe L + K = konst ist. Die Steuerung der Anzahl der Teilerstufen wirkt so, daß mit kleiner werdendem M L kleiner und K größer wird. Bei größer werdendem M wirkt die Steuerung umgekehrt.The output signal z (t) of the pulse rate multiplier 2 is to the Input of a flip-flop chain divider 4 placed. Bit outputs of the flip-flop chain splitter 4 are at the inputs of a multiplexer 5, at the output of which a pulse signal y (t) is removable. Control signals from the masking logic of the pulse rate multiplier 2 are derived via a connection 6 to a control input of the multiplexer 5 connected. A control input of block 3, in which the additional factor M is generated is connected to a wobble device 7, which allows the Factor M is an integer between an upper and a lower limit in both directions to change. The following then applies with regard to the frequency fy of the output function y (t) Relationship: fy = G per 2K 1 71K 'where L is the number of steps of the pulse rate multiplier and K is the number of stages of the flip-flop chain divider. Will doing the product 2K fE, as already mentioned in the description of the figure, referred to as frequency f0, so the above relation becomes M fy = 2L + K where L and K are integers variable in such a way that within the predetermined number of stages for the pulse rate multiplier and the flip-flop chain divider is the sum L + K = const. Controlling the number the divider step works in such a way that as M becomes smaller, L becomes smaller and K becomes larger. As M increases, the control works in reverse.

Ein bekannter Pulsraten-Multiplizierer, also der Inhalt des Blockes 2, ist als integrierter Schaltkreis Typ SN 7497 erhältlich.A well-known pulse rate multiplier, i.e. the content of the block 2, is available as an integrated circuit type SN 7497.

4 Patentansprüche 2 Figuren4 claims 2 figures

Claims (4)

Patentansprüche Ö Betriebsverfahren für einen Impulsfrequenzteiler mit veränderbarem Teilungsverhältnis, der einen Pulsraten-Multiplizierer enthält, dem zur Nivellierung von Frequenzsprüngen seiner Ausgangsimpulsfolge ein Flip-Flop-Kettenteiler nachgeschaltet ist, d a d u r c h g e -k e n n z e i c h n e t , daß aus dem Pulsraten-Multiplizierer (2) immer dann eine Flip-Flop-Stufe abgeschaltet und dem Flip-Flop-Kettenteiler (4) eine Flip-Flop-Stufe zugeschaltet wird, wenn die gewählte Frequenz der Ausgangsimpulsfolge eine Potenz von zwei unterschreitet.Claims Ö operating method for a pulse frequency divider with variable division ratio, which contains a pulse rate multiplier, a flip-flop chain splitter for leveling frequency jumps in its output pulse train downstream is d a d u r c h g e -k e n n n z e i c h n e t that from the pulse rate multiplier (2) a flip-flop stage is always switched off and the flip-flop chain splitter (4) a flip-flop stage is switched on when the selected frequency of the output pulse train falls below a power of two. 2. Betriebsverfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß das Abschalten von Stufen des Pulsraten-Multiplizierers (2) mit Hilfe von Gattern einer Ausblendlogik erfolgt.2. Operating method according to claim 1, d a d u r c h g e k e n n z e i c h n e t that switching off stages of the pulse rate multiplier (2) takes place with the help of gates of a masking logic. 3. Betriebsverfahren nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t , daß die den Gattern der Ausblendlogik zugeführten Abschaltsignale für Stufen des Pulsraten-Multiplizierers (2) gleichzeitig das Zuschalten von Flip-Flop-Stufen des Flip-Flop-Kettenteilers (4) bewirken.3. Operating method according to claim 2, d a d u r c h g e k e n n z e i c h n e t that the switch-off signals fed to the gates of the masking logic for stages of the pulse rate multiplier (2), the switching on of flip-flop stages at the same time of the flip-flop chain divider (4). 4. Impulsfrequenzteiler zur Ausübung des Verfahrens nach Anspruch 1, d a d u r c h g e k e n n z e i c h -n e t , daß an den Ausgang eines bezüglich der Anzahl seiner wirksamen Stufen steuerbaren Pulsraten-Multiplizierers (2) der Eingang eines ebenfalls bezüglich der Anzahl seiner wirksamen Stufen von den auch den Pulsraten-Multiplizierer steuernden Signalen gesteuerten Flip-Flop-Kettenteilers (4) angeschlossen und die Steuerung der Anzahl der wirksamen Stufen für die beiden hintereinandergeschalteten Teiler (2, 4) gegenläufig ist.4. Pulse frequency divider for performing the method according to claim 1, d a d u r c h e k e n n n z e i c h -n e t that to the output of a regarding the number of its effective stages of controllable pulse rate multiplier (2) of the Receipt of one also with regard to the number of its effective levels of the also the pulse rate multiplier controlling signals controlled flip-flop chain splitter (4) connected and controlling the number of effective stages for the two series-connected divider (2, 4) is opposite.