DE2944148A1 - Multiple FET integrated circuit - consists of self blocking four transistor test circuit, with extra single or double output transistor - Google Patents

Multiple FET integrated circuit - consists of self blocking four transistor test circuit, with extra single or double output transistor

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DE2944148A1 DE19792944148 DE2944148A DE2944148A1 DE 2944148 A1 DE2944148 A1 DE 2944148A1 DE 19792944148 DE19792944148 DE 19792944148 DE 2944148 A DE2944148 A DE 2944148A DE 2944148 A1 DE2944148 A1 DE 2944148A1
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Abstract

The integrated circuit of known type, with four field effect transistors (T1 to T4) forming a test circuit to which test signals are applied, incorporates a fifth transistor (T5) which forms an output stage. The transistors form a self blocking system, and the test signals are applied as negative voltages, opposing the positive supply voltages to the transistors. Signals are applied to an internal control circuit coupled with an input connection (E1) which is also connected to the drain connection of the output transistor. An alternative device has the external connection connected to a common point forming the source and drain points of two extra transistors forming the output stage. The control circuit is connected to the gate of the second of the two transistors.

Description

Integrierte Schaltungsanordnung in MOS-TechnikIntegrated circuit arrangement in MOS technology

Die Erfindung bezieht sich auf eine integrierte Schaltungsanordnung in MOS-Technik mit Feldeffekttransistoren mit mindestens einer zusätzlichen, ebenfalls in MOS-Technik mit Feldeffekttransistoren aufgebauten Prüf-Schaltungsanordnung, deren Prüfanschluß bzw. -anschlüsse nach außen ausgeführt sind und über die beim Anlegen eines Prüfsignals mindestens Teile der integrierten Schaltungsanordnung dadurch überprüfbar sind, daß am (an) anderen nach außen geführten Anschluß (Anschlüssen) die Prüfsignale abnehmbar sind und jeder Feldeffekttransistor mit seinem Substratanschluß an eine negative Spannung angeschlossen ist und die Prüf-Schaltungsanordnung derart ausgebildet ist, daß Prüfsignale, die eine zur normalen Versorgungsspannung der integrierten Schaltungsanordnung entgegengesetzte Polarität aufweisen, anlegbar sind.The invention relates to an integrated circuit arrangement in MOS technology with field effect transistors with at least one additional, also Test circuit arrangement built in MOS technology with field effect transistors, whose test connection or connections are carried out to the outside and via the Applying a test signal to at least parts of the integrated circuit arrangement can be checked by the fact that on the other outward connection (s) the test signals are removable and each field effect transistor with its substrate connection is connected to a negative voltage and the test circuit arrangement in such a way is designed that test signals that a normal supply voltage of the integrated circuit arrangement have opposite polarity, can be applied are.

Es hat sich herausgestellt, daß bei einer derartigen Schaltungsanordnung, wie sie in der älteren Patentanmeldung nach P 29 05 294.6 näher beschrieben ist, in unerwünschter Weise ein Umschalten in der integrierten Schaltungsanordnung auftreten kann, ohne daß bewußt Prüfsignale, die eine zur normalen Versorgungsspannung (+UB) der integrierten Schaltungsanordnung entgegengesetzte Polarität aufweisen, angelegt worden sind. Es wurde nun untersucht und gefunden, daß durch Fehlanpassungen an bestimmten Anschlüssen einer integrierten Schaltungsanordnung mehrere Arten von negativen Spannungen auftreten können. Eine davon ist die, bei der die negativen Spannungen nur in verhältnismäßig kurzzeitigen Spitzen auftreten, daher wenig Energie aufweisen und nur sehr geringe Ströme abgeben können.It has been found that with such a circuit arrangement, as described in more detail in the earlier patent application according to P 29 05 294.6, switching occurs in the integrated circuit arrangement in an undesirable manner can, without being aware of test signals that are associated with the normal supply voltage (+ UB) of the integrated circuit arrangement have opposite polarity, applied have been. It has now been investigated and found that due to mismatches certain connections of an integrated circuit arrangement several types of negative voltages can occur. One of them is the one where the negative Tensions only occur in relatively short-term peaks, so little energy and can only emit very low currents.

Wenn eine derartige integrierte Schaltungsanordnung nun in einer Umgebungsschaltung betrieben werden soll, die eine Fehlanpassung nicht ausschließen kann und bei der die Fehlanpassung zu den oben genannten kurzen negativen Spannungsspitzen führt, dann, so war die Aufgabe zu dieser Erfindung, müßte es eine Schaltungsanordnung geben, die nicht sehr aufwendig ist und mit der es gelingt, die auftretenden negativen Spannungsspitzen dann, wenn sie unerwünscht sind, sofort abzubauen, so daß diese nicht erst in die integrierte Schaltungsanordnung hineinlaufen können und dort die Umschaltung in den Prüfzustand der Schaltungsanordnung veranlassen können.If such an integrated circuit arrangement is now in a surrounding circuit is to be operated, which cannot rule out a mismatch and in which the mismatch leads to the short negative voltage spikes mentioned above, then, so was the object of this invention, it would have to be a circuit arrangement give, which is not very expensive and with which it succeeds in the occurring negative Voltage peaks then, if they are undesirable, to reduce immediately, so that these can not only run into the integrated circuit arrangement and there the Can cause switching to the test state of the circuit arrangement.

Zur Lösung dieser Aufgabe ist bei einer integrierten Schaltungsanordnung der eingangs genannten Art nach der Erfindung zwischen dem nach außen geführten Anschluß (Anschlüssen) und Masse der zu überprüfenden integrierten Schaltungsanordnung ein Feldeffekttransistor vom selbstsperrenden Typ angeordnet, dessen Sourceanschluß mit Masse und dessen Gateanschluß mit Masse der integrierten Schaltungsanordnung und dessen Drainanschluß mit dem nach außen geführten Anschluß verbunden sind.To solve this problem, an integrated circuit arrangement of the type mentioned according to the invention between the outwardly led Connection (connections) and ground of the integrated circuit arrangement to be checked a field effect transistor of the normally-off type is arranged, the source terminal of which with ground and its gate connection with ground of the integrated circuit arrangement and the drain terminal of which is connected to the terminal led to the outside.

In weiterer Ausgestaltung der Erfindung kann der zusätzliche Transistor der selbstsperrende Transistor einer Ausgangsstufe sein.In a further embodiment of the invention, the additional transistor be the normally-off transistor of an output stage.

Ferner kann der nach außen geführte Anschluß über einen als Lastwiderstand geschalteten Feldeffekttransistor vom selbstleitenden Typ mit der Versorgungsspannung verbunden sein, wobei dessen Gate- und Sourceanschlüsse mit dem nach außen geführten Anschluß und dessen Drainanschluß mit der Versorgungsspannung verbunden sind.Furthermore, the connection led to the outside can be used as a load resistor switched field effect transistor of the normally on type with the supply voltage be connected, its gate and source connections to the outside Terminal and its drain terminal are connected to the supply voltage.

Ferner kann nach der Erfindung die Prüf-Schaltungsanordnung selbst aus einem ersten Feldeffekttransistor vom selbst- leitenden Typ bestehen, dessen Sourceanschluß mit Masse, dessen Gateanschluß an einem nach außen geführten Anschluß und dessen Drainanschluß an einem inneren Verbindungspunl: angeschlossen sind, an dem auch der Gate- sowie der Sourceanschluß eines zweiten Feldeffekttransistors vom selbstleitenden Typ angeschlossen sind, dessen Drainanschluß mit der Versorgungsspannung verbunden ist, wobei weiterhin an dem inneren Verbindungspunkt der Gateanschluß eines dritten Feldeffekttransistors vom selbstsperrenden Typ angeschlossen ist, dessen Sourceanschluß an Masse liegt und dessen Drainanschluß mit dem inneren Ausgang verbunden ist, an dem nicht nur die zu überprüfende Schaltung, sondern auch der Gate-und der Sourceanschluß eines vierten Feldeffekttransistors vom selbstleitenden Typ angeschlossen sind, dessen Drainanschluß mit der Versorgungsspannung verbunden ist.Furthermore, according to the invention, the test circuit arrangement itself from a first field effect transistor from the self- senior type exist, whose source connection to ground, whose gate connection to one to the outside guided connection and its drain connection to an inner connection point: connected are, on which the gate and the source of a second field effect transistor of the normally-on type are connected, the drain of which is connected to the supply voltage is connected, furthermore at the inner connection point of the gate terminal a third field effect transistor of the normally-off type is connected, whose source connection is connected to ground and whose drain connection is connected to the internal output is connected to which not only the circuit to be checked, but also the Gate and the source connection of a fourth field effect transistor from the normally on Type are connected, the drain of which is connected to the supply voltage is.

Bei Einsatz der Erfinaung wird also zwischen dem nach außen geführten Anschluß und der Masse der integrierten Schaltungsanordnung ein Feldeffekttransistor vom selbstsperrenden Typ eingeschaltet, so daß bei Auftreten von negativen Spannungen an diesen nach außen geführten Anschluß dieser zusätzliche Feldeffekttransistor leitend wird und kurzzeitig auftretende Spannungsspitzen niedriger Energie abgeleitet werden. Somit kann ein Einschalten des Prüfzustandes nicht über zufällige negative Spannungsspitzen erfolgen, sondern nur über eine negative Spannung, die mindestens einen Strom von z.B. ca 20 mA aufrecht erhalten kann.When the invention is used, there is between that which is led to the outside world Connection and the ground of the integrated circuit arrangement is a field effect transistor of the self-locking type switched on, so that when negative voltages occur this additional field effect transistor on this connection, which is led to the outside is conductive and short-term voltage peaks of low energy are dissipated will. This means that switching on the test status cannot have accidental negatives Voltage peaks occur, but only via a negative voltage that is at least can maintain a current of e.g. approx. 20 mA.

Die Höhe des Stromes hängt von der Größe des Transistors ab. Ein solcher selbstsperrender Feldeffekttransistor kann an beliebigen Eingangs- und Ausgangsanschlüssen dazugeschaltet werden.The amount of current depends on the size of the transistor. Such a self-locking field effect transistor can be used at any input and output connections be switched on.

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen Fig. 1 eine Schaltungsanordnung nach der älteren deutschen Patentanmeldung P 29 05 294.6 mit einem zusätzlichen Transistor nach der Erfindung, Fig. 2 eine Prüfschaltungsanordnung nach der älteren deutschen Patentanmeldung P 29 05 294.6 mit einer Ausgangsstufe nach der Erfindung.Embodiments of the invention are shown in the drawing and are described in more detail below. Show it Fig. 1 a Circuit arrangement according to the earlier German patent application P 29 05 294.6 with an additional transistor according to the invention, Fig. 2 shows a test circuit arrangement according to the older German patent application P 29 05 294.6 with an output stage according to the invention.

Fig. 1 zeigt eine solche Anordnung, bestehend aus den Feldeffekttransistoren T1, T2, T3, T4 der Schaltungsanordnung nach der deutschen Patentanmeldung P 29 05 294.6 und den zusätzlichen Feldeffekttransistor T5 nach der vorliegenden Erfindung sowie die nicht näher erläuterte interne IC-Schaltung. T5 ist am Eingang Ei der Schaltungsanordnung angeordnet.Fig. 1 shows such an arrangement, consisting of the field effect transistors T1, T2, T3, T4 of the circuit arrangement according to German patent application P 29 05 294.6 and the additional field effect transistor T5 according to the present invention as well as the internal IC circuit not explained in detail. T5 is at the Ei entrance Circuit arrangement arranged.

Da solche selbstsperrenden Feldeffekttransistoren häufig in den Ausgangs stufen von integrierten MOS-Schaltungsanordnungen enthalten sind, kann an den Ausgangsstufen der vorhergehend beschriebene E ffl kt ohne zusätzlichen Aufwand erreicht werden.Since such normally-off field effect transistors are often used in the output stages of integrated MOS circuit arrangements are included at the output stages the previously described E ffl kt can be achieved without additional effort.

Fig. 2 zeigt die Prüf-Schaltungsanordnung nach der Anmeldung P 29 05 294.6 sowie eine Ausgangsstufe nach dieser Erfindung, bestehend aus einem Transistor T5,dessen Gateanschluß mit der internen-IC-Schaltung verbunden ist, dessen Sourceanschluß an Masse liegt und dessen Drainanschluß mit dem nach außen geführten Anschluß Al sowie dem Source- und Gateanschluß eines als Lasttransistor geschalteten Feldeffekttransistors vom selbstleitenden Typ T6. Die in Fig. 2 gezeigte Ausgangsstufen-Anordnung, bestehend aus den beiden Feldeffekttransistoren T5 und T6, ist nur eine der in MOS-Technik möglichen Ausgangsschaltungsanordnungen.2 shows the test circuit arrangement according to application P 29 05 294.6 and an output stage according to this invention, consisting of a transistor T5, whose gate terminal is connected to the internal IC circuit, whose source terminal is connected to ground and its drain connection to the connection Al as well as the source and gate connection of a field effect transistor connected as a load transistor of the self-conducting type T6. The output stage arrangement shown in Fig. 2, consisting of the two field effect transistors T5 and T6, only one is in MOS technology possible output circuit arrangements.

Ansonsten ist diese Schaltungsanordnung in bezug auf die Prüf-Schaltungsanordnung aufgebaut wie die Schaltungsanordnung nach dem älteren Vorschlag nach P 29 05 294.6, nämlich der IC kann z.B. aus Flip-Flops, aus Operationsverstärkern, aus NAND-, NOR- oder OR-Gattern usw. bestehen und wird auch hier nicht weiter beschrieben. Dieser IC hat mehrere Anschlüsse, auch für die Versorgungsspannung, wie an sich bekannt.Otherwise, this circuit arrangement is related to the test circuit arrangement constructed like the circuit arrangement according to the older proposal according to P 29 05 294.6, namely the IC can e.g. from flip-flops, from operational amplifiers, from NAND-, NOR- or OR gates etc. exist and is not further described here either. This IC has several connections, also for the supply voltage, as in itself known.

Die Transistoren T1, T2 und T4 nach der Erfindung sind vom selbstleitenden Typ, d.h., wenn an ihren Eingängen O V liegt, d.h. der Eingang ist hier die Spannung zwischen dem Gateanschluß und dem Sourceanschluß, dann ist dieser Transistor leitend. Wenn also am Anschluß E, d.h. also zwischen G und S Null V anliegt, ist der Transistor T1 leitend. Dann sind der Drain- und Sourceanschluß des Transistors T1 mit Masse verbunden, d.h. der innere Verbindungspunkt 1 liegt auch auf Masse und da der G- und S-Anschluß des Transistors T2 miteinander verbunden sind, so steht hier auch die Spannung O V und dieser Transistor ist ebenfalls leitend, wobei aber jetzt seine Strecke zwischen dem Drain- und Sourceanschluß einen bestimmten Widerstand darstellt, so #ai) die Versorgungsspannung +UB den Verbindungspunkt 1 hochzieht, weil auch der Widerstand der Strecke zwischen dem Drain- und Sourceanschluß des Transistors T1 einen gewissen Spannungsabfall bewirkt. Wenn die Transi -storen T1 und T2 in gleicher Weise ausgebildet sind, dann fällt an ihnen jeweils die gleiche Spannung ab und wenn die Versorgungsspannung +UB + 5 V ist, dann nimmt der Verbindungspunkt 1 die Spannung + 2,5 V an.The transistors T1, T2 and T4 according to the invention are normally on Type, i.e. if there is O V at its inputs, i.e. the input here is the voltage between the gate connection and the source connection, then this transistor is conductive. So if zero V is applied to terminal E, i.e. between G and S, the transistor is T1 conductive. Then the drain and source of transistor T1 are grounded connected, i.e. the inner connection point 1 is also on ground and since the G- and S-terminal of transistor T2 are connected to one another, so it says here too the voltage O V and this transistor is also conductive, but now its Distance between the drain and source connection represents a certain resistance, so #ai) the supply voltage + UB pulls up connection point 1, because too the resistance of the path between the drain and source of the transistor T1 causes a certain voltage drop. If the transit blinds T1 and T2 are in are designed in the same way, then the same voltage falls across them from and when the supply voltage is + UB + 5 V, then the connection point takes 1 the voltage + 2.5 V.

Die inneren Widerstands strecken der Transistoren T1 und T2 sind aber derart unterschiedlich ausgebildet, daß in dem Falle, an dem an dem Anschluß Ei nur das Signal o oder ein positives Signal anliegt, der Punkt 1 immer praktisch auf Masse gehalten wird, d.h. für den Fall, daß die Widerstandsstrecke im Transistor T1 zwischen dem Drain- und Sourceanschluß einen wesentlich kleineren Widerstand aufweist als die Widerstandsstrecke zwischen dem Drain- und Sourceanschluß im Transistor T2. Dann ist an dem Gateanschluß des Transistors T3 die Spannung 0 und zwischen dessen Gate- und Sourceanschluß liegt ebenfalls die Spannung 0, so daß dieser Transistor T3 völlig sperrt und wenn der Transistor T4 entsprechend seiner inneren Widerstandsstrecke zwischen dem Drain- und Sourceanschluß entsprechend ausgebildet ist, liegt dann an dem inneren Ausgang A eine Spannung von + 5 V.The internal resistance stretch of the transistors T1 and T2 are, however formed so different that in the case where at the terminal Ei only the signal o or a positive signal is present, point 1 is always practical is held at ground, i.e. in the event that the resistance path in the transistor T1 has a much smaller resistance between the drain and source terminals as the resistance path between the drain and source terminals in the transistor T2. Then the voltage at the gate terminal of the transistor T3 is 0 and between its gate and The source connection is also the voltage 0, so that this transistor T3 blocks completely and if the transistor T4 accordingly its inner resistance path between the drain and source terminal accordingly is formed, there is then a voltage of + 5 V at the inner output A.

Der Transistor T4 ist ebenfalls als Widerstand geschaltet, denn sein Drainanschluß ist mit +UB verbunden und sein Sourceanschluß und sein Gateanschluß sind miteinander verbunden, so daß hier auch jeweils die Spannung 0 anliegt.The transistor T4 is also connected as a resistor, because his Drain connection is connected to + UB and its source connection and its gate connection are connected to one another, so that the voltage 0 is also applied here.

Auch hier fällt eine gewisse Spannung ab, so daß, wenn jetzt der Transistor T3 gesperrt ist, der Ausgangspunkt A (Fig. 1) auf +UB liegt, also, wenn +UB 5 V ist, so ist jetzt der Ausgang A auf + 5 V. Dies trifft zu, weil nämlich der Transistor T3 vom sogenannten selbstsperrenden Typ ist, d.h.Here, too, a certain voltage drops, so that if now the transistor T3 is blocked, the starting point A (Fig. 1) is on + UB, that is, when + UB 5 V is, the output A is now at + 5 V. This is true because the transistor T3 is of the so-called self-locking type, i.e.

also er sperrt solange, bis die Spannung zwischen seinem Gate- und Sourceanschluß einen bestimmten Schwellwert überschreitet.so he blocks until the voltage between his gate and Source connection exceeds a certain threshold value.

Wird jetzt zu Prüfzwecken an den Anschluß Ei ein negatives Spannungssignal mit hoher Stromstärke (z.B. 20 mA) angeschlossen, d.h. z.B. -5 V, dann wird der Transistor T1 gesperrt. Der innere Verbindungspunkt 1 nimmt dann die Spannung + 5 V an und zwischen dem Gate- und Sourceanschluß des Transistor T3 steht diese positive Spannung, die diesen Transistor in den geöffneten Zustand bringt und dadurch wird der Punkt A von dem Zustand + 5 V auf den Zustand O V geschaltet, weil nämlich die Strecke zwischen dem Drain- und Sourceanschluß des Transistors T3 einen sehr kleinen Widerstand darstellt, wenn dieser entsprechend dimensioniert ist, so daß also der Ausgang von + 5 V praktisch auf Null schaltet und damit im Inneren der integrierten Schaltungsanordnung bestimmte Vorgänge auslösen kann.A negative voltage signal is now sent to connection Ei for test purposes connected with a high current (e.g. 20 mA), i.e. e.g. -5 V, then the Transistor T1 blocked. The inner connection point 1 then takes the voltage + 5 V at and between the gate and source of transistor T3 is positive Voltage that brings this transistor into the open state and thereby becomes the point A switched from the state + 5 V to the state O V, namely because the Distance between the drain and source of the transistor T3 is a very small one Resistance represents if this is dimensioned accordingly, so that the Output of + 5 V practically switches to zero and thus inside the integrated Circuit arrangement can trigger certain processes.

Wird aber infolge unrichtiger Beschaltung des IC oder infolge von Störeinstrahlungen an dem Anschluß Ei ein negatives Spannungssignal mit verhältnismäßig geringer Stromstärke, z.3. unter 1 mA, auftreten, dann kann diese geringe Energie den Transistors T1 nicht in den leitenden Zustand schalten und der Prüfzustand der Schaltungsanordnung tritt nicht ein.However, if the IC is incorrectly wired or as a result of Interfering radiation at the connection Ei is negative Voltage signal with relatively low amperage, e.g. 3. below 1 mA, can occur this low energy does not switch the transistor T1 into the conductive state and the test state of the circuit arrangement does not occur.

Nun kann eine derartige Schaltungsanordnung nach der Erfindung an mehrere Anschlüsse Ei bis EN des IC gelegt sein, und der innere Punkt A kann jetzt an mehrere Blöcke in der inneren Schaltungsanordnung, wie es an sich aus dem Stand der Technik bekannt ist, angeschaltet sein, so daß es möglich ist, einzelne Blöcke in der integrierten Schaltungsanordnung nacheinander zu überprüfen, um damit festzustellen, in welchem Block jetzt ein Fehler vorliegt. Die Größe der Blöcke richtet sich nach der Anzahl der zur Verfügung stehenden Anschlusse, denn taw Priifsignal muß schließlich und endlich an irgendeinem Anschluß des IC, und zwar an einem anderen nach außen geführten Anschluß, wieder abgenommen werden, so daß für eine Prüfung immer zwei Anschlüsse zur Verfügung stehen müssen.Such a circuit arrangement according to the invention can now be used several connections Ei to EN of the IC can be laid, and the inner point A can now to several blocks in the internal circuitry, as it is in itself from the state is known in the art, so that it is possible to have individual blocks to check one after the other in the integrated circuit arrangement in order to determine in which block there is now an error. The size of the blocks depends on the number of available connections, because taw test signal must finally and finally to some connection of the IC, namely to another to the outside led connection, can be removed again, so that two tests are always carried out Connections must be available.

Wie auch in der Schaltungsanordnung nach der älteren Patentanmeldung nach P 29 05 294.6, so benötigt auch diese hier vorliegende Schaltungsanordnung keinen besonderen nach außen geführten Anschluß des IC für die Prüfschaltung.As in the circuit arrangement according to the earlier patent application according to P 29 05 294.6, this circuit arrangement also required here no special external connection of the IC for the test circuit.

In der integrierten Schaltungsanordnung nach der Erfindung, also auch in der Prüf-Schaltungsanordnung nach der Erfindung, können die sogenannten Substratanschlüsse, d.h. also die mit einem Pfeil gezeichneten Anschlüsse, und derartige Schaltungsanordnungen sind durchaus üblich, an einer negativen Spannung liegen, z.B. an -2,5 V liegen, wie an sich bekannt.In the integrated circuit arrangement according to the invention, so too In the test circuit arrangement according to the invention, the so-called substrate connections, i.e., the connections indicated by an arrow, and such circuit arrangements are quite common to be at a negative voltage, e.g. at -2.5 V, as is known per se.

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Claims (4)

PATENTANSPRÜCHE: Integrierte Schaltungsanordnung in MOS-Technik mit Feldeffekttransistoren mit mindestens einer zusätzlichen, ebenfalls in MOS-Technik mit Feldeffekttransistoren aufgebauten Prüf-Schaltungsanordnung, deren Prüfanschluß bzw. PATENT CLAIMS: Integrated circuit arrangement in MOS technology with Field effect transistors with at least one additional, also in MOS technology Test circuit arrangement constructed with field effect transistors, their test connection respectively. -anschlüsse nach außen ausgeführt sind und über die beim Anlegen eines Prüfsignals mindestens Teile der integrierten Schaltungsanordnung dadurch überprüfbar sind, daß am (an) anderen nach außen geführten Anschluß (Anschlüssen) die Prüfsignale abnehmbar sind und jeder Feldeffekttransistor mit seinem Substratanschluß an eine negative Spannung angeschlossen llnd die Prüf-Schaltungsanordnung derart ausgebildet ist, daß niiale, die eine zur normalen Versorgungsspannung (+UB) der integrierten Schaltungsanordnung entgegengesetzte Polarität aufweisen, anlegbar sind, dadurch gekennzeichnet, daß zwischen dem nach außen geführten Anschluß (Anschlüssen) (E1) und Masse der zu überprüfenden integrierten Schaltungsanordnung ein Feldeffekttransistor (T5) vom selbstsperrenden Typ angeordnet ist, dessen Sourceanschluß mit Masse und dessen Gateanschluß mit Masse der integrierten Schaltungsanordnung und dessen Drainanschluß mit dem nach außen geführten Anschluß (El) verbunden sind. -connections are made to the outside and via when putting on a test signal thereby at least parts of the integrated circuit arrangement it can be checked that at the other outward connection (s) the test signals are removable and each field effect transistor with its substrate connection connected to a negative voltage llnd the test circuit arrangement in such a way is designed that niiale, the one to the normal supply voltage (+ UB) of the integrated circuit arrangement have opposite polarity, can be applied are characterized in that between the connection (s) led to the outside (E1) and ground of the integrated circuit arrangement to be checked a field effect transistor (T5) of the self-locking type is arranged, whose source connection to ground and its gate connection to the ground of the integrated circuit arrangement and its drain connection are connected to the connection (El) led to the outside. 2. Integr##'te SchaLt#ingsanordnung nach Anspruch 1, dadurch gekenrzzicn7let5 daß der zusätzliche Transistor der selbstsperrende Transistor einer Ausgangsstufe ist. 2. Integrated circuit arrangement according to claim 1, characterized by gekenrzzicn7let5 that the additional transistor is the normally-off transistor of an output stage is. 3. Integrierte Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der nach außen geführte Anschluß (Al) über einen als Lastwiderstand geschalteten Feldeffekttransistor (T6) vom selbstleitenden Typ mit der Versorgungsspannung (+UB) verbunden ist, wobei dessen Gate- und Sourceanschluß mit dem nach außen geführten Anschluß (Al) und dessen Drainanschluß mit der Versorgungsspannung (+UB) verbunden sind. 3. Integrated circuit arrangement according to claim 1 or 2, characterized characterized in that the connection (Al) led to the outside has a load resistance switched field effect transistor (T6) of the normally on type with the supply voltage (+ UB) is connected, its gate- and source connection with the outward connection (Al) and its drain connection with the supply voltage (+ UB) are connected. 4. Integrierte Schaltungsanordnung nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Prüf-Schaltungsanordnung aus einem ersten Feldeffekttransistor (T1) vom selbstleitenden Typ besteht, dessen Sourceanschluß mit Masse, dessen Gateanschluß an einem nach außen geführten Anschluß (El) und dessen Drainanschluß an einem inneren Verbindungspunkt (1) angeschlossen sind, an dem auch der Gate- sowie der Sourceanschluß eines zweiten Feldeffekttransistors (T2) vom selbstleitenden Typ angeschlossen sind, dessen Drainanschluß mit der Versorgungsspannung (+UB) verbunden sind, daß waterhin an dem inneren Verbindungspunkt (1) der Gateanschluß eines dritten Feldeffekttransistors (T3) vom selbstsperrenden Typ angeschlossen ist, dessen Sourceanschluß an Masse liegt und dessen Drainanschluß mit dem inneren Ausgang (A) verbunden ist, an dem nicht nur die zu überprüfende Schaltung (IC),sondern auch der Gate-und der Sourceanschluß eines vierten Feldeffekttransistors (T4) vom selbstleitenden Typ angeschlossen sind, dessen Drainanschluß mit der Versorgungsspannung (+UB) verbunden ist.4. Integrated circuit arrangement according to one or more of the preceding Claims, characterized in that the test circuit arrangement consists of a first Field effect transistor (T1) of the normally on type, the source terminal of which with ground, the gate terminal of which on an outwardly led terminal (El) and its Drain connection are connected to an inner connection point (1), to which also the gate and the source of a second field effect transistor (T2) from normally conductive type are connected, its drain connection to the supply voltage (+ UB) are connected that waterhin at the inner connection point (1) of the gate connection a third field effect transistor (T3) of the normally-off type connected whose source is connected to ground and whose drain is connected to the inner one Output (A) is connected to which not only the circuit to be checked (IC), but also the gate and the source of a fourth field effect transistor (T4) from normally conductive type are connected, its drain connection to the supply voltage (+ UB) is connected.
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