DE2910565C3

DE2910565C3 - Measuring or operating circuit for a switchable frequency divider

Info

Publication number: DE2910565C3
Application number: DE19792910565
Authority: DE
Inventors: H. Jürgen Dr.-Ing. 7830 Emmendingen Gahle
Original assignee: Deutsche ITT Industries GmbH
Current assignee: TDK Micronas GmbH
Priority date: 1979-03-17
Filing date: 1979-03-17
Publication date: 1981-10-08
Also published as: DE2910565B2; GB2045485A; DE2910565A1

Description

Stand der TechnikState of the art

Ein bekannter integrierter Frequenzteiler (Typ SAA 1073) ist über ein an einen Optionseingang anzulegendes Binärsignal zwischen zwei Teilungszahlen umschaltbar. Während der Dauer A des H-Zustandes des Binärsignals teilt dieser Frequenzteiler durch die Teilungszahl 1024, allgemein gesprochen also durch die Teilungszahl s, während der Dauer B des L-Zustandes des Binärsignals teilt der Frequenzteiler durch die Teilungszahl 960, allgemein gesprochen also durch die Teilungszahl b (mit H- bzw. L-Zustand ist jeweils der positivere bzw. negativere Wert des Binärsignals bezeichnet).A known integrated frequency divider (type SAA 1073) can be switched between two division numbers via a binary signal to be applied to an optional input. During the duration A of the H state of the binary signal, this frequency divider divides by the division number 1024, generally speaking by the division number s, during the duration B of the L state of the binary signal, the frequency divider divides by the division number 960, generally speaking by the division number b (the more positive or negative value of the binary signal is designated with the H or L state).

Aufgabetask

Bei der Herstellung derartiger Frequenzteiler ist mindestens einmal eine elektrische Funktionsprüfung erforderlich, d.h. an den Optionseingang ist das erwähnte Binärsignal anzulegen, und es ist die Ausgangsfrequenz für die beiden Teilungszahlen zu messen. Diese Messung erfolgt dadurch, daß an den Eingang des Frequenzteilers ein Signal bestimmter Frequenz angelegt wird und für beide Teilungszahlen a, b die Ausgangsfrequenz bestimmt wird. Aus Zweckmäßigkeitsgründen wird für den Zahlenwert der Eingangsfrequenz eine Zehnerpotenz gewählt, also beispielsweise 10 oder 100 MHz. Diese Zehnerpoienzen sind »runde« Zahlen, d.h. die durch diese Zahlenwerte bestimmten Frequenzen sind leicht einstell- und ablesbar.When producing such frequency dividers, an electrical function test is required at least once, ie the above-mentioned binary signal must be applied to the option input and the output frequency for the two division numbers must be measured. This measurement takes place in that a signal of a certain frequency is applied to the input of the frequency divider and the output frequency is determined for both division numbers a, b. For reasons of expediency, a power of ten is chosen for the numerical value of the input frequency, for example 10 or 100 MHz. These tens are "round" numbers, ie the frequencies determined by these numerical values are easy to set and read.

Unter Vorgabe derartiger »runder« Eingangsfrequenzen sind aber die beiden den Teilungszahlen a, b entsprechenden Ausgangsfrequenzen nicht mehr durch »runde« Zahlenwerte bestimmt Das mit der Überprüfung der Ausgangsfrequenz beauftragte Meßpersonal ist daher gezwungen, zwei »krumme« Zahlenwerte zu erkennen und bei Abweichungen von diesen Zahlenwerten eine Gut-Schlecht-Sortierung vorzunehmen. Es ist daher wünschenswert, die anzuwendene Meßschaltung so auszugestalten, daß trotz der »krummen« Teilungszahlen a, ader Zahlen wert der Ausgangsfrequenz leicht ablesbar ist, d. h. also auch eine »runde« Teilungszahl ist Es ist klar, daß eine derartige Meßschaltung ohne weiteres auch als Betriebsschaltung für den Frequenzteiler nutzbar ist, av. Betriebsschaltung nämlich für solche Anwendungsfälle, in denen die vorgegebenen Teilungszahlen a, b nicht dem speziellen Verwendungszweck entsprechen, jedoch eine zwischen diesen beiden Teilungszahlen a, b liegende Teilungszahl m den vorgegebenen Wert aufweist, die nicht unbedingt »rund« zu sein brauchtGiven such "round" input frequencies, however, the two output frequencies corresponding to the division numbers a, b are no longer determined by "round" numerical values To carry out a good-bad sorting of numerical values. It is therefore desirable to design the measuring circuit to be used in such a way that, despite the "crooked" division numbers a, ad the numerical value of the output frequency is easy to read, ie also a "round" division number Operating circuit can be used for the frequency divider, av. Operating circuit namely for those applications in which the specified number of divisions a, b do not correspond to the specific purpose, but a number m between these two number of divisions a, b has the specified value which does not necessarily » round «needs to be

Die Aufgabe der in den Ansprüchen definierten Erfindung besteht daher darin, eine Meß- oder Betriebsschaltung für den geschilderten Frequenzteiler mit elektronischer Umschaltung seiner Teilungszahlen anzugeben, bei der trotz der von einer »runden« Teilungszahl abliegenden Teilungszahlen a, b die Ausgangsfrequenz eine einer zwischen diesen beiden Teilungszahlen a, b liegenden vorzugsweise »runden« Teilungszahl m entsprechende mittlere Frequenz annimmt.The object of the invention defined in the claims is therefore to provide a measuring or operating circuit for the frequency divider described with electronic switching of its number of divisions, in which, despite the number of divisions a, b differing from a "round" number, the output frequency is one between these two Division numbers a, b lying, preferably "round" division number m assumes a corresponding mean frequency.

Dies wird durch die im Kennzeichen des Anspruchs I angegebenen Mittel erreicht.This is achieved by the means specified in the characterizing part of claim I.

_ω Darstellung der Erfindung _ω representation of the invention

Die Erfindung und besonders vorteilhafte Ausführungsformen werden nun an Hand der Figuren der Zeichnung näher erläutert.The invention and particularly advantageous embodiments will now be based on the figures of Drawing explained in more detail.

F i g. 1 zeigt ein schematisches Blockschaltbild des der Erfindung zugrunde liegenden Prinzips;F i g. 1 shows a schematic block diagram of FIG Invention underlying principle;

F i g. 2 zeigt eine bevorzugte Ausführungsform allgemeiner Art der Erfindung undF i g. Figure 2 shows a preferred embodiment of the general nature of the invention and

Fig.3 zeigt ein auf den eingangs geschilderten3 shows a on the initially described

speziellen Frequenzteiler zugeschnittenes Ausführungsbeispiel der Erfindung. special frequency divider tailored embodiment of the invention.

Im Blockschaltbild der Fig. 1 ist der zu messende oder zu betreibende Frequenzteiler 1 schematisch gezeigt, dessen Eingang H über die Eingangsklemme E das Meß- oder Betriebssignal vorgegebener Frequenz zugeführt wird. Der spezielle Aufbau des Frequenzteilers 1 ist für die Zwecke der Erfindung nicht von Interesse, d. h. dessen Aufbau kann mit allen bekannten Frequenzteilersjhaltungen vorgenommen sein. Das Ausgangssignal kann an der Ausgangsklemme Z abgenommen werden.In the block diagram of Fig. 1 is shown to be measured or to be operated frequency divider 1 schematically, the input H is supplied to the measurement or operation signal of a predetermined frequency via the input terminal E. The special construction of the frequency divider 1 is not of interest for the purposes of the invention, ie its construction can be carried out with all known frequency divider settings. The output signal can be taken from the Z output terminal.

Zusätzlich liegt das Ausgangssignal des Frequenzteilers 1 auch am Zähleingang 21 des Zählers 2, dessen Ausgänge 29 ... mit den Eingängen 30 der Verknüpfungsschaltung verbunden sind. Der Ausgang 39 der Verknüpfungsschaltung ist mit dem Optionseingang 12 des Frequenzteilers 1 verbunden. Die erfindungsgemäße Meß- oder Betriebsschaltung erzeugt also durch Zählung der Ausgangsimpulse des Frequenzteilers 1, also gewissermaßen durch eine zusätzliche Frequenzteilung mittels des Zählers 2, selbsttätig das Optionssignal. Am Ausgang Z kann also in einer Meßschaltung ein Frequenzmesser mit Zahlenanzeige angeschlossen werden.In addition, the output signal of the frequency divider 1 is also at the counter input 21 of the counter 2, whose Outputs 29 ... with inputs 30 of the logic circuit are connected. The output 39 of the logic circuit is connected to the option input 12 of the frequency divider 1 connected. The inventive Measuring or operating circuit generated by counting the output pulses of the frequency divider 1, so to a certain extent by an additional frequency division by means of the counter 2, the option signal automatically. A frequency meter with a numeric display can therefore be connected to output Z in a measuring circuit will.

Die Verbindung zwischen den Ausgängen 29 ... des Zählers 2 und den Eingängen 30 der Verknüpfungsschaltung ist in erfindungsgemäßer Weise wie folgt vorzunehmen. Das Ausgangssignal der Verknüpfungsschaltung 3 soll ein Rechtecksignal sein, dessen jo Impuls-Pausen-Verhältnis AVB' der folgenden Gleichung gehorcht:The connection between the outputs 29 ... of the counter 2 and the inputs 30 of the logic circuit is to be made in the manner according to the invention as follows. The output signal of the logic circuit 3 should be a square-wave signal, the jo pulse-pause ratio AVB 'of which obeys the following equation:

A'/B'=(m-by(a-mXA '/ B' = (m-by (a-mX

wobei A' und B' ganze und die jeweils niedrigste Zahl aus der Menge der Lösungspaare A', B'der Gleichung sind. Für die oben angegebenen Zahlenwerte a, b und einen zweckmäßigerweise beabsichtigten Zahlenwert m = 1000 (m also »rund«) ergibt sich somit in einfacher Weise: AVB' = 3/5, so daß A' = 3 und B' = 5 ist. Aus Eindeutigkei^gründen sind dabei der Dauer A die Zahlen Λ'und a sowie der Dauer β die Zahlen ß'und b zuzuordnen. Eine andere Zuordnung der zwei Zahlentripel ist jedoch ohne weiteres auch möglich, ohne vom Grundgedanken der Erfindung abzuweichen.where A ' and B' are integers and the lowest number in each case from the set of solution pairs A ', B' of the equation. For the numerical values a, b given above and an expediently intended numerical value m = 1000 (m thus "round") the following results in a simple way: AVB ' = 3/5, so that A' = 3 and B ' = 5. For reasons of clarity, the numbers Λ 'and a are to be assigned to the duration A and the numbers ß' and b to the duration β. Another assignment of the two triples of numbers is, however, also easily possible without deviating from the basic concept of the invention.

In F i g. 2 ist ein bevorzugtes Ausführungsbeispiel für die Verknüpfungsschaltung 3 gezeigt Sie besteht aus den beiden Teilgattern 31,32 sowie dem JK-Flipflop 33. Das erste Teilgatter 31 ist an einer derart ausgewählten ersten Gruppe von Zählerausgängen 29 ... angeschlossen, daß an seinem Ausgang nach jeweils A'gezählten Impulsen ein Impuls auftritt Die Eingänge des zweiten Teilgatters 32 sind mit den Ausgängen einer derart ausgewählten zweiten Gruppe von Zählerstufen verbunden, daß an seinem Ausgang nach A' + ^'gezählten Impulsen ein Ausgangsimpuls entsteht Die beiden Ausgänge der Teilgatter 31, 32 steuern jeweils den /-Eingang bzw. K-Eingang des /K-Flipfiops 33 an, d. h. an seinem (^-Ausgang entsteht, bezogen auf die Zeitdauer eines Umlaufs des Zählers 2 als Periodendauer, ein Rechtecksignal mit dem Tastverhältnis AVB'. Der Ausgang des zweiten Teilgatters 32 ist noch mit dem Rücksetzeingang 20 des Zählers 2 verbunden, d. h. der eben erwähnte Zählerumlauf ist durch die Summe A' + fl'gegeben. Schließlich ist der Takteingang CPdes y/f-Flipflops 33 mi⁽. dem Ausgang des Frequenzteilers 1 verbunden.In Fig. 2 shows a preferred exemplary embodiment for the logic circuit 3. It consists of the two sub-gates 31, 32 and the JK flip-flop 33. The first sub-gate 31 is connected to a first group of counter outputs 29 each a 'counted pulses, a pulse occurs, the inputs of the second gate 32 are connected to the outputs of such a selected second group of counter stages, in that at its output to a' + ^ 'counted pulses, an output pulse is produced, the two outputs of the sub-gate 31, 32 each control the / input or K input of the / K flip-flop 33, ie at its (^ output, based on the duration of one cycle of the counter 2 as a period, a square-wave signal with the duty cycle AVB '. The output of the second sub-gate 32 is still connected to the reset input 20 of the counter 2, ie the counter circulation just mentioned is given by the sum A '+ fl' The clock input CP of the y / f flip-flop is 33 mi ⁽ . connected to the output of the frequency divider 1.

In F i g. 2 ist als Schaltsymbol für die Teilgatter 31,32 das eines UND-Gatters gewählt Dies ist jedoch nur au? zeichnerischen Gründen erfolgt und soll keine Einschränkung darstellen. Der zweckmäßigste Gattertyp ist vom speziellen AnwendungsfaU abhängig, und dessen Wahl liegt im Belieben des Durchschnittsfachmanns.In Fig. 2 is a circuit symbol for the sub-gates 31, 32 that of an AND gate selected However, this is only au? graphic reasons and should not represent a restriction. The most convenient type of gate is dependent on the particular application and its choice is at the discretion of one of ordinary skill in the art.

In Fig.3 ist eine entsprechend der Erfindung realisierte Meß- oder Betriebsschaltung für solche Frequenzteiler gezeigt, bei denen die Differenz b—a eine Zweierpotenz ist, wie es für die obengenannten Zahlen 960,1024 zutrifft In diesem Spezialfall kann der Zähler 2 als Binärzähler ausgestaltet werden, vgl. den Binärzähler 2' in F ί g. 2. Seine Zählkapazität ist dann durch die Summe A'+ B' vorgegeben. Für die oben genannten Zahlenwerte von a, b ist die Summe A' + B', wie schon angegeben, gleich 8, so daß der Binärzähler 2' dreistufig ist Wie beim Ausführungsbeispiel der F i g. 2 muß nun nach Λ'= 3 und A' + B'= 8 Impulsen ein Impuls erzeugt und daraus das Optionssignal gebildet werden. Das läßt sich in diesem ei'/üchen Fall ohne Zuhilfenahme eines Flipflops lediglich durch entsprechende Zählerstand-Decodiergatter erreichen. So sind die Ausgänge der ersten beiden Stufen des Binärzählers 2', die die Wertigkeit 2° und 2¹ haben, mit den Eingängen des ODER-Gatters 6 verbunden, dessen Ausgang am einen Eingang des UND-Gatters 8 liegt Sein anderer Eingang liegt über den Inverter 7 am Ausgang der dritten Stufe mit der W ertigkeit 2². Die beiden Gatter 6, 8 decodieren somit die Zahl A\=3) und die Zahl A' + S'(=8), wobei die Stufenzahl des Binärzählers 2' gleich ld (A'+ ZfJiSt(Id = loganthmus dualis).3 shows a measuring or operating circuit implemented according to the invention for those frequency dividers in which the difference b-a is a power of two, as applies to the above-mentioned numbers 960, 1024. In this special case, the counter 2 can be designed as a binary counter see the binary counter 2 'in F ί g. 2. Its counting capacity is then given by the sum A '+ B' . For the numerical values of a, b mentioned above, the sum A '+ B' is, as already stated, equal to 8, so that the binary counter 2 'has three stages, as in the embodiment of FIG. 2, after Λ '= 3 and A' + B '= 8 pulses, a pulse must now be generated and the option signal formed from it. In this simple case, this can be achieved without the aid of a flip-flop, simply by means of corresponding counter reading decoding gates. The outputs of the first two stages of the binary counter 2 ', which have the valency 2 ° and 2 ¹ , are connected to the inputs of the OR gate 6, the output of which is at one input of the AND gate 8 Inverter 7 at the output of the third stage with the value 2 ² . The two gates 6, 8 thus decode the number A \ = 3) and the number A '+ S' (= 8), the number of stages of the binary counter 2 'being ld (A' + ZfJiSt (Id = loganthmus dualis).

Bei der erfindungsgemäßen Meß- oder Betriebsschaltung wird also durch die spezielle Erzeugung des Optionssignals erreicht daß pro Zählerumlauf des Zählers 2 während Λ'seiner Zählerzustände die der Teilungszahl a entsprechende Ausgangsfrequenz am Ausgang Zliegt und während der an A'anschließenden B' Zählungen die der Teilungszahl b entsprechende Frequenz am Ausgang Z auftritt Bei einer Eingangsfrequenz für den vorausgesetzten speziellen Frequenzteile: von 100 MHz und dem erwähnten dreistufigen Binärzähler nach Fig.3 tritt also am Ausgang Z während etwa 50 μβ die der Teilungszahl 960 entsprechende Ausgangsfrequenz 104,16 kHz und während etwa 30 us die der Teilungszahl 1024 entsprechende Frequenz 97,66 kHz auf. Wird nun an den Ausgang Zein über mehr als etwa 2 χ 100 \xs integrierender digitaler Frequenzmesser mit Ziffernanzeige angeschlossen, so zeigt dieser »genau« 100 kHz an. Dadurch ist die beabsichtigte gute Merk- und Ablesbarkeit bei der Messung der eingangs erwähnten Frequenzteiler erreicht.In the measuring or operating circuit according to the invention, the special generation of the option signal ensures that the output frequency corresponding to the division number a is present at the output Z during each counter cycle of the counter 2 during Λ's of its counter states, and the output frequency corresponding to the division number b during the B ' counts connected to A ' corresponding frequency occurs at output Z With an input frequency for the assumed special frequency parts: 100 MHz and the three-stage binary counter mentioned in FIG us the frequency 97.66 kHz corresponding to the number of divisions 1024. If a digital frequency meter with a numeric display integrating more than about 2 χ 100 \ xs is connected to the output Zein, it will show "exactly" 100 kHz. This achieves the intended good noticeability and readability when measuring the frequency dividers mentioned at the beginning.

Abschließend ist noch darauf hinzuweisen, daß bei Verwendung des der Erfindung zugrunde liegenden Konzepts für eine Betriebsschaltung die Zahl m nicht unbedingt eine Zehnerpotenz zu sein braucht, sondern im Grunde jede beliebige zwischen den Teilungszahlen a, b liegende Zahl m sein kann. Allerdings wird dann der Aufwand für die Verknüpfungsschaltung 3 und den Zähler 2 unter Umständen recht groß, da das Zahlenpaar AVB' dann relativ große Zahlenwerte annehmen kann. So zeigt schon bei den Zahlenwerten a = 960und b= 1024 eine Verschiebung von mvon 1000 zu 999, daß dann Znhlenwerte A', ß'gleich 25 bzw. 39 zu wählen sind.Finally, it should be pointed out that when using the concept on which the invention is based for an operating circuit, the number m does not necessarily have to be a power of ten, but can basically be any number m between the division numbers a, b . However, the outlay for the logic circuit 3 and the counter 2 may then be quite large, since the pair of numbers AVB 'can then assume relatively large numerical values. With the numerical values a = 960 and b = 1024, a shift of m from 1000 to 999 shows that the numerical values A ', ß' equal to 25 and 39 are to be selected.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims

Patentansprüche:Patent claims:

1. Meß- oder Betriebsschaltung für einen, insbesondere integrierten, Frequenzteiler, der während der Dauer A des H-Zustandes eines an einen Optionseingang anzulegenden Binärsignals durch eine Teilungszahl a und während der Dauer B des L-Zustandes des Binärsignals durch eine Teilungszahl bteilt, gekennzeichnet durch folgende Merkmale:1. Measuring or operating circuit for a, in particular integrated, frequency divider which divides a binary signal to be applied to an option input by a division number a during the duration A of the H state and by a division number b during the duration B of the L state of the binary signal, characterized by the following features:

— mit dem Ausgang des Frequenzteilers (1) ist der Zähleingang (21) eines Zählers (2) verbunden,- The counter input (21) of a counter (2) is connected to the output of the frequency divider (1),

— eine Verknüpfungsschaltung (3) ist mit den Ausgängen (29...) derartiger Stufen des Zählers (2) verbunden, daß das Ausgangssignal der Verknüpfungsschaltung (3) ein Rechtecksignal ist, dessen Puls-Pausen-Verhältnis A'/B' der folgenden Gleichung gehorcht:- A logic circuit (3) is connected to the outputs (29 ...) of such stages of the counter (2) that the output signal of the logic circuit (3) is a square-wave signal, the pulse-pause ratio A '/ B' of the following Equation obeys:

AVB'= (m - b)/(a - m),AVB '= (m - b) / (a - m),

wobei ei eine zwischen den Teilungszahlen a, b liegende Teilungszahl ist und A 'und B'ganze und die jeweils niedrigsten Zahlen aus der Menge der Lösungspaare A'; ß'der Gleichung sind,where ei is a division number lying between the division numbers a, b and A 'and B' are whole and the respectively lowest numbers from the set of solution pairs A '; ß 'of the equation are

— die Zahl Λ'bzw. B' ist der Teilungszahl a bzw. b und der Dauer A bzw. θ zugeordnet, und- the number Λ 'or. B ' is assigned to the number of divisions a or b and the duration A or θ, and

— der Ausgang (39) der Verknüpfungsschaltung (3) ist mit dem Optionseingang (12) des Frequenzteilers (1) verbunden.- The output (39) of the logic circuit (3) is connected to the optional input (12) of the frequency divider (1) connected.

2. Meß- oder Betriebsschaltung nach Anspruch 1, gekennzeichnet durch folgende Merkmale:2. Measuring or operating circuit according to claim 1, characterized by the following features:

— die Verknüpfungsschaltung (3) besteht aus zwei Teilgattern (31,32) urd einem J K-FIipflop (33),- The logic circuit (3) consists of two Partial gates (31,32) and a J K-FIipflop (33),

— die Eingänge des ersten (3-> bzw. des zweiten Teilgatters (32) sind an die Ausgänge einer derart ausgewählten ersten bzw. zweiten Gruppe von Zählerstufen des Zählers (2) angeschlossen, daß am Ausgang des ersten bzw. des zweiten Teilgatters (31,32) ein Impuls nach A'bzw. nach A' + ^'gezählten Impulsen auftritt,- The inputs of the first (3-> or the second sub-gate (32) are connected to the outputs of a first or second group of counter stages of the counter (2) selected in such a way that the output of the first or the second sub-gate (31 , 32) a pulse occurs after A 'or after A' + ^ 'counted pulses,

— der J- bzw. der K-Eingang des JK-Flipflops (33) ist mit dem Ausgang des ersten bzw. des zweiten Teilgatters (31,32) verbunden, und- the J or K input of the JK flip-flop (33) is connected to the output of the first or the second sub-gate (31,32), and

— der Ausgang des zweiten Teilgatters (32) liegt zusätzlich am Rücksetzeingang (20) des Zählers (2)·- The output of the second sub-gate (32) is located additionally at the reset input (20) of the counter (2)

3. Meß- oder Betriebsschaltung nach Anspruch 1 für Frequenzteiler, bei denen die Differenz b— a eine Zweierpotenz ist, gekennzeichnet durch folgende Merkmale:3. Measuring or operating circuit according to claim 1 for frequency dividers in which the difference b— a is a power of two, characterized by the following features:

— der Zähler (2) ist ein Binärzähler (2') mit ldf/4'+ä'JStufen(ld = logarithmus dualis), und- The counter (2) is a binary counter (2 ') with ldf / 4 '+ ä'JStufen (ld = logarithm dualis), and

— die Verknüpfungsschaltung besteht aus einem die Zahl A' decodierenden Teilgatter (6) und einem die Zahl A'+ ß'decodierenden Teilgatter (8).- the switching circuit consists of a number A 'decoded subsidiary gates (6) and a number A' + ß'decodierenden gate part (8).