DE2858738C2 - Method for producing an integrated circuit for inverting a binary logic signal - Google Patents

Method for producing an integrated circuit for inverting a binary logic signal

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Abstract

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer integrierten Schaltung zum Invertieren eines binären logischen Signals.The invention relates to a method for producing an integrated Circuit for inverting a binary logic signal.

Aus der Zeitschrift "Elektronics", 7. März 1974, Seiten 117 bis 122, ist eine integrierte Schaltung zum Invertieren eines binären logischen Signals bakannt. Diese bekannte integrierte Schaltung dient in bevorzugter Weise als Adresseninverter, und zwar am Eingabe/Ausgabe-Abschnitt eines Speichers, bei welchem große kapazitive Lasten anfallen. Bei einer Ausführungsform dieser bekannten Schaltungsanordnung bestehen ein im Eingangskreis und ein im Ausgangskreis der Schaltung vorhandener Transistor jeweils aus einem Transistor vom Verarmungstyp (Depletion-Typ), während die zwei weiteren in der Schaltung vorhandenen Transistoren aus Transistoren vom Anreicherungstyp (Enhancement-Typ) bestehen. Zur Herstellung von lediglich zwei Transistortypen werden hier zwei Ionenimplantationsschritte benötigt.From the magazine "Elektronics", March 7, 1974, pages 117 to 122 an integrated circuit for inverting a binary logic signal known. This known integrated circuit is used in a preferred manner Way as an address inverter, at the input / output section of a Storage in which large capacitive loads are incurred. In one embodiment this known circuit arrangement exist in the input circuit and a transistor present in the output circuit of the circuit each of a depletion-type transistor, while the two other transistors in the circuit made of transistors exist of the enhancement type. For the production of only two transistor types are two ion implantation steps needed.

Aus der Zeitschrift "Electronics", 24. April 1972, Seiten 85 bis 90, ist ein prinzipielles Verfahren für die Herstellung von Halbleitervorrichtungen vom Verarmungstyp unter Anwendung spezifischer Implantationsverfahren bekannt. Gemäß diesem bekannten Verfahren wird auf einem Siliziumsubstrat eine erste Maske aufgebracht, um p+ Source-Elektrode, Drain-Elektrode und Tunnelzonen zu definieren. Daran schließt sich ein Diffusions- und Oxidationszyklus an, wobei eine dicke Oxidschicht über der Feldregion ausgebildet wird. Mit Hilfe einer zweiten Maske werden die Gate-Zonen und Kontaktzoneen festgestellt. Es erfolgt dann eine zweite Oxidation, um eine reine Gate-Oxidschicht aufzubringen. An dieser Stelle wird dann entschieden, ob die Halbleitervorrichtung eine hohe oder eine niedrige Schwellenwertspannung haben soll. Zur Erzielung einer hohen Schwellenwertspannung werden die Implantationsschritte nicht durchgeführt und das betreffende Chip wird direkt mit Kontakten versehen. Eine Halbleitervorrichtung mit niedriger Schwellenwertspannung wird jedoch einem ersten Implantationsschritt unterzogen, wobei aber keine Maskierungsschritte oder chemische Verarbeitungsschritte vorgenommen werden. Das Verfahren basiert bei dieser Verfahrensstufe auf einer inhärenten Eigenmaskierung und es werden lediglich die Kanäle selbst implantiert. Die Energie der implantierten Teilchen wird so ausgewählt, daß Borteilchen nicht in die dicke Oxidschicht eindringen und die Feldzone in ihren Eigenschaften nicht verändert wird. Dadurch erreicht die Feldzone eine hohe Einschaltspannung.From the magazine "Electronics", April 24, 1972, pages 85 to 90 a basic process for the production of semiconductor devices depletion type using specific implantation procedures known. According to this known method, is on a silicon substrate a first mask applied to p + source electrode, Define drain electrode and tunnel zones. That includes itself Diffusion and oxidation cycle, with a thick oxide layer over the field region is trained. With the help of a second mask the gate zones and contact zones determined. Then there is a second Oxidation to apply a pure gate oxide layer. At this point it is then decided whether the semiconductor device is high or high should have low threshold voltage. To achieve a high The implantation steps are not performed and the chip in question is directly provided with contacts. A  However, semiconductor device with low threshold voltage undergo a first implantation step, but no masking steps or chemical processing steps are carried out. The process at this stage of the process is based on an inherent one Self-masking and only the channels themselves are implanted. The energy of the implanted particles is selected so that boron particles do not penetrate the thick oxide layer and the field zone in their Properties are not changed. The field zone thereby reaches one high switch-on voltage.

Bei der Herstellung von Transistoren vom Verarmungstyp schließt sich an die vorausgehend erläuterten Verfahrensschritte noch ein weiterer Maskierungsschritt an, gemäß welchem eine Photowiderstandsschicht als Maskierungsschicht vorgesehen wird, um selektiv die Transistoren vom Anreicherungstyp gegen eine zusätzliche Dosis des implantierten Bors zu maskieren. Bei der Herstellung von Transistoren vom Verarbeitungstyp wird die Markierungsschicht in dem Bereich entfernt, der die Verarmungs- Gatezone umgibt. D. h. auch hier werden mittels zweier Implantationsprozesse auch nur zwei Transistortypen hergestellt.This is followed by the production of depletion-type transistors the method steps explained above are yet another masking step according to which a photoresist layer as a masking layer is provided to selectively select the enhancement type transistors against an additional dose of the implanted boron mask. In the manufacture of transistors of the processing type removed the marking layer in the area where the depletion Surrounds the gate zone. That is, here too, using two implantation processes also produced only two types of transistors.

Aus der Literaturstelle "Elektronik-Information", Band 4, Heft 5, 1972, Seiten 34 und 35, ist die Herstellung von ionenimplantierten MOSFET′S vom Verarmungstyp in MOS-LSI-Schaltungen bekannt. Die integrierten Schaltungen können dabei so prozessiert werden, daß die verschiedenen MOSFET-Elemente auf einem Chip auf einen gewünschten, aber frei wählbaren Wert ihrer Schwellenspannung eingestellt werden können. Dabei können mit einem zweiten Implantationsschritt die Schwellenwerte ausgewählter Elemente weiter gesenkt werden und im Endeffekt kann sogar der Kanal hinsichtlich des Leitfähigkeitstyps invertiert werden. D. h. auch hier werden mittels zweier Implantationsschritte auch nur zwei Transistortypen hergestellt.From the literature "Electronics Information", Volume 4, No. 5, 1972, Pages 34 and 35, is the manufacture of ion-implanted MOSFET's of the depletion type in MOS-LSI circuits. The integrated Circuits can be processed so that the different MOSFET elements on a chip to a desired but freely selectable Value of their threshold voltage can be set. Here the threshold values can be selected with a second implantation step Elements can be further reduced and in the end even the Channel inverted in terms of conductivity type. That is, also Here, only two types of transistor are created using two implantation steps produced.

Schließlich ist aus der Zeitschrift "IEEE Journal of Solid-State-Circuits", Band SC-10, No. 4, August 1975, Seiten 205 bis 211, allgemein die Technik der integrierten MOS-Schaltungen unter Anwendung der Ionenimplantationstechnik bekannt, wobei expliziert eine erprobte Prozeßsequenz erörtert wird. Diese besteht im wesentlichen aus einer Vielzahl von Maskierungsschritten, einer Vordotierung des Halbleitermaterials und zweier Implantationsschritte zur Herstellung von zwei Transistortypen.Finally, from the IEEE Journal of Solid State Circuits, Volume SC-10, No. 4, August 1975, pages 205 to 211, general  the technology of the integrated MOS circuits using the ion implantation technique known, explaining a proven process sequence is discussed. This essentially consists of a large number of Masking steps, a pre-doping of the semiconductor material and two implantation steps to produce two types of transistors.

Aus der DE-OS 26 23 507 ist eine vergleichbare integrierte Inverterschaltung bekannt, während aus der US 37 75 693 eine nahezu identische integrierte Schaltung bekannt ist. Jedoch werden auch hier die einzelnen Transistoren durch einzelne, herkömmliche Implantationsschritte prozessiert, womit ein erhöhter Platzbedarf pro Transistor und eine geringere Ausbeute verbunden sind.DE-OS 26 23 507 is a comparable integrated inverter circuit known, while from US 37 75 693 an almost identical integrated circuit is known. However, here too the individual Transistors through individual, conventional implantation steps processed, which means an increased space requirement per transistor and a smaller one Yield are connected.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, ein Verfahren zur Herstellung einer integrierten Schaltung zum Invertieren eines binären logischen Signals anzugeben, die bei unveränderter Ansprechzeit einen verringerten Energieverbrauch aufweist.The object on which the invention is based is a method to manufacture an integrated circuit for inverting a binary Logical signal to indicate that with unchanged response time has a reduced energy consumption.

Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Anspruches 1 gelöst.This object is achieved by a method with the features of Claim 1 solved.

Durch das vorgeschlagene Verfahren läßt sich eine integrierte Inverterschaltung mit MOSFET′s in vorteilhafter Weise mit unterschiedlichen Schwellenwertspannungen auf einen monolitischen Halbleiterkörper herstellen, deren Leistungsvermögen verbessert ist.The proposed method allows an integrated inverter circuit with MOSFETs advantageously with different threshold voltages manufacture on a monolithic semiconductor body,  whose performance is improved.

Besonders vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen 2 bis 3.Particularly advantageous refinements and developments the invention result from subclaims 2 to 3.

Im folgenden wird die Erfinndung anhand eines Ausführungsbeispiels unter Hinweis auf die Zeichnung näher erläutert. Es zeigen:The invention is described below using an exemplary embodiment explained in more detail with reference to the drawing. Show it:

Fig. 1 bis 3 schematische Schnittdarstellungen eines Teiles einer integrierten Schaltung, die mit dem erfindungsgemäßen Verfahren hergestellt wird, wobei die einzelnen Figuren verschiedene Stufen bei der Herstellung der integrierten Schaltung wiedergegeben. Figs. 1 to 3 are schematic sectional views of a portion of an integrated circuit which is produced with the inventive method, the individual figures, different steps in the production of the integrated circuit repeatedly.

In Fig. 1 ist ein Teil einer insgesamt mit 10 bezeichneten integrierten Schaltung in einer Zwischenstufe eines erfindungsgemäßen Herstellungsverfahrens dargestellt. Die Behandlungsverfahren zur Herstellung des Aufbaus der Fig. 1 können eine von verschiedenen herkömmlichen Techniken sein. Die Schaltung 10 weist einen Chip 12 auf, welches beispielsweise P-leitendes Silizium ist. Selbstverständlich kann das erfindungsgemäße Verfahren auch bei anderen Halbleitermaterialien als Silizium sowie bei der Schaffung von komplementären Einrichtungen mit einem N-leitenden Halbleitermaterial für das Chip 12 angewendet werden. Verhältnismäßig dicke Oxidschichten 14, welche zusammen als Fehloxide bezeichnet werden, werden auf dem Träger 12 vorzugsweise mit Hilfe bekannter Isoplanartechniken aufgebracht. Zwischen den Feldoxidschichten sind vier Bereiche voneinander isoliert und getrennt angeordnet, wo Transistoren im Verlauf des in Fig. 1 dargestellten Verfahrensschrittes ausgebildet werden. Selbstverständlich ist es zur Durchführung des erfindungsgemäßen Verfahrens nicht erforderlich, daß die vier dargestellten Transistorbereiche bzw. Bereiche in irgendeiner bestimmten Beziehung zueinander angeordnet werden müssen; vielmehr gibt jeder der vier Bereiche eine Anzahl ähnlicher Bereiche wieder, in denen darin geschaffene Transistoren auf verschiedene Weise miteinander verbunden werden können, um neue Funktions- bzw. Betriebsergebnisse zu erhalten, wie nachstehend noch beschrieben wird. Auf dem Halbleiterkörper bzw. Träger 12 werden über jedem Bereich verhältnismäßig dünne Oxidschichten 16 angeordnet, welche vorzugsweise nach der Ausbildung der Feldoxidschicht 14 von dem Träger 12 aus thermisch gewachsen sind. Jede der Oxidschichten 16 in den Bereichen dient als Steueroxidschicht eines MOSFET′s der in den nachfolgenden Verfahrensschritten geschaffen wird.In Fig. 1 a part is shown an integrated circuit, generally designated 10 in an intermediate stage of a manufacturing method according to the invention. The treatment methods for making the structure of FIG. 1 can be one of various conventional techniques. The circuit 10 has a chip 12 , which is, for example, P-type silicon. Of course, the method according to the invention can also be used for semiconductor materials other than silicon and for the creation of complementary devices with an N-conducting semiconductor material for the chip 12 . Relatively thick oxide layers 14 , which are referred to collectively as false oxides, are preferably applied to the carrier 12 using known isoplanar techniques. Between the field oxide layers, four regions are insulated from one another and arranged separately, where transistors are formed in the course of the method step shown in FIG. 1. Of course, in order to carry out the method according to the invention, it is not necessary that the four transistor regions or regions shown have to be arranged in any particular relationship to one another; rather, each of the four regions represents a number of similar regions in which transistors created therein can be interconnected in various ways to obtain new functional results, as will be described below. Relatively thin oxide layers 16 are arranged on the semiconductor body or carrier 12 over each area, which preferably have grown thermally from the carrier 12 after the formation of the field oxide layer 14 . Each of the oxide layers 16 in the areas serves as a control oxide layer of a MOSFET which is created in the subsequent method steps.

Entsprechend dem erfindungsgemäßen Verfahren werden zwei Gruppen von Bereichen vorzugsweise mit einem Photolack 18 abgedeckt, durch den der Träger bezüglich einer Ionenimplantation geschützt wird. Stellvertretend für die zwei Bereichsgruppen, die in dieser Weise maskiert werden, sind in Fig. 1 die Bereiche 2 und 4 dargestellt. Die Ergebnisse und die in jedem der Bereiche 1 bis 4 geschaffenen Strukturen bzw. Anordnungen können in ähnlicher Weise in allen übrigen nicht dargestellten Bereichen der Einrichtung 10 realisiert werden, für welche die Bereiche 1 bis 4 stellvertretend dargestellt und beschrieben werden. Wenn Bereiche 2 und 4 maskiert und Bereiche 1 und 3 unmaskiert sind, wird die Einrichtung 10, wie durch Pfeile angedeutet ist, mit einer ausgewählten Dosis eines die Leitfähigkeit bzw. den Leitungstyp ändernden Materials bestrahlt, um Ionen des Materials in Teilen des Substrats in den Bereichen 1 und 3 genau unter der Steueroxidschicht 16 zu implantieren. Die Implantierungsdosierung hat eine ausreichende Energie, um die Steueroxidschicht 16 zu durchdringen, reicht aber nicht aus, um die Photolackmaske 18 oder die Feldoxidschicht 14 nennenswert zu durchdringen. Im Falle eines P-leitenden Siliziumträgers 12 weist bei dem vorliegenden Beispiel das die Leitfähigkeit ändernde Material vorzugsweise ein N-leitendes Dotierungsmittel, wie beispielsweise Arsen oder Phosphor auf, und die Dosierung reicht aus, um den Leitfähigkeitstyp des Trägers 12 zu ändern, um N-leitende Bereiche 20 und 22 zu schaffen, wie durch Punktierung in den Bereichen 1 und 3 angedeutet ist.According to the method according to the invention, two groups of areas are preferably covered with a photoresist 18 , by means of which the carrier is protected with respect to an ion implantation. Representing the two area groups that are masked in this way, areas 2 and 4 are shown in FIG. 1. The results and the structures or arrangements created in each of the areas 1 to 4 can be implemented in a similar manner in all other areas of the device 10 , not shown, for which the areas 1 to 4 are shown and described as representative. When regions 2 and 4 are masked and regions 1 and 3 are unmasked, the device 10 , as indicated by arrows, is irradiated with a selected dose of a material which changes the conductivity or type of conduction, in order to remove ions of the material in parts of the substrate in the To implant areas 1 and 3 just under the control oxide layer 16 . The implantation dosage has sufficient energy to penetrate the control oxide layer 16 , but is not sufficient to significantly penetrate the photoresist mask 18 or the field oxide layer 14 . In the case of a P-type silicon substrate 12 in the present example, the conductivity changing material preferably to a N-type dopant such as arsenic or phosphorous, and the dosage is sufficient to change the conductivity type of the support 12 to give N- to create conductive areas 20 and 22 , as indicated by dotting in areas 1 and 3 .

Nach der Implantierung wird eine neue Maskenanordnung geschaffen, wie in Fig. 2 dargestellt ist, wobei dann die Bereiche 1 und 4 gegenüber einer Bestrahlung mit Photolack abgedeckt werden, während die Bereiche 2 und 3 nicht abgedeckt bzw. unmaskiert sind. Die Einrichtung 10 wird dann mit einer zweiten selektiven Dosis vorzugsweise desselben Dotierungsmaterials implantiert, wie wieder durch Pfeile gezeigt ist. Auf diese Weise ist eine N-leitende Zone 24 im Bereich 2 gebildet, und die Konzentration von N-Typ-Störstellen ist in einer Zone 22 des Bereichs 3 erhöht. Entsprechend den selektiven Implantierungsschritten der Fig. 1 und 2 werden vier verschiedene Bereichsgruppen geschaffen, für welche die Bereiche 1 bis 4 stellvertretend wiedergegeben sind, wobei der Bereich 1 nur die erste Implantierungsdosis, der Bereich 2 nur die zweite Implantierungsdosis, der Bereich 3 eine kombinierte Wirkung von beiden Implantierungsdosen und der Bereich 4 keine Implantierungsdosis erhält. Durch die zwei aufeinanderfolgenden Schritte einer selektiven Implantierung mit einer unterschiedlichen Maskierung wie sie in den Fig. 1 und 2 dargestellt sind, können MOSFET′s mit vier verschiedenen Schwellenwertspannungen auf einem einzigen Chip realisiert werden. After the implantation, a new mask arrangement is created, as shown in FIG. 2, areas 1 and 4 then being covered with irradiation with photoresist, while areas 2 and 3 are not covered or unmasked. The device 10 is then implanted with a second selective dose, preferably of the same doping material, as shown again by arrows. In this way, an N-type zone 24 is formed in area 2 , and the concentration of N-type impurities is increased in a zone 22 of area 3 . According to the selective implantation steps of FIGS. 1 and 2, four different area groups are created, for which areas 1 to 4 are shown as representations, area 1 only the first implantation dose, area 2 only the second implantation dose, area 3 a combined effect of both implantation doses and area 4 does not receive an implantation dose. Through the two successive steps of a selective implantation with a different masking as shown in FIGS. 1 and 2, MOSFETs can be realized with four different threshold voltages on a single chip.

In Fig. 3 ist die Einrichtung 10 in der letzten Stufe des Herstellungsverfahrens dargestellt, in welcher ein MOSFET in jedem der Bereiche 1 bis 4 geschaffen wird. Jeder MOSFET weist Soura- bzw. Quellen- und Drain- bzw. Senkbereiche 26 und 28 auf, welche beispielsweise eine N-Leitfähigkeit haben. Stark dotiertes, polykristallines Silizium wird vorzugsweise zur Ausbildung von Gate- bzw. Steuerelektroden 30 verwendet, welche, wie dargestellt, in den Steueroxidschichten 16 angeordnet sind. Unter den Steuerelektroden 30 sind Kanäle 31 bis 34 ausgebildet, welche dem in dem entsprechenden Bereich geschaffenen MOSFET eine andere Eigenschaft bzw. Charakteristik verleihen. Wie dargestellt, bilden Elektroden 36 und 38, die vorzugsweise mittels eines bekannten Aluminium-Matallisier- bzw. Aufdampfverfahrens hergestellt sind, elektrische Kontakte für Quellen- und Senkenbereiche 26 und 28. In ähnlicher Weise bilden Steuerelektroden 40 elektrische Kontakte für die Silizium-Steuerbereiche 30 durch eine Isolierschicht 42 hindurch, welche auch dazu dient, die Einrichtung 10 entsprechend bekannter Verfahren zu stabilisieren. Zusätzliches, nicht dargestelltes Passivierungsmaterial bedeckt in bekannter Weise die Einrichtung 10.In Fig. 3 the device is shown in the last stage of the manufacturing process 10, in which a MOSFET in each of the areas 1 to 4 together. Each MOSFET has source or drain and drain or sink regions 26 and 28 , which have an N conductivity, for example. Heavily doped, polycrystalline silicon is preferably used to form gate or control electrodes 30 , which, as shown, are arranged in the control oxide layers 16 . Channels 31 to 34 are formed under the control electrodes 30 , which give the MOSFET created in the corresponding area a different property or characteristic. As shown, electrodes 36 and 38 , which are preferably made using a known aluminum metallization or vapor deposition process, form electrical contacts for source and drain regions 26 and 28 . In a similar manner, control electrodes 40 form electrical contacts for the silicon control regions 30 through an insulating layer 42 , which also serves to stabilize the device 10 in accordance with known methods. Additional passivation material, not shown, covers device 10 in a known manner.

Mit dem erfindungsgemäßen Verfahren können Schaltungen mit hohem Leistungsvermögen geschaffen werden, die miteinander verbundene MOSFET′S mit unterschiedlichen Kenndaten aufweisen. Die Leitfähigkeit des P-leitenden Ausgangsmaterial des Siliziumträgers 12 und die Dosierungspegel des N-Typ-Implantierungsmittels sind entsprechend gewählt, um die vier MOSFET′s-Arten zu schaffen, deren Arbeitsweisen und deren ungefähre Schwellenwertspannungen in der nachfolgenden Tabelle wiedergegeben sind:With the method according to the invention, circuits with high performance can be created which have interconnected MOSFETs with different characteristics. The conductivity of the P-type starting material of the silicon carrier 12 and the dosage levels of the N-type implantation agent are selected accordingly in order to create the four types of MOSFETs, the mode of operation and their approximate threshold voltage voltages are shown in the table below:

Die Auswahl der verschiedenen Schwellenwertspannungen VT, die tatsächlich verwendet werden, ist von Belang für die Kriterien im Hinblick auf das Leistungsvermögen der Schaltung. Die Werte der Schwellenwertspannung VT, die in der oberen angegebenen Tabelle aufgeführt sind, werden gegenwärtig in integrierten Schaltungen bevorzugt, die bei herkömmlichen Mikroprozessoren angewendet sind. Durch die kombinierte Wirkung, um die beiden ausgewählten Implantierungen im Bereich 3 zu erhalten, ist ein MOSFET geschaffen, dessen Schwellenwertspannung VT sehr nahe der arithmetischen Summe der Werte für die Schwellenwertspannung VT in dem Bereich 1 und 2 kommt.The selection of the various threshold voltages V T that are actually used is relevant to the criteria in terms of circuit performance. The threshold voltage V T values listed in the table above are currently preferred in integrated circuits used in conventional microprocessors. The combined action to obtain the two selected implantations in area 3 creates a MOSFET whose threshold voltage V T comes very close to the arithmetic sum of the values for threshold voltage V T in area 1 and 2 .

Da die vier MOSFET′s-Arten zur Verfügung stehen, ist eine größere Anpassungsfähigkeit beim Auslegen von Schaltungen als bei der vorher verfügbaren zwei normalen MOSFET′s gegeben. Selbstverständlich sind die in Fig. 1 und 2 dargestellten Implantierungsschritte nicht notwendigerweise die einzigen verwendeten Implantierungsschritte; jedoch werden die beiden dargestellten Implantierungsschritte im Hinblick auf die Kanäle von unterschiedlichen MOSFET′s realisiert. Since the four types of MOSFETs are available, there is greater adaptability when designing circuits than with the previously available two normal MOSFETs. Of course, the implantation steps shown in Figures 1 and 2 are not necessarily the only implantation steps used; however, the two implantation steps shown are implemented with regard to the channels of different MOSFETs.

Bei dem bisherigen Verfahren wurde nur eine selektive Ionenimplantierung angewendet, um dadurch zwei Arten von MOSFET′s beispielsweise durch das Verfahren nach der US-PS 3 898 105 zu schaffen. Bei Anwendung eines zweiten selektiven Implantierungsschrittes gemäß der Erfindung werden zwei zusätzliche Arten von MOSFET′s geschaffen. Gegenwärtig arbeiten die zwei zusätzlichen Arten vorzugsweise in dem Depletionsbetrieb. Jedoch kann das erfindungsgemäße Verfahren auch angewendet werden, um vier verschiedene Arten von MOSFET′s zu schaffen, die in Abhängigkeit von der Schaltungsanwendung jeweils entweder in dem Enhancement- oder Depletionsbetrieb arbeiten.With the previous procedure, only one was selective Ion implantation applied to thereby create two types of MOSFET's, for example, by the method according to the US PS 3 898 105 to create. When using a second selective Implantation step according to the invention created two additional types of MOSFET's. Currently the two additional types work preferentially in the Depletionsbetrieb. However, the invention can Procedures can also be applied to four different types of MOSFET’s to create depending on the Circuit application either in either the enhancement or Depletion operation.

Claims (3)

1. Verfahren zur Herstellung einer integrierten Schaltung zum Invertieren eines binären logischen Signals, dadurch gekennzeichnet, daß in eine im Halbleiterkörper erste bis vierte Gruppen von Transistor-Bereichen festgelegt werden, daß die zweiten und vierten Bereichsgruppen gegenüber einer ersten Ionenimplantation selektiv maskiert werden, während die ersten und dritten Bereichsgruppen unmaskiert bleiben, daß dann der Halbleiterkörper einer Ionenquelle eines die Leitfähigkeit bzw. den Leitungstyp ändernden Materials ausgesetzt wird, um Ionen in den ersten und dritten Bereichsgruppen zu implantieren, daß dann die ersten und vierten Bereichsgruppen gegenüber einer zweiten Ionenimplantation selektiv maskiert werden, während die zweiten und dritten Bereichsgruppen unmaskiert bleiben, daß hierauf der Halbleiterkörper einer Ionenquelle eines die Leitfähigkeit bzw. den Leitungstyp ändernden Materials ausgesetzt wird, um Ionen in die zweiten und dritten Bereichsgruppen zu implantieren, daß ein MOSFET in jedem Bereich gebildet wird, so daß vier MOSFET′s mit unterschiedlichen Schwellenwertspannungen entstehen, daß dann die Drain-Elektrode eines ersten MOSFET′s (D) mit einer ersten Schwellenwertspannung mit einer Drain-Spannung verbunden wird und daß die Source- Elektrode dieses ersten MOSFET′s mit einem Ausgangsverbindungspunkt verbunden wird, daß dann die Drain-Elektrode eines zweiten MOSFET′s (B) mit einer zweiten Schwellenwertspannung mit einer Drain-Spannung verbunden wird und die Source-Elektrode dieses zweiten MOSFET′s (B) mit dessen Gate-Elektrode und mit der Gate-Elektrode des ersten MOSFET′s (D) verbunden wird, daß ferner die Drain-Elektrode eines dritten MOSFET′s (C) mit einer dritten Schwellenwertspannung mit der Source-Elektrode des ersten MOSFET′s (D) verbunden wird und die Source-Elektrode des dritten MOSFET′s (C) mit einer Source- Spannung verbunden wird, und daß die Drain-Elektrode eines vierten MOSFET′s (A) mit einer vierten Schwellenwertspannung mit der Source-Elektrode des zweiten MOSFET′s (B) verbunden wird, ferner die Source-Elektrode des vierten MOSFET′s (A) mit einer Source-Spannung verbunden wird und die Gate-Elektrode des vierten MOSFET′s (A) mit der Gate-Elektrode des dritten MOSFET′s (C) mit einem Eingangsverbindungspunkt verbunden wird, wobei der erste MOSFET (D) geringfügig verarmt ist, während der dritte MOSFET (C) vom standard-angerichtet ist, der zweite MOSFET (B) standard-verarmt und der vierte MOSFET (A) höher verarmt ist.1. A method for producing an integrated circuit for inverting a binary logic signal, characterized in that in a first to fourth groups of transistor regions are defined in a semiconductor body, that the second and fourth region groups are selectively masked from a first ion implantation, while the remain unmasked in the first and third area groups, then the semiconductor body is exposed to an ion source of a material which changes the conductivity or the conductivity type in order to implant ions in the first and third area groups, and the first and fourth area groups are then selectively masked from a second ion implantation , while the second and third area groups remain unmasked, that the semiconductor body is then exposed to an ion source of a material that changes the conductivity or the conductivity type, in order to transfer ions into the second and third area groups plant that a MOSFET is formed in each area, so that four MOSFET's with different threshold voltages are formed, then the drain electrode of a first MOSFET's (D) with a first threshold voltage is connected to a drain voltage and that Source electrode of this first MOSFET is connected to an output connection point, then the drain electrode of a second MOSFET (B) is connected to a drain voltage with a second threshold voltage and the source electrode of this second MOSFET ( B) with its gate electrode and with the gate electrode of the first MOSFET's (D), that further the drain electrode of a third MOSFET's (C) with a third threshold voltage with the source electrode of the first MOSFET 'S (D) is connected and the source electrode of the third MOSFET's (C) is connected to a source voltage, and that the drain electrode of a fourth MOSFET's (A) with egg ner fourth threshold voltage is connected to the source electrode of the second MOSFET's (B), the source electrode of the fourth MOSFET's (A) is connected to a source voltage and the gate electrode of the fourth MOSFET's ( A) is connected to the gate electrode of the third MOSFET's (C) with an input connection point, the first MOSFET (D) being slightly depleted, while the third MOSFET (C) is standard-oriented, the second MOSFET (B ) standard depleted and the fourth MOSFET (A) is depleted higher. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Ionenquelle bei der ersten Ionenimplantation die Ionenquelle bei der zweiten Ionenimplantation der Halbleiterkörper eines ersten Leitungstyps entsprechend einem zweiten Leitungstyp ausgewählt werden und daß die Ionendosierung bei dem ersten Ionenimplantationsvorgang des Halbleiterkörpers so ausgewählt wird, daß sie sich von der Ionendosierung bei dem zweiten Ionenimplantationsvorgang des Halbleiterkörpers unterscheidet.2. The method according to claim 1, characterized in that that the ion source at the first ion implantation the ion source in the second ion implantation the semiconductor body of a first conductivity type corresponding to a second conductivity type be selected and that the ion dosage at the first ion implantation process of the semiconductor body is selected so that it differs from the ion dosage the second ion implantation process of the semiconductor body differs. 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das Halbleiterausgangsmaterial entsprechend einem p-Leitfähigkeitstyp ausgewählt wird und daß die Ionen entsprechend einem n-leitenden Material ausgewählt werden derart, das die MOSFET′s vom Verarmungstyp durch Ionenimplantationsdosierung ausgebildet werden, die ausreichend sind, um das Halbleitermaterial in den Kanälen der MOSFET′s vom Verarmungstyp vom p-Leitungstyp in einen n-Leitfähigkeitstyp umzuwandeln.3. The method according to claim 2, characterized in that that the semiconductor raw material corresponds to a p-conductivity type is selected and that the ions correspond to a n-type material are selected such that the MOSFET's  depleted by ion implantation dosing that are sufficient to the semiconductor material in the channels of the depletion type p-type depletion type convert to an n conductivity type.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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DE2623507A1 (en) * 1975-06-05 1976-12-09 Ibm CIRCUIT ARRANGEMENT FOR BINARY SWITCHING VARIABLE

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3775693A (en) * 1971-11-29 1973-11-27 Moskek Co Mosfet logic inverter for integrated circuits
DE2623507A1 (en) * 1975-06-05 1976-12-09 Ibm CIRCUIT ARRANGEMENT FOR BINARY SWITCHING VARIABLE

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
Electronics, 24. April 1972, S. 85-90 *
Electronics, 7. März 1974, S. 117-122 *
Elektronik Information, Bd. 4, H. 5, 1972, S. 34 und 35 *
IEEE J. of Sol.-St. Circ., Bd. SC-10, No. 4, Aug. 1975, S. 205-211 *

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