DE2843115A1 - Memory array of MNOS transistors - has all cells set to one, with selected cells subsequently erased - Google Patents

Abstract

A method of operating a matrix array of memory transistors includes the steps of writing all transistors into the '1' state and erasing selected transistors whilst inhibiting erasing of the remainder transistors. In order to erase the transistor memory cell the source and drain are taken to a predetermined voltage with respect to the gate and substrate potentials. The gate of a transistor to be inhibited is taken to an intermediate voltage w.r.t. the substrate.

Description

Betriebsverfahren für eine Transistor- Operating procedure for a transistor

Speichermatrix Die Erfindung bezieht sich ganz allgemein auf Halbleiterschaltungsvorrichtungen und insbesondere auf MNOS-Transistorvorrichtungen; besonders bezieht sie sich auf ein Betriebsverfahren für eine Transistor-Speichermatrix. Memory Matrix The invention relates generally to semiconductor circuit devices and in particular to MNOS transistor devices; especially it relates to an operating method for a transistor memory array.

Ein MNOS-Speichertransistor ist ein Feldeffekttransistor mit isolierter Gate-Elektrode, dessen Schwellenspannung durch Spannungen geändert werden kann, die zwischen entsprechende Klemmen des Bauelements angelegt wird. Die nachfolgende Beschreibung bezieht sich auf eine P-Kanal-Schaltungsvorrichtung, doch gilt sie bei Umkehrung der Polaritäten auch für eine N-Kanal-Schaltungsvorrichtung.An MNOS memory transistor is a field effect transistor with an isolated Gate electrode, the threshold voltage of which can be changed by voltages, which is applied between the corresponding terminals of the component. The following Description is of a P-channel switching device, but applies also for an N-channel switching device when the polarities are reversed.

Üblicherweise gibt es vier Betriebsarten für ein MNOS-Bauelement, nämlich den Löschbetrieb, den Schreibbetrieb denSchreibsperrbetrieb und den Lesebetrieb. Im herkömmlichen Schreibbetrieb wird zwischen die Gate-Elektrode und das Substrat eine ausreichend große Spannung angelegt, so daß die Gate-Elektrode positiver wird. Dadurch wird die Schwellenspannung auf ihren positivsten Wert verschoben, was den "O"-Zustand darstellt . Im Schreibbetrieb wird an die Gate-Elektrode bezüglich des Substrats, die Drain-Elektrode und die Source-Elektrode eine ausreichend große negative Spannung angelegt. Dadurch wird die Schwellenspannung auf ihren negativsten Wert verschoben, was der "1"-Zustand ist. Im Schreibsperrbetrieb wird an die Gate-Elektrode eine in Bezug auf das Substrat negative Spannung angelegt, doch wird zusätzlich dazu an die Source-und/oder Drain-Elektrode eine negative Zwischenspannung angelegt. Dadurch wird die Schwellenspannung um einen Betrag in negativer Richtung verschoben, der von der an die Source- und Drain-Elektroden angelegten Spannung gesteuert wird. Wenn diese Spannung klein ist, d.h. einen Wert nahe des Substratpotentials hat, ist die Verschiebung der Schwellenspannung mit der vergleichbar, die sich im Schreibbetrieb ergibt.There are usually four operating modes for an MNOS component, namely, the erase operation, the write operation the write lock mode and the reading operation. In the conventional write operation, between the gate electrode and a sufficiently large voltage is applied to the substrate so that the gate electrode becomes more positive. This shifts the threshold voltage to its most positive value, which represents the "O" state. In the write mode, the gate electrode is referenced of the substrate, the drain electrode and the source electrode are sufficiently large negative voltage applied. This puts the threshold voltage at its most negative Value shifted what the "1" state is. In the write inhibit mode, the gate electrode a negative voltage with respect to the substrate is applied, but is additionally for this purpose, a negative intermediate voltage is applied to the source and / or drain electrode. This shifts the threshold voltage by an amount in the negative direction, which is controlled by the voltage applied to the source and drain electrodes. If this voltage is small, i.e. has a value close to the substrate potential, the shift in the threshold voltage is comparable to that which occurs in the write mode results.

Wenn die Spannung mit der Gate-Spannung vergleichbar ist und an die Source-Elektrode und die Drain-Elektrode angelegt wird, ist die Verschiebung des Schwellenwerts klein. Normalerweise folgt auf einen Löschvorgang entweder ein Schreibbetrieb oder ein Schreibsperrbetrieb, Auf diese Weise werden alle Bauelemente während des Löschbetriebs in den "O"-Zustand versetzt, worauf während des Schreibbetriebs Zeichen mit dem Wert ~1" eingeschrieben werden, während Zeichen mit dem Wert ~0" dort aufrechterhalten werden, wo sie benötigt werden, indem die Schreibsperrfunktion angewendet wird. Die S chre ib- uni Schre ibsperrfunkti onen werden üblicherweise gleichzeitig angewendet. Im Lesebetrieb wird an die Gate-l.lektrode eine negative Spannung angelegt, die zwischen den Schwellenwerten für den #?1## Zustand und den Zustand liegt, so daß die sich im ~O"-Zustand befindenden Bauelemente eingeschaltet werden, während die sich im "1"-Zustand befindenden Bauelemente gesperrt werden. Der Zustand des Speicherbauelements ist dadurch gegeben,daß es während des Lesebetriebs leitet oder nicht.If the voltage is comparable to the gate voltage and to the The source electrode and the drain electrode is applied, the shift is the Threshold is small. Typically, an erase operation is followed by either a write operation or a write-inhibit mode, in this way all components are activated during the Extinguishing operation put in the "O" state, whereupon during of the writing operation Characters with the value ~ 1 "are written, while characters with the value ~ 0" are maintained where they are needed by using the write lock function is applied. The write uni write lock functions are commonly used applied simultaneously. In read mode, the gate electrode receives a negative Voltage is applied that is between the thresholds for the #? 1 ## state and the State, so that the components in the ~ O "state are switched on while the components in the "1" state are blocked. The state of the memory component is given by the fact that it is during the read operation directs or not.

In letzter Zeit ist auch eine fünfte Betriebsart angewendet worden. Dies ist die Durchgriffslöschung, die ein anderes Verfahren darstellt, das die gleiche Funktion ergibt. In dieser Betriebart wird an die Source- und Drain#Elektroden eine negative Spannung angelegt, während die Gate-Elektrode und das Substrat auf Massepotential gehalten werden. Dies führt dazu, daß die Schwellenspannung auf ihren positivsten Wert verschoben wird. Diese Art des Löschens ist eine Alternative zu dem zuvor beschriebenen Löschbetrieb; sie wird zusammen mit dem Schreibbetrieb, dem Schreibsperrbetrieb und dem Lesebetrieb beim Betrieb einer MNOS-Spe icherschaltung angewendetO Der Vorteil der herkömmlichen Lösung ist darin zu sehen, daß die Speicherzelle ein einziger Transistor ist. Der Nachteil besteht darin, daß die Transistoren in isolierten Bereichen liegen müssen, was die Technologie kompliziert und teuer macht. Der Vorteil der Durchgriffslöschung besteht darin, daß eine einfache, billige Technologie ohne Isolation angewendet wird. Der Nachteil ist darin zu sehen, daß eine Zelle mit drei Transistoren erfopderlich ist.A fifth mode of operation has also recently been used. This is pass-through cancellation which is a different method that is the same Function results. In this mode of operation, a negative voltage is applied while the gate electrode and the substrate are at ground potential being held. This causes the threshold voltage to be at its most positive Value is shifted. This type of deletion is an alternative to the one previously described Extinguishing operation; it becomes together with the write operation, the write inhibit operation and the read operation when operating an MNOS memory circuit. The advantage the conventional solution can be seen in the fact that the memory cell is a single Transistor is. The disadvantage is that the transistors are in isolated areas what complicates the technology and makes it expensive. The advantage of pass-through cancellation is that it is a simple, inexpensive technology is applied without isolation. The disadvantage is that one cell with three transistors is required.

Eine Speicherschaltung, die aus einer Matrix aus MDiOS-Transistoren oder einer Matrix aus 3-Transistor-Zellen besteht, wird folgendermaßen betrieben: Zunächst werden alle Bits eines ausgewählten Worts gleichzeitig mittels herkömmlichem Löschen oder mittels Durchgriffslöschen in den Zustand gebracht. Daran schließt sich eine Schreiboperation an, in deren Verlauf an die Gate-Elektrode eine negative Spannung angelegt wird. Bei jedem Transistor in dem Speicherwort, bei dem die Source-Elektrode und die Drain-Elektrode an Masse liegen, wird die Schwellenspannung in den "7"-Zustand, also den negativsten Zustand verschoben. Bei jedem Transistor in dem Speicherwort, bei dem die Source-Elektrode und die Drain-Elektrode auf einem negativen Zwischenpotential liegen, tritt eine reduzierte Verschiebung des Schwellenwerts ein. Wenn das Source-Potential und das Drain-Potential nahe dem Gate-Potential während des Schreibbetriebs liegt, tritt eine kleineverschiebung des Schwellenwerts auf, und der Transistor verbleibt im Zustand. Somit werden das Source- und Drain-Potential während des Schreibbetriebs dazu benutzt, festzulegen, welche Bits in den "1"-Zustand programmiert werden und welche im Zustand verbleiben. Während des Lesebetriebs wird schließlich an die Gate-Elektrode eine solche Spannung angelegt, daß die sich im "Zustand befindlichen Bauelemente eingeschaltet werden, während die sich im "1"-Zustand befindlichen Bauelemente nicht eingeschaltet werden. Diese Folge von Vorgängen läßt sich als Löschbetrieb, Schreib- oder Schreibsperrbetrieb und Lesebetrieb zusammenfassen. Das Löschen kann entweder in herkömmlicher Weise oder in Form des Durchgriffslöschens ausgeführt werden.A memory circuit made up of an array of MDiOS transistors or a matrix of 3-transistor cells is operated as follows: First of all, all bits of a selected word are processed simultaneously using conventional Deletion or brought into the state by means of penetration deletion. That closes a write operation, in the course of which a negative Voltage is applied. For each transistor in the memory word at which the source electrode and the drain electrode are grounded, the threshold voltage is in the "7" state, thus shifted the most negative state. For each transistor in the memory word, in which the source electrode and the drain electrode are at a negative intermediate potential there is a reduced shift in the threshold value. When the source potential and the drain potential is close to the gate potential during write operation, a small shift in threshold occurs and the transistor remains in condition. Thus, the source and drain potentials become during the write operation used to determine which bits are programmed to the "1" state and which remain in the state. During the reading operation in the end applied to the gate electrode such a voltage that they are in the "state Components are switched on while the components are in the "1" state cannot be switched on. This sequence of processes can be used as an extinguishing operation, Combine write or write lock operation and read operation. The deletion can carried out either in a conventional manner or in the form of penetration deletion will.

Die Erfindung bezieht sich auf ein Betriebsverfahren für eine Matrix aus NNOS-Speichertransistoren.The invention relates to a method of operation for a matrix made of NNOS memory transistors.

Nach der Erfindung ist ein Betriebsverfahren für eine Transistor-Speichermatrix dadurch gekennzeichnet, daß alle Transistoren in den Zustand 1 versetzt werden, und daß zur Erzielung eines gewünschten Datenmusters ausgewählte Transistoren gelöscht werden, während das Löschen der übrigen Transistoren verhindert wird.According to the invention is a method of operation for a transistor memory matrix characterized in that all transistors are set to state 1, and that selected transistors are cleared to achieve a desired data pattern while the remaining transistors are prevented from being erased.

Gemäß einer weiteren Ausgestaltung ist ein Betriebsverfahren für eine Feldeffekttransistor-Speichermatrix dadurch gekennzeichnet, daß zum Löschen einer Transistor-Speicherzelle die Source- und die Drain-Elektrode an eine vorbestimmte Spannung in Bezug auf die Gate- und Substrat-Potentiale gelegt werden, und daß die Gate-Elektrode eines Transistors, dessen Löschen verhindert werden soll, auf eine Zwischenspannung in Bezug auf das Substrat gelegt wird.According to a further embodiment, an operating method for a Field effect transistor memory matrix, characterized in that for erasing a Transistor memory cell the source and drain electrodes to a predetermined Voltage with respect to the gate and substrate potentials are applied, and that the Gate electrode of a transistor whose erasure is to be prevented on a Intermediate voltage is placed in relation to the substrate.

Eine vorteilhafte Weiterbildung besteht darin, daß die Zwischenspannung ein Viertel des Werts der an die Source-und Drain-Elektrode gelegten Spannung beträgt.An advantageous development is that the intermediate voltage a quarter of the value of the voltage applied to the source and drain electrodes.

Ferner ist vorteilhafterweise vorgesehen, daß in jeder Spalte der Matrix, die einen zu löschenden Transistor enthält, die Source- und Drain-Elektroden der Transistoren in dieser Spalte auf der gleichen Zwischenspannung gehalten werden.It is also advantageously provided that in each column Matrix containing a transistor to be erased, the source and drain electrodes of the transistors in this column are kept at the same intermediate voltage.

Ein Ausführungsbeispiel der erfindung wiid nun unter Bezugnahme auf die Zeichnung beschrieben, deren einzige Figur eine Matrix aus Speichertransistoren nach der Erfindung zeigt.An embodiment of the invention is now shown with reference to FIG the drawing described, the only figure of which is a matrix of memory transistors according to the invention shows.

Der Schreibbetrieb läuft so ab, wie oben beschrieben wurde; dabei wird die Gate-Elektrode in Bezug auf das Substrat, die Source-Elektrode und die Drain-Elektrode auf eine negative Spannung gelegt, so daß sich alle Bits in dem Wort im "1"1Zustand befinden. Der Durchgriffslöschbetrieb wird ebenfalls gemäß den obigen Ausführungen durchgeführt, wobei die Source-und Drain-Elektroden negativ in Bezug auf die Gate-Elektrode und das Substrat gemacht werden. Im Durchgriffslösch -Sperrbetrieb werden die Source-und die Drain-Elektrode negativ bezüglich des Substrats gemacht, und die Gate-Elektrode wird an eine Zwischenspannung gelegt. Die negative Gate-Spannung verhindert das Löschen, so daß der "1"-Zustand beibehalten wird. Der Lesebetrieb läuft entsprechend den obigen Ausführungen ab Die in der Zeichnung dargestellte Speichermatrix ist eine 2x2-Matrix aus Speichertransistoren. Das Wort 1 ist dabei das ausgewählte Wort, in dem ein Datenmuster 0-1 benötigt wird. Das Datenmuster im Wort 2 soll unverändert bleiben.The write operation is as described above; included becomes the gate electrode in relation to the substrate, the source electrode and the Drain electrode placed on a negative voltage so that all bits are in the Word are in the "1" 1 state. The penetration erase operation is also performed according to FIGS Above performed with the source and drain electrodes negative with respect to the gate electrode and the substrate. In penetration erase -Blocked mode, the source and drain electrodes are negative with respect to the substrate made, and the gate electrode is applied to an intermediate voltage. The negative Gate voltage prevents erasure so that the "1" state is maintained. Of the Reading operation takes place in accordance with the explanations above The one shown in the drawing Memory matrix is a 2x2 matrix of memory transistors. The word 1 is included the selected word in which a data pattern 0-1 is required. The data pattern in word 2 should remain unchanged.

Während des Schreibbetriebs ist die Gate-Elektrode G1 negativ, an allen anderen Klemmen liegt die Spannung Null.During the write operation, the gate electrode G1 is negative, on all other terminals have zero voltage.

Die Transistoren TRIl und TR12 werden in den Zustand versetzt. Zum Löschen des Transistors TRII werden die Source-Elektrode Si und die Drain-Elektrode D1 an eine negative Spannung gelegt. Damit das Löschen des Transistors Tor21 verhindert wird, wird die Gate-Elektrode G2 an eine negative Zwischenspannung gelegt, deren Wert typischerweise ein Viertel des Werts der Spannung an der Source-Elektrode S1 und an der Drain-Elektrode D1 beträgt. Dies verursacht eine gewisse Verschiebung des Schwellenwerts in positiver Richtung, wenn die Gate-Spannung klein ist, jedoch wird der Schwellenwert nicht verschoben, wenn die Spannungen ein Viertel der an die Source- und Drain-Elektroden angelegten Spannung oder mehr beträgt. Der Transistor TR11 wird also in den ~O"-Zustand versetzt, während der Zustand des Transistors TR21 unverändert bleibt. Alle anderen Anschlüsse bleiben auf dem Wert 0. An allen Anschlüssen des Transistors TR12 liegt daher eine Spannung mit dem Wert 0, so daß dieser Transistor im ~11'1-Zustand verbleibt.The transistors TRIl and TR12 are put into the state. To the The source electrode Si and the drain electrode are erased from the transistor TRII D1 applied to a negative voltage. This prevents the deletion of the transistor Tor21 is, the gate electrode G2 is applied to a negative intermediate voltage, whose Value typically a quarter of the value of the voltage on the source electrode S1 and at the drain electrode is D1. This causes some shift of the threshold value in the positive direction when the gate voltage is small, however the threshold is not shifted when the voltages are a quarter of the on the source and drain electrodes is applied voltage or more. The transistor TR11 is thus put into the ~ O "state, while the state of the transistor TR21 remains unchanged. All other connections remain at the value 0. At all Terminals of the transistor TR12 is therefore a voltage with the value 0, so that this transistor remains in the ~ 11'1 state.

An den Source- und Drain-Elektroden des Transistors TR22 liegt die Spannung mit dem Wert 0 und an der Gate-Elektrode liegt die Sperrspannung, die zu klein für eine Änderung des Zustandes dieses Transistors TR22 ist. Das Datenmuster im Wort 1 lautet daher 0-1, während das Wort 2 unverändert bleibt.The is connected to the source and drain electrodes of the transistor TR22 Voltage with the value 0 and the reverse voltage is applied to the gate electrode is small for a change in the state of this transistor TR22. The data pattern word 1 is therefore 0-1, while word 2 remains unchanged.

zeine weitere Verbesserung wird erzielt, wenn während des kombinierten Lösch- und Löschsperrbetriebs die Source- und Drain-Anschlüsse der nicht gelöschten Spalten (beispielsweise S2 und D2) auf einer Spannung gehalten werden, deren Wert gleich der Löschsperrspannung an der Gate-Flektrode (beispielsweise G2) ist. Auf diese Weise wird jegliche Neigung der Löschsperrspannung, einen gespeicherten "O"-Zustand an dem vom Transistor Tor22 gebildeten Speicherplatz zu verschlechtern, unterdriickt. Auf nicht~ gelöschte Bits im ausgewählten Wort (beispielsweise auf TRl2> hat dies keinen Einfluß.za further improvement is achieved when during the combined Erase and erase inhibit operation, the source and drain terminals of the non-erased columns (e.g. S2 and D2) are kept at a voltage whose value is the same is the erase blocking voltage on the gate electrode (e.g. G2). To this Way, any slope of the erase blocking voltage becomes a stored "O" state to worsen the memory space formed by the transistor Tor22, suppressed. On non-deleted bits in the selected word (for example on TRl2> hat this does not affect.

Experimentell läßt sich beobachten, daß die zur Erzielung einer vollständigen Sperrung des Burchgriffslöschens erforderliche Gate-Spannung wesentlich niedriger als die Source- und Drain-Spannung ist, die zur Durchführung eines vollständigen Schreibsperrbetriebs benötigt wird. Es ist üblich, daß bei der Anwendung des Schreibspe#-ttetriebs eine gewisse Negativverschiebung des Schwellenwerts eintritt. Dies verschlechtert die Trennung zwischen den #"-und "O"-Pegeln, und es verkürzt die Speicherhalteperiode. Der Durchgriffslösch-Sperrbetrieb ist so wirksam, daß praktisch keine Verschlechterung des "1"-Zustandes eintritt, so daß die Trennung der ! und "O"-Pegel auf dem Maximalwert verbleibt und die beste Speicherhalteperiode erzielt wird.It can be observed experimentally that to achieve a complete Disabling punch through erase required gate voltage significantly lower than the source and drain voltage is necessary to carry out a full Write lock operation is required. It is common that when using the write drive mode a certain negative shift of the threshold value occurs. This worsens the separation between the # "and" O "levels, and it shortens the memory holding period. The penetration erase inhibit operation is so effective that there is practically no deterioration of the "1" state occurs, so that the separation of the! and "O" level at the maximum value remains and the best retention period is achieved.

Der Durchgriffslösch-Sperrbetrieb ermöglicht 1-Transistorzellen, wo bisher eine 3-Transistorzelle erforderlich war.The punch through erase inhibit operation enables 1-transistor cells where previously a 3-transistor cell was required.

Wenn eine Transistormatrix mit Durchgriffslöschung betrieben wird, muß ein Abschnitt der Matrix, üblicherweise ein Wort des Speichers ausgewählt und gelöscht werden, während der Rest nicht gelöscht wird. Dies ist bisher dadurch erreicht worden, daß eine Speicherzelle aufgebaut wurde, die aus dem MNOS-Transistor besteht und einen MOS-Adressierungstransistor in Serie zur Source-Elektrode und zur Drain-Elektrode enthält. Die ausgewählten Transistoren werden dann gelöscht, indem die zugehörigen MOS-Transistoren eingeschaltet werden und die Durchgriffslöschspannung an den MNOS-Transistor angelegt wird. Nicht ausgewählte Transistoren sind von der Löschspannung abgetrennt, so daß sie unverändert bleiben. Die Anwendung des Durchgriffslösch-Sperrbetriebs ermöglicht das Löschen ausgewählter Bauelemente und das Sperren des Löschvorgangs nicht ausgewählter Bauelemente durch Anlegen von Spannungen an die vier Transistoranschlüsse, so daß Adressierungstransistoren nicht mehr benötigt werden.When a transistor matrix is operated with punch-through cancellation, a section of the matrix, usually a word of memory, must be selected and deleted while the rest are not deleted. This is until now has been achieved by constructing a memory cell consisting of the MNOS transistor and a MOS addressing transistor in series with the source electrode and to the drain electrode. The selected transistors are then deleted, by turning on the associated MOS transistors and the punch-through cancellation voltage is applied to the MNOS transistor. Unselected transistors are from the Erase voltage separated so that they remain unchanged. The application of the pass-through erase barring operation enables the deletion of selected components and the blocking of the deletion process unselected components by applying voltages to the four transistor connections, so that addressing transistors are no longer required.

Außerdem ist es möglich, eine 1-Transistor-Zelle und eine einfache isolationsfreie Technologie anzuwenden, wo bisher eine 1-Transistor-Zelle und eine komplizierte Technologie oder eine 3-Transistor-Zelle mit einfacher Technologie angewendet wurden. Mit Hilfe der Erfindung wird also eine Kombination der größten Packungsdichte mit den niedrigsten Verarbeitungskosten erzielt, was eine Reduzierung der Kosten pro Bit ergibt.It is also possible to have a 1-transistor cell and a simple one to apply isolation-free technology where previously a 1-transistor cell and a complicated technology or a 3-transistor cell with simple technology were applied. Thus, with the help of the invention, a combination of the greatest Packing density achieved with the lowest processing costs, resulting in a reduction the cost per bit results.

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Claims (4)

Patentans#rüche 1. Betriebsverfahren für eine Transistor-Speichermatrix, dadurch gekennzeichnet, daß alle Transistoren in den Zustand "1" versetzt werden, und daß zur Erzielung eines gewünschten Datenmusters ausgewählte Transistoren gelöscht werden, während das Löschen der übrigen Transistoren verhindert wird. Patent claims 1. Operating method for a transistor memory matrix, characterized in that all transistors are set to the "1" state, and that selected transistors are cleared to achieve a desired data pattern while the remaining transistors are prevented from being erased. 2. Betriebsverfahren für eine Feldeffekttransistor-Speichermatrix, dadurch gekennzeichnet, daß zum Löschen einer Transistor-Speicherzelle die Source- und die Drain-Elektrode an eine vorbestimmte Spannung in Bezug auf die Gate- und Substrat-Potentiale gelegt werden, und daß die Gate-Elektrode eines Transistors, dessen Löschen verhindert werden soll, auf eine Zwischenspannung in Bezug auf das Substrat gelegt wird.2. Operating method for a field effect transistor memory matrix, characterized in that for erasing a transistor memory cell, the source and the drain electrode to a predetermined voltage with respect to the gate and Substrate potentials are applied, and that the gate electrode of a transistor, the deletion of which is to be prevented, on an intermediate voltage in relation to the Substrate is placed. 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Zwischenspannung ein Viertel des Werts der an die Source- und Drain-Elektrode gelegten Spannung beträgt.3. The method according to claim 2, characterized in that the intermediate voltage is a quarter of the value of the voltage applied to the source and drain electrodes. 4. Verfahren nach Anspruch 2 oder 3,dadurch gekennzeichnet, daß in jeder Spalte der Matrix, die einen zu löschenden Transistor enthält, die Source- und Drain-Elektroden der Transistoren in dieser Spalte auf der gleichen Zwischenspannung gehalten werden.4. The method according to claim 2 or 3, characterized in that in each column of the matrix containing a transistor to be erased, the source and drain electrodes of the transistors in this column at the same intermediate voltage being held.