DE2838887C2

DE2838887C2 - Datenverarbeitungsanlage mit einer Schaltung für Unterbrechungsanforderungen zur Übernahme des gemeinsamen Busses

Info

Publication number: DE2838887C2
Application number: DE2838887A
Authority: DE
Inventors: Norimitsu Oume Tokio/Tokyo Nakamura
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1977-09-06
Filing date: 1978-09-06
Publication date: 1984-08-23
Also published as: DE2838887A1; US4259717A; JPS5440049A

Description

Die l.rfindung betrifft eine Datenverarbeitungsanlage mit einem niikroprogrammgcMeuerlen Zentralpro-

zessor, einer Speichereinheit und wenigstens einer Ein-/ Ausgabe-Steuereinheit, die über einen gemeinsamen Rus, bestehend aus einem Adreß-, Daten- und Steuerbus, verbunden sind, wobei Unterbrechungsanforderungen an den Zentralprozessor zur Übernahme des gemeinsamen Busses vorrangig behandelt werden, indem die laufende Verarbeitung des Zentralprozessors angehalten wird, der gewünschte Datenaustausch mit der Speichereinheit durchgeführt und die laufende Verarbeitung des Zentralprozessors fortgeführt wird (Prinzip des »Cycle-Stialing«).

Eine derartige Datenverarbeitungsanlage ist aus der Literaturstelle »Applying Microprocessors, New hardware, software and applications. Hrsg. L Altaian, McGraw-Hill, 1976, S. 44—48 bekannt. Diese bekannte Datenverarbeitungsanlage kann jedoch keine Unterbrechungsanforderung empfangen, während sie sich im Wartezustand befindet. Bei dieser bekannten Datenverarbeitungsanlage kann der gemeinsame Bus aus einem Adreß-, Daten- und Steuerbus bestehen.

Aus der DE-OS 21 20 289 ist eine Einrichtung zum Anhalten und Wiederstarten einer Datenverarbeitungsanlage bestehend aus Hauptprozessor und mindestens einer Untereinheit bekannt, bei der eine Steuereinheit auf ein Haltsignal anspricht, um den Wiederstart am Punkt der Unterbrechung später auf einfache und schnelle Weise fortsetzen zu können. Wenn bei dieser bekannten Datenverarbeitungsanlage ein nicht programmierter Sprung auftritt und zwar während des Empfangs einer Anzahl von Signalen, die asynchron von externen Vorrichtungen zugeführt werden, so werden die nachfolgenden asynchronen Signale nicht empfangen, bis eine vorbestimmte Aktion gegen den nicht programmierten Sprung vervollständigt ist. Bei einem Ausführungsbeispiel dieser bekannten Datenverarbeitungsanlage wird ein Flipflop gesetzt, um einen Zähler zu betätigen, wenn die Aktion beginnt. Wenn die genannte Aktion beendet wird, gelangt ein Wiederstartsignal zu einer Wiederstartquelle und eine bestimmte Zeit nach dem Empfang des Wiederstartsignals wird der Fiipflop zurückgestellt, um mit dem Empfang der nachfolgenden asynchronen Signale zu beginnen.

In der Fig. 1 ist die Zwischenverbindung zwischen den jeweiligen Einheiten, die eine Datenverarbeitungsanlage bilden, dargestellt. Ein Arbeitsspeicher (MMU) 1 ist durch einen Speicherbus (M-Bus) 2 mit einem Zcntralprozessor (CPU) 3 verbunden. Eine Mchr/.ühl von Ein/Ausgabe-Steuercinheiten (I/O(1) bis \IO(nJ\ sind über einen Ein/Ausgabebus 5 mit dem Zcnlralpmzessor 3 verbunden. Der Zentralprozessor 3 enthält eine nicht dargestellte Ein/Ausgabegerätesteuerung (IOC). Mit einer so aufgebauten Datenverarbeitungsanlage schickt die Ein/Ausgabeeinheit 4 beim Empfang eines Befehls zum Zentralprozessor 3 ein Unterbrechungsanforderungssignal, um eine Datenübertragung von und zu dem Arbeitsspeicher MMUl anzufordern. Bei einer solchen Datenübertragung werden die Adresse des Arbeitsspeichers MMU 1 und die Länge des Übertragjngsblocks der zu übertragenden Daten usw. durch den Zentralprozessor CPU 3 gesteuert.

Wenn die Datenübertragung durchgeführt ist, oder wenn während der Datenübertragung ein Fehler eintritt, erzeugt die Ein/Ausgabeeinheit 4 ein Unterbrcchungssignal in Richtung auf den Zcntralprozcssor CPU 3 zur Beendigung der Datenübertragung. Die Datenübertragung wird in diesem Falle folgendermaßen ausgeführt. Die Ein/Ausgabeeinheit 4 sendet ein Unterbrechungsanforderuttgpsignal an den Ein/Ausgabebus 5 und der Zentralprozessor 3 empfängt das Unterbrechungsanforderungssignal und erzeugt ein Unterbrechungsquittungssignal. Das Unterbrechungsquittungssignal läuft über entsprechende Ein/Ausgabeeinheiten (1/

5 O(l) bis UO(nJ) und erreicht die Ein/Ausgabeeinheit 4. die das Unterbrechungssignal erzeugt hat. Dieses Unterbrechungsquittungsverfahren wird ein »Daisy Chain System« genannt. Nach dem Empfang des Unterbrechungsquillungssignals sendet die Ein/Ausgabeeinheit 4

ίο die Unterbrechungssignalinformation, die für den Ein/ Ausgabebus 5 erforderlich ist. wie beispielsweise eine Kanalnummer und eine Art Programmunterbrechung. Wenn es sich bei dieser Art der Programmunterbrechung um eine Datenübertragungsanforderung handelt.

hat der Zentralprozessor Zugriff zu dem Arbeitsspeicher 1 und führt die Datenübertragung mit der Ein/Ausgabeeinheit 4 durch.

F i g. 2 zeigt die Zwischenverbindung einer anderen Datenverarbeitungsanlage auf die die vorliegende Erfindung angewendet ist. In diesem System sind ein mikroprogrammgesteucrter Zentralprozessor (im folgenden auch arithmetische Steuereinheit ACU 12 genannt). Ein/Ausgabesteuereinrichtungen (1OC(I) bis \OC(n) und ein Arbeitsspeicher (MMU) 13 in herkömmlicher Weise mit einem gemeinsamen Bus 11 verbunden. Bei einer solchen Anordnung können die entsprechenden Einheiten, wie ACU 12. IOC 14 und MMU 13 mit dem gemeinsamen Bus 11 an derselben Vorrangebene verbunden sein. Die IOC-Einheit 14 kann so entworfen sein.

jo daß sie eine Mehrzahl von IOC's überwacht oder eine Mehrzahl von ACU's 12 mit dem gemeinsamen Bus 11 verbindet. Ein so aufgebauter Prozessor kann eine dezentrallisierte Datenverarbeitung bewirken und den Durchsatz verbessern. Jeder der entsprechenden Ein-

J5 heiten 12 bis 14, die mit dem gemeinsamen Bus U verbunden sind, ist mit einem »contentionw-Kreis für den Bus 11 versehen. Wenn der Bus 11 verwendet wird, werden ein Bus-Besetzt-Signal. die Adresse (Kanalnummer) einer gerufenen Gegencinheit, die Adresse (Kanal-

nummer) einer rufenden Einheit, Übertragungsdaten. Steuerinformation u.dgl. an den Bus 11 ausgesendet. Die gerufene Gegeneinheit überträgt oder empfängt, wenn sie die Information empfängt, Informationen in Übereinstimmung mit der Steucrinformation zur und von der rufenden Einheit. Wenn die ACU 12 den Bus-Zugriffsbefehl in dem Mikroprogramm ausführt und eine Anfrage zur Benützung des Busses 11 gerade aussendet, die Anforderung ausgesendet hat. laufend den Unterbrechiings-lnhibit-Befchl ausführt oder die Ausführung des Mikroprogramms unterbricht, kann, wenn eine andere Einheit an dem Bus den Bus 11 belegen und einen Zugriff zur ACU 12 herstellen will, die Unterbrechung solange nicht angenommen werden, bis die ACU 12 das Mikroprogramm vollständig ausführt.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Datenverarbeitungsanlage nach dem Oberbegriff des Anspruches 1 zu schaffen, die eine Unterbrechungsanforderung, anzunehmen vermag, während irgendein Befehl eines Mikroprogramms, des Zentralpro-

bo zessors ausgeführt wird. Dadurch soll also ein sehr viel besserer Datendurchsatz in derartigen Datenverarbeitungsanlagen realisiert werden.

Ausgehend von einer Datenverarbeitungsanlage nach dem Oberbegriff des Anspruchs 1 wird diese Aufgäbe crfindiingsgemäß durch die Merkmale nach dem kennzeichnenden Teil des Anspruchs 1 gelöst.

Die Datenverarbeitungsanlage nach der vorliegenden Erfindung kann Untorbrcchungsanforderungen

empfangen und annehmen, selbst dann, wenn der Zeitablauf-Steuerkreis zur Erzeugung von Zeitsteuersignalen für die Ausführung eines Mikroprogramms sich im Wartezustand befindet.

Insgesamt wird durch die erfindungsgemäßc Ausbildung der Datenverarbeitungsanlage im Vergleich zu den bekannten derartigen Anlagen ein erhöhter Datendurchsatz realisiert.

Besonders vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Untcransprüchen.

Im folgenden wird die Erfindung anhand eines Aust'ührungsbcispiels unter Hinweis auf die Zeichnungen näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild einer herkömmlichen Datenverarbeitungsanlage,

Fig.2 ein Blockschaltbild einer Datenverarbeitungsanlage bei der die Erfindung angewendet wird,

F i g. 3 ein Blockschaltbild eines Teils einer arithmetischen Steuereinheit,

F i g. 4 das Schaltbild eines Zeitablaufsteucrkrcises,

F i g. 5 einen Satz von Zeitdiagrammen der Ausgangssignale von dem in der Fig.4 dargestellten Zeilablaufsteuerkreis,

F i g. 6 einen Satz von Zeitdiagrammen zur Darstellung einer Übergangsphase, in der die arithmetische Steuereinheit gemäß einem COM-Befehl in dem Mikroprogramm in einen Wartezustand gezwungen wird,

F i g. 7 einen Satz von Zeitdiagrammen zur Darstellung einer Übergangsphase, in der eine Unterbrechung eintritt, wenn ein Stop-Schalter auf dem Wartungsfeld die arithmetische Steuereinheit in einen Wartezustand bringt.

Fig.8 einen Satz von Zeitdiagrammen zur Darstellung einer Unterbrechung von dem Bus während der Ausführung des COM-Befehls.

F i g. 9 einen Satz von Zeitdiagrammen zur Darstellung eines Unterbrechungsbetriebs während der Ausführung eines Unterbrechungs-Inhibit-Befchls. wie beispielsweise eines Programmsprungbefehls, und

Fig. 10 einen Satz von Zeitdiagrammen zur Darstellung einer Übergangsphase, in der eine Unterbrechung eintritt, während ein gewöhnlicher Mikroprogramm-Befehl ausgeführt wird.

In der F i g. 3 ist das Blockschaltbild eines Teils einer arithmetischen Steuereinheit dargestellt, bei dem der Gegenstand der Erfindung zur Anwendung gelangt.

In der F i g. 3 ist die Übertragungs- und Empfangseinheit 31 über Treiber/Empfängerkreise 32 bis 34 mit einem Adressenbus 35, einen Datenbus 36 und einem Steuerbus 37 verbunden, wobei diese Busse mit einem gemeinsamen Bus 11 verbunden sind. Der Übertragungs/Empfangskreis31 sendet, wenn ein Bus-Zugriffsbefehl ausgeführt wird, die Information in Übereinstimmung mit einem Lese/Schreibbefehl an den Adressenbus 35 und den Steuerbus 36 und es wird der Betrieb des Datenbus in Übereinstimmung mit dem Lesebefehl oder dem Schreibbefehl in einen Empfangsbetrieb oder einen Übertragungsbetrieb geändert. Die oben angegebene Beschreibung bezieht sich auf einen Fall, in dem Daten von einem Leitrechner auf einen Arbcitsrechner übertragen werden. Umgekehrt, wenn eine Programmunterbrechung von dem Arbeitsrechner auf den Leitrechner stattfindet, und wenn seine Unterbrechung angenommen wird, ändert der Leitrechner die Betriebsarten des Adressenbus und des Datenbus in den Empfangsbelricb um oder überträgt Daten an den Datenbus 36, wobei er Steuerdatei! auf dem Steuerbus 37 benützt. Es ist ein Unlerbrechungsprioritäts-Prüfkreis 39 für den Unterbrechungsprioritätswert mit dem Datenbus 36 über den Treiber/Empfänger 33 verbunden. Der Prüfkreis 39 für den Unterbrechungsprioritätswert überwacht den Da-■> lenbus 36 und prüft einen eingegebenen Unterbrechungsprioriiätswert. Ein Kanal- und Steuerprüfkreis 40 ist über die Treiber/Empfängerkreise 32 und 34 mit dem Adressenbus 35 und dem Steuerbus 37 verbunden. Der Kanal- und Steuerprüfkreis 40 überwacht den Adressenbus 35 und den Steuerbus 37 und prüft ob zu der Einheit, zu der der Kreis 40 gehört, ein Zugriff besteht oder nicht. Einer der Ausgangsanschlüsse des Kanal- und Stcuerprüfkrciscs 40 ist mit dem Steueranschluß des Übertragungs/Empfangskreises und der andere

ι^Λ> Ausgangsanschluß mit einem der Eingangsanschlüsse eines ersten UND-Kreises 41 und mit einem der Eingangsanschlüsse eines zweiten UND-Kreises 43 verbunden. Der Ausgangsanschluß des Prüfkreises 39 für den Unterbrechungsprioritätswert ist mit dem anderen Eingangsanschluß des UND-Kreises 41 über einen Inverter 42 und mit dem anderen Eingangsanschluß des zweiten UND-Kreises 43 verbunden. Der Ausgangsanschluß des UND-Kreises 41 ist mit dem gemeinsamen Bus 11 über einen Treiber/Empfängerkreis 44 verbunden. Der Ausgangsanschluß des zweiten UND-Kreises 43 ist mit dem Steueranschluß eines Zeitablaufsteuerkreises 45 verbunden. Der Zeitablaufsteuerkreis 45 gibt an einen Bussteuerkreis 46 den Befehl, den Bus zu belegen, wenn er einen Bus-Zugriffsbefehl empfängt und empfängt ein Bus-Zugriffsbeendigungssignal von dem Bussteuerkreis 46 und beendet den Bus-Zugriffsbefehl. Wenn ein Unterbrechungsanforderungssignal eingegeben wird, steuert er seinen Zeitablauf und außerdem den Zeitablauf des Bus-Zugriffsbefehls und des Unterbre-

J5 chungs-lnhibit-Befehls. Wenn zu dem Kanal- und Steuerprüfkrcis 40 und dem Prüfkeis 39 für den Unterbrechungsprioritätswert per se ein Zugriff besteht, und ein Unterbrechungsprioritätswert vorliegt, der für eine Unterbrechung annehmbar ist, senden sie ein Unterbrechungssignal an den Zeitablaufsteuerkreis 45. Andererseits werden beide einen Unterbrechungsprioritätswert aufweisen, der die Unterbrechung nicht zuläßt. In einem solchen Fall senden beide ein negatives Quittungssignal (NAK) zu dem gemeinsamen Bus 11 zurück. DerZeitablaufsteuerkreis 45 ist mit dem Bussteuerkreis 46 verbunden. Der Bussteuerkreis 46 ist mit dem gemeinsamen Bus 11 über den Treiber/Empfänger 47 verbunden. Der andere Ausgangsanschluß des Bussteuerkreises 46 ist mit dem anderen Steueranschluß des Übertragungs- und Empfängerkreises 31 verbunden.

In der Fig.4 ist ein Schaltplan des Zeitablaufsteuerkreises 45 dargestellt. Der Ausgangsanschluß des zweiten UND-Kreises 43 ist mit einem D-Eingangsanschluß eines Unterbrechungsannahme-Flipflops 51 als ein Unterbrechungsbewilligungskreis verbunden. Der Q-Ausgangsanschiuß des Flipflops 51 ist mit dem Übertragungs- und Empfängerkreis 31 verbunden. Das Unterbrechungsannahme-Flipflop 51 wird durch ein Unterbrechungsanforderungssignal gesetzt, das durch den

w) Unterbreehungsprioritätsprüfkreis 39 bewertet wird, ob es einen Unterbrechungsprioritätswert aufweist, der höher ist als der Wert, den die ACU-Einheit laufend überdeckt, und die Unterbrechung wird angenommen. Der Ausgangsanschluß des zweiten UND-Kreises 43 ist mit

M dem D-Eingangsanschluß eines Befehlsausführungs-Inhibil-Flipflops 52 als ein Bcfehlausführungssperrkreis und außerdem mit dem Zcilablaufcrzeugungskreis 53 verbunden. Das Flipflop 52 wird verwendet um vor-

übergehend zu erzwingen, daß die Ausführung des Bus-Zugriffsbefehls in einem Wartezustand ist, wenn die Unterbrechung von dem Flipflop 51 angenommen wird.

Der Ausgangsanschluß des /weilen UND-Kreises 43 ist mit dem Eingangsanschluß des zweiten Inverters 54 verbunden. Der Ausgangsanschluß des zweiten Inverters 54 ist mit dem ersten Eingangsanschluß des ersten NAND-Kreises 55 verbunden. Der Ausgangsanschluß des ersten NAND-Kreises 55 ist mit einem der Eingangsanschlüsse eines NOR-Kreises 56 verbunden. Der Ausgangsanschluß des ersten NOR-Kreises 56 ist mit dem ersten Eingangsanschluß eines Verschiebekreises

57 verbunden. Der Verschiebekreis 57 enthält Flipflops

58 bis 61 vom D-Typ, wobei beispielsweise jedes ein Tei I einer Vierergruppe ist.

Der O-Ausgangsanschluß des ersten Flipflops 58 im Schieberegister 57 ist mit dem D-Eingangsanschluß des zweiten Flipflops 59 verbunden. Der <?-Ausgangsanschluß des ersten Flipflops 58 ist mit dem zweiten Eingangsanschluß des ersten NAND-Kreises 55 verbunden. Der Q-Ausgangsanschluß des zweiten Flipflops 59 ist mit dem D-Eingangsanschluß des dritten Flipflops 60, mit dem Eingangsanschluß des zweiten NAND-Kreises

62 und außerdem mit einem der Eingangsanschlüsse des dritten AN D-Kreises 63 verbunden. Der ζ)-Ausgangsanschluß des dritten Flipflops 60 ist mit dem D-Eingangsanschluß des vierten Flipflops 61 und mit einem der Eingangsanschlüsse des dritten NAND-Kreises 64 verbunden. Der (J-Ausgangsanschluß des dritten Flipflops 60 ist mit dem anderen Eingangsanschluß des zweiten NAND-Kreises 62 verbunden. Der 0-Ausgangsanschluß des vierten Flipflops 61 ist mit dem anderen Eingangsanschluß des dritten NAND-Kreises 64, einem der Einganganschlüsse des vierten AND-Kreises 65 und mit Takteingangsanschlüssen eines Flip-Flops 67 des Wartungsfeldes und eines COM-Flipflops 68 verbunden, wobei diese beiden einen Zeitablaufwartekrcis 75 bilden. Der Q-Ausgangsanschluß des COM-Flipflops 68 ist mit einem der Eingangsanschlüsse des zweiten NOR-Kreises 69 verbunden, dessen anderer Eingangsanschluß mit dem (?-Ausgangsanschluß des Flipflops 67 des Warlungsfeldes verbunden ist. Der Ausgangsanschluß des zweiten NOR-Kreises 69 ist mit dem dritten Einganganschluß des ersten NAND-Kreises 55 und mit einem der Eingangsanschlüsse des dritten NOR-Kreises 70 verbunden. Der andere Eingangsanschluß des dritten NOR-Kreises 70 ist mit dem anderen Eingangsanschluß des vierten UND-Kreises 65 verbunden. Der Ausgangsanschluß des dritten NOR-Kreises 70 ist mit dem CLR-Eingangsanschluß eines Befehlsausführungs-Inhibit-Kreises 52 verbunden. Der D-Eingangsanschluß des Kreises 52 ist mit dem D-Eingangsanschiuß des Unterbrechungsannahme-Flipflops 51 verbunden. Der Q-Ausgangsanschluß des Flipflops 52 ist mit dem anderen Eingangsanschiuß des dritten UND-Kreises 63 verbunden. Der Ausgangsanschluß des dritten UND-Kreises

63 ist mit dem Übertragungs- und Empfängerkreis 31 verbunden. Mit dem CK-Eingangsanschluß des Unterbrechungsannahme-Flipflops 51 und mit dem CLÄ-Eingangsanschluß dieses Flipflops sind der Ausgangsanschluß des vierten UND-Kreises 65 und der Ausgangsanschluß des zweiten NAN D-Kreises 62 verbunden.

Die Fig.5A bis 5E zeigen ein Grundzeitablaufdiagramm zur Erläuterung des Betriebs des in der F i g. 4 dargestellten Zeitablaufsteuerkreises. In den Figuren stellt die F i g. 5A ein Taktsignal dar, das von dem Oszillator 71 ausgesendet wird. Die F i g. 5B bis 5E zeigen Zeitsignale 7"! bis 74, die von dem ersten bis zu dem vierten Flipflop 58 bis 61 in dem Schiebekreis 57 erzeugt werden. Das Zeitsignal Π der Fig. 5B wird an dem O-Ausgangsanschluß des ersten Flipflops 58 in dem Schiebekreis 57 abgenommen und die hochpegeligcn Signale des Signals 71 werden dem D-F.ingangsanschluß des zweiten Klipflops 59 zugeführt. Das zweite Zeitsignal 72 der F i g. 5C wird von einem Q-Ausgangsanschluß des /weiten Flipflops 59 abgeleitet. Das /weite Zeitsignal 72 wird an den D-Eingangsanschluß des dritten Flip-Flops 60 angelegt, Das dritte in der Fig. 5D dargestellte Zeitsignal 73 wird an dem (?-Ausgangsanschluß des dritten Flipflops 60 erzeugt. Das Zeilsignal 73 von dem (?-Ausgangsansch!uß wird an den D-Eingangsanschluß des vierten Flipflops 61 angelegt, das wiederum das vierte Zeitsignal Γ4 erzeugt. Das Zeitsignal 73 von dem (?-Ausgangsanschluß des dritten Flipflops 60 und das Zeitsignal 74 von dem <?-Ausgangsanschluß des vierten Flipflops 61 werden an den dritten NAND-Kreis 64 angelegt. Als Ergebnis wird das Ausgangssignal des NAND-Kreises 64 ein tiefpegeliges Signal, das wiederum an den ersten NOR-Kreis 56 angelegt wird, der an dem Ausgangsanschluß ein tiefpegeliges Signal erzeugt. Das tiefpegelige Signal wird an den D-Eingangsanschluß des ersten Flipflops 58 angelegt.

Als Ergebnis fällt das Zeitsignal 71 ab und wird dann sukzessive an die zweiten bis vierten Flipflops 59 bis 61 angelegt und die Zeitsignale 7"2 bis 74 fallen ab.

Eine Reihe dieser Zeitsignale bildet einen Maschinenzyklus und die Befehle des Mikroprogramms werden durch eine Wiederholung des Maschinenzyklusses ausgeführt.

In der Fig.6 ist eine Reihe von Zeitablaufdiagrammen dargestellt, aus denen die Tatsache ersichtlich ist. daß die Zeitsteuerung der ACU-Einheit 12 in einerri Wartezustand ist, wenn der Bus-Zugriffsbefehl ausgeführt wird.

In der F i g. 6A ist der Verlauf eines Taktsignals dargestellt. Die F i g. 6B bis 6E zeigen die Verläufe von Zeilsignalen Ti bis Γ4. Die Fig.6F zeigt den Verlauf eines arithmetischen Steuersignals. AS. Die F i g. 6G zeigt den Verlauf eines Ausgangssignals eines COM-Flip-Fiops oder eines Flipflops des Wartungsfclds. Die F i g. 6H zeigt den Verlauf eines BAT-Signals. Ein Bus-Zugriifsbcfehl des Mikroprogramms wird während einer Periode A 1 ausgeführt und ein nächster gewöhnlicher Befehl wird während der Periode A 2 ausgeführt.

In Abhängigkeit von dem Grundtakisignal entstehen die Zeilsignale Π bis Γ4 in der richtigen Reihenfolge. Zu dieser Zeit wird das Zeilsignal 74 an den Takteingang des COM-Flipflops 68 und den Takteingang des Wartungsfeldes 67 angelegt. Wenn der Bus-Zugriffbefehl ausgeführt wird, wird ein COM-Signal von dem Übertragungs- und Empfängerkreis 31 in das COM-Flipflop 68 eingegeben. Als Ergebnis wird der (^-Ausgang des COM-Flipflops 68 invertiert und dann an einen der Eingangsanschlüsse des zweiten NOR-Kreises 69 angelegt, dessen anderer Eingangsanschiuß ein Q-Ausgangssignal des Flipflops 67 des Wartungsfeldes empfängt Das Ausgangssignal des zweiten NOR-

fco Kreises 69 wird als ein hochpegeliges Signal an den dritten Eingangsanschluß des ersten NAND-Kreises 55 angelegt. Ein Signal mit einem hohen Pegel wird an den Eingangsanschluß des ersten NAND-Kreises 55 durch den Inverter 54 angelegt. An den anderen Eingangsan-

b5 Schluß des NAND-Kreises 55 wird das Q-Signal des Flipflops 58 angelegt. Dann erzeugt der erste NAND-Kreis 55 ein tiefpegeliges Ausgangssignal, wenn das Q-Signal hochpegelig wird. Das tiefpegelige Signal wird an

einen der Eingangsanschlüssc des ersten NOR-Kreises 56 ungelegt. Der NOR-Kreis 56 erzeugt ein tiefpegeliges Signal, das wiederum an den D-Eingangsanschluß des Flipflops 58 angelegt wird. Es fallen dann die Zeitsignale 71 bis 74 in der richtigen Reihenfolge ab und die Zeitsteuerung der ACU-Einheit 12 ist in einem Wartezustand. Dieser Zustand wird solange aufrechterhalten, wie das COM-Flipflop 68 gesetzt ist (siehe Fig. 6G). Wenn der Bus-Zugriff beendet ist, wird, wie in der F i g. 6H dargestellt ist, ein Bus-Zugriffsbeendigungssignal von dem Bussteuerkreis 46 an den CLR- Eingangsanschluß des COM-Flipflops 68 angelegt, wobei das Flipflop 68 zurückgesetzt wird.

In der Fig. 7 ist ein Satz von Zeitablaufdiagrammcn dargestellt, die einen Unterbrechungsbetrieb erläutern, wenn die Zeitsteuerung der ACU-t2-Einhcit durch das Drücken des Stop-Schalters in einen Wartezustand übergeht.

Zunächst wird die Übergangsphase beschrieben, die folgt, wenn ein Stop-Schalter auf dem Wartungsfeld die arithmetische Steuereinheit in einen Wartezustand bringt.

Die F i g. 7A bis 7E zeigen Taktsignale und Zeitsignale 71 bis TA. Zuerst entstehen die Zeitsignale 7Ί bis Γ4 in Antwort auf das Grundtaktsignal. Bei der Ausführung des COM-Befehls wird das Zeitsignal TA an den Taktanschluß des Flipflops 67 des Wartungsfeldes gelegt. Wenn der Siop-Schaltcr auf dem Wartungsfeld gedrückt wird, wie dies in der F i g. 7H dargestellt ist, entdes Inverters 54 tiefpegelig. Das Signal wird an das NAND-Gatter 55 angelegt und das Ausgangssignal des NAND-Gatters55 wird hochpegelig.

Das Ausgangssignal des NAND-Gatters 55 wird an den Zeitablaufkreis angelegt. Die Zeitsignale Ti, 72, 73, TA werden von dem Zeitablaufkreis ausgesendet.

Wenn das hochpegelige Signal durch das ODER-Gai-

ter 69, 70 an den CLß-Eingangsanschluß des Befehlsausführungs-lnhibit-Flipflops 52 dadurch angelegt wird,

to daß das Flipflop 68 des Wartungsfeldes gesetzt wird, wird das hochpegelige Unterbrechungssignal von dem UND-Gatter 43 an den D-Eingangsanschluß des Befehlsausführungs-lnhibit-Flipflops angelegt. An den CK-Anschluß des Flipflops wird das hochpegelige Zeitsignal Π von dem Zeitablaufkreis angelegt.

Auf diese Weise wird das Befehlsausführungs-lnhibit-Flipflop 52 gesetzt.

Wenn das Flipflop 52 gesetzt ist, sendet der Q-\usgang ein tiefpegeliges Signal an das UND-Gatter 63 weshalb das Zeitsignal, das an dem anderen Anschluß des U N D-Gatters 63 anliegt, ausgeschaltet wird und das UND-Gatter 63 sendet das arithmetische Signal AS nicht aus.

Wenn daher das Flipflop 52 gesetzt ist. wird der nächste Befehl des Mikroprogramms nicht ausgeführt, da das arithmetische Signal selbst dann, wenn der Zeitablaufkrcis in Betrieb ist. nicht angelegt wird.

Das hochpegelige Unterbrechungssignal von dem UND-Gatter 43 wird an den D-Eingangsanschluß des

steht, wie dies in der Fig. 7G dargestellt ist, ein Aus- jo Unterbrechungsannahme-Flipflops 51 angelegt und an

id d Ziil

gangssignal von dem (^-Anschluß des Flipflops 67 des Wartungsfeldes. Das Ausgangssignal wird an das erste Flipflop 58 des Verschiebekreises 57 durch den zweiten NOR-Kreis 69 und den ersten NAND-Kreis 55 angelegt. Als Ergebnis ist das Ausgangssignal des ersten NOR-Kreises 56 tiefpegelig. Das tief pegelige Signal wird an den D-Eingangsanschluß des Flipflops 58 angelegt. Demgemäß entsteht an diesem der Pegel »low« und die Zeitsteuerung der ACU-Einheit 12 geht in den Wartezustand über, so daß die Ausführung des nächsten Befehles in dem Mikroprogramm unterbrochen wird. Im Hinblick auf das Zurücksetzen des Flipflops 67, wenn der Startschalter in der Fig.51 angeschaltet wird, fällt das Ausgangssignal des Flipflops 67 für das Wartungs-

den CK-Anschluß des Flipflops 51 wird das Zeitsignal 74 durch das U N D-Gatter 65 angelegt. Auf diese Weise wird das Unterbrechungsannahme-Flipflop 51 gesetzt, wenn das Zeitsignal aus dem tiefpegeligen Zustand in den hochpegeligen Zustand übergeht.

Während einer Periode C 3 ist daher der laufend ausgeführte Befehl des Mikroprogramms in einem Wartezustand und der nächste abgerufene Befehl des Mikroprogramms wird in einem Kellerspeicher gespeichert und der erste Befehl des Unterbrechungs-Verarbeitungs-Unterprogramms wird abgerufen.

Das Unterbrcchungssignal wird tiefpegelig und der Zeitablaufkreis geht in einen Wartezustand über.

Während einer Periode CA wird der Zeitablaufkreis

feld ab. wie dies in der F i g. 5G dargestellt ist. Demge- 45 wirksam und die Zeitsignale 72 und T3 werden an den maß werden die Zeitsignale 71 bis 74 der ACU-Einheit NAND-Kreis 62 angelegt und das Unterbrechungsan-12 sukzessive hochpegelig. Das heißt, der Wartezustand

der ACU-Einheit 12 wird freigegeben und die folgenden Befehle des Mikroprogramms werden ausgeführt.

Bei einer Anwendung eines solchen Wartungsfeldes drückt man wiederholt den Starischalter, während der Ein-Zustanu des Stop-Schaiters aufrechterhalten wird, so daß die Befehle des Mikroprogramms einer nach dem anderen durchgeführt werden.

Als nächstes wird der Betrieb beschrieben, in dem eine Unterbrechung eintritt während die Zeitsteuerung der ACU-Einheit in dem Wartezustand ist

F i g. 7 zeigt einen Satz von Zeitdiagrammen zur Erklärung eines Unterbrechungsbetriebs, wenn die Zeit

nahme-Flipflop 51 wird durch das Ausgangsuignal des NAND-Kreises 62 zurückgesetzt, wenn der Startschalter auf dem Wartungsfeld während einer Periode C3 gedrückt wird, wobei das Flipflop 67 des Wartungsfeldes zurückgesetzt wird.

Eine Synchrönisierungs- und Untcrbrechungsar.fordcrung von jeder Einheit an den Bus mit der Operation des Zeitablaufkreises wird folgendermaßen ausgeführt.

Ein Unterbrechungsanforderungsstgnal zum Gebrauch des Busses, das von jeder Vorrichtung erzeugt wird, wird an den Prüfkreis 39 für den Unterbrechungsprioritätswert angelegt wo der Unterbrechungsprioritätswert geprüft wird. Als Ergebnis des Prüfens wird die

steuerung der ACU-Einheit durch das Drücken eines w> Unterbrechungsanforderung nicht bewilligt bzw. igno-Stop-Schalters des Wartungsfeldes in dem Wartezu- riert wenn der Unterbrechungsprioritätswert des nun

erzeugten Unterbrechungsanforderungssignals geringer ist als der des Signals, das die ACU-Einheit laufend vorgibt In diesem Falle gibt die ACU-Einheit 12 ein b5 NAK-Signal an IOC 14 oder die MMU-Einheit 13 zurück. Andererseits wird die Unterbrechungsanforde-

stand ist Während einer Periode C1 wird das Flipflop des Wartungsfeldes durch das Drücken des Stop-Schalters des Wartungsfeldes gesetzt und die Zeitsteuerung der ACU-Einheil geht in den Wartezustand über.

Wenn ein Unterbrechungssignal eines hohen Pegels an einen Inverter 54 während der Periode C.2 von dem UND-Gatter43 angelegt wird, wird das Ausgangssignal

rung während einer Periode D5 ausgeführt Das in der Fig.8| gezeigte Zeitsignal 74 bewirkt

daß der zweite UND-Kreis 43 ein Unterbrechungsanforderungssignal erzeugt. Zu dieser Zeit ist das Unterbrechungsannahme-Flipflop 5t gesetzt und sein Ausgangssignal steigt, wie dies in der F i g. 81 dargestellt ist, an. Der Bus-Zugriffsbefchl wird weiterhin ausgeführt, so daß das COM-Flipflop 68 bei T4, wie dies in der Fi g. 8G dargestellt ist, anspricht. Das Unierbrcchungsanforderungssignal wird an den D-Eingangsanschluß des Befehlsausführungs-Inhibit-Flipflops 52 angelegt. An den Takteingangsanschluß des Befehlsausführungs-Inhibit-Flipflops 52 wird das Zeitsignal Ti des ersten Flipflops 58 angelegt. Dann steigt das Zeitsignal 7" 1, wie dies in der Fig.8L dargestellt ist, und auf diese Weise wird ein tiefpegeliges Signal an einem der Eingangsanschlüsse des dritten UND-Kreises 63 angelegt, der als ein arithmetischer Kreis wirkt. In entsprechender Weise wird das Ausgangssignal T2 des zweiten Flipflops 59 an den anderen Eingangsanschluß des UND-Kreiscs 63 angelegt und der UN D-Kreis 63 wird unwirksam gemacht. Das Ausgangssignal des zweiten NAND-Kreises 62 wird an den Oi./?-EingangsanschluB des Unierbrcchungsannahme-Flipflops 51 angelegt und das Ausgangssignal des Flipflops 51 fällt, wie dies in der I" i g. 81 dargestellt ist. ab. Die Zeitsignale 7" I bis TA fallen aufeinanderfolgend ab und gehen in den Warte/ustand. Wenn der Bus-Zugriff endet, steigt das Bus-Zugriffsbeendigungssignal, wie dies in der Fig.8H dargestellt ist. und das BAT-S\gn&\ wird an den Ci./?-Eingangsanschluß des COM-Flipflops 68 gelegt, damit das Flipflop 68 zurückgesetzt wird und wie in der Fig.8G dargestellt ist, abfällt. Das Ausgangssignal des Flipflops 52 steigt an der hinteren Kante des BAT-Signals an. wie dies in der Fig.81 dargestellt ist Das Befehlsausführungs-lnhibit-Flipflop 52 ist in Betrieb, wenn das COM-Flipflop 68 gesetzt ist oder wenn der Stop-Schalter des Wartungsfeldes betätigt ist. d. h„ wenn das Flipflop 67 des Wartungsfeides gesetzt ist.

Die Zeitdiagramme der Fig.9 zeigen eine Programmunterbrechung von dem Bus während der Ausführung eines Unterbrechungs-Inhibit-Befchls. d. h. eines Sprungbefehls. Ein gewöhnlicher Befehl des Mikroprogramms wird während einer Periode E1 ausgeführt und ein Sprungbefehl wird während einer Periode El ausgeführt. Ein Befehl nach dem Sprungbefehl wird ausgeführt und springt zu einem Unterbrechungsunterprogramm während der Periode £3. Ein Befehl des Unterbrechungsunterprogramms wird während einer Periode £4 ausgeführt Das Ausgangssignal des UND-Kreises 43 des Prüfkreises 39 für den Unterbrechungsprioritätswert, d. h. ein Befehlsanforderungssignal, sollte in dem Unterbrechungsannahme-Flipflop nicht gesetzt werden. Das tiefpegelige Signal des Snningsignak wird an den UND-Kreis 65 angelegt, damit das Zeitsignal 74 abfällt, so daß das Zeitsignal nicht an den CK- Eingangsanschluß des Unterbrechungsannahme-Flipflops 51 angelegt wird. Demgemäß ist das Unterbrechungsanforderungssignal nicht in dem Flipflop 51 gesetzt. Wie dies in der F i g. 9J dargestellt ist, wird nachdem der Sprungbefehl ausgeführt ist, das Sprungsigna] hochpegelig und das Unterbrechungsannahme-Flipflop 51 bewilligt das Unterbrechungsanforderungssignal von dem UND-Kreis 43 an der vorderen Kante des Zeitsignals Γ4. Als Ergebnis spricht das Unlcrbrechungsannahme-Flipilop 51 an, wie dies in der F i g. 9G dargestellt ist. Das Zeitsignal der Zeitsignale TI und T3 wird dem NAND-Kreis 62 eingegeben und das Ausgangssignal des Kreises wird tiefpegelig. Das tiefpegelige Signal wird an den CL/?-Eingangsanschluß des Unterbrechungsannahmc-Flipflops 51 angelegt, so daß das Ausgangssignal des Unterbrcchungsannahme-Flipflops 51. wie dies in der F i g. 9G dargestellt ist. abfällt.

Während der Unterbrechungs-Inhibit-Befehl ausge-ί führt wird, ist der Stop-Schalter auf dem Wartiingsfeld gedrückt, so (laß der Zcitablauf-i-T/cugungskreis 53 der ACU-Einheii 12 in den Warie/.usiand übergeht. Unter diesen Umstanden arbeitet der Zeiiablauferzeugungskreis wenn das Unterbrechungsanforderungssignal erzeugt wird und der nächste Befehl des Mikroprogramms wird ausgeführt.

An das Bcfchlsausführungs-Inhibil-Flipflop 52 wird ein Sprungsignal als ein Rücksetzsignal über das dritte NOR-Gatter 70 angelegt. Aus diesem Grunde wird die is Ausführung des Befehls des Mikroprogramms nicht durch das Flipflop 52 unterbrochen. Demgemäß wird in diesem Fall das Unterbreehungsanfordcrungssignal im Verlauf der Ausführung des nächsten Befehls der Mikroprogramme bewilligt. So kann die Unterbrechung sogar dann bewilligt werden, wenn die Zeitsteuerung der ACll-liinheii gestoppt wird, während der Unterbrechungs-lnhibit-Befehl von dem Wiirtungsfcld ausgeführt wird.

Die Fig. 10 zeigt einen Sai/ von Zciiablaufdiagram-2^r> men zur Erläuterung einer Übergangsphase, in der eine Programmunterbrechung eintritt, während ein gewöhnlicher Befehl (alle Mikroprogrammbefehle, ausgenommen Bus-Zugriffsbefehle und Sprungbefehle) ausgeführt wird. Der gewöhnliche Befehl wird während einer j» Periode Fl durch ein arithmetisches Signal ausgeführt, wobei der nächste auszuführende Befehl des Mikroprogramms zur selben Zeit abgerufen wird, zu der der Befehl des Mikroprogramms der bereits abgerufen war, in einem vorhergehenden Zyklus ausgeführt wird. J5 Wenn ein Unterbrechungssignal von dem UND-Gatter 43 ausgegeben wird, wird das Signal an dem D-Eingangsanschluß des Untcrbreehungsannahme-Flipflops 51 angelegt und an den CTC-Eingangsanschluß des Flipflops 51 wird das Zeitsignal Γ4 von dem UND-Gatter 65 angelegt. Dann wird das Unterbrechungsannahme-Flipllop 51 gesetzt, wenn das Zeitsignal T4 von einem tiefen Pegel in einen hohen Pegel übergeht.

Obwohl das Unterbrechungssignal auch an den D-Eingangsanschluß des Befehlsausführungs-lnhibit-Flip-4^r> flops 52 angelegt wird, wird das Flipflop 52 nicht gesetzt, da das COM-Flipflop 68 oder das Flipflop 67 des Wartungsfeldes an den CLR-Eingangsanschluß des Befehlsausführungs-Inhibit-Flipflops 52 über das ODER-Gatter 56, 70 ein tiefpegeliges Signal anlegt, wenn ein Befehl laufend ausgeführt wird, der kein Bus-Zugriffsbefehl ist oder wenn ein Stop-Schalter des Wartungsfeldes nicht bedrückt ist. Auf diese Weise wird das arithmetische Signal nicht durch das Unterbrechungssignal hervorgerufen. Das Unterbrechungsannahme-Flipflop wird dann in einer Periode F3 gesetzt, ein Befehl des Mikroprogramms der bereits in einem vorangehenden Zyklus abgerufen wurde, wird ausgeführt, ein Befehl des Mikroprogramms der als nächstes ausgeführt werden soll, wird in einem Kellerspeicher gespeichert, und der μ erste Befehl des Unterbrechungs-Verarbeitungs-Unterprogramms wird abgerufen.

An den CY-R-Eingangsanschluß des Unterbrechungsannahme-Flipflops 51 wird das liefpegelige Signal von dem NAND-Gatter 63 angelegt und das Flipliop b5 zurückgesetzt.

In einer Periode F4 wird der Befehl des Mikroprogramms des Unterbrechungs-Verarbeitungs-Unterprogramms entsprechend einem arithmetischen Signal aus-

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geführt.

Nach dem Verarbeiten der UiUsrbrechung, wenn diese durch die Ausführung des Unterbrechungsunterprogramms beendet ist, wivd damit begonnen, den im Kellerspeicher gespeicherten Befehl des Mikroprogramms durch die Ausführung eines Rückkehrbefehls auszuführen.

Wenn eine Unterbrechungsanforderung für die Verwendung des Busses durch irgendeine Einheit, ausgenommen durch die ACU-Einheit 12 auf den Bus 11 gege- ic ben wird, während die ACU-Einheil 12 eine Anfrage hinsichtlich der Verwendung des Busses ausgibt, oder wenn die ACU-Einheit 12 diese Aufgabe ausgibt durch Ausführung des Buszugriffsbefehls des Mikroprogramms, so erzeugt der Zeitablaufsteuerkreis ein Taktsignal zur Annahme der Unterbrechungsanforderung und unterbricht die Ausführung des Bus-Zugriffsbefehls, um die Unterbrechung zu bewilligen. Nachdem die Operation ausgeführt ist, die für die Unterbrechungsanforderung erforderlich ist. wird der Bus Il für einen Zugriff frei. Dann führt die ACU-Einheit 12 den Bus-Zugriffsbefehl aus. Wenn der Bus Il nicht verwendet wird, führt die ACU-Einheit 12 das Mikroprogramm aus und nimmt auch eine Unterbrechungsanforderung in gleicher Weise von einer anderen Einheit an. Wenn die ACU-Einheit 12 einen Unterbrechungs-Inhibit-Bcfehl ausführt, hält die ACU-Einheit die Unterbrechung bis zur Annahme der Unterbrechung in dem nächstfolgenden Ausführungszyklus. Aus diesem Grund wird bei der Datenverarbeitungsanlage mit den Merkmalen nach jo der Erfindung der Datendurchsatz wesentlich verbessert, wenn die Anlage für eine dezentralisierte Datenverarbeitung benutzt wird.

Die erläuterte Datenverarbeitungsanlage ist so ausgelegt, daß sie es ermöglicht, daß der Stop-Schalter auf js dem Wartungsfeld die Zeitsteuerung des Wartezusiandes der ACU-Einheit 12 auch ausführen kann, wenn das Mikroprogramm ausgeführt wird. Dieses Merkmal ist zum Durchprüfen des Mikroprogramms und dgl. sehr nützlich.

Hierzu 9 Blatt Zeichnungen

h^r)

Claims

Patentansprüche:

1. Datenverarbeitungsanlage mit einem mikroprogrammgesteuerten Zentralprozessor, einer Speichereinheit und wenigstens einer Ein-/Ausgabe-Steuereinheit. die über einen gemeinsamen Bus, bestehend aus einem Adreß-, Daten- und Steuerbus, verbunden sind, wobei Unterbrechungsanforderungen an den Zentralprozessor zur Übernahme des gemeinsamen Busses vorrangig behandelt werden, indem die laufende Verarbeitung des Zeniralprozessors angehalten wird, der gewünschte Datenaustausch mit der Speichereinheit durchgeführt und die laufende Verarbeitung des Zentralprozessors fortgeführt wird (Prinzip des »Cycle-Stealing«), dadurch gekennzeichnet, daß der gemeinsame Bus (11) hinsichtlich des Auftretens einer Unterbrechungsanforderung überwacht wird und daß auftretende Unterbrecbungsanforderungen über eine logische Schaltungsverbindung (43) einen Zeitablauf-Steuerkreis (45) steuern, der einen Unterbrechungsannahmekreis (51,65) zur Annahme des Ausgangssignals der logischen Schallverbindung (43), wenn kein mikroprogrammierter Sprungbefehl (Un- 2ί terbrcehung.s-lnhibii-Befehl) ausgeführt wird, und zur Speicherung des genannten Ausgangssignals, einen Befehlsausführungs-lnhibit-Kreis (52, 70) zur Blockierung (63) der Ausführung von Befehlen des Mikroprogramms, wenn das Ausgangssignal der Io- jo gischcn Schaltverbindung (43) aktiviert wurde und kein mikroprogrammierter Sprungbefehl (Unterbrechungs-lnhibit-Bcfehl) ausgeführt wird, einen Zeitablauf-Erzeugungskreis (53), der Zeitsteuersignalzyklen zur Ausführung des Mikroprogramms ji sowie für den Unterbrechungsannahmekreis und den Befehlsausführungs-Inhibil-Kreis erzeugt, und einen Zeitablauf-Wartekreis (75) enthält, um den Zeitablauf-Erzeugungskreis (53) bei Ausführung eines mikroprogrammicnen Bus-Zugriffsbcfehls (COM-Befehl) in einen Wartezustand zu bringen, der bei aktivem Ausgangssignal der logischen Schaltverbindung (43) so unterbrochen wird, daß ein Zeitsteuersignalzyklus für den Unterbrcchungsannahniekreis und den Bcfehlsausführungs-Inhibit-Kreis erzeugt wird.

2. Anlage nach Anspruch 1. dadurch gekennzeichnet, daß der Zeitablaufwartekreis (75) ein erstes Flip-Flop (68) enthält, das durch die Ausführung des Bus-Zugriffsbefehls gesetzt wird, um den Wartezu- .w stand des Zeitablauf-Erzeugungskreises (53) zu erhalten und dadurch einen Zugriff zu dem gemeinsamen Bus zu bewirken, und das durch ein Bus-Zugriffsbeendigungssignal zurückgestellt wird, um den Zeitablauf-Erzeugungskreis wieder zu betätigen, « und daß der Zeitablaufwartekreis (75) ein zweites Flip-Flop (67) enthält, das durch das Drücken eines Stop-Schaiters auf einem Wartungsfeld gesetzt wird, um den Wartezustand des Zeitablauf-Erzeugungskreises zu erhalten und das durch die Betätigung t>o eines Start-Schalters auf dem Wartungsfeld zurückgestellt wird, um den Zcitablauf-Erzeugungskreis wieder zu betätigen, und daß ein Logikkreis (69) zur logischen Oder-Verknüpfung der Ausgungssignalc von dem ersten und /weiten Ι·Ίίρ-Ι·Ίορ (68,67) vorge- u^r, sehen ist.

3. Anlage nach Anspruch 2. dadurch gekennzeichnet, daß das erste und d.is /weite I lip Hop (68, 67)

Verzögerungsflipflops (D-Flipflops) sind.

4. Anlage nach Anspruch 2, dadurch gekennzeichnet, daß der Logikreis ein ODER-Kreis mit zwei Eingängen ist

5. Anlage nach Anspruch I, dadurch gekennzeichnet, daß der Zeitablauf-Erzeugungskreis einen Oszillator (71). erste bis vierte Flip-Flops (58—61), die auf ein Signal des Oszillators (71) ansprechen, um erste bis vierte Zeitsteuersignale zu erzeugen, einen ersten Logikkreis (64) zur logischen UND-Verknüpfung von Ausgangssignalen von dem dritten und vierten Flipflop, einen zweiten logischen Kreis (55) zur logischen U N D-Verknüpfung eines Ausgangssignals des ersten Flipflops eines Ausgangssignals von dem Zeitablaufwarlekreis (75) und eines Ausgangssignals der logischen Schaltverbindung (43) und einen dritten Logikkreis (56) enthält, der zur logischen ODER-Verknüpfung der Ausgangssignale des ersten und zweiten Logikkreises dient und ein Ausgangssignal an den Eingangsanschluß des ersten Flipflops anlegt.

6. Anlage nach Anspruch 5, dadurch gekennzeichnet, daß das erste, zweite, dritte und vierte Flipflop Vcrzögcrungsflipflops (D-Flipflops) sind.

7. Anlage nach Anspruch 5. dadurch gekennzeichnet, daß der erste und zweite Logikkreis NAND-Krciscsind.

V. Anlage nach Anspruch 5. dadurch gekennzeichnet, daß der drille Logikkreis ein NOR-Kreisist.

9. Anlage nach Anspruch 1, dadurch gekennzeichnet, daß die logische Schaltungsverbindung einen UND-Krcis(43) enthält.

10. Anlage nach Anspruch 1, dadurch gekennzeichnet, daß der Unterbrechungsannahmekreis ein Verzögcrungsflipflop (D-Flipflop) (51) enthält, dessen D-Eingangsanschluß mit der logischen Schaltungsvcrbindung (43) verbunden ist, dessen Takteingangsanschluß (CK) mit dem Ausgangsanschluß eines ¹JND-Kreises (65) verbunden ist, welcher an einem Eingangsanschluß mit dem Zeitablauf-Erzeugungskreis (53) und an dem anderen Eingangsanschlu'J mit einem Signal in Verbindung steht, das aktiv ist. wenn kein mikroprogrammierter Sprungbefehl (Unterbrechungs-Inhibit-Befehl) ausgeführt wird, und dessen Rücksetzeingangsanschluß (CLR) mit dem Ausgangsanschluß eines NAND-Kreises (62) verbunden ist, welcher von dem Zeitablauf-Erzcugungskreis (53) gesteuert wird.

II. Anlage nach Anspruch!, dadurch gekennzeichnet, daß der Befehlsausführungs-lnhibit-Kreis ein Verzögerungsflipflop (D-Flipflop) (52) enthält, das an dem D-Eingangsanschluß mit der logischen Schaltungsverbindung (43), an dem Takteingangsanschluß (CK) mit dem Zeitablauf-Erzeugungskreis (53) und an dem Rücksetz-Eingangsanschluß (CLR) mit dem Ausgangsanschluß eines NOR-Kreises (70) verbunden ist, welcher an einem Eingangsanschluß mit dem Zeitablauf-Wartekreis (75) und an dem anderen Eingangsanschluß mit einem Signal in Verbindung steht, das aktiv ist. wenn kein mikroprogrammierter Sprungbefehl (Unterbrechungs-Inhibit-Befehl) ausgeführt wird.