DE2828685A1 - Detecting priority of interruption signals - using priority gates with multiple inputs, which bridge connection points of assemblies if assembly is missing - Google Patents

Abstract

The signals, possibly external signals, interrupt normal course of a program on data transfer lines in control systems with a assemblies plugged-in to the lines. They have a multiple input priority gate at a priority line for the interrupt traffic. At least one control unit delivers a priority signal on reception of an interruption signal. A multiple input priority gate is allocated to each connected point of an assembly on the data transfer wiring plane. An active signal is applied through a resistor to an input of the priority gate. It clears the way for the priority detection signal through another gate input, so that the signal path is bridged if an assembly is missing.

Description

Vorrichtung zur PrioritätsermittlungDevice for determining priority

von Unterbrechungssignalen in Steuersystemen mit Daten-Transfer-Leitungen Die Erfindung bezieht sich auf eine Vorrichtung zur Prioritätsermittlung von, einem normalen Programmablauf auf Daten-Transfer-Leitungen, insbesondere Bus-Systeme, unterbrechenden asynchronen und/oder externen Unterbrechungssignalen in Steuersystemen mit einer Mehrzahl von an die Daten-Transfer-Leitungen mittels Steckplätzen angeschlossener Baugruppen, die ein Mehreingangs-Prioritätstor an einer Prioritätsleitung für die Unterbrechungsbearbeitung (Interrupt - oder DMA-Verkehr) aufweisen und mit mindestens einer steuernden Baugruppe, die bei Empfang eines Unterbrechungssignals ein Prioritäts-Ermittlungssignal auf die Prioritätsleitung abgibt.of interrupt signals in control systems with data transfer lines the The invention relates to a device for determining the priority of, one normal program sequence on data transfer lines, especially bus systems, interrupting asynchronous and / or external interrupt signals in control systems with a plurality of connected to the data transfer lines by means of slots Assemblies that have a multi-input priority gate on a priority line for the Have interrupt processing (interrupt or DMA traffic) and with at least a controlling module, which upon receipt of an interrupt signal, a priority determination signal on the priority line.

Bei Steuersystemen mit Bus-Struktur, an die eine Vielzahl von nacheinandergeschalteten Baugruppen angeschlossen sind, tritt das Problem auf, daß eine Unterbrechung des normalen, durch die steuernde Baugruppe bestimmten Programmablaufs wünschenswert oder notwendig ist. Es sind dafür Unterbrechungssysteme bekannt geworden, wie zum Beispiel das Interrupt, bei dem ein Unterbrechen des normalen, durch die steuernde Baugruppe bestimmten Programmablaufs auf Grund einer Prioritätssteuerung vorgenommen wird. Die Priorität der Interrupt erzeugenden Baugruppe wird dabei durch den Steckplatz derselben auf den Bus festgelegt, und zwar sinkt die Priorität mit größer werdendem Abstand des Steckplatzes von der steuernden Baugruppe. Jede Baugruppe besitzt ein sogenanntes Prioritätstor, das bei Meldung eines Interrupts an die steuernde Baugruppe von dieser ein sogenanntes Prioritäts-Ermittlungssignal erhält, wodurch diese Baugruppe aufgefordert wird, zum Beispiel ihre Adresse der steuernden Baugruppe bekanntzugeben. Ebenso ist ein Interrupt-Verkehr bei sogenanntem DA (Direkt-Memory-ACCFS)-Betrieb notwendig, d.h. wenn ein Daten-Transfer zwischen zwei nichtsteuernden Geräten stattfinden soll. Nachteilig ist in beiden Fällen, daß die Weiterleitung eines Prioritäts-Ermittlungssignals von einer fehlenden Baugruppe blockiert wird, so daß alle nach der fehlenden Baugruppe angeschlossenen Baugruppe am Interrupt-Verkehr nicht mehr beteiligt sind. Dadurch ist nur eine Überwachung derjenigen Baugruppen möglich, die vor einer fehlenden Baugruppe liegen. Desweiteren muß bei einer Erweiterung eines derartigen Systems durch zusätzlich zugeschaltete Bus-Systeme auf den ersten, die steuernde Baugruppe beliefernden Bus, dafür Sorge getragen werden, daß zur Überwachung und Einbeziehung sämtlicher Baugruppen in den Interrupt-Verkehr auch sämtliche Baugruppen entsprechend der Anzahl der Steckplätze der Bus-Systeme vorhanden sind. Ein Fehlen einer Baugruppe unterbricht an dieser Stelle den Interrupt- oder DMA-Verkehr. Weitere Möglichkeiten der Überwachung sind durch eine dynamische, zyklische Abfrage sämtlicher Baugruppen möglich, was sehr zeitaufwendig ist.In control systems with a bus structure to which a large number of consecutively connected Assemblies are connected, the problem occurs that an interruption of the normal program sequence determined by the controlling assembly is desirable or is necessary. Interrupt systems have become known for this, such as for Example the interrupt, in which an interruption of the normal by the controlling Module specific program sequence made on the basis of a priority control will. The priority of the interrupt generating module is determined by the slot the same set on the bus, namely the priority decreases with increasing Distance between the slot and the controlling module. Each assembly has a so-called priority gate, which is activated when an interrupt is reported to the the controlling assembly receives a so-called priority determination signal from this, whereby this module is requested, for example, its address of the controlling one To announce the assembly. There is also interrupt traffic in so-called DA (direct memory ACCFS) operation necessary, i.e. if a data transfer takes place between two non-controlling devices target. The disadvantage in both cases is that the forwarding of a priority determination signal blocked by a missing module, so that all after the missing module connected module are no longer involved in interrupt traffic. Through this it is only possible to monitor those modules that are in front of a missing Assembly. Furthermore, if such a system is expanded by additionally connected bus systems to the first, the controlling assembly supplying bus, ensure that monitoring and involvement of all modules in the interrupt traffic and all modules accordingly the number of slots in the bus systems are available. A lack of an assembly interrupts the interrupt or DMA traffic at this point. More options the monitoring are through a dynamic, cyclical query of all assemblies possible, which is very time-consuming.

Der Erfindung liegt deshalb die Aufgabe zu Grunde, eine Vorrichtung zur Prioritätsermittlung der eingangs genannten Gattung zu schaffen, bei der auch bei Fehlen einer Baugruppe oder mehrerer und somit unbesetzter Steckplätze der Daten-Transfer-Leitungen den Anschluß sämtlicher nachfolgender Baugruppen an den Interrupt- oder DMA-Verkehr ermöglicht. Dabei soll die Vorrichtung durch das Hinzuschalten weiterer Daten-Transfer-Leitungen beliebig erweitert werden können.The invention is therefore based on the object of a device to determine the priority of the aforementioned To create genus even if a module is missing or several and therefore unoccupied slots the data transfer lines to the connection of all subsequent assemblies enables interrupt or DMA traffic. The device is supposed to be through the Adding additional data transfer lines can be expanded as required.

Die Lösung der Aufgabe besteht darin, daß erfindungsgemäß jedem Steckplatz für eine Baugruppe ein Mehreingangs-Prioritätstor zugeordnet ist, welches auf der Daten-Transfer-Verdrahtungsebene angeordnet ist, wobei an einen Eingang jedes Prioritätstores über einen Positionierwiderstand ein Aktiv-Signal gelegt ist, das den Signalweg für das Prioritäts-Ermittlungssignal über einen weiteren Eingang des Prioritätstores freigibt, so daß der Signalweg bei einer fehlenden Baugruppe überbrückt ist.The solution to the problem is that, according to the invention, each slot a multi-input priority gate is assigned for a module, which is based on the Data transfer wiring level is arranged, being connected to an input of each priority gate An active signal is placed via a positioning resistor, which controls the signal path for the priority determination signal via another input of the priority gate enables so that the signal path is bridged if a module is missing.

Der hervorstechende Vorteil vorliegender Erfindung gegenüber bekannten Interrupt-Systemen ist darin zu sehen, daß eine fehlende Baugruppe und somit ein offener Steckplatz der Daten-Transfer-Leitung nicht zu einer Abhängung aller nach dem offenen Steckplatz räumlich angeordneten Baugruppen führt, sondern diese räumlich nachfolgenden Baugruppen auf Grund der "Überbrückung" des offenen Steckplatzes an den Interrupt- oder DEIA-Verkehr angeschlossen bleiben.The salient advantage of the present invention over known ones Interrupt systems can be seen in the fact that a missing module and thus a Open slot of the data transfer line does not lead to a suspension of all after the open slot leads spatially arranged assemblies, but these spatially subsequent modules due to the "bridging" of the open slot connected to interrupt or DEIA traffic stay.

In einer bevorzugten Ausgestaltung der Erfindung können an jeden Steckplatz weitere, gleichgestaltete Daten-Transfer-Verdrahtungsebenen angeschlossen werden. Dadurch ist es in vorteilhafter Weise möglich, beliebige Geräte in den Interrupt-Verkehr einzuschleifen. Dadurch lassen sich Bus-Systeme praktisch beliebiger Größe aufbauen, wobei auf freie Steckplätze der Daten-Transfer-Leitungen keine Rücksicht genommen zu werden braucht, da nicht besteckte Steckplätze immer ~überbrückt" sind.In a preferred embodiment of the invention, each slot further, identical data transfer wiring levels can be connected. This advantageously enables any device to be included in the interrupt traffic to grind. This means that bus systems of practically any size can be set up, no consideration is given to free slots in the data transfer lines needs to be, since unassembled slots are always ~ bridged ".

In einer bevorzugten Ausgestaltung der Erfindung kann das Prioritätstor einen Phantom-Ausgang aufweisen und es können bei Anordnung der steuernden Baugruppe an einem beliebigen Steckplatz an jeden anderen Steckplatz weitere gleichgestaltete Daten-Transfer-Verdrahtungsebenen angeschlossen werden. Diese Ausführung besitzt desweiteren den Vorteil, daß hier die Anordnung der steuernden Baugruppe beliebig frei wählbar ist, d.h. daß die steuernde Baugruppe an einen beliebigen Steckplatz der Daten-Transfer-Verdrahtungsebene gesteckt werden kann. An allen anderen Steckplätzen können weitere gleichgestaltete Daten-Transfer-Verdrahtungsebenen angeschlossen werden, wodurch diese erfindungsgemäße Ausführungsform äußerst variabel ist. Die Intelligenz der steuernden Baugruppe kann gestreut werden, zum Beispiel können Mikro-Prozessoren, die am gleichen Bus stecken, ihre Funktionen untereinander austauschen durch Her- oder Hinübergabe eines Steuerbefehls, was zum Beispiel bei doppelter oder dreifacher Absicherung von Baugruppen notwendig ist, was dann angewendet wird, wenn ein System, zum Beispiel ein Rechner, unter keinen Umständen völlig ausfallen darf. Desweiteren sind durch diese erfindungsgefäße Ausführungsform Multiprozessing-Systeme aufbaubar.In a preferred embodiment of the invention, the priority gate have a phantom output and it can with the arrangement of the controlling assembly at any slot to any other slot further identical Data transfer wiring levels can be connected. This version has furthermore the advantage that the control assembly can be arranged as desired is freely selectable, i.e. that the controlling module can be inserted into any slot the data transfer wiring level can be plugged. At all other slots Further data transfer wiring levels of the same configuration can be connected , whereby this embodiment of the invention is extremely variable. the Intelligence of the controlling assembly can be scattered, for example can Microprocessors that are plugged into the same bus exchange their functions with one another by handing over or transferring a control command, which, for example, in the case of a double or triple protection of assemblies is necessary, which is then applied if a system, for example a computer, does not completely fail under any circumstances allowed. Furthermore, this embodiment according to the invention enables multiprocessing systems buildable.

Wenn auf die freie Wahl der Anordnung der steuernden Baugruppe verzichtet werden kann und somit diese einen festen Steckplatz erhält, auf den alle nachfolgenden Baugruppen oder auch Daten-Transfer-Verdrahtungsebenen räumlich bezogen sind, dann ist dem Steckplatz für die steuernde Baugruppe kein Prioritätstor zugeordnet.If the free choice of the arrangement of the controlling assembly is dispensed with and thus this receives a fixed slot on which all subsequent Assemblies or data transfer wiring levels are spatially related, then no priority gate is assigned to the slot for the controlling module.

Die Erfindung ist in der nachfolgenden Beschreibung anhand zweier in der Zeichnung dargestellter Ausführungsbeispiele näher erläutert.The invention is based on two in the following description Exemplary embodiments shown in the drawing are explained in more detail.

Es zeigen: Figur 1 eine Daten-Transfer-Verdrahtungsebene mit mehreren Steckplätzen für Baugruppen, wobei diese Daten-Transfer-Verdrahtungsebene durch eine weitere, gleichartige Datenebene erweitert ist Figur 2 eine Schaltung auf einer Steckkarte zur Erzeugung des Interrupt-Signals, das der steuernden Einheit aufgegeben wird und Figur 3 ein weiteres Ausführungsbeispiel einer Daten-Transfer-Verdrahtungsebene, wobei hier die Wahl des Steckplatzes für die steuernde Einheit beliebig ist.The figures show: FIG. 1 a data transfer wiring level with several Slots for modules, this data transfer wiring level through another, similar data level is expanded Figure 2 a Circuit on a plug-in card to generate the interrupt signal of the controlling one Unit is abandoned and FIG. 3 shows a further exemplary embodiment of a data transfer wiring level, where the choice of the slot for the controlling unit is arbitrary.

Gemäß der Figur 1 befinden sich auf einer Daten-Transfer-Verdrahtungsebene, ein sogenanntes Rack, eine Vielzahl von Steckplätzen 2, 3, 4, 5 und 6, wobei im gewählten Beispiel der Steckplatz 6 der Platz für die steuernde Baugruppe ist. Die Steckplätze sind mit einer beliebigen Anzahl von Datenleitungen 7 verbunden, von denen nur eine Leitung gezeichnet ist. Die Priorität der Steckplätze und somit der Baugruppen beruht auf der räumlichen Zuordnung der steuernden Baugruppe, und zwar hat der Steckplatz 5 die höchste Priorität vor den Steckplätzen 4, 3 und 2.According to FIG. 1, on a data transfer wiring level, a so-called rack, a multitude of slots 2, 3, 4, 5 and 6, whereby im The selected example, slot 6 is the place for the controlling module. the Slots are connected to any number of data lines 7, from only one line is drawn. The priority of the slots and thus the Assemblies is based on the spatial assignment of the controlling assembly, namely slot 5 has the highest priority over slots 4, 3 and 2.

Eine Interrupt-Busleitung 8 verbindet nun sämtliche Steckplätze untereinander und ist in die steuernde Einheit geführt. Auf dieser Leitung 8 sendet die entsprechende Baugruppe ihre Asynchronen oder Extern eingegebenen Unterbrechungssignale zur steuernden Baugruppe. Dieses Interrupt-Unterbrechungssignal INTN ist in negativer Logik gehalten, ao daß das INTN-Signal ein Aktiv-"O"-Signal ist. Die Leitung 8 ist eine Wired-OR-Schaltung für negative Logik; sie könnte ebensogut als Wired-And-Schaltung für positive Logik ausgelegt sein. Alle Baugruppen geben ihre Unterbrechungssignale auf die Interrupt-Bus-Leitung 8.An interrupt bus line 8 now connects all the slots with one another and is led into the controlling unit. On this line 8 sends the appropriate Module to control its asynchronous or externally entered interrupt signals Module. This interrupt interruption signal INTN is held in negative logic, ao that the INTN signal is an active "0" signal. The administration 8th is a wired-OR circuit for negative logic; it could just as well be used as a wired and circuit be designed for positive logic. All modules give their interrupt signals on the interrupt bus line 8.

Wenn die steuernde Baugruppe die Interrupt-Änforderung erkannt hat, so beendet sie den laufenden Datenverkehr mit den anderen Baugruppen, sie #-artet also, bis das laufende Wort übertragen ist und macht dann den Bus frei. Nun gibt die steuernde Baugruppe auf die Leitung lo ein Prioritäts-Erkennungssignal PRA, weiches als Eingangssignal PRE am ersten Steckplatz 5 für die erste Baugruppe erscheint. Die Leitung lo ist dabei nur durchgezogen bis zum ersten Steckplatz 5.When the controlling module has recognized the interrupt request, in this way it terminates the current data traffic with the other modules, it # -started that is, until the current word is transmitted and then clears the bus. Well there the controlling assembly on line lo a priority recognition signal PRA, soft appears as the input signal PRE at the first slot 5 for the first module. The line lo is only pulled through to the first slot 5.

Das Aktiv-Signal PRA (ist gleich PRE) wird gleichzeitig auf einen Eingang 13 eines Mehreingangs-Prioritätstores gegeben, welches im gewählten Beispiel ein UND-Gatter 14 ist. Der zweite Eingang 12 ist über einen Positionierwiderstand 16, ein sogenannter PULL-Up-Widerstand, auf Aktiv-Signal "1" 17 gelegt. Gleichzeitig führt eine Ausgangsleitung 11 von Steckplatz 5 das Ausgangssignal PRA zum Eingang 12 des UND-Gatters 14, wobei das Ausgangssignal PRA nurbei Vorhandensein einer Baugruppe innerhalb des Steckplatzes erscheinen kann.The active signal PRA (is equal to PRE) is simultaneously on one Given input 13 of a multi-input priority gate, which in the selected example an AND gate 14 is. The second input 12 is via a positioning resistor 16, a so-called pull-up resistor, applied to the active signal "1" 17. Simultaneously an output line 11 leads from slot 5 the output signal PRA to the input 12 of the AND gate 14, the output signal PRA only in the presence of a module may appear inside the slot.

Bei Fehlen einer Baugruppe arbeitet die Schaltung folgendermaßen: Es sei angenommen, daß die Baugruppe für den Steckplatz 5 fehlt. Nun sendet die Baugruppe des Steckplatzes 3 ein Interrupt-Signal. Nach Beendigung des Datenverkehrs auf dem Bus gibt nun die steuernde Baugruppe des Steckplatzes 6 ein PRA-Signal auf die Leitung lo, welches direkt auf den Eingang 13 des UND-Gatters f4 gegeben wird. Da die Baugruppe des Steckplatzes 5 fehlt, erscheint auf der Leitung 11 kein PRA-Signal. Dafür wird ein Aktiv-Signal 1 von der Spannungsquelle 17 über den Positionierwiderstand 16 an den Eingang 12 des UND-Gatters 14 gelegt. Das Gatter 14 schaltet durch und gibt einen Ausgangsimpuls auf seine Ausgangsleitung 15, wobei dieser Ausgangsimpuls gleichzeitig den Eingangsimpuls PRE für die nachfolgende Baugruppe darstellt. Somit wurde also die fehlende Baugruppe des Steckplatzes 5 mit Hilfe des UND-Gatters 14 und des Positionierwiderstandes 16 flberbrückt, es wurde ein Zustand simuliert, als ob die Baugruppe vorhanden wäre.If a module is missing, the circuit works as follows: It is assumed that the assembly for the Slot 5 is missing. Now the module in slot 3 sends an interrupt signal. After completion of the data traffic on the bus is now the controlling module of the slot 6 a PRA signal on line lo, which is sent directly to input 13 of the AND gate f4 is given. Since the module in slot 5 is missing, appears on the line 11 no PRA signal. For this purpose, an active signal 1 is transmitted from the voltage source 17 the positioning resistor 16 is applied to the input 12 of the AND gate 14. The gate 14 switches through and gives an output pulse on its output line 15, wherein this output pulse simultaneously serves as the input pulse PRE for the following module represents. Thus, the missing module of slot 5 was with the help of the AND gate 14 and the positioning resistor 16 bridged, it became a State simulates as if the assembly existed.

Desweiteren sei angenommen,daß die Baugruppe des Steckplatzes 4 vorhanden ist. Bei eingesteckter Baugruppe, die keinen Interrupt gesendet hat, erscheint bei Anlegen eines Aktivsignals "1" PRE an den Eingang immer ein Aktiv-Signal 1 PRA am Ausgang, hier also erscheint auf der Leitung 19 ein Ausgangssignal PRA, welches in einen Eingang eines weiteren UND-Gatters 20 gegeben wird.It is also assumed that the module of slot 4 is present is. If the module is plugged in and has not sent an interrupt, appears at Applying an active signal "1" PRE to the input always an active signal 1 PRA on Output, so here an output signal PRA appears on line 19, which is given into an input of a further AND gate 20.

Auf den zweiten Eingang wird wiederum direkt das PRE-Signal gegeben, welches das Ausgangssignal des vorhergehenden UND-Gatters 14 auf der Leitung 15 ist.The PRE signal is sent directly to the second input, which is the output of the preceding AND gate 14 on line 15 is.

Die Baugruppe des Steckplatzes 3, die Interrupt gesendet hat, legt sofort den Ausgang PRA auf ~0" -Signal, solange der Interrupt ansteht. Dadurch kann nun das ankommende PRE-Signal nicht weiter, das UND-Gatter 22 bleibt gesperrt, das "O"-Signal auf der Leitung PRA ist vorrangig gegenüber dem Aktiv-11111-Signal, das bei Fehlen eines PRA-Ausgangs über den Positionierwiderstand 23 angelegt würde.The module of slot 3, which sent the interrupt, lays down Immediately set the PRA output to a ~ 0 "signal as long as the interrupt is pending now the incoming PRE signal no longer, the AND gate 22 remains blocked, the The "O" signal on the PRA line has priority over the active 11111 signal, the would be applied via the positioning resistor 23 in the absence of a PRA output.

Somit ist sichergestellt, daß das Prioritäts-Ermittlungssignal tatsächlich nur bis zu jener Baugruppe läuft, die ein Interrupt-Signal gesendet hat. Gleichzeitig erkennt die Baugruppe, die Interrupt gesendet hat, das PRE-Signal und schaltet mit diesen ihre eigene Adresse auf die Daten-Leitung des Busses, der dafür freigehalten ist. Dadurch erkennt wiederum die steuernde Baugruppe, wer Interrupt gesendet hat und kann nun diese Baugruppe speziell bearbeiten.This ensures that the priority determination signal actually only runs up to the module that sent an interrupt signal. Simultaneously the module that sent the interrupt recognizes the PRE signal and switches with it this their own address on the data line of the bus, which is kept free for it is. This in turn enables the controlling module to recognize who sent the interrupt and can now specifically edit this assembly.

Im Unterschied dazu erfolgt beim DMA-Verkehr (Direkt-Memory-ACCES) kein Senden der Adresse der entsprechenden Baugruppe,sondern der Bus wird nur für den Datenaustausch freigehalten. Wenn zwei Baugruppen gleichzeitig Daten senden wollen, so stellt die steuernde Baugruppe die Priorität sicher. Am Schluß des Datenaustauschers durch Interrupt- oder DMA-Verkehr wird ein Quittungssignal gegeben oder es wird nach einer bestimmten Zeit das PRA-Signal der steuernden Baugruppe gelöscht, sobald sichergestellt ist, daß eine Adressenübertragung stattgefunden hat.In contrast to this, DMA traffic (direct memory ACCES) no sending of the address of the corresponding module, but the bus is only used for keep the data exchange free. When two modules send data at the same time want, the controlling assembly provides the Priority for sure. At the end of the data exchanger through interrupt or DMA traffic, an acknowledgment signal is sent or the PRA signal of the controlling module is given after a certain time deleted as soon as it is ensured that an address transfer has taken place Has.

Figur 1 zeigt desweiteren eine Rückleitung 24, die vom letztenUND-Gatter zurück zur steuernden Baugruppe geführt ist und dort ein PRE-Signal darstellt. Über diese Schleife wird das PRA-Signal der steuernden Baugruppe geschleift, wodurch eine Sicherheitsprüfung stattfinden kann. Die steuernde Baugruppe kann also ein Testsignal entsprechend einem PRA-Signal aussenden, welches bei Durchlauf durch sämtliche UND-Gatter kund tut, daß alle Gatter in Ordnung sind und an keinem derselben dauernd ein "O"-Signal, herrührend aus dem Ausgang PRA, anliegt, welches die Prioritätsleitung unterbrechen würde. Damit kann also der Fehler, daß eine Baugruppe ständig "O"-Signal sendet, erkannt werden.Figure 1 also shows a return line 24 coming from the last AND gate is led back to the controlling module and represents a PRE signal there. Above this loop is looped through the PRA signal of the controlling assembly, whereby a security check can take place. The controlling assembly can therefore be a Send out test signal corresponding to a PRA signal, which when passed through all AND gates announce that all gates are OK and none of them a constant "0" signal, originating from the output PRA, is present, which is the priority line would interrupt. This can cause the error that a module has a constant "0" signal sends to be recognized.

An den Steckplatz 5 ist desweiteren über Bus-Leitungen 25, 26, 27 und 28, die eine Abschirmung 29 aufweisen, eine gleichartig gestaltete- Daten-Transfer-Verdrahtungsebene 30 angeschlossen mit ebenfalls gleich ausgebildeten Steckplätzen 31 und# 32, die ebenso wie die Steckplätze der Daten-Transfer-Verdrahtungsebene 1 mit Mehreingangs-Prioritätstoren 33 und dazugehörigen Positionierwiderständen 34 geschaltet sind. Sämtliche Steckplätze 31, 32 und 35 --und auch sämtliche weiteren von einem dieser Steckplätze abgehenden Daten-Transfer-Verdrahtungsebenen -sind nun prioritätsmäßig vor den Steckplätzen 2, 3 und 4 der Daten-Transfer-Verdrahtungsebene 1 vorrangig, Die beliebig vielen miteinander verbundenen Daten-Transfer-Verdrahtungsebenen, die dadurch eine Vielzahl von Kombinierung von Baugruppen zulassen, bilden somit ein Schleifensystem, wobei jede Abzweigung einer Daten-Transfer-Verdrahtungsebene prioritätsberechtigt gegenüber sämtlichen, nach der Abzweigung folgenden Steckplätzen ist. Das trifft für jede Abzweigung zu, so daß eine eindeutige Prioritätszuweisung gegeben ist. Zum Beispiel durchläuft in Figur 1 PRA-Signal, herrührend aus der steuernden Baugruppe zuerst über die Abzweigung die Daten-Transfer-Verdrahtungsebene 30 und erst danach die Daten-Transfer-Verdrahtungsebene 1. Es können somit untereinander weitere untereinander gleiche Bus-Systeme an einen beliebigen Steckplatz angeschlossen werden, die den gleichen Aufbau haben und über Kabel weitergeführt werden können. Dadurch können beliebig viele Geräte oder Baugruppen an den Interrupt angeschlossen bzw.The slot 5 is also connected via bus lines 25, 26, 27 and 28, which have a shield 29, a similarly configured data transfer wiring level 30 connected with similarly designed slots 31 and # 32, the as are the slots the data transfer wiring level 1 with multiple input priority gates 33 and associated positioning resistors 34 are switched. All slots 31, 32 and 35 - and all others too Data transfer wiring levels outgoing from one of these slots are now has priority over slots 2, 3 and 4 of the data transfer wiring level 1 priority, Any number of interconnected data transfer wiring levels, which thus allow a large number of combinations of assemblies, thus form a loop system, each branch being a data transfer wiring level has priority over all slots following the branch is. This is true for each branch, so that a clear priority assignment given is. For example, in FIG. 1, the PRA signal, originating from the controlling one, passes through Module first over the junction the data transfer wiring level 30 and only afterwards the data transfer wiring level 1. It can thus be among each other other bus systems that are identical to one another are connected to any slot that have the same structure and can be continued via cables. This means that any number of devices or modules can be connected to the interrupt respectively.

in den Interrupt eingeschleift werden.looped into the interrupt.

In Figur 2 ist eine mögliche Schaltung innerhalb einer Baugruppe gezeigt, die zur Erzeugung des Interrupt-Signals dient. Auf einer Steckkarte 36 sind zwei D-Flip-Flops 37 und 41 in positive Logik angeordnet, Der Q-Ausgang 38 des Flip-Flops 37 ist auf einen Eingang eines UND-Gatters 39 geführt, an dessen anderen Eingang der Ausgang 46 eines Inverters 45 gelegt ist. In diesen Inverter 45 wird das PRE-Signal der steuernden Baugruppe, das Prioritäts-Ermittlungssignal, gegeben. Der Ausgang 40 des UND-Gatters 39 führt zum SE-Eingang des Flip-Flops 41, dessen QAusgang zu einem Inverter 42 und dessen Q-Ausgang auf der Leitung 44 das PRA - Signal liefert. Der Ausgang 43 des Inverters 42 liefert das Interrupt-Signal INDEN.In Figure 2, a possible circuit within an assembly is shown, which is used to generate the interrupt signal. There are two on a plug-in card 36 D flip-flops 37 and 41 arranged in positive logic, the Q output 38 of the flip-flop 37 is led to one input of an AND gate 39, at the other input the output 46 of an inverter 45 is applied. In this inverter 45 is the PRE signal given to the controlling assembly, the priority determination signal. The exit 40 of the AND gate 39 leads to the SE input of the flip-flop 41, whose Q output an inverter 42 and whose Q output on line 44 supplies the PRA signal. The output 43 of the inverter 42 supplies the interrupt signal INDEN.

Die Funktionsweise der Schaltung ist folgende: Auf der Leitung 50 erscheint am Eingang des T-Flip-Flops 37 ein aktives Setzsignal INTE. Das D-Flip-Flop 37 ist ein flankengesteuertes Flip-Flop, wobei zum Beispiel die positive Flanke des Clock-Eingangs eine Speicherung des INTE-Signals im Flip-Flop bewirkt. Das aktive Setzsignal 1 INTE setzt den Q-Ausgang gleich 1, wodurch auf der Leitung 38 ein aktives Setzsignal für ein UND-Gatter 39 erscheint. Liegt nun kein PRE-Signal auf dem Bus an, so liefert der Inverter 45 auf der Leitung 46 ein aktives Signal, wodurch das UND-Gatter 39 schaltet. Der Ausgang 40 setzt den Eingang des Flip-Flops 41, wodurch der Q- Ausgang gesetzt wird und ein Aktiv-Signal am Inverter 42 erscheint. Der Inverter 42 ist als OPEN-Kollektor-Inverter ausgeführt, um die WIRED-0R-Funktion der INTN-Bus-Leitung zu gewährleisten. Gleichzeitig schaltet der Q-Ausgang auf PRA-"0"-Signal, wodurch die nachfolgenden Baugruppen von der Prioritätsermittlung abgeschaltet werden. Der Inverter 45 zusammen mit dem UND-Gatter 39 dienen dazu, sicherzustellen, daß nur dann ein INTN- und ein PRA-" 011 -Signal gesendet werden, wenn kein PRE-Signal schon auf dem Bus anliegt. Dadurch wird sichergestellt, daß eine Baugruppe, die logisch weiter von der steuernden Baugruppe entfernt liegt, aber früher Interrupt gesendet hat, nicht durch eine logisch nähere Baugruppe unterbrochen werden kann, deren Interrupt-Signal zeitlich später erfolgt.The operation of the circuit is as follows: On line 50 an active set signal INTE appears at the input of the T flip-flop 37. The D flip-flop 37 is an edge-triggered flip-flop, where for example the positive edge of the clock input causes the INTE signal to be stored in the flip-flop. The active one Set signal 1 INTE sets the Q output equal to 1, causing an active on line 38 A set signal for an AND gate 39 appears. If there is now no PRE signal on the bus on, the inverter 45 supplies an active signal on the line 46, whereby the AND gate 39 switches. The output 40 sets the input of the flip-flop 41, whereby the Q- Output is set and an active signal at the inverter 42 appears. The inverter 42 is designed as an OPEN collector inverter for the WIRED-0R function the INTN bus line. At the same time the Q output switches to PRA "0" signal, whereby the following assemblies are switched off from the priority determination. The inverter 45 together with the AND gate 39 serve to ensure that An INTN and a PRA "011 signal are only sent if there is no PRE signal is already on the bus. This ensures that an assembly that is logically further away from the controlling module, but interrupted earlier has sent, cannot be interrupted by a logically closer assembly, whose interrupt signal occurs later.

Wenn die steuernde Baugruppe das Interrupt-Signal INTN aufgenommen hat, und diese Baugruppe auch die höchste Priorität besitzt, erscheint nun auf der Leitung 47 ein Aktiv-~11,-Signal PRE, welches zusammen mit dem Interrupt-Signal INTN auf ein UND-Gatter 49 gegeben wird, wodurch über die UND-Gatter 53 die Adresse Ag bis AN auf den Bus gelegt wird. Gleichzeitig wird der Ausgangsimpuls des UND-Gatters 49 auf ein R-C-Glied 51, 52 gelegt. Wenn nun das PRE-Signal nach Erkennen der Adresse wieder zu einem "O"-Signal wird, erscheint an den Clock-Eingängen der Flip-Flop 37 und 41 auf Grund eines an das R-C-Glied angeschlossenen Inverters 48 ein "1"-Signal, dessen positive Flanke die Flip-Flop zurücksetzt.When the controlling module received the interrupt signal INTN has, and this module also has the highest priority, now appears on the Line 47 an active ~ 11 signal PRE, which together with the interrupt signal INTN is given to an AND gate 49, whereby via the AND gate 53 the address Ag until AN is placed on the bus. At the same time, the output pulse of the AND gate 49 placed on an R-C link 51, 52. If now the PRE signal after recognizing the address becomes an "O" signal again, appears at the clock inputs of the flip-flop 37 and 41 due to one connected to the R-C element Inverters 48 a "1" signal, the positive edge of which resets the flip-flop.

Steht hingegen schon ein PRE-Signal auf dem Bus an, so liefert die Ausgangsleitung 46 des Inverters 45 ein "O"-Signal, wodurch das UND-Gatter 39 gesperrt bleibt und somit weder ein Interrupt-Signal INTN noch ein PRA-"0"-Signal gesendet werden können.If, on the other hand, there is already a PRE signal on the bus, the Output line 46 of inverter 45 has an "O" signal, as a result of which AND gate 39 is blocked remains and thus neither an interrupt signal INTN nor a PRA "0" signal is sent can be.

Das R-C-Glied, bestehend aus dem Kondensator 52 und dem Widerstand 51 dient zur Ausblendung von Nadelimpulsen, die dann auftreten können, wenn das INTE-Signal vom Flip-Flop 37 zum Flip-Flop 41 durchschaltet.The R-C element, consisting of the capacitor 52 and the resistor 51 is used to suppress needle pulses that can occur when the INTE signal from flip-flop 37 to flip-flop 41 is switched through.

In Figur 3 ist eine weitere Ausführungsform einer erfindungsgemäßen Vorrichtung gezeigt, wobei hier die Anordnung der steuernden Baugruppe in einem beliebigen Steckplatz erfolgen kann. Eine Daten-Transfer-Verdrahtungsebene 54 trägt wiederum eine Mehrzahl von Steckplätzen 55, 56, 57 und 58, die untereinander durch Datenleitungen- 59, 60 und 61 verbunden sind. Allen Steckplätzen ist wiederum ein Mehreingangs-Prioritätstor zugeordnet, die hier ODER-Gatter 64, 73 und als OPEN-Kollektor-Gatter ausgeführt sind. Der Eingang 65 des ODER-Gatters 64 ist über einen Positionierwiderstand 67 an ein Aktiv-"1"-Signal 68 gelegt, der ein sogenannter Pull-Up-Widerstand ist und der dazu dient, daß die steuernde Baugruppe an jedem Steckplatz sitzen kann. Der andere Eingang 63 des Gatters 64 ist über einen weiteren Positionier-Widerstand 66 auf Masse gelegt, die, da das Gatter 64 ein OPEN-Kollektor-Gatter ist, ein Aktiv-Signal für das Gatter darstellt.In Figure 3 is a further embodiment of an inventive Device shown, here the arrangement of the controlling assembly in one any slot. A data transfer wiring layer 54 carries in turn, a plurality of slots 55, 56, 57 and 58, which go through one another Data lines 59, 60 and 61 are connected. All slots are in turn one Assigned multiple input priority gate, here OR gates 64, 73 and as OPEN collector gates are executed. The input 65 of the OR gate 64 is via a positioning resistor 67 applied to an active "1" signal 68, which is a so-called pull-up resistor and which is used to ensure that the controlling module can sit in each slot. Of the the other input 63 of the gate 64 is via a further positioning resistor 66 is connected to ground which, since gate 64 is an OPEN collector gate, is an active signal represents for the gate.

Sendet die steuernde Baugruppe auf Grund des Empfangs eines Interrupt-Signals INTN ein entsprechendes Prioritäts-Ermittlungssignal PRAN, so wird die Ausgangsleitung 62 auf Masse gezogen, am Eingang 63 erscheint ein Aktiv-Signal. Die Verknüpfungen 69, 71 usf sind Phantom-Verknüpfungen, die das Eingangssignal PREN für den jeweiligen Steckplatz - welches das Ausgangssignal des vorhergehenden Prioritätstores ist- auf einen Eingang des dem Steckplatz zugeordneten Prioritätstores legen, an den auch der Pull-Up-Widerstand angeschlossen ist. Die Ausgangsleitung 62, 72, die das Ausgangssignal PRAN führt, ist jeweils an den anderen Eingang des Prioritätstores gelegt.Sends the controlling module based on the receipt of an interrupt signal INTN a corresponding priority determination signal PRAN, then the output line 62 pulled to ground, an active signal appears at input 63. The shortcuts 69, 71 and so on are phantom links, which the input signal PREN for the respective Slot - which is the output signal of the previous priority gate- to an input of the priority gate assigned to the slot to which the pull-up resistor is also connected. The output line 62, 72 that the The output signal PRAN is sent to the other input of the priority gate placed.

Die Funktion der Schaltung ist folgende: Eine Baugruppe habe auf der Leitung 60 ein Interrupt-Signal INTN gesendet. Dann legt die steuernde Baugruppe auf die Ausgangsleitung 62 ein Aktiv-"0"-Signal PRAN, welches den Eingang 62 des ODER-Gatters 64 auf Masse zieht. Das Gatter 64 ist ein OPEN-Kollektor-Gatter, weshalb auf Grund des Aktiv-" 0" -Signals das Gatter öffnet; auf der Leitung 70 erscheint ein Aktiv-"0"-Ausgangssignal, das an den Eingang des nächstfolgenden Steckplatzes und gleichzeitig'über eine Phantom-UND-Verknüpfung 71 wiederum an einen Eingang des diesem Steckplatz 57 zugeordneten ODER-Gatter 73 gelegt ist. Zum Schalten der ODER-Gatter erscheint entweder am Ausgang eines jeden Steckplatzes ein Aktiv-"O'1-Signal oder das Gatter wird auf Grund der Phantom-Verknüpfung 69, 71 angesteuert.The function of the circuit is as follows: I have an assembly on the Line 60 sent an interrupt signal INTN. Then the controlling assembly lays down on the output line 62 an active "0" signal PRAN, which the input 62 of the OR gate 64 pulls to ground. Gate 64 is an OPEN collector gate, which is why on the basis of the active "0" signal, the gate opens; on the line 70 an active "0" output signal appears, which is applied to the input of the next following Slot and at the same time via a phantom AND link 71 in turn to one Input of the OR gate 73 assigned to this slot 57 is applied. To switch the OR gate either appears at the output of each slot with an active "O'1 signal or the gate is activated on the basis of the phantom link 69, 71.

Die Phantom-UND-Verknüpfung 69, 71 sind bei Wahl des elektrisch weniger positiven Pegels als der Wert 1 ODER-Verknüpfungen, so daß bei Durchschalten des vorhergehenden ODER-Gatters, zum Beispiel des Gatters 64 vor der Phatzor1-Verknüpfung 71, für diese die Durchlaßbedingung Aktiv-V" erfüllt ist und somit das nächstfolgende ODER-Gatter 73 auch bei Fehlen einer Baugruppe und somit zum Beispiel bei Fehlen eines Aktiv-" 0" -Signals auf der Leitung 72 durchschalten kann, wodurch fehlende Baugruppen überbrückt sind.The phantom AND operations 69, 71 are less when the electrical is selected positive level than the value 1 OR links, so that when switching through the preceding OR gate, for example the gate 64 before the Phatzor1 operation 71, for which the conduction condition Active-V "is fulfilled and thus the next one OR gate 73 even if a module is missing and thus, for example, if it is missing an active "0" signal on line 72 can switch through, thereby missing Assemblies are bridged.

Die Bezugsziffern 74 und 75 dienen zur Benennung der Positionierwiderstände für das ODER-Gatter 73. Die Rückleitung 76 ist hier keine Testleitung, sondern eine Ringleitung, die zur Rückführung des Aktiv-" 011 -Signals des in Figur 3 auf der Verdrahtungsebene 54 angeordneten letzten Steckplatzes 55 zum ersten Steckplatz 58 dient.The reference numerals 74 and 75 are used to designate the positioning resistors for the OR gate 73. The return line 76 is not a test line here, but one Ring line, which is used to return the active "011 signal of the in Figure 3 on the Wiring level 54 arranged last slot 55 to the first slot 58 serves.

Eine Testmöglichkeit ist jedoch dann gegeben, wenn anstelle der ODER-Gatter 64, 73 sogenannte Tri-State-Gatter verwendet werden, wobei der dritte Eingang eines jeden derartigen Gatters zusammen mit dem Ausgang als Testleitung dienen kann.However, a test option is given if instead of the OR gate 64, 73 so-called tri-state gates are used, the third input being a each such gate can serve as a test lead together with the output.

In der in Figur 3 gezeigten Schaltung ist es auch möglich, statt der ODER-Gatter, die OPEN-Kollektor-Tore sind, auch UND-Gatter mit entsprechend vertauschter Logik zu verwenden.In the circuit shown in Figure 3, it is also possible instead of the OR gates that are OPEN collector gates, also AND gates with correspondingly interchanged To use logic.

L e e r s e i t eL e r s e i t e

Claims (4)

Patentansprüche 1. orrichtung zur Prioritätsermittlung von, einen normalen Programmablauf auf Daten-Transfer-Leitungen, insbesondere Bus-Systemen, unterbrechenden asynchronen und/oder externen Unterbrechungssignalen in Steuersystemen mit einer Mehrzahl von an die Daten-Transfer-Leitungen mittels Steckplätzen angeschlossener Baugruppen, die ein Mehreingangs-Prioritätstor an einer Prioritätsleitung für die Unterbrechungsbearbeitung (Interrupt - oder DMA-Verkehr) aufweisen und mit mindestens einer steuernden Baugruppe, die bei Empfang eines Unterbrechungssignals ein Prioritätssignal auf die Prioritätsleitung abgibt, dadurch gekennzeichnet, daß jedem Steckplatz für eine Baugruppe ein Mehreingangs-Prioritätstor zugeordnet ist, welches auf der Daten-Transfer-Verdrahtungsebene angeordnet ist, wobei an einen Eingang eines jeden Prioritätstores über einen Positionierwiderstand ein Aktiv-Signal gelegt ist, das den Signalweg für das Prioritäts-Ermittlungssignal über einen weiteren Eingang des Prioritätstores freigibt, so daß der Signalweg bei einer fehlenden Baugruppe überbrückt ist.Claims 1. device for determining the priority of, one normal program sequence on data transfer lines, especially bus systems, interrupting asynchronous and / or external interrupt signals in control systems with a plurality of connected to the data transfer lines by means of slots Assemblies that have a multi-input priority gate on a priority line for the Have interrupt processing (interrupt or DMA traffic) and with at least a controlling module that sends a priority signal when an interrupt signal is received on the priority line, characterized in that each slot for a module is assigned a multi-input priority gate which is on the data transfer wiring level is arranged, with an input of each priority gate via a positioning resistor an active signal is set, which the signal path for the priority determination signal releases via another input of the priority gate, so that the signal path at a missing module is bridged. 2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß an jeden Steckplatz weitere, gleichgestaltete Daten-Transfer-Verdrahtungsebenen anschließbar sind.2. Apparatus according to claim 1, characterized in that to each Slot further, identically designed data transfer wiring levels can be connected are. 3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Prioritätstor einen Phantom-Ausgang aufweist, und bei Anordnung der steuernden Baugruppe an einen beliebigen Steckplatz an jeden anderen Steckplatz weitere gleichgestaltete Daten-Transfer-Verdrahtungsebenen anschließbar sind, 3. Apparatus according to claim 1, characterized in that the priority gate has a phantom output, and when the controlling assembly is arranged on one any slot to any other slot further identically configured data transfer wiring levels are connectable, 4. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß dem Steckplatz für die steuernde Baugruppe kein Prioritätstor zugeordnet ist.4. Apparatus according to claim 1, characterized in that the No priority gate is assigned to the slot for the controlling module.