DE2804950B1 - Circuit arrangement for generating signals with a selectable repetition frequency - Google Patents

Description

Falls die Teilungsfaktoren der Frequenzteiler veränderbar sind, ist es vorteilhaft, wenn die Steuersignale an den jeweils vorhergehenden Frequenzteilern anliegen und deren Teilungsfaktoren verändern. Insbesondere ist es günstig, wenn die Steuersignale die Teilungsfaktoren der Frequenzteiler verändern. If the division factors of the frequency divider can be changed, is it is advantageous if the control signals are sent to the respective preceding frequency dividers and change their division factors. In particular is it favorable if the control signals change the division factors of the frequency divider.

Eine weitere vorteilhafte Ausführungsform der Schaltungsanordnung ist dadurch gekennzeichnet, daß die Steuersignale während jeweils einer vorgegebenen Anzahl von Taktimpulsen die Teilungsfaktoren verändern. Another advantageous embodiment of the circuit arrangement is characterized in that the control signals during each predetermined Number of clock pulses change the division factors.

Bei einer parallelen Anordnung der Frequenzteiler ist es günstig, wenn an den Eingängen aller Frequenzteiler die Taktimpulse anliegen. If the frequency dividers are arranged in parallel, it is advantageous to if the clock pulses are present at the inputs of all frequency dividers.

Eine besonders geringe Anzahl von Zählstufen in den Frequenzteilern wird erreicht, wenn an den Eingängen der weiteren Frequenzteiler die an einem Ausgang der jeweils vorhergehenden Frequenzteiler abgegebenen Signale anliegen. A particularly small number of counting stages in the frequency dividers is achieved if at the inputs of the further frequency divider those at one output The signals emitted by the previous frequency divider are present.

Auch eine Kombination kann im Hinblick auf geringen Aufwand und gewünschte Genauigkeit sinnvoll sein, bei der einer vorgegebenen Anzahl von Zählstufen am Eingang die Taktimpulse zugeführt werden, während die restlichen Zählstufen die Ausgangssignale einer vorhergehenden Zählstufe erhalten. A combination can also be desired in terms of low effort and expense Accuracy can be useful with a given number of counting levels at the input the clock pulses are supplied, while the remaining counting stages the output signals obtained from a previous counting stage.

Die Annäherung der Folgefrequenz der Signale am Ausgang des ersten Frequenzteilers wird auf einfache Weise erreicht, wenn der Teilungsfaktor des ersten Frequenzteilers gleich ist der nächstliegenden natürlichen Zahl, die sich bei einer Division der Folgefrequenz der Taktimpulse durch die gewählte Folgefrequenz ergibt. The approximation of the repetition frequency of the signals at the output of the first Frequency divider is achieved in a simple way if the division factor of the first Frequency divider is equal to the nearest natural number that is a Division of the repetition frequency of the clock pulses by the selected repetition frequency results.

Die Korrektur der gegebenenfalls vorhandenen Frequenzfehler wird erreicht, wenn der Teilungsfaktor jedes weiteren Frequenzteilers gleich ist der nächsten ganzen Zahl, die sich bei der Division der Folgefrequenz der Taktimpulse durch den jeweils verbleibenden Frequenzfehler ergibt. The correction of any frequency errors that may be present is carried out achieved when the division factor of each further frequency divider is equal to the next whole number that results from dividing the repetition rate of the clock pulses by the remaining frequency error.

Im folgenden wird ein Ausführungsbeispiel der Schaltungsanordnung gemäß der Erfindung anhand von Zeichnungen beschrieben. The following is an embodiment of the circuit arrangement according to the invention described with reference to drawings.

Es zeigt F i g. 1 ein Blockschaltbild einer mit einer Schaltstufe versehenen Schaltungsanordnung, F i g. 2 ein Blockschaltbild einer mit parallel angeordneten Frequenzteilern versehenen Schaltungsanordnung, F i g. 3 ein Blockschaltbild einer mit seriell angeordneten Frequenzteilern versehenen Schaltungsanordnung, F i g. 4 ein Schaltbild einer Schaltungsanordnung mit parallel angeordneten Frequenzteilern, F i g. 5 Zeitdiagramme von Signalen an verschiedenen Punkten der Schaltungsanordnung mit parallel angeordneten Frequenzteilern, F i g. 6 ein Schaltbild einer Schaltungsanordnung mit seriell angeordneten Frequenzteilern, F i g. 7 Zeitdiagramme an verschiedenen Punkten der Schaltungsanordnung mit seriell angeordneten Frequenzteilern. It shows F i g. 1 is a block diagram of one with a switching stage provided circuit arrangement, F i g. 2 is a block diagram of one with parallel arranged frequency dividers provided circuit arrangement, F i g. 3 is a block diagram a circuit arrangement provided with serially arranged frequency dividers, F i g. 4 a circuit diagram of a circuit arrangement with frequency dividers arranged in parallel, F i g. 5 timing diagrams of signals at various points in the circuit arrangement with frequency dividers arranged in parallel, FIG. 6 is a circuit diagram of a circuit arrangement with serially arranged frequency dividers, FIG. 7 timing diagrams at different Points of the circuit arrangement with frequency dividers arranged in series.

Bei der in F i g. 1 dargestellten Schaltungsanordnung erzeugt ein Taktgeber TGTaktimpulse Tmit einer frei wählbaren Folgefrequenz ft, Die Taktimpulse Twerden parallel drei Frequenzteilern F1, F2 und F3 und gegebenenfalls weiteren Frequenzteilern zugeführt. Die Ausgänge der Frequenzteiler F1 bis F3 sind mit einer Schaltstufe SSverbunden, die an ihrem Ausgang Signale T2 mit wählbarer Folgefrequenz f und wählbarer Genauigkeit dfabgibt. In the case of the in FIG. 1 shown circuit arrangement generates a Clock generator TG clock pulses T with a freely selectable repetition frequency ft, the clock pulses There are three frequency dividers F1, F2 and F3 in parallel, and possibly others Frequency dividers fed. The outputs of the frequency dividers F1 to F3 are with a Switching stage SS connected, the signals T2 at their output with a selectable repetition frequency f and selectable accuracy df outputs.

Die Frequenzteiler F1 bis F3 sind programmierbar ausgebildet und teilen die Folgefrequenz ft der Taktimpulse T durch Teilungsfaktoren n 1 bis 113, die natürliche Zahlen darstellen. Sie können aber auch als Frequenzvervielfacher ausgebildet sein und die Folgefrequenz ft der Taktimpulse T mit aus natürlichen Zahlen gebildeten Brüchen multiplizieren. The frequency dividers F1 to F3 are designed and programmable divide the repetition frequency ft of the clock pulses T by division factors n 1 to 113, which represent natural numbers. But you can also use it as a Frequency multiplier be formed and the repetition frequency ft of the clock pulses T with natural Multiply numbers formed by fractions.

Der Frequenzteiler F1 mit dem Teilungsverhältnis n 1 nähert die gewünschte Folgefrequenz fbis auf einen Frequenzfehler dfl an. Er gibt an seinem Ausgang Signale T1 mit einer Folgefrequenz f1 ab. Die gewünschte Folgefrequenz funterscheidet sich von der Folgefrequenz f1 durch den Frequenzfehler df 1. The frequency divider F1 with the division ratio n 1 approaches the desired one Repetition frequency f except for a frequency error dfl. It gives signals at its output T1 with a repetition frequency f1. The desired repetition frequency differs from the repetition frequency f1 through the frequency error df 1.

f=f1+df1= ft +dfl fl' Dabei wird n 1=lNT(ft/f) gewählt, wobei INrft/f) eine dem in der Regel nicht ganzzahligen Verhältnis nahegelegene ganze Zahl ist. n 1 kann beispielsweise nur der ganzzahlige Anteil des Bruchs ft/f sein. Es könnte aber auch die durch Runden entstehende natürliche nächste Zahl sein, so daß im Prinzip positive und negative Frequenzfehler dfl entstehen können.f = f1 + df1 = ft + dfl fl 'Here n 1 = lNT (ft / f) is chosen, where INrft / f) is an integer that is close to the ratio, which is usually not an integer. For example, n 1 can only be the integer part of the fraction ft / f. It could but also be the natural nearest number resulting from rounding, so that in principle positive and negative frequency errors dfl can arise.

Um den Frequenzfehler dfl korrigieren zu können, wird der Teilungsfaktor 112 des Frequenzteilers F2 so gewählt, daß er an seinem Ausgang Steuersignale ST1 erzeugt, die eine Folgefrequenz f2 aufweisen, die möglichst gleich ist dem Frequenzfehler df 1. Der Teilungsfaktor 112 des Frequenzteilers F2 wird in ähnlicher Weise wie der des Frequenzteilers F 1 ermittelt: df 1 = ft + du 2 mit n2 = INT ( oft ) Mit der Folgefrequenz f2 der Steuersignale ST1 werden in Abhängigkeit vom Vorzeichen des Frequenzfehlers dfl aus den Signalen T1 einzelne Impulse mit Hilfe der Schaltstufe SS ausgeblendet oder eingefügt. In order to be able to correct the frequency error dfl, the division factor 112 of the frequency divider F2 is selected so that it has control signals ST1 generated that have a repetition frequency f2 that is as equal as possible to the frequency error df 1. The division factor 112 of the frequency divider F2 is similar to that of the frequency divider F 1 determines: df 1 = ft + du 2 with n2 = INT (often) With the repetition frequency f2 of the control signals ST1 are dependent on the sign of the frequency error dfl from the signals T1 individual pulses with the help of the switching stage SS hidden or inserted.

Die Schaltstufe SS ist in bekannter Weise ausgebildet, und die an ihrem Ausgang abgegebenen Signale T2 weisen eine Folgefrequenz f auf, die sich nur noch um den Frequenzfehler df2 von der gewünschten Folgefrequenz f 1 unterscheidet. Zur Korrektur des Frequenzfehlers df2 werden der Frequenzteiler F3 und gegebenenfalls noch weitere Frequenzteiler F4 bis Fx verwendet, deren Teilungsfaktoren n3 bis nxin gleicher Weise bestimmt werden wie die der Frequenzteiler F 1 und F2. Mit vom Frequenzteiler F3 abgegebenen Steuersignalen ST2 werden dann, entsprechend ihrer Folgefrequenz f3 in Abhängigkeit vom Vorzeichen des Frequenzfehlers df2 in der Schaltstufe SS einzelne Signale T1 ausgeblendet oder eingefügt.The switching stage SS is formed in a known manner, and the on Signals T2 emitted at their output have a repetition frequency f, which is only differs from the desired repetition frequency f 1 by the frequency error df2. To correct the frequency error df2, the frequency divider F3 and, if necessary still further frequency dividers F4 to Fx are used, the division factors of which are n3 to nxin can be determined in the same way as those of the frequency dividers F 1 and F2. With from the frequency divider F3 output control signals ST2 are then, according to their repetition frequency f3 as a function of the sign of the frequency error df2 in the switching stage SS individual signals T1 hidden or inserted.

Der Frequenzfehler dfx kann bei einem Teilungsfaktor nxnur den Wert dfx=h' fl = ~~~~~ nx n - 1 - - nx haben, so daß er bei nxx 1 rasch abnimmt Es können jeweils so viele Frequenzteiler F2 bis Fx vorgesehen werden, bis der Fehler dfx kleiner ist als der zulässige Frequenzfehler df Erzeugt man beispielsweise aus Taktimpulsen T mit einer Folgefrequenz ft von 7,68 MHz eine Sollfrequenz von 515kHz, so erhält man mit n1=14, n2=228 und n3=68 096 entsprechend f= ft ft ft + ft 14 14 228 + 68 +df3 einen Frequenzfehler df3 von nur noch etwa 10-4 Hz. With a division factor nx, the frequency error dfx can only be the value dfx = h 'fl = ~~~~~ nx n - 1 - - nx, so that it quickly decreases at nxx 1 It can as many frequency dividers F2 to Fx are provided in each case until the error dfx is smaller than the permissible frequency error df. Generated from clock pulses, for example T with a repetition frequency ft of 7.68 MHz is a setpoint frequency from 515kHz, with n1 = 14, n2 = 228 and n3 = 68 096 one obtains correspondingly f = ft ft ft + ft 14 14 228 + 68 + df3 a frequency error df3 of only about 10-4 Hz.

Bei der in F i g. 2 dargestellten Schaltungsanordnung erfolgt die Korrektur der Folgefrequenz der Signale T2 am Ausgang des Frequenzteilers F 1 nicht durch das Ein- und Ausblenden von Signalen, sondern durch das Verändern des Teilungsfaktors 11 1 des Frequenzteilers F1. Mit dem Auftreten des Steuersignals ST1 am Ausgang des Frequenzteilers F2 wird in Abhängigkeit vom Frequenzfehler df 1 der Teilungsfaktor 11 1 des Frequenzteilers F 1 erhöht oder vermindert. Entsprechendes gilt für das am Ausgang des Frequenzteilers F3 abgegebene Steuersignal ST2. Um eine günstige Verteilung der Spektrallinien zu erreichen ist es günstig, den Teilungsfaktor der Frequenzteiler F1 und F2 gegebenenfalls weiterer Frequenzteiler jeweils nur um eine Einheit zu verändern. In the case of the in FIG. 2 is the circuit arrangement shown Correction of the repetition frequency of the signals T2 at the output of the frequency divider F 1 does not by fading in and out of signals, but by changing the division factor 11 1 of the frequency divider F1. With the appearance of the control signal ST1 at the output of the frequency divider F2 becomes the division factor depending on the frequency error df 1 11 1 of the frequency divider F 1 increased or decreased. The same applies to that control signal ST2 emitted at the output of frequency divider F3. To a cheap To achieve distribution of the spectral lines it is beneficial to use the division factor of the Frequency divider F1 and F2, if necessary, further frequency divider each by only one To change unity.

Bei der in F i g. 3 dargestellten Schaltungsanordnung sind die Frequenzteiler F 1 bis F3 seriell angeordnet. In the case of the in FIG. The circuit arrangement shown in FIG. 3 are the frequency dividers F 1 to F3 arranged in series.

Die Taktimpulse T 1 liegen nur noch am Frequenzteiler F 1 an, an dessen Ausgang die Taktimpulse T2 abgegeben werden. Die Taktimpulse T2 werden auch den Eingängen des Frequenzteilers F2 zugeführt. Der Frequenzteiler F2 erzeugt Steuersignale ST1, die den Teilungsfaktor n 1 des Frequenzteilers F 1 zu vorgegebenen Zeitpunkten verändern. Die Steuersignale ST1 liegen auch am Eingang des Frequenzteilers F3 an, der seinerseits die Steuersignale ST2 erzeugt, mit denen der Teilungsfaktor n2 des Frequenzteilers F2 verändert wird.The clock pulses T 1 are only available at the frequency divider F 1, at its Output the clock pulses T2 are emitted. The clock pulses T2 are also the Inputs of the frequency divider F2 supplied. The frequency divider F2 generates control signals ST1, which divides the division factor n 1 of the frequency divider F 1 at predetermined times change. The control signals ST1 are also present at the input of the frequency divider F3, which in turn generates the control signals ST2 with which the division factor n2 des Frequency divider F2 is changed.

Bei dem in Fig.4 dargestellten Schaltbild wird angenommen, daß aus Taktimpulsen T mit einer Folgefrequenz ft von 100 kHz Signale T2 mit einer Folgefrequenz fvon 13 kHz erzeugt werden sollen. Bei der Ermittlung des Teilungsfaktors n 1 ergibt sich durch Division der Folgefrequenz ft von 100 kHz durch die gewünschte Folgefrequenz f von 13 kHz ein aufgerundeter Teilungsfaktor nl=8. Der Frequenzfehler df 1 weist in diesem Fall einen Betrag von 500 Hz auf. Durch die Division der Folgefrequenz ft von 100 kHz durch den Frequenzfehler df1 von 500Hz ergibt sich ein Teilungsfaktor n 2 des Frequenzteilers F2 von n 2 = 200. In the circuit diagram shown in Fig.4 it is assumed that from Clock pulses T with a repetition frequency ft of 100 kHz signals T2 with a repetition frequency f of 13 kHz are to be generated. When determining the division factor n 1 results by dividing the repetition frequency ft by 100 kHz by the desired repetition frequency f of 13 kHz is a rounded up division factor nl = 8. The frequency error df 1 has in this case an amount of 500 Hz. By dividing the repetition rate ft of 100 kHz due to the frequency error df1 of 500 Hz results in a division factor n 2 of the frequency divider F2 of n 2 = 200.

Die Folgefrequenz f2 von 13 kHz wird somit durch Superposition von Folgefrequenzen f 1 und f2 von 12,5 kHz und 0,5 kHz erzeugt. Im Frequenzteiler F1 wird mit Hilfe eines Zählers Z1 eine Frequenzteilung durch den Teilungsfaktor n 1=8 durchgeführt, während im Frequenzteiler F2 mit Hilfe von zwei in Serie geschalteten Zählern Z3 und Z4 eine Frequenzteilung durch den Teilungsfaktor n2=200 durchgeführt wird.The repetition frequency f2 of 13 kHz is thus obtained by superposing Repetition frequencies f 1 and f2 of 12.5 kHz and 0.5 kHz are generated. In the frequency divider F1 a frequency division by the division factor n is performed with the aid of a counter Z1 1 = 8 carried out, while in the frequency divider F2 with the help of two series-connected Counters Z3 and Z4 are frequency divided by the division factor n2 = 200 will.

Aus Zählern gebildete Frequenzteiler sind bereits allgemein bekannt. Hierfür eignen sich beispielsweise programmierbare Zähler, die unter der Bezeichnung SN 74 161 im Handel erhältlich sind.Frequency dividers formed from counters are already generally known. Programmable counters, for example, are suitable for this purpose SN 74 161 are commercially available.

Weitere Einzelheiten der Fig.4 werden zusammen mit den in Fig.S dargestellten Zeitdiagrammen beschrieben. Further details of FIG. 4 are shown together with those shown in FIG Described timing diagrams.

Bei den in F i g. 5 dargestellten Zeitdiagrammen sind in Abszissenrichtung die Zeit tund in Ordinatenrichtung die Momentanwerte von Signalen an verschiedenen Punkten der Schaltungsanordnung dargestellt. With the in F i g. 5 are in the abscissa direction the time t and in the ordinate direction the instantaneous values of signals at different Points of the circuit arrangement shown.

Der Zähler Z1 wird durch Taktimpulse T3 fortgeschaltet, die den mit Hilfe eines Inverters N1 invertierten Taktimpulsen T entsprechen. Zum Zeitpunkt t 1 wird angenommen, daß der Zähler Z 1 seinen Endzählerstand annimmt. Die Signale an seinen Ausgängen A bis D, von denen nur die an den Ausgängen A bis C dargestellt sind, nehmen den Binärwert 1 an. Gleichzeitig gibt der Zähler Z1 ein Übertragssignal C1 ab, das am Dateneingang D eines Flipflops FF1 anliegt. Mit dem nächstfolgenden Taktimpuls T wird das Flipflop FF1 gesetzt, und das Signal T2 an seinem nichtinvertierenden Ausgang nimmt den Binärwert 1 an. Mit diesem Signal wird der Zähler Z1 zum Zeitpunkt t2 auf den Anfangszählerstand 8 eingestellt. Es wird dabei angenommen, daß ein Flipflop FF2 zurückgesetzt ist. Das Übertragssignal C1 nimmt den Binärwert 0 an, und der nächstfolgende Taktimpuls T setzt das Flipflop FF1 zurück, wodurch auch das Signal T2 beendet wird. Die Taktimpulse T3 zählen den Zähler Z1 erneut bis 15, so daß zum Zeitpunkt t 4 wieder ein Signal T2 abgegeben wird. The counter Z1 is incremented by clock pulses T3, which with the Using an inverter N1, inverted clock pulses T correspond. At the time t 1 it is assumed that the counter Z 1 assumes its final count. The signals at its outputs A to D, of which only those at outputs A to C are shown take the binary value 1. At the same time, the counter Z1 gives a carry signal C1 from, which is applied to the data input D of a flip-flop FF1. With the next one Clock pulse T is set to flip-flop FF1, and signal T2 to its non-inverting The output assumes the binary value 1. With this signal, the counter Z1 is at the point in time t2 set to the initial count 8. It is assumed that a flip-flop FF2 is reset. The carry signal C1 assumes the binary value 0, and the The next following clock pulse T resets the flip-flop FF1, which also causes the signal T2 is terminated. The clock pulses T3 count the counter Z1 again to 15, so that for Time t 4 a signal T2 is emitted again.

Zwischen den Vorderflanken der Signale T2 treten entsprechend dem Teilungsfaktor nl=8 acht Taktimpulse T1 auf.Correspondingly, occur between the leading edges of the signals T2 Division factor nl = 8 eight clock pulses T1.

Gleichzeitig werden die Zähler Z3 und Z4 durch die Taktimpulse T3 fortgeschaltet. Die Zähler Z3 und Z4 zählen jeweils von einem Anfangszählerstand 56 bis zu einem Endzählerstand 255. Auf diese Weise wird eine Frequenzteilung durch den Teilungsfaktor 200 erreicht. At the same time, the counters Z3 and Z4 by the clock pulses T3 advanced. The counters Z3 and Z4 each count from an initial counter reading 56 to a final count of 255. In this way, a frequency division is through reaches the division factor 200.

Es wird angenommen, daß die Zähler Z3 und Z4 zum Zeitpunkt t5 den Zählerstand 255 erreichen. Der Zähler Z4 gibt ein Übertragssignal C2 ab, das am Dateneingang eines Flipflops FF3 anliegt. Der nächste Taktimpuls T setzt das Flipflop FF3, und es gibt an seinem Ausgang das Steuersignal ST1 ab. Das Steuersignal ST1 setzt einerseits die Zähler Z3 und Z4 wieder auf den Anfangswert 56 zurück und setzt andererseits das Flipflop FF2.It is assumed that the counters Z3 and Z4 at time t5 Reach 255 counts. The counter Z4 outputs a carry signal C2, which is on Data input of a flip-flop FF3 is present. The next clock pulse T sets the flip-flop FF3, and it emits the control signal ST1 at its output. The control signal ST1 on the one hand resets the counters Z3 and Z4 back to the initial value 56 and sets on the other hand the flip-flop FF2.

Entsprechend der Ermittlung der Teilungsfaktoren soll mit Hilfe des Frequenzteilers F2 nach jeweils 200 Taktimpulsen T ein weiteres Signal T2 eingeblendet werden, um den Frequenzfehler dfl infolge des Frequenzteilers F 1 auszugleichen und die Folgefrequenz der Signale T2 zu erhöhen. Dies hätte jedoch eine ungünstige Verteilung der Spektrallinien der Signale T2 zur Folge, so daß es günstiger ist, in einen Signalzug der Signale T2 ein Signal T2 dadurch einzublenden, das während einer Anzahl von Periodendauern der Signale T2, die gleich ist der Anzahl der Taktimpulse T 1 während einer Periodendauer der Signale T2 das Teilungsverhältnis des Frequenzteilers F 1 von acht auf sieben um eine Einheit zu verändern. According to the determination of the division factors, the Frequency divider F2 after every 200 clock pulses T a further signal T2 faded in to compensate for the frequency error dfl due to the frequency divider F 1 and to increase the repetition frequency of signals T2. However, this would have been an unfavorable one Distribution of the spectral lines of the signals T2 result, so that it is more favorable thereby inserting a signal T2 into a signal train of the signals T2, which during a number of period durations of the signals T2 which is equal to the number of clock pulses T 1 is the division ratio of the frequency divider during a period of the signals T2 F 1 from eight to seven to change a unit.

Das Einblenden des zusätzlichen Signals T2 wird somit nicht dadurch erreicht, daß zwischen zwei Signalen T2 ein weiteres Signal eingeblendet wird, sondern daß während 56 Taktimpulsen Tnicht sieben Signale T2 mit einer Periodendauer entsprechend acht Taktimpulsen, sondern acht Signale T2 mit einer Periodendauer entsprechend sieben Taktimpulsen Terzeugt werden.The fading in of the additional signal T2 is thus not prevented achieved that a further signal is faded in between two signals T2, but that during 56 clock pulses Tnot seven signals T2 with a period corresponding to eight clock pulses, but eight signals T2 with a period accordingly seven clock pulses can be generated.

Ein am nichtinvertierenden Ausgang des Flipflops FF2 abgegebenes Signal S1 legt an den Eingang der niederwertigsten Stelle des Zählers Z1 das Binärsignal 1 an, so daß zum Zeitpunkt t6 der Zähler Z1 nicht auf den Anfangszählerstand 8, sondern auf den Anfangszählerstand 9 eingestellt wird, wodurch der Teilungsfaktor 11 1=7 erreicht wird. Ein Signal S2 am invertierenden Ausgang des Flipflops FF2 gibt einen Zähler Z2 frei, der jeweils acht Signale T2 abzählt und vom Anfangszählerstand 8 bis zum Endzählerstand 15 durch die Signale T2 fortgeschaltet wird. An output at the non-inverting output of the flip-flop FF2 Signal S1 applies the binary signal to the input of the least significant digit of counter Z1 1, so that at time t6 the counter Z1 does not go to the initial count 8, but is set to the initial count 9, whereby the division factor 11 1 = 7 is reached. A signal S2 at the inverting output of the flip-flop FF2 enables a counter Z2, which counts eight signals T2 and the initial count 8 is incremented until the end counter reading 15 by the signals T2.

Wenn der Zähler Z2 zum Zeitpunkt t7, nach acht Periodendauern der Signale T2, den Endzählerstand 15 erreicht hat, gibt er ein Übertragssignal C3 ab, das an einem ersten Eingang eines NAND-Glieds N2 anliegt. If the counter Z2 at time t7, after eight periods of the Signals T2, the end counter has reached 15, it emits a carry signal C3, which is applied to a first input of a NAND gate N2.

An dem zweiten Eingang liegt das Signal T2 an, und mit dessen Rückflanke wird zum Zeitpunkt t8 das Flipflop FF2 zurückgesetzt. Das Signal S1 nimmt damit den Binärwert 0 an, und der Zähler Z2 wird mit dem nächsten Signal T2 wieder auf den Anfangszählerstand 8 eingestellt. Das Signal S3 stellt auch den Zähler Z2 auf den Anfangszählerstand 8 ein und behält diese Einstellung, bis das Signal S2 wieder den Binärwert 0 annimmt.The signal T2 is present at the second input, and with its trailing edge flip-flop FF2 is reset at time t8. The signal S1 thus increases the binary value 0, and the counter Z2 is on again with the next signal T2 the initial count 8 is set. The signal S3 also sets up the counter Z2 the initial count 8 and maintains this setting until the signal S2 again takes on the binary value 0.

Während einer Periodendauer der Steuersignale ST1, die 200 Taktimpulsen entspricht, teilt der Frequenzteiler F 1 die Folgefrequenz ft der Taktimpulse T achtmal durch den Teilungsfaktor nl=7 und 18mal durch den Teilungsfaktor 11 1=8. Dies entspricht einem gemittelten Teilungsfaktor von 7,6923076. Wenn die Folgefrequenz ftder Taktimpulse Tvon 100 kHz durch diesen gemittelten Teilungsfaktor geteilt wird, erhält man genau eine Folgefrequenz f von 13 kHz. Weitere Frequenzteiler sind in diesem Fall nicht erforderlich. During a period of the control signals ST1, the 200 clock pulses corresponds, the frequency divider F 1 divides the repetition frequency ft of the clock pulses T. eight times by the division factor nl = 7 and 18 times by the division factor 11 1 = 8. This corresponds to an average division factor of 7.6923076. When the repetition rate ft the clock pulse T of 100 kHz is divided by this averaged division factor, one obtains exactly a repetition frequency f of 13 kHz. Further frequency dividers are in not necessary in this case.

Die Folgefrequenz f von 13 kHz wird auch dann erreicht, wenn der Frequenzteiler F2 die Folgefrequenz der Signale T2 durch den Teilungsfaktor 18 teilt und nach jeweils 18 Signalen T2 ein Steuersignal ST1 an den Frequenzteiler F 1 abgibt, das dessen Teilungsfaktor n 1 während der folgenden acht Periodendauern der Signale T2 von 8 auf 7 verändert. The repetition frequency f of 13 kHz is also achieved when the Frequency divider F2 divides the repetition frequency of the signals T2 by the division factor 18 and emits a control signal ST1 to the frequency divider F 1 after every 18 signals T2, that is, its division factor n 1 during the following eight signal periods T2 changed from 8 to 7.

Bei der in Fig.6 dargestellten Schaltungsanordnung, die einen besonders einfachen Aufbau aufweist, werden aus den Taktimpulsen T mit der Folgefrequenz von 100 kHz ebenfalls Signale T2 mit der Folgefrequenz von 13 kHz erzeugt. Entsprechend dem in Fig.3 dargestellten Blockschaltbild werden die Taktimpulse T nur dem Frequenzteiler F 1 zugeführt, während der Frequenzteiler F2 von den Signalen T2 angesteuert wird. Der Frequenzteiler F 1 entspricht weitgehend dem in F i g. 4 dargestellten Frequenzteiler F 1 und unterscheidet sich von diesem nur dadurch, daß der Zähler Z2 und das NAND-Glied N2 nicht vorhanden sind. Der Frequenzteiler F2 entspricht dem in F i g. 4 dargestellten Frequenzteiler F2, wobei der Zähler Z5 den Zählern Z3 und Z4 entspricht und zusätzlich ein Inverter N3 vorhanden ist, der die Signale T2 invertiert. Der Zähler Z5 braucht nur einen Zählbereich von 3 aufzuweisen. Er kann aber auch als vierstufiger Zähler ausgebildet sein, der jeweils vom Anfangszählerstand 13 zum Endzählerstand 15 gezählt wird. In the circuit arrangement shown in Figure 6, which is a particularly has a simple structure, the clock pulses T with the repetition frequency of 100 kHz also generates signals T2 with the repetition frequency of 13 kHz. Corresponding the block diagram shown in Figure 3, the clock pulses T are only the frequency divider F 1 supplied, while the frequency divider F2 is driven by the signals T2. The frequency divider F 1 largely corresponds to that in FIG. 4 frequency divider shown F 1 and differs from this only in that the counter Z2 and the NAND gate N2 are not present. The frequency divider F2 corresponds to that in FIG. 4 shown Frequency divider F2, the counter Z5 corresponding to the counters Z3 and Z4 and additionally an inverter N3 is present which inverts the signals T2. The counter Z5 needs only have a counting range of 3. But it can also be used as a four-stage counter be formed, which counts from the initial counter reading 13 to the final counter reading 15 will.

Weitere Einzelheiten der Schaltungsanordnung werden zusammen mit den in F i g. 7 dargestellten Zeitdiagrammen beschrieben. Further details of the circuit arrangement are provided along with the in F i g. 7 shown timing diagrams.

Bei den in F i g. 7 dargestellten Zeitdiagrammen sind in Abszissenrichtung die Zeit tund in Ordinatenrichtung die Momentanwerte von Signalen an verschiedenen Punkten der Schaltungsanordnung dargestellt. Die Signale T1,ZlA,Z1B,ZlC, Cl und C2 entsprechend weitgehend den in F i g. 5 dargestellten entsprechenden Signalen. With the in F i g. 7 are in the abscissa direction the time t and in the ordinate direction the instantaneous values of signals at different Points of the circuit arrangement shown. The signals T1, ZlA, Z1B, ZlC, Cl and C2 largely corresponds to that shown in FIG. 5 corresponding signals shown.

Zum Zeitpunkt tl gibt der Frequenzteiler F 1 ein Signal T2 ab. Der Inverter N3 invertiert dieses Signal und gibt es als Signal T4 an den Zähler Z5 ab. Es wird angenommen, daß der Zähler Z5 zum Zeitpunkt t2 mit der Rückflanke des Signals T2 seinen Zählerstand von 13 auf 14 erhöht Nach acht Taktimpulsen T tritt ein weiteres Signal T2 auf, mit dessen Rückflanke zum Zeitpunkt t3 der Zählerstand des Zählers Z5 auf 15 erhöht wird. Damit haben alle Signale an seinen Ausgängen A bis D den Binärwert 1. Aus Gründen der Übersichtlichkeit sind jedoch nur die Signale S5A und S5B an den Ausgängen A und B dargestellt. Der Zähler Z5 gibt ein Übertragsignal C4 ab. At time t1, the frequency divider F 1 emits a signal T2. Of the Inverter N3 inverts this signal and sends it as signal T4 to counter Z5 away. It is assumed that the counter Z5 at the time t2 with the trailing edge of the Signal T2 increases its count from 13 to 14. After eight clock pulses T occurs a further signal T2, with its trailing edge at time t3 the counter reading of the counter Z5 is increased to 15. This means that all have signals at its outputs A to D are the binary value 1. For the sake of clarity, however, only the signals are S5A and S5B shown at outputs A and B. The counter Z5 gives a carry signal C4 off.

Zum Zeitpunkt t4 setzt das Signal T2 das Flipflop FF3. An seinem Ausgang gibt das Flipflop FF3 das Steuersignal ST1 ab, das das Flipflop FF1 setzt. Das Signal S1 am Ausgang des Flipflops FF1 nimmt damit den Binärwert 1 an und veranlaßt, daß der Zähler Z 1 in ähnlicher Weise wie zum Zeitpunkt t6 in F i g. 5 mit dem nächsten Taktimpuls T3 auf den Anfangszählerstand 9 gesetzt wird, um einen Teilungsfaktor 11 1=7 zu erreichen. Das Steuersignal ST1 liegt auch am Zähler Z5 an und veranlaßt, daß zum Zeitpunkt t5 der Zähler Z5 wieder auf seinen Anfangswert 13, zurückgestellt wird und das Übertragssignal c4 den Binärwert 0 annimmt. Außerdem wird zum Zeitpunkt t 5 das Flipflop FF1 zurückgesetzt. At time t4, signal T2 sets flip-flop FF3. On his The output of the flip-flop FF3 emits the control signal ST1, which sets the flip-flop FF1. The signal S1 at the output of the flip-flop FF1 thus assumes the binary value 1 and causes that the counter Z 1 in a manner similar to that at time t6 in FIG. 5 with the next Clock pulse T3 is set to the initial count 9 by a division factor 11 to achieve 1 = 7. The control signal ST1 is also applied to the counter Z5 and causes that at time t5 the counter Z5 is reset to its initial value 13 and the carry signal c4 assumes the binary value 0. Also, at the time t 5 the flip-flop FF1 is reset.

Zum Zeitpunkt t 6 wird das Flipflop FF3 wieder zurückgesetzt. Da zum Zeitpunkt t5 das Flipflop FF1 zurückgesetzt wurde, hat das Signal S1 nach dem Zeitpunkt t 6 den Binärwert 0, und der Zähler Z1 wird damit nach dem Zeitpunkt t 6 wieder auf den Anfangszählerstand 8 zurückgesetzt, um den Teilungsfaktor n 1=8 zu erreichen. At time t 6, flip-flop FF3 is reset again. There at time t5 the flip-flop FF1 was reset, the signal S1 has after Time t 6 the binary value 0, and the counter Z1 is thus after time t 6 is reset to the initial count 8 by the division factor n 1 = 8 to reach.

Der Zähler Z1 teilt somit zwischen den Zeitpunkten t 1 und t6 die Folgefrequenz ft der Taktimpulse T zweimal durch den Teilungsfaktor 11 1=8 und einmal durch den Teilungsfaktor nl=7. Damit ergibt sich ein gemittelter Teilungsfaktor von 7,66. Durch Division der Folgefrequenz ft der Taktimpulse Tvon 100 kHz durch diesen Teilungsfaktor 7,66 ergibt sich eine Folgefrequenz f der Taktimpulse T2 von 13,043kHz. Der Frequenzfehler df2 beträgt in diesem Fall etwa 0,33%. The counter Z1 thus divides the between times t 1 and t6 Repetition frequency ft of the clock pulses T twice by the division factor 11 1 = 8 and once by the division factor nl = 7. This results in an averaged division factor of 7.66. By dividing the repetition frequency ft of the clock pulses T of 100 kHz by this division factor of 7.66 results in a repetition frequency f of the clock pulses T2 of 13.043kHz. The frequency error df2 in this case is about 0.33%.

Zur weiteren Verminderung des Frequenzfehlers df2 kann ein weiterer Frequenzteiler F3 vorgesehen werden, dem die Steuersignale ST1 zugeführt werden und der nach jeweils einer vorgegebenen Anzahl von Steuersignalen ST1 den Teilungsfaktor n2 des Frequenzteilers F2 verändert. Dem Eingang des Zählers Z5 wird dann ein Flipflop ähnlich dem Flipflop FF1 vorgeschaltet. Durch die Verwendung eines oder mehrerer weiterer Frequenzteiler kann der Frequenzfehler der Folgefrequenz der Signale T2 beliebig verkleinert werden. To further reduce the frequency error df2, a further Frequency divider F3 are provided to which the control signals ST1 are fed and after a predetermined number of control signals ST1, the division factor n2 of the frequency divider F2 changed. The input of the counter Z5 then becomes a flip-flop upstream similar to the flip-flop FF1. By using one or more Another frequency divider can be the frequency error of the repetition frequency of the signals T2 can be reduced to any size.

Zusammenfassung Schaltungsanordnung zum Erzeugen von Signalen mit wählbarer Folgefrequenz Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Erzeugen von Signalen (T2) mit wählbarer Folgefrequenz (f) unter Verwendung von Frequenzteilern(F1 bisF3). Summary circuit arrangement for generating signals with selectable repetition frequency The invention relates to a circuit arrangement for generating signals (T2) with a selectable repetition frequency (f) using of frequency dividers (F1 to F3).

Um aus Taktimpulsen (T) beliebiger Folgefrequenz (ft) Signale (T2) mit wählbarer Folgefrequenz (f) und wählbarer Genauigkeit (df) zu erzeugen, werden mehrere Frequenzteiler (F1 bis F3) verwendet, die hierarchisch angeordnet sind. Ein erster Frequenzteiler (F1) nähert die gewünschte Folgefrequenz (f) an. Die nachgeordneten Frequenzteiler (F2, F3) korrigieren gegebenenfalls noch vorhandene Frequenzfehler (dz1, df2). Die Schaltungsanordnung enthält in bekannter Weise ausgebildete Frequenzteiler (F1 bis F3), die jeweils mit Hilfe eines programmierbaren Zählers (Z1, Z3 bis Z5) die Folgefrequenz (ft) der Taktimpulse (T) jeweils durch ganzzahlige Teilungsfaktoren (n 1, n 2, n 3) teilen. To generate signals (T2) from clock pulses (T) of any repetition frequency (ft) with selectable repetition frequency (f) and selectable accuracy (df) to be generated several frequency dividers (F1 to F3) are used, which are arranged hierarchically. A first frequency divider (F1) approximates the desired repetition frequency (f). The subordinate Frequency dividers (F2, F3) correct any frequency errors that may still be present (dz1, df2). The circuit arrangement contains frequency dividers designed in a known manner (F1 to F3), each with the help of a programmable counter (Z1, Z3 to Z5) the repetition frequency (ft) of the clock pulses (T) in each case by integer division factors (n 1, n 2, n 3) divide.

Claims (9)

Patentansprüche: 1. Schaltungsanordnung zum Erzeugen von Signalen mit wählbarer Folgefrequenz unter Verwendung einer Mehrzahl von Frequenzteilern, gekennzeichnet durch einen ersten Frequenzteiler (F1), an dem Taktimpulse (T) mit wählbarer Folgefrequenz (ft) anliegen und dessen Teilungsfaktor (n 1) so eingestellt ist, daß er an seinem Ausgang die Signale (T2) mit angenähert der gewählten Folgefrequenz (f) abgibt und durch nachgeordnete weitere Frequenzteiler (F2, F3), die ihren Teilungsfaktoren (n 2, n 3) zugeordnete Steuersignale (ist1, ST2) erzeugen, mit denen noch vorhandene Frequenzfehler (df 1, df2) der Signale (T2) stufenweise korrigierbar sind. Claims: 1. Circuit arrangement for generating signals with selectable repetition frequency using a plurality of frequency dividers, characterized by a first frequency divider (F1) on which clock pulses (T) are connected selectable repetition frequency (ft) are present and its division factor (n 1) is set in this way is that it has the signals (T2) at its output with approximately the selected repetition frequency (f) emits and, through further downstream frequency dividers (F2, F3), their division factors (n 2, n 3) generate associated control signals (ist1, ST2) with those that are still present Frequency errors (df 1, df2) of the signals (T2) can be corrected in stages. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß den Frequenzteilern (F1 bis F3) eine Schaltstufe (SS) nachgeschaltet ist, die in Abhängigkeit von den Steuersignalen (ist1, ST2) einzelne am Ausgang des ersten Frequenzteilers (F1) abgegebenen Signale (T2) ausblendet oder hinzufügt. 2. Circuit arrangement according to claim 1, characterized in that the frequency dividers (F1 to F3) are followed by a switching stage (SS), which in Depending on the control signals (ist1, ST2) individual at the output of the first frequency divider (F1) hides or adds output signals (T2). 3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuersignale (ist1, ST2) an den jeweils vorhergehenden Frequenzteilern (F1, F2) anliegen und deren Teilungsfaktoren (n 1, n2) verändern. - 3. Circuit arrangement according to claim 1, characterized in that the control signals (ist1, ST2) at the respective preceding frequency dividers (F1, F2) and change their division factors (n 1, n2). - 4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Steuersignale (ist1, ST2) die Teilungsfaktoren (n 1 bis n 3) der Frequenzteiler (F 1 bis F3) verändern.4. Circuit arrangement according to claim 3, characterized in that the control signals (ist1, ST2) are the division factors (n 1 to n 3) change the frequency divider (F 1 to F3). 5. Schaltungsanordnung nach Anspruch 3 oder Anspruch 4, dadurch gekennzeichnet, daß die Steuersignale (ist1, ST2) während jeweils einer vorgegebenen Anzahl von Taktimpulsen (T) die Teilungsfaktoren (n 1, n 2) verändern. 5. Circuit arrangement according to claim 3 or claim 4, characterized in that that the control signals (ist1, ST2) during each of a predetermined number of Clock pulses (T) change the division factors (n 1, n 2). 6. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß an den Eingängen aller Frequenzteiler (F1 bis F3) die Taktimpulse (T) anliegen. 6. Circuit arrangement according to one of the preceding claims, characterized characterized in that the clock pulses at the inputs of all frequency dividers (F1 to F3) (T). 7; Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß an den Eingängen der weiteren Frequenzteiler (F2, F3) an einem Ausgang der jeweils vorhergehenden Frequenzteiler (F1, F2) abgegebenen Signale (T2, ST1) anliegen. 7; Circuit arrangement according to one of Claims 1 to 5, characterized characterized in that at the inputs of the further frequency divider (F2, F3) at one Output of the respective preceding frequency divider (F1, F2) emitted signals (T2, ST1) are present. 8. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Teilungsfaktor (n 1) des ersten Frequenzteilers (F1) gleich ist der nächstliegenden natürlichen Zahl, die sich bei einer Division der Folgefrequenz (ft) der Taktimpulse (T) durch die gewählte Folgefrequenz (f) ergibt. 8. Circuit arrangement according to one of the preceding claims, characterized characterized in that the division factor (n 1) of the first frequency divider (F1) is equal is the closest natural number that results from a division of the repetition rate (ft) of the clock pulses (T) results from the selected repetition frequency (f). 9. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Teilungsfaktor (n2, n3) jedes weiteren Frequenzteilers (F2, F3) gleich ist der nächsten ganzen Zahl, die sich bei der Division der Folgefrequenz (ft) der Taktimpulse (T) durch die jeweils verbleibenden Frequenzfehler (df 1, df 2) ergibt. 9. Circuit arrangement according to one of the preceding claims, characterized characterized in that the division factor (n2, n3) of each further frequency divider (F2, F3) is equal to the nearest whole number that results from dividing the repetition rate (ft) of the clock pulses (T) due to the remaining frequency errors (df 1, df 2) results. Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Erzeugen von Signalen mit wählbarer Folgefrequenz unter Verwendung mindestens eines Frequenzteilers. The invention relates to a circuit arrangement for generating of signals with a selectable repetition frequency using at least one frequency divider. Zum Erzeugen von Signalen mit wählbarer Folgefrequenz ist es bekannt, als Zähler ausgebildete Frequenzteiler zu verwenden. Den Takteingängen der Zähler werden Taktimpulse mit einer vorgegebenen Folgefrequenz zugeführt. Die Zähler zählen jeweils von einem wählbaren Zählerstand bis zu einem vorgegebenen Endzählerstand. Wenn der Zähler den Endzählerstand erreicht hat, gibt er ein Signal ab, dessen Folgefrequenz der durch einen Teilungsfaktor geteilten Folgefrequenz der Taktimpulse entspricht. Der Teilungsfaktor wird durch die Differenz zwischen dem wählbaren Zählerstand und dem vorgegebenen Endzählerstand festgelegt, und er ist jeweils eine ganze Zahl. To generate signals with a selectable repetition frequency, it is known to use frequency dividers designed as counters. The clock inputs of the counters clock pulses are supplied with a predetermined repetition frequency. The counters are counting each from a selectable counter reading to a specified final counter reading. When the counter has reached the final count, it emits a signal, its repetition frequency corresponds to the repetition frequency of the clock pulses divided by a division factor. The division factor is determined by the difference between the selectable counter reading and the specified final counter reading, and it is always an integer. Weiterhin ist es bekannt, zum Erzeugen von Signalen mit wählbarer Folgefrequenz Frequenzvervielfacher zu verwenden. Derartige Frequenzvervielfacher multiplizieren die Folgefrequenz der Taktimpulse mit Brüchen, deren Zähler und Nenner natürliche Zahlen sind. It is also known to generate signals with a selectable Repetition frequency to use frequency multiplier. Such frequency multipliers multiply the repetition frequency of the clock pulses with fractions, their numerators and denominators are natural numbers. Falls aus Taktimpulsen vorgegebener Folgefrequenz Signale erzeugt werden sollen, deren Folgefrequenzen nicht gleich sind den mit Brüchen aus natürlichen Zahlen multiplizierten Folgefrequenzen der Taktimpulse, so ist dies weder mit Hilfe der bekannten Frequenzteiler noch mit Hilfe der Frequenzvervielfacher möglich. If signals are generated from clock pulses of a given repetition frequency whose repetition rates are not the same as those with fractions from natural ones Numbers multiplied repetition rates of the clock pulses, so this is neither with the help the known frequency divider is still possible with the help of the frequency multiplier. Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, mit deren Hilfe es möglich ist, aus Taktimpulsen mit einer frei wählbaren Folgefrequenz Signale mit einer ebenfalls frei wählbaren Folgefrequenz zu erzeugen, die kleiner ist als die Folgefrequenz der Taktimpulse. The invention is therefore based on the object of a circuit arrangement specify, with the help of which it is possible to choose from clock pulses with a freely selectable Repetition frequency to generate signals with a repetition frequency that can also be freely selected, which is smaller than the repetition frequency of the clock pulses. Erfindungsgemäß wird die Aufgabe bei der Schaltungsanordnung der eingangs genannten Art gelöst durch einen ersten Frequenzteiler, an dem Taktimpulse mit wählbarer Folgefrequenz anliegen und dessen Teilungsfaktor so eingestellt ist, daß er an seinem Ausgang die Signale mit angenähert der gewählten Folgefrequenz abgibt und durch nachgeordnete weitere Frequenzteiler, die ihren Teilungsfaktoren zugeordnete Steuersignale erzeugen, mit denen noch vorhandene Frequenzfehler der Signale stufenweise korrigierbar sind. According to the invention, the object in the circuit arrangement of initially mentioned type solved by a first frequency divider on the clock pulses with a selectable repetition frequency and whose division factor is set so that that it has the signals at its output with approximately the selected repetition frequency emits and through further downstream frequency divider, which their division factors generate associated control signals with which the frequency errors still present Signals can be corrected in stages. Die Schaltungsanordnung gemäß der vorliegenden Erfindung hat den Vorteil, daß mit einer wählbaren Genauigkeit aus einer frei wählbaren Folgefrequenz von Taktimpulsen eine frei wählbare Folgefrequenz von Signalen erzeugt werden kann. Der Frequenzfehler nimmt von einem Teiler zum nächsten Teiler mit jeweils 1/n2 ab, wobei n der Teilungsfaktor des jeweils übergeordneten Frequenzteilers ist. Weiterhin hat die Schaltungsanordnung den Vorteil, daß aus bereits vorhandenen Taktgebern, die Taktimpulse mit einer fest vorgegebenen Folgefrequenz erzeugen, Signale mit beliebigen, frei wählbaren Folgefrequenzen erzeugt werden können. Die Schaltungsanordnung erfordert einen geringen Aufwand und eignet sich für die Herstellung als integrierter Schaltkreis. The circuit arrangement according to the present invention has the Advantage that with a selectable accuracy from a freely selectable repetition frequency a freely selectable repetition frequency of signals can be generated from clock pulses. The frequency error decreases from one divider to the next by 1 / n2, where n is the division factor of the respective higher-level frequency divider. Farther the circuit arrangement has the advantage that existing clocks, generate the clock pulses with a fixed repetition frequency, signals with arbitrary, freely selectable repetition frequencies can be generated. The circuit arrangement requires little effort and is suitable for manufacturing as an integrated Circuit. Eine besonders einfache Schaltungsanordnung ergibt sich, wenn den Frequenzteilern eine Schaltstufe nachgeschaltet ist, die in Abhängigkeit von den Steuersignalen einzelne am Ausgang des ersten Frequenzteilers abgegebene Signale ausblendet oder hinzufügt. A particularly simple circuit arrangement results when the Frequency dividers are followed by a switching stage that depends on the Control signals individual signals emitted at the output of the first frequency divider hides or adds.