DE2803639A1 - Analogue=digital encoder for passive instrument - has integrator loaded alternately by data pick=up output voltage and reference voltage with reversing switch - Google Patents

Abstract

The analogue-digital encoder has a common voltage supply for the deta pick-up and reference voltage source. A pre-amplifier lies between the reversing switch and integrator. A polarity reversing switch is provided for the common voltage supply of the deta pick-up and reference voltage source. The measuring cycle is controlled so that the test voltage is integrated up and the reference voltage is integrated down to a given threshold, after which the test voltage is integrated down and the reference voltage is integrated up. The active unit is a Miller integrator. A switch is connected between two amplifiers the switch being actuated by a pulse from the output of a Schmitt-Trigger.

Description

Analog-Digital-Verschlüßler für passive MeßwertgeberAnalog-digital encryptor for passive transducers

mit Gleichstromspeisung Die Erfindung bezieht sich auf einen Analog-Digital-Verschlüßler für passive Meßwertgeber mit Gleichstromspeisung, mit einer von der Ausgangsspannung des Meßwertgebers bzw. einer Referenzspannung mit Hilfe eines integrationszeit- bzw. -spannungsgesteuerten Umschalters abwechselnd beaufschlagten Integrationseinrichtung.with direct current supply The invention relates to an analog-digital encryptor for passive transducers with direct current supply, with one of the output voltage of the transducer or a reference voltage with the help of an integration time or voltage-controlled changeover switch alternately applied to the integration device.

Ein Digitalvoltmeter, das sich zur Analog-Digital-Verschlüsselung der Ausgangs spannung von passiven Meßwert gebern mit Gleichstromspeisung eignet und das auf dem Prinzip der Doppelintegration beruht, ist im "Archiv für Technisches Messen (ATM) Blatt J 0770-F 4, Seite 37, vom März 1975 beschrieben.A digital voltmeter used for analog-digital encryption the output voltage of passive transducers with direct current supply and which is based on the principle of double integration is in the "Archive for Technical Messen (ATM) Blatt J 0770-F 4, page 37, from March 1975.

Der Erfindung lag die Aufgabe zugrunde, einen Analog-Digital-Verschlüßler bereitzustellen, der den Einfluß von Thermo- und Kontakt spannungen innerhalb der Meßwertgeber und der nachgeschalteten Installation stark vermindert. Daneben sollte der Einfluß von Wtulipunktsfehlern (Driftspannungen) eines die Meßspannung vstärkenden Meßverstärkers ebenfalls vernindert, der Einfluß von Langzeitänderungen dieses Verstärkers und der Einfluß von Langzeitänderungen der Speise spannung des Meßwertgebers eliminiert werden.The invention was based on the object of an analog-digital encryptor provide the influence of thermal and contact voltages within the Transmitter and the downstream installation strong reduced. In addition, the influence of Wtuli point errors (drift voltages) should affect the measurement voltage The amplifying measuring amplifier also diminishes, the influence of long-term changes this amplifier and the influence of long-term changes in the supply voltage of the Transducer can be eliminated.

Diese Aufgabe wird bei einem Analog-Digital-Verschlüßler der eingangs genannten Art gemäß der Erfindung durch die Kombination folgender Merkmale gelöst: a) für Meßwertgeber und Referenzspannungsquelle ijt eine gemeinsame Speisespannungsversorgung vorgesehen, b) ein Vorverstärker liegt zwischen Umschalter und Integrationseinrichtung, c) für die gemeinsame Speisespannungsversorgung des Meßwertgebers und der Referenzspannungsquelle ist ein Umpolschalter vorgesehen, d) der Meßzyklus ist über logische Glieder derart gesteuert, daß einer Aufintegration der Meßspannung über eine vorgegebene Integrationszeit und einer Abintegration der Referenzspannung bis zu einer vorgegebenen Spannungsschwelle nach Umpolen der Spannungsversorgung und gleichzeitigem Umschalten von Referenzspannungsausgang auf Geberausgang eine Ab integration der Meßspannung über die vorgegebene Zeit und eine Aufintegration der Referenzspannung bis zu einer vorgegebenen Schwelle folgt, e) der digitale Meßwert besteht aus derjenigen Anzahl von Taktimpulsen, die während der Integrationszeiten der Referenzspannung in einen Speicher eingelaufen ist.In the case of an analog-digital encryptor, this task is performed at the beginning mentioned type solved according to the invention by the combination of the following features: a) a common supply voltage supply for the transducer and reference voltage source ijt provided, b) a preamplifier is located between the switch and the integration device, c) for the common supply voltage of the transducer and the reference voltage source a polarity reversal switch is provided, d) the measuring cycle is like this via logic elements controlled that an integration of the measurement voltage over a predetermined integration time and a downward integration of the reference voltage down to a predetermined voltage threshold after reversing the polarity of the voltage supply and simultaneous switching of the reference voltage output on encoder output an integration of the measuring voltage over the specified time and an integration of the reference voltage up to a predetermined threshold follows, e) the digital measured value consists of that number of clock pulses that during the integration times of the reference voltage has entered a memory.

Bei der Betrachtung der Wirkungsweise der Erfindung wird später nachgewiesen, daß die eingangs gesetzten Ziele erreicht werden. Daneben bleiben bei dem vorliegenden Verschlüßler auch die Vorteile der bekannten Doppel-Integrationsverschlüßler, nämlich die Unabhän- gigkeit von Langzeitschwankungen der Taktimpulsfrequenz, die Unabhängigkeit von Langzeitschwankungen der bestimmenden Elemente der Integrationseinrichtung und die Unabhängigkeit von Langzeitdriften des Umschaltniveaus eines Schwellwertschalters erhalten.When considering the mode of operation of the invention it will be demonstrated later that that the goals set at the beginning are achieved. Besides, stay with the present Encrypters also take advantage of the well-known double integration encryptors, namely the independent ability of long-term fluctuations in the clock pulse frequency, the independence of long-term fluctuations of the determining elements of the integration device and the independence of long-term drifts in the switching level of a threshold switch obtain.

Zweckmäßig ist im vorliegenden Analog-Digital-Verschlüßler der Integrationseinrichtung ein Schmitt-Trigger nachgeschaltet, dessen beide gegenseitig inversen Ausgänge über Verzögerungsglieder mit zwei Sinmangen eines ODER-Gatters verbunden sind. Der Ausgang des ODER-Gatters liegt dabei an einem Eingang eines UND-Gatters, dessen anderer Eingang an den Ausgang eines Taktimpulsgenerators angeschlossen und dessen Ausgang mit dem Zähleingang eines ersten Zählers, sowie über ein zweites UND-Gatter mit dem Zähleingang eines zweiten Zählers verbunden ist. Ein Ubertragsausgang des ersten Zählers liegt dabei an einem Eingang eines Flip-Flops, dessen anderer Eingang wie auch ein Rückstelleingang des ersten Zählers über ein Inversionsglied an den Ausgang des ODER-Gatters angeschlossen ist. Der Ausgang des Flip-Flops ist mit dem zweiten Eingang des zweiten UND-Gatters und einem Steuerelngang des Umschalters verbunden. Der invertierende Ausgang des Schmitt-Triggers liegt an einem Steuereingang des Umpolschalters und an einem Ubernahmeeingang eines Zwischenspeichers für den Inhalt des zweiten Zählers, sowie an einem Rückstelleingang des zweiten Zählers.In the present analog-digital encryptor, the integration device is expedient a Schmitt trigger connected downstream, both of which are mutually inverse outputs Delay elements are connected to two Sinmangen of an OR gate. The exit of the OR gate is at one input of an AND gate, the other one Input connected to the output of a clock pulse generator and its output with the counting input of a first counter, as well as with a second AND gate is connected to the counter input of a second counter. A carry output of the first The counter is at one input of a flip-flop, the other input of which is like also a reset input of the first counter via an inversion element to the output of the OR gate is connected. The output of the flip-flop is with the second Input of the second AND gate and a control gear of the switch connected. The inverting output of the Schmitt trigger is connected to a control input of the Pole reversal switch and at a takeover input of a buffer for the content of the second counter, as well as at a reset input of the second counter.

Mit Vorteil wird als Integrationseinrichtung ein Niller-Integrator verwendet.A Niller integrator is advantageously used as the integration device used.

An den Ausgang des Zwischenspeichers wird zweckmäßig eine Ziffernanzeige angeschlossen.A numerical display is expedient at the output of the buffer connected.

Der Umpolschalter besteht aus vier Feldeffekttransi- storen, die paarweise von gegenseitig inversen Ausgängen des Schmitt-Triggers gesteuert sind.The polarity switch consists of four field effect transi- disturb, controlled in pairs by mutually inverse outputs of the Schmitt trigger are.

Der Umschalter besteht aus vier Feldeffekttransistoren, die paarweise von gegenseitig inversen Ausgängen des Flip-Flops gesteuert sind.The changeover switch consists of four field effect transistors, which are in pairs are controlled by mutually inverse outputs of the flip-flop.

Zwei Verzögerungsglieder vor den beiden Eingängen des ODER-Gliedes verzögern Signale, die von "O" auf "L" umspringen. Signale, die von "L" auf "O" springen-, werden dagegen nicht verzögert.Two delay elements in front of the two inputs of the OR element delay signals that jump from "O" to "L". Signals that change from "L" to "O" jump-, on the other hand, are not delayed.

Die Erfindung wird anhand von vier Figuren erläutert.The invention is explained with the aid of four figures.

Figur 1 stellt ein Ausführungsbeispiel der Erfindung als Prinzipschaltbild dar.Figure 1 shows an embodiment of the invention as a basic circuit diagram represent.

In Figur 2 ist das gleiche Ausführungsbeispiel mit mehr Einzelheiten dargestellt.In Figure 2 is the same embodiment with more details shown.

In Figur 3 ist ein Spannungszeitdiagramm zusammen mit Signaldiagrammen von an verschiedenen Punkten der Schaltung vorliegenden Signalen dargestellt.In Figure 3 is a voltage timing diagram along with signal diagrams represented by signals present at different points in the circuit.

Figur 4 zeigt als Prinzipschaltbild die Zusammenschaltung eines passiven Meßwertgebers mit den Hauptteilen eines bekannten Doppel-Integrationsverschlüßlers.FIG. 4 shows the interconnection of a passive one as a basic circuit diagram Transmitter with the main parts of a well-known double integration encoder.

In Figur 1 ist eine Brückenschaltung DMS aus Dehnungsmeßstreifen über Leitungen L1 und L2 an einen Umpolschalter S1 angeschlossen. Die beweglichen Kontakte des Umpolschalters sind mit einer Spannungsversorgung verbunden, die eine Gleichspannung US abgibt. Parallel zur Speisediagonalen der Brückenschaltung DMS liegt eine Spannungsteilerschaltung aus einem Widerstand RN und zwei Widerständen 1/2 RV. An der Speisediagonalen der Brückenschaltung DMS fällt die Spannung + us ab. Die beiden Anschlußpunkte der Meßdiagonalen der Brückenschaltung DMS sind über Leitungen L3 und L4 an feste Kontakte eines Umschalters S2 gelegt. In den Zug der Leitung L3 ist ein Generator eingefügt, der als Ersatzquelle der im Meßkreis störbedingt auftretenden, resultierenden Thermospannung ut gedacht ist. De Spannung an der Meßdiagonalen ist mit + um bezeichnet, die Spannung zwischen den Leitern L3 und L4 nach dem Thermospannungsgenerator beträgt + um + ut. Zwei andere feste Kontakte des Umschalters S2 stehen über Leitungen L5 und L6 mit dem Widerstand RN in Verbindung, an dem eine Referenzspannung + uN abfällt. In den Zug der - LD ist ein weiterer Generator eingefügt, in dem eine andere störbedingte Thermospaimung uÜ. erzeugt wird. An den beiden von den Leitungen L5 und L6 belegten Kontakten des Umschalters S2 liegt dann eine Spannung t uN + u. Die beweglichen Kontakte des Umschalters S2 sind mit den beiden Eingängen eines Vorverstärkers V1 verbunden, dessen Verstärkungsfaktor v beträgt. In der nicht geerdeten Zuleitung vom.Umschalter S2 zum Verstärker V1 ist ein weiterer Generator liegend gedacht, der eine störbedingte Nullpunktsdriftspannung uO des Verstärkers V1 erzeugt. Am Ausgang des Verstärkers V1 kann die Spannung uA entnommen werden. Dieser Ausgang ist über einen Schalter S3 und einen Widerstand R mit dem einen Eingang eines als Miller-Integrator ausgelegten Verstärkers V2 verbunden. Der zweite Eingang des Verstärkers V2 liegt zweckmäßig an Masse. Die Ausgangsklemme des Verstärkers V2 ist mit dem ersterwähnten Eingang über einen Integrationskondensator C1 verbunden. An der Ausgangsklemme des Verstärkers V2 liegt dann eine Integrationsspannung ui. Die gleiche Ausgangsklemme ist weiterhin mit einem Eingang eines Schmitt-Triggers ST verbunden, der zwei Ausgänge aufweist. Ein dem einen Ausgang entnehmbares Signal A liegt über ein Verzögerungsglied Vz1 mit der Verzögerungszeit r1 an einem Eingang eines ODER-Gatters OR. Ein dem anderen Ausgang des Schmitt- Triggers ST entnehmbares Signal B liegt über ein Verzögerungsglied Vz2 mit der Verzögerungszeit r2 am anderen Eingang des ODER-Gatters OR. Das gleiche Ausgangssignal steuert den Umpolschalter S1. Der Ausgang des ODER-Gatters OR liegt an einem Eingang eines UND-Gatters U1, dessen anderer Eingang mit dem Ausgang eines Taktgenerators TG, der eine Impulsspannung uz von der Frequenz f0 abgibt, verbunden ist. Der Ausgang des UND-Gatters liegt am Zähleingang eines ersten Zählers Z1, dessen höchstmöglicher Zählerinhalt N beträgt. Ein Übertragsausgang des Zählers Z1, der das Signal Ü führt, ist mit einem Eingang eines Flip-Flops FF verbunden, dessen anderer Eingang an den Ausgang eines Inversionsgliedes NOR angeschlossen ist. Der Eingang dieses Gatters liegt am Ausgang des ODER-Gatters OR. Ein diesem Ausgang entnehmbares Signal C steuert den Schalter S3. Dem Ausgang des Inversionsgliedes NOR ist ein Signal 5 zu entnehmen, das auch einen Rückstelleingang des Zählers Z1 beaufschlagt.In Figure 1, a bridge circuit DMS made of strain gauges is over Lines L1 and L2 connected to a polarity reversal switch S1. The moving contacts of the polarity switch are connected to a voltage supply, which is a DC voltage US surrenders. A voltage divider circuit is located parallel to the feed diagonal of the DMS bridge circuit from a resistor RN and two resistors 1/2 RV. On the dining diagonal of the Bridge circuit DMS, the voltage + us drops. The two connection points of the measuring diagonals the bridge circuit DMS are fixed via lines L3 and L4 Contacts of a changeover switch S2 placed. In the train of the line L3 is a generator inserted as a substitute source for the resulting Thermovoltage ut is intended. The voltage on the measuring diagonal is denoted by + um, the voltage between the conductors L3 and L4 after the thermal voltage generator is + at + ut. Two other fixed contacts of the switch S2 are on lines L5 and L6 connected to the resistor RN, across which a reference voltage + uN drops. Another generator is inserted in the train of the - LD, in which another generator is fault-related Thermospaimung uÜ. is produced. Occupied on both of lines L5 and L6 Contacts of the changeover switch S2 then have a voltage t uN + u. The movable ones Contacts of the switch S2 are connected to the two inputs of a preamplifier V1 connected, the gain factor of which is v. In the non-earthed supply line From the switch S2 to the amplifier V1, another generator is intended to be horizontal, which generates a disturbance-related zero point drift voltage uO of the amplifier V1. At the The voltage uA can be taken from the output of the amplifier V1. This exit is via a switch S3 and a resistor R to one input of one as Miller integrator designed amplifier V2 connected. The second input of the amplifier V2 is appropriately grounded. The output terminal of the amplifier V2 is connected to the The first mentioned input is connected via an integration capacitor C1. At the output terminal of the amplifier V2 is then an integration voltage ui. The same output terminal is also connected to an input of a Schmitt trigger ST, which has two outputs having. A signal A, which can be taken from one output, is located via a delay element Vz1 with the delay time r1 at an input of an OR gate OR. A dem other output of the Schmitt Triggers ST extractable signal B is via a delay element Vz2 with the delay time r2 at the other input of the OR gate OR. The same output signal controls the polarity reversal switch S1. Of the The output of the OR gate OR is at an input of an AND gate U1, whose other input to the output of a clock generator TG, which has a pulse voltage uz emits from the frequency f0, is connected. The output of the AND gate is at the counter input of a first counter Z1, the highest possible counter content of which is N. A carry output of the counter Z1, which carries the signal U, has an input a flip-flop FF connected, the other input to the output of an inversion element NOR is connected. The input of this gate is at the output of the OR gate OR. A signal C which can be taken from this output controls the switch S3. The exit of the inversion element NOR, a signal 5 can be seen, which also has a reset input of the counter Z1 is applied.

Ein Ausgang des Flip-Flops FF, dem ein Signal D entspringt, das zur Steuerung des Umschalters S2 dient, ist mit einem Eingang eines zweiten UND-Gatters U2 verbunden. Der zweite Eingang dieses UND-Gatters ist an den Ausgang des ersten UND-Gatters U1 angeschlossen.An output of the flip-flop FF, from which a signal D arises, which for Control of the switch S2 is used with one input of a second AND gate U2 connected. The second input of this AND gate is at the output of the first AND gate U1 connected.

Der Ausgang des UND-Gatters U2 liegt am Zähleingang eines zweiten Zählers Z2, der zur Aufnahme einer Impulszahl n ausgelegt ist. Bitausgänge des Zählers Z2 sind über einen Zwischenspeicher S mit einer Ziffernanzeige ZA verbunden. Ein Übernahmeeingang des Zwischenspeichers S und ein Rückstelleingang des Zählers Z2 werden von dem einen Ausgangssignal B des Schmitt-Triggers ST beaufschlagt.The output of the AND gate U2 is at the counting input of a second one Counter Z2, which is designed to receive a number of pulses n. Bit outputs of the counter Z2 are connected to a numeric display ZA via a buffer S. A Acceptance input of the buffer S and a reset input of the counter Z2 are acted upon by one output signal B of the Schmitt trigger ST.

In der Figur 2 ist das Ausführungsbeispiel der Erfindung nach Figur 1 mit Einzelheiten dargestellt. Insbesondere sind die Schalter S1, S2 und S3 nicht mehr als mechanische Schalter gezeigt, sondern als elektronische Schalter ausgeführt. Die übrigen Einzelheiten, die der Figur 1 entsprechen, sind mit den gleichen Bezugszeichen versehen. In den Leitungen 1 bis LE der Figur 1 0 sind in der Figur 2 Leitungswiderstände RLlbis RL6 eingezeichnet. Der Umpolschalter S1 besteht aus zwei Transistorpaaren T1, T2 bzw. T3und T4. Das erste Paar wird Vom Signal A gesteuert, das an einem Ausgang des Schmitt-Triggers ST anfällt Das zweite Schalttransistorpaar T3 und T4 wird vom Signal B gesteuert, das dem anderen Ausgang des Schmitt-Triggers entnommen wird. Das Signal B steuert ebenfalls die Übernahme des Zählerinhalts des Zählers Z2 in den Zwischenspeicher S und die Rückstellung des Zählers Z2 Der Umschalter S2umfaßt nach der Figur 2 zwei Transistorpaare T5, T6 bzw. T7 und T8. Das erstgenannte Paar wird von einem Signal D gesteuert, das an einem Ausgang des Flip-Flops FF anfällt. Das zweite Paar T7, T8 wird von einem dem anderen Ausgang des Flip-Flops FF entspringenden Signal D gesteuert. Die. Verzögerungsglieder Vz1 und Vz2 sind so ausgelegt, daß sie beim Übergang von log. "O"auf "L" verzögern, während der Übergang von "L"auf log. "O" unverzögert übertragen wird.FIG. 2 shows the exemplary embodiment of the invention according to FIG 1 shown with details. In particular, switches S1, S2 and S3 are not shown more as mechanical switches, rather than electronic ones counter executed. The other details, which correspond to Figure 1, are with the provided with the same reference numerals. In lines 1 to LE of FIG. 1 0 are in Figure 2 shows line resistances RLl to RL6. The polarity switch S1 exists from two transistor pairs T1, T2 or T3 and T4. The first pair is from signal A controlled, which occurs at an output of the Schmitt trigger ST The second switching transistor pair T3 and T4 are controlled by signal B, which is the other output of the Schmitt trigger is removed. The signal B also controls the acceptance of the counter content of the Counter Z2 into the buffer memory S and the resetting of the counter Z2 The changeover switch According to FIG. 2, S2 comprises two transistor pairs T5, T6 or T7 and T8. The former Paar is controlled by a signal D which occurs at an output of the flip-flop FF. The second pair T7, T8 is derived from the other output of the flip-flop FF Signal D controlled. The. Delay elements Vz1 and Vz2 are designed so that they when transitioning from log. "O" to "L" delay while transitioning from "L" to log. "O" is transmitted without delay.

In Figur 3 ist ein Spannungszeitdiagramm dargestellt, das den Verlauf der Integrationsspannung uiwährend eines vollständigen Meßzyklus zeigt. Die Bedeutung von Zeitpunkten t0 bis t6, die im Diagramm eingetragen sind, gehen aus der später folgenden Wirkungsbeschreibung hervor. Eine Parallele zur Abszisse stellt die Umschaltschwelle usTdes Schmitt-Triggers ST dar. Verzögerungszeiten s1 und -2 werden in den Verzögerungsgliedern V und Vz2 der Figuren 1 und 2 erzeugt. Zeitabschnitte N To entsprechen dem höchstmöglichen Zählerinhalt des Zählers Z1, multipliziert mit der Periodendauer To der aus dem Generator G entspringenden Zählimpulsfrequenz.In Figure 3, a voltage time diagram is shown that the course the integration voltage ui shows during a complete measuring cycle. The meaning from times t0 to t6, which are entered in the diagram, go from the later following description of effects. The switchover threshold is parallel to the abscissa usT of the Schmitt trigger ST. Delay times s1 and -2 are set in the delay elements V and Vz2 of Figures 1 and 2 are generated. Time segments N To correspond to the highest possible Counter content of the counter Z1, multiplied by the period duration To der from the Generator G arising counting pulse frequency.

n1 und n2 ist die Anzahl der während entsprechender In- tegrationszeiten auflaufenden Impulszahlen. Die Höchstwerte der Integrationsspannung, jeweils von der Umschaltschwelle usT des Schmitt-Triggers ST aus gemessen, sind mit AuiI und AuiII bezeichnet.n1 and n2 is the number of integration times accumulating pulse numbers. The maximum values of the integration voltage, each from the switching threshold usT of the Schmitt trigger ST measured, are with AuiI and AuiII called.

Unter dem Spannungsdiagramm sind in fünf Zeilen die dem Diagramm entsprechenden Schaltzeiten der Schalttransistoren T1 bis T9 der Figur 2 eingezeichnet. Sie entsprechen den Steuersignalen A bis E der Schalttransistoren.Below the voltage diagram are in five lines those corresponding to the diagram Switching times of the switching transistors T1 to T9 of FIG. 2 are shown. You correspond the control signals A to E of the switching transistors.

In den folgenden Abschnitten ist die Wirkungsweise der Schaltungen nach Figur 1 und 2 im Zusammenhang mit dem Spannungszeitdiagramm der Figur 3 erläutert.The following sections describe how the circuits work according to FIGS. 1 and 2 in connection with the voltage time diagram of FIG.

Die Brückenschaltung DMS wird über das Leiterpaar L1, L2 und den Umpolschalter S1 mit der Gleichspannung us' gespeist. Die Polarität der an der Speisediagonalen der Brückenschaltung DMS anliegenden, um die Spannungsabfälle auf den Zuleitungen L1 und L2 und den Schalterstrecken des Umpolschalters S1 gegenüber der Spannung u51 verminderten Speisespannung + us kann - durch den Umpolschalter S1 gesteuert - periodisch gewechselt werden. Hierdurch fällt auf der Ausgangsseite der Brückenschaltung DMS eine Meßspannung + um = V (+ us) an, wobei V die meßgrößenproportionale Verstimmung der Brückenschaltung ist. An den Klemmen des Normalwiderstandes RN innerhalb des aus 1/2 RV - RN - 1/2 RV bestehenden Spannungsteilers fällt die Bezugsspannung an. Beide Spannungen ändern im gleichen Takt wie u5 ihre Polarität und sind nach Abklingen einer Einschwingzeit ~Xv beide streng der Amplitude von u5 proportional.The bridge circuit DMS is fed with the DC voltage us' via the conductor pair L1, L2 and the polarity reversal switch S1. The polarity of the supply voltage + us applied to the supply diagonal of the DMS bridge circuit by the voltage drops on the supply lines L1 and L2 and the switch sections of the polarity reversal switch S1 compared to the voltage u51 can be changed periodically - controlled by the polarity reversal switch S1. As a result, a measurement voltage + um = V (+ us) occurs on the output side of the bridge circuit DMS, where V is the detuning of the bridge circuit which is proportional to the measurement variable. The reference voltage drops at the terminals of the normal resistor RN within the voltage divider consisting of 1/2 RV - RN - 1/2 RV at. Both voltages change their polarity in the same cycle as u5 and are strictly proportional to the amplitude of u5 after a settling time ~ Xv has decayed.

Diesen Ausgangsspannungen sind kurzzeitig vorzeichenkonstante, vom Polaritätswechsel von u5 unbeeinflußte, langzeitig nach Vorzeichen und Größe aber regellos drif- tende Thermospannungen überlagert, die das Meßergebnis bei Anwendung von Gleichspannungsspeisung fehlerhaft beeinflussen würden. Diese Störspannungen sind im Meßkreis in der Störspannung ut und im Bezugsspannungskreis in der Störspannung ulh zusammengefaßt.These output voltages are short-term sign constants, vom Polarity change of u5 unaffected, but long-term according to sign and size randomly drifting Tending thermal voltages superimposed on the measurement result would affect incorrectly when using direct voltage supply. These Interference voltages are in the measuring circuit in the interference voltage ut and in the reference voltage circuit summarized in the interference voltage ulh.

Die störspannungsbehafteten Spannungen + um + ut und + UN+ ulh gelangen über den taktgesteuerten Umschalter wechselweise als uE auf den Eingang des Gleichspannungsverstärkers V1 mit dem Verstärkungsfaktor v; uE wird von diesem auf die Ausgangsspannung uA verstärkt.The interfering voltages + um + ut and + UN + ulh arrive via the clock-controlled switch alternately as uE to the input of the DC voltage amplifier V1 with the gain factor v; uE is from this to the output voltage uA reinforced.

Diese Ausgangs spannung ist in der Praxis leider auch nicht ein getreues Abbild von uE, sondern sie enthält einen aussteuerungsunabhängigen, kurzzeitig konstanten, langzeitig aber regellos in gewissen Grenzen drift enden Nullanteil, dessen Größe auf die Eingangsseite umgerechnet in einer Störspannungsgröße uO dargestellt werden kann. Damit gilt für UA =v (uE + uO) (1) UA gelangt über einen taktgesteuerten Schalter S3 auf den Eingang des Miller-Integrators und wird an dessen Speicherkondensator C1 über Integration zu einer Integralspannung führen. Der nachfolgende Schmitt-Trigger ST mit seiner möglichst scharf festgelegten, kurzzeitig stabilen Schaltschwelle uST entscheidet ständig, ob das Niveau von uioberhalb oder unterhalb von uSTliegt und bildet dies in den konjugierten Schaltzuständen A und A = B ab, deren Umschaltzeitpunkte von 0 auf L, durch die Verzögerungsglieder V1 bzw. V2 um T1bzw. T2 verzögert, und de- ren Umschaltpunkte von L auf 0 unverzögert auf das ODER-Glied OR gelangen und dort das Signal C bilden.In practice, this output voltage is unfortunately not a true representation of uE, but rather it contains a level-independent, short-term constant, long-term but randomly drifting zero component, the size of which can be converted to an interference voltage uO on the input side. Thus, for UA = v (uE + uO) (1) UA arrives at the input of the Miller integrator via a clock-controlled switch S3 and becomes an integral voltage at its storage capacitor C1 via integration to lead. The following Schmitt trigger ST, with its switching threshold uST, which is set as sharply as possible and which is stable for a short time, constantly decides whether the level is above or below uST and maps this in the conjugate switching states A and A = B, whose switching times from 0 to L. the delay elements V1 and V2 by T1 or. T2 is delayed, and its switchover points from L to 0 reach the OR element OR without delay and form signal C there.

L-Signal auf C schließt den Schalter S3 und öffnet das Tor U1 zum Zeitpunkt t1 (Figur 3), und die Zählimpulse aus dem Wechselspannungsgenerator G (freilaufender Oszillator) mit der kurzzeitig stabilen Frequenz f0 gelangen auf den zuvor (durch einen c-Impuls) auf Null gestellten Zähler Z1 mit dem Zählerinhalt N.L signal on C closes switch S3 and opens gate U1 to Time t1 (Figure 3), and the counting pulses from the alternating voltage generator G. (free-running oscillator) with the short-term stable frequency f0 arrive the counter Z1 previously set to zero (by a c-pulse) with the counter content N.

Für die Zeit T = N . To = N/fo folgt dann die erste Integrationsphase der Verstärkereingangsspannung uE1 = + um + ut =V . us + ut (3) Hieraus wird nach Verstärkung durch Verstärker V1 die Ausgangs spannung uA1 (uE1 + uo) . v= (V usp + ut + uo) v (4) Über die 1. Integrationszeit von t1 bis t2 = t1 + N . To ändert sich die am Ausgang des Miller-Integrators anstehende Spannung ui um den Betrag V/RC (V. us + ut + uo) . N. To (5) Beim Überschreiten des Zählerinhaltes N gibt Zähler Z1 einen Übertragungsimpuls ü, der FF in die entgegengesetzte Schaltstellung und zur Abgabe eines Signales D bringt, das Umschalter S2 umlegt und die Spannung uE2 = - uN - u# = - (k . us + u#) mit auf den Verstärkereingang bringt. Es folgt die zweite Integrationsphase über die Zeit t3 - t2 = t3 - n1 T0, die der Miller-Integrator benötigt, um die von uE1 bewirkte Änderung zur von ui wieder rückgängig zu machen, d. h. ui wieder auf die Umschaltschwelle uST des Schmitt-Triggers zurückzuführen. Hier gilt vRC (k us + u# - uo) n1 To (7) mit UA2 = (- k u5 9 u#+ uo ) v (8) Während der zweiten Integrationsphase von t2 bis t2 + n1 T0 wird durch D auch das UND-Gatter U2 geöffnet und in den Zähler Z2 die Anzahl der n1 während dieser Zeit anfallenden Zählimpulse aus G eingezählt. n1 errechnet sich aus der Gleichheit von #UiI #Ui1 = I bUi2 (9) aus (5) und (7) v/RC (V. us + ut + uo) .N.To = v/RC (k us + uo - n1n1 T0 zu Im Zeitpunkt t3 wird durch Umschalten des Schmitt-Triggers ST das Signal B erzeugt, das den Umpolschalter S1 umschaltet und damit uS umpolt. Das Verschwinden von A = B kommt unverzögert durch V2 an OR an und läßt C in den Schaltzustand 0 zurückkehren. C wird von NOR in C invertiert, welches Signal den Zähler Z1 auf Null stellt und FF in seine Grundstellung zurückführt. Signal C sperrt das UND-Gatter U1 und verhindert, daß weitere Zählimpulse in Z1 und Z2 gelangen, bis nach Ablauf der Verzögerungszeit #2 über OR zum Zeitpunkt t4 Signal C wieder logisch L beträgt und die dritte Integrationsphase von t4 bis t4 + N . To durchgeführt wird, in welcher der Schalter S3 wieder durch Signal C geschlossen und wegen der Umpolung von uS jetzt die Spannung UE3 = - Um + Ut = - V . uS + ut (11) an den Eingang des Vorverstärkers V1 legt.For the time T = N. To = N / fo then follows the first integration phase of the amplifier input voltage uE1 = + um + ut = V. us + ut (3) After amplification by amplifier V1, this becomes the output voltage uA1 (uE1 + uo). v = (V usp + ut + uo) v (4) Over the 1st integration time from t1 to t2 = t1 + N. To changes the voltage ui present at the output of the Miller integrator by the amount V / RC (V. us + ut + uo). N. To (5) When the counter content N is exceeded, counter Z1 emits a transmission pulse ü, which brings FF into the opposite switch position and emits a signal D, switches switch S2 and the voltage uE2 = - uN - u # = - (k . us + u #) with on the amplifier input. This is followed by the second integration phase over the time t3 - t2 = t3 - n1 T0, which the Miller integrator needs to reverse the change caused by uE1 to ui, that is, to return ui to the switching threshold uST of the Schmitt trigger . The following applies here vRC (k us + u # - uo) n1 To (7) with UA2 = (- k u5 9 u # + uo) v (8) During the second integration phase from t2 to t2 + n1 T0, the AND- Gate U2 is opened and the number of n1 counting pulses from G occurring during this time is counted into the counter Z2. n1 is calculated from the equality of #UiI # Ui1 = I bUi2 (9) from (5) and (7) v / RC (V. us + ut + uo) .N.To = v / RC (k us + uo - n1n1 T0 to At time t3, switching the Schmitt trigger ST generates signal B, which switches the polarity reversal switch S1 and thus reverses the polarity of uS. The disappearance of A = B arrives at OR without delay through V2 and causes C to return to switching state 0. C is inverted from NOR to C, which signal sets counter Z1 to zero and returns FF to its basic position. Signal C blocks AND gate U1 and prevents further counting pulses from entering Z1 and Z2 until after delay time # 2 has elapsed via OR at time t4, signal C is again logically L and the third integration phase from t4 to t4 + N. To is carried out, in which the switch S3 is closed again by signal C and, because of the polarity reversal of uS, the voltage UE3 = - Um + Ut = - V. uS + ut (11) applies to the input of the preamplifier V1.

Sie wird verstärkt zu uA3 = (uE3 + + ) v = v (- V .us US u u0) (12) und führt am Ende der dritten Integrationsphase zur Änderung Aui3 = #u iII VRC (- V . us + ut + u0) N To (13) Der Ubertragsimpulsü des Zählers Z1 schaltet wieder das Flip-Flop FF um und bildet das Signal D, das den Schalter S2 umschaltet und weitere Zählimpulse über das Tor U2 in den Zähler Z2 gelangen läßt. Damit wird die vierte Integrationsphase von t5 bis t5 + n2 To eingeleitet, während der die Spannung uE4 = + u - u = k us um u (14) am Eingang des Verstärkers V1 liegt und von diesem auf uA4 = (k . us - u# + u0) v (15) verstärkt wird.It is amplified to uA3 = (uE3 + +) v = v (- V .us US u u0) (12) and leads to the change Aui3 = #u iII at the end of the third integration phase VRC (- V. Us + ut + u0) N To (13) The transfer pulse of the counter Z1 switches the flip-flop FF again and forms the signal D, which switches the switch S2 and further counting pulses into the counter via the gate U2 Z2 can get. This initiates the fourth integration phase from t5 to t5 + n2 To, during which the voltage uE4 = + u - u = k us by u (14) is applied to the input of the amplifier V1 and from this to uA4 = (k. Us - u # + u0) v (15) is amplified.

uA4 führt durch die Integration im Schmitt-Trigger ST dessen Ausgangs spannung ui4 wieder auf die Umschaltschwelle usT zurück und macht somit die Spannungsänderung #ui3 = + #uiIII = - bui4 rückgängig (k . us - u# + u0) n2 T0 (16) Die sich aus der Gleichheit von Aui3 = - bui4ergebende Zählerimpulsanzahl n2 (aus (13) = (16)) wird während der vierten Integrationsphase zusätzlich in den Zähler Z2 eingezählt, der daher zum Zeitpunkt t6 = t5 + n2 T0 nach dem Umspringen des Schmitt-Triggers ST in seine angeregte Schaltstellung den Zählerinhalt nges =n1 +n2 = aus (10) + (17) aufweist. (18) läßt sich umformen: Dimensioniert man die maximal nutzbare Verstimmung Vmax der Brückenschaltung DMS so, daß sie den Zählerinhalt n von Z2 voll ausnutzt, erhält man mit (19) die Bestimmungsgleichung die sich bei Vernachlässigung der Fehlerglieder vereinfachen läßt zu aus der man die Dimensionierung für k findet zu Mit (22) läßt sich durch Einsetzen in (19) bei Berücksichtigung der Beziehungen der in der Praxis bei der Anwendung der Erfindung verbleibende Einfluß der Störspannungen auf das Meßergebnis errechnen: Es läßt sich mit (24) also zunächst ein Empfindlichkeitsfehler (Relativ-Fehler!) und dann noch ein relativer Nullpunktsfehler bezogen auf den Aussteuerungswert von feststellen.Due to the integration in the Schmitt trigger ST, uA4 leads its output voltage ui4 back to the switching threshold usT and thus reverses the voltage change # ui3 = + #uiIII = - bui4 (k. us - u # + u0) n2 T0 (16) The number of counter pulses n2 resulting from the equality of Aui3 = - bui4 (from (13) = (16)) is additionally counted into the counter Z2 during the fourth integration phase, which therefore has the counter content nges = n1 + n2 = at the time t6 = t5 + n2 T0 after the Schmitt trigger ST has switched to its excited switch position from (10) + (17). (18) can be transformed: If the maximum usable detuning Vmax of the bridge circuit DMS is dimensioned in such a way that it fully utilizes the counter content n of Z2, the determining equation is obtained with (19) which can be simplified by neglecting the error terms from which one finds the dimensioning for k With (22), by inserting into (19), taking into account the relationships Calculate the influence of the interference voltages on the measurement result remaining in practice when the invention is applied: With (24) a sensitivity error (relative error!) and then a relative zero point error related to the modulation value of determine.

Die Fehler nach den Gleichungen (25) und (26) sollen im folgenden mit entsprechenden Fehlern verglichen werden, die in einer Schaltung mit der bekannten Doppelintegration in Kauf zu nehmen sind. Eine derartige Schaltung ist mit ihren wesentlichen Teilen in Figur 4 dargestellt. Eingangsseitig entspricht die Schaltung weitgehend der Schaltung nach Figur 1. Ein wichtiger Unterschied besteht jedoch darin, daß kein Umpolschalter für die Speisespannung der Brückenschaltung DMS und den Spannungsteiler zur Erzeugung der Referenzspannung vorgesehen ist. Es gibt bei dieser üblichen Schaltung nur den Umschalter S2, der vor dem Miller-Integrator liegt und dessen Eingang alternierend auf die Ausgänge des Vorverstärkers V1 und des Spannungsteilers für die Referenzspannung uN schaltet. Mit den in Figur 4 eingetragenen Spannungen ergeben sich unter Berücksichtigung der Störspannungen für das Zählergebnis nach dem zweiten Integrationsschritt Bezeichnet man auch hier wieder mit n den Höchstwert des Zählergebnisses des zweiten Integrationsschrittes bei maximaler Verstimmung Vmax der Brückenschaltung DMS (vgl. (20)), so findet man (bei Vernachlässigung der Störspannungsfehler) zu dimensionieren ist.The errors according to equations (25) and (26) are to be compared in the following with corresponding errors that have to be accepted in a circuit with the known double integration. Such a circuit is shown with its essential parts in FIG. On the input side, the circuit largely corresponds to the circuit according to FIG. 1. An important difference, however, is that no polarity reversal switch is provided for the supply voltage of the bridge circuit DMS and the voltage divider for generating the reference voltage. In this conventional circuit there is only the switch S2, which is located in front of the Miller integrator and whose input switches alternately to the outputs of the preamplifier V1 and the voltage divider for the reference voltage uN. With the voltages entered in FIG. 4, taking into account the interference voltages, the counting result is obtained after the second integration step If the maximum value of the counter result of the second integration step with maximum detuning Vmax of the DMS bridge circuit (cf. is to be dimensioned.

Mit (23) findet man dann für den Zahlenwert n1 über (27) zu: Hieraus errechnet man den Empfindlichkeitsfehler zu und den Nullpunktsfehler zu Nach (30) gehen also Anderungen der Verstärkung v direkt proportional in das Verschlüsselungsergebi i1i.With (23) one then finds for the numerical value n1 via (27): The sensitivity error is calculated from this and the zero point error According to (30), changes in the gain v are directly proportional to the encryption result i1i.

Während nach (31) Thermospannungen uyim Vergleichsspannungskreis umgekehrt proportional mit dem Verstärkungsgrad v gemildert in Empfindlichkeitsfehler eingehen, zusätzlich vermindert um den Faktor n/N, gehen sowohl die Thermospannungen ut im Meßkreis wie auch die Nullpunktsfehler des Verstärkers mit ihrem vollen Gewicht im Vergleich mit der maximalen Meßspannung um in das Meßergebnis ein. max Welche Konsequenzen das hat, zeigt eine Überschlagsrechnung mit praktischen Werten Soll dieses Verfahren also im Rahmen eichfähiger Wägeanlagen eingesetzt werden, müssen sowohl die Thermospannungen der vollständigen Neßkreisinstallation Ut t 0,5 /uV als auch die Driftspannungen u des Meßverstärkers V1 mit u0 < 0,5 /uV auf einem Niveau gehalten werden, das heute nur mit sehr aufwendigen Meßverstärkern nach dem Chopperprinzip erreichbar ist. Außerdem gehen Änderungen des Verstärkungsfaktors v voll in proportionale Xnderungen der Empfindlichkeit der Meßschaltung ein, wie dies aus (27) unmittelbar hervorgeht, An1 ßV n1 = v weshalb auch die LangzeitstabilitEt der Meßverstärker-Verstärkung mindestens auf Werte c 10 -4 zu halten ist.While according to (31) thermal voltages uy in the comparison voltage circuit enter into sensitivity errors inversely proportional to the gain v, reduced by the factor n / N, both the thermal voltages ut in the measuring circuit and the zero point errors of the amplifier go with their full weight in comparison with the maximum Measurement voltage to be included in the measurement result. max A rough calculation with practical values shows what consequences this has If this method is to be used within the scope of calibratable weighing systems, both the thermal voltages of the complete Neßkreisinstallation Ut t 0.5 / uV and the drift voltages u of the measuring amplifier V1 with u0 <0.5 / uV must be kept at a level that is only available today can be achieved with very complex measuring amplifiers based on the chopper principle. In addition, changes in the gain factor v are fully integrated into proportional changes in the sensitivity of the measuring circuit, as can be seen directly from (27), An1 ßV n1 = v, which is why the long-term stability of the measuring amplifier gain must be kept at least at values c 10 -4.

Vergleicht man hiermit die Fehler der Meßanordnung nach der Erfindung, so gehen Thermospannungen ue im Bezugsspannungskreis und die Verstärkerdriftspannung uo Vergleich zur maximalen Meßspannung um nur mit dem max Quadrat ihres um den Faktor n/2 N reduzierten Verhältnisses in Empfindlichkeitsfehler ein, vgl. (25). Dies ist um so bedeutungsvoller, als man im Interesse einer Ausmittelung des Einflusses dynamischer Meßgrößenschwankungen das Verhältnis der Integrationszeiten N T0/n T0 groß und damit den Wert N » n machen sollte, wodurch man für den Faktor n/2 N mindastens mit den Werten von n 1 (35) arbeiten kann.If one compares with this the errors of the measuring arrangement according to the invention, so thermal voltages ue in the reference voltage circuit and the amplifier drift voltage uo comparison to the maximum measuring voltage by only with the max square of your by the factor n / 2 N reduced ratio into sensitivity error, cf. (25). This is all the more meaningful as one is more dynamic in the interest of averaging the influence Measured variable fluctuations the ratio of the integration times N T0 / n T0 large and thus should make the value N »n, whereby one for the factor n / 2 N at least with the Values of n 1 (35) can work.

Um zusätzlich Filterkosten und Abschirmaufwendungen in der Meßkreisinstallation zu sparen, wird man nach Möglichkeit für den Wert N . To G TNetzspannung # G G 20 ms (36) mit G = 1, 2, 3 d. h. ein ganzzahliges Vielfaches der Periodendauer der Netzfrequenz wählen, eine Dimensionierung, die schon bisher mit gutem Erfolg in der Meßwertverarbeitung angewandt wurde.About additional filter costs and shielding expenses in the measuring circuit installation to save, you will if possible for the value N. To G TNains voltage # G G 20 ms (36) with G = 1, 2, 3 d. H. an integer multiple of the period of the Choose a network frequency, a dimension that has already been used successfully in the measured value processing has been applied.

Mit den Werten unseres Beispieles von ummax = 10 mV wird mit (25) und (35) der maximale Empfindlichkeitsfehler Der Einfluß von langzeitigen Schwankungen des Verstärkungsfaktors v auf die Empfindlichkeit der Meßschaltung ist demnach praktisch vollständig eliminiert.With the values in our example of ummax = 10 mV, (25) and (35) result in the maximum sensitivity error The influence of long-term fluctuations in the gain factor v on the sensitivity of the measuring circuit is therefore practically completely eliminated.

Ganz ähnlich liegen die Verhältnisse beim Nullpunktsfehler nach (26). Setzt man hier wieder für alle Störspannungen in ihrem Verhältnis zur maximalen Meßspannung ummax die bei geringstem Installationsaufwand und den billigsten der heute üblichen Operationsverstärker einzuhaltenden Werte von ein, d. h. |ut| =|u0| = |u#|# 1u01= 100 /uVabsolut, so lassen sichnach(26) maximale Nullpunktsfehler von und damit Werte von F0 L 1 2 10-2 2 = 2 -2 = 2 zu10-5 (40) # 20 einhalten. Oder anders ausgedrückt: Sämtliche Störspan- nungen dürfen Werte von 5 .10-2 - bezogen auf um -erreichen, ehe im ungünstigsten Falle Fo den geforderten Wert von 10-4überschreiten kann.amax Meistens liegen die Werte der Thermospannungen uÜ.und Ut in der Praxis stets unter 20 /uV absolut. In diesem Fall kann mit dem Meßverstärker sogar eine Nullpunktsdrift u von Omax zugebilligt werden, ohne den zugelassenen Größtwert des Nullpunktsfehlers von 10 -4 zu überschreiten.The conditions for the zero point error according to (26) are very similar. If one sets here again for all interference voltages in their ratio to the maximum measurement voltage ummax the values to be adhered to with the lowest installation effort and the cheapest of the operational amplifiers commonly used today a, ie | ut | = | u0 | = | u # | # 1u01 = 100 / uVabsolute, then according to (26) maximum zero point errors of and thus keep values from F0 L 1 2 10-2 2 = 2 -2 = 2 to 10-5 (40) # 20. Or to put it another way: All interference voltages may reach values of 5 .10-2 - related to um - before in the worst case Fo can exceed the required value of 10-4 Practice always below 20 / uV absolute. In this case you can use the measuring amplifier even has a zero point drift u from Omax be approved without exceeding the maximum permitted value of the zero point error of 10 -4.

Diese wenigen Berechnungsbeispiele beweisen, daß die eingangs gestellten Forderungen in vollem und überzeugendem Maße beim Einsatz bei Brückenschaltungen erreichbar werden. Durch geringfügige, preisgünstige Aufwendungen und Ergänzungen, z. B. Doppelausstattung von Zählern, lassen sich leicht auch alle Forderungen des Eichgesetzes bezüglich der Funktionssicherheit dieser Schaltungen erreichen.These few calculation examples prove that the Requirements in full and convincing measure when used in bridge circuits become attainable. Through minor, inexpensive expenses and additions, z. B. double equipment of meters, all the requirements of the Achieve calibration law with regard to the functional reliability of these circuits.

Wird für Z2 ein bidirektionaler Zähler mit gesondertem Taraspeicher eingesetzt, kann die Schaltung auch direkt die Aufgabe der automatischen Nullstellung und/oder Tarierung und/oder Taravorgabe übernehmen.Becomes a bidirectional counter with separate tare memory for Z2 used, the circuit can also directly perform the task of automatic zeroing and / or accept taring and / or preset tare.

Im Ausführungsbeispiel der Erfindung nach Figur 2 sind die Schalter durch Feldeffekttransistoren realisiert.In the embodiment of the invention according to Figure 2, the switches realized by field effect transistors.

Die Schaltung ist durch Verwendung einer hochohmigen Verstärkereingangsschaltung (RE > 106Q) so ausgelegt, daß der Durchlaßwiderstand dieser Transistoren auch bei Werten bis z. B. 100 Q noch nicht zu Empfindlichkeitsfehlern > 10-4 führt.The circuit is made by using a high impedance amplifier input circuit (RE> 106Q) designed so that the on resistance of these transistors also at Values up to B. 100 Q does not yet lead to sensitivity errors > 10-4 leads.

Neben Brückenschaltungen kommen alle sonstigen, mit ohmschen Widerständen in Brückenschaltung aufbaubaren Aufnehmer für den Einsatz in Verbindung mit diesem Analog-Digital-Verschlüßler in Betracht. Dies gilt insbesondere für Widerstandsthermometer, ohmsche Wegaufnehmer an NC-Maschinen, Winkelmeßeinrichtungen etc.In addition to bridge circuits, all others come with ohmic resistors Transducers that can be set up in a bridge circuit for use in conjunction with this Analog-digital encryptors into consideration. This applies in particular to resistance thermometers, Ohmic displacement transducers on NC machines, angle measuring devices, etc.

Claims (7)

Patentansprüche Analog-Digital-Verschlüßler für passive Meßwertgeber mit Gleichstromspeisung, mit einer von der Ausgangsspannung des Meßwertgebers bzw. einer Referenz spannung mit Hilfe eines integrationszeit- bzw. -spannungsgesteuerten Umschalters abwechselnd beaufschlagten Integrationseinrichtung, g e k e n n z e i c h n e t d u r c h die Kombination folgender Merkmale: a) für Meßwertgeber und Referenzspannungsquelle ist eine gemeinsame Speisespannungsversorgung vorgesehen, b) ein Vorverstärker liegt zwischen Umschalter und Integrationseinrichtung, c) für die gemeinsame Speisespannungsversorgung des Meßwertgebers und der Referenzspannungsquelle ist ein Umpolschalter vorgesehen, d) der Meßzyklus ist über logische Glieder derart gesteuert, daß einer Aufintegration der Meßspannung über eine vorgegebene Integrationszeit und einer Ab integration der Referenzspannung bis zu einer vorgegebenen Spannungsschwelle nach Umpolen der Spannungsversorgung und gleichzeitigem Umschalten von Referenzspannungsausgang auf Geberausgang eine Abintegration der Meßspannung über die vorgegebene Zeit und eine Aufintegration der Referenzspannung bis zu einer vorgegebenen Schwelle folgt, e) der digitale Meßwert besteht aus derjenigen Anzahl von Taktimpulsen, die während der Integrationszeiten der Referenzspannung in einen Speicher eingelaufen ist.Claims analog-digital encryptor for passive transducers with direct current supply, with one of the output voltage of the transducer resp. a reference voltage with the help of an integration time or voltage controlled Changeover switch alternately applied to the integration device, g e k e n n z e i c h n e t d u r c h the combination of the following features: a) for transducers and A common supply voltage supply is provided for the reference voltage source, b) a preamplifier is located between the switch and the integration device, c) for the common supply voltage for the transducer and the reference voltage source a polarity reversal switch is provided, d) the measuring cycle is like this via logic elements controlled that an integration of the measurement voltage over a predetermined integration time and an integration of the reference voltage up to a predetermined voltage threshold after reversing the polarity of the voltage supply and simultaneous switching of the reference voltage output an integration of the measuring voltage over the specified time and on the encoder output an integration of the reference voltage up to a predetermined threshold follows, e) the digital measured value consists of that number of clock pulses that during the integration times of the reference voltage has entered a memory. 2. Analog-Digital-VerschlüßlernachAnspruch 1, d a -d u r c h g e k e n n z e i c h n e t , daß der Integrationseinrichtung ein Schmitt-Trigger nachgeschaltet ist, dessen beide gegenseitig inversen Ausgänge über Verzögerungsglieder mit zwei Eingängen eines ODER-Gatters verbunden sind und der Ausgang des ODER-Gatters an einem Eingang eines UND-Gatters liegt, dessen anderer Eingang an den Ausgang eines Taktimpulsgenerators angeschlossen ist und dessen Ausgang mit dem Zähleingang eines ersten Zählers, sowie über ein zweites UND-Gatter mit dem Zähleingang eines zweiten Zählers verbunden ist und ein Ubertragsausgang des ersten Zählers an einem Eingang eines Flip-Flops liegt, dessen anderer Eingang, sowie ein Rückstelleingang des ersten Zählers über ein Inversionsglied an den Ausgang des ODER-Gatters angeschlossen ist und der Ausgang des Flip-Flops mit dem zweiten Eingang des zweiten UND-Gatters und einem Steuereingang des Umschalters verbunden ist, und daß der invertierende Ausgang des Schmitt-Triggers an einem Steuereingang des Umpolschalters und an einem Übernahmeeingang eines Zwischenspeichers für den Inhalt des zweiten Zählers, sowie einem Rückstelleingang des zweiten Zählers liegt.2. Analog-digital encryption device according to Claim 1, d a -d u r c h g e k It is noted that the integration device is followed by a Schmitt trigger is whose two mutually inverse outputs via delay elements with two Inputs of an OR gate are connected and the output of the OR gate is at one input of an AND gate, the other input of which is present the output of a clock pulse generator is connected and its output with the counting input of a first counter, as well as a second AND gate with the Counting input of a second counter is connected and a carry output of the first Counter is at one input of a flip-flop, the other input of which, as well as a Reset input of the first counter via an inversion element to the output of the OR gate is connected and the output of the flip-flop with the second input of the second AND gate and a control input of the switch is connected, and that the inverting output of the Schmitt trigger at a control input of the polarity switch and at a transfer input of a buffer for the content of the second Counter and a reset input of the second counter. 3. Analog-Digital-Verschlüßler nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß die Integrationseinrichtung ein Miller-Integrator ist.3. Analog-digital encryptor according to claim 1 or 2, d a d u r c it should be noted that the integration device is a Miller integrator is. 4. Analog-Digital-Verschlüßler nach Anspruch 1 oder einem der vorausgehenden Ansprüche, d a d u r c h g e -k e n n z e i c h n e t , daß ein Ausgang des Zwischenspeichers an eine Ziffernanzeige angeschlossen ist.4. Analog-digital encryptor according to claim 1 or one of the preceding Claims, d a d u r c h g e -k e n n n z e i c h n e t, that an output of the intermediate memory is connected to a numeric display. 5. Analog-Digital-Verschlüßler nach Anspruch 1 oder einem der vorausgehenden Ansprüche, d a d u r c h g e -k e n n z e i c h n e t , daß der Umpolschalter aus vier Feldeffekttransistoren besteht, die paarweise von gegenseitig inversen Ausgängen des Schmitt-Triggers gesteuert sind.5. Analog-digital encryptor according to claim 1 or one of the preceding Claims that the polarity reversal switch is off consists of four field effect transistors, the pairs of mutually inverse outputs of the Schmitt trigger are controlled. 6. Analog-Digital-Verschlüßler nach Anspruch 1 oder einem der vorausgehenden Ansprüche, d a d u r c h g e -k e n n z e i c h n e t , daß der Umschalter aus vier Feldeffekttransistoren besteht, die paarweise von gegenseitig inversen Ausgängen des Flip-Flops gesteuert sind.6. Analog-digital encryptor according to claim 1 or one of the preceding Claims that the changeover switch from four Field effect transistors are made in pairs of mutually inverse outputs of the flip-flop are controlled. 7. Analog-Digital-Verschlüßler nach Anspruch 2 oder einem der vorausgehenden Ansprüche, d a d u r c h g e -k e n n z e i c h n e t , daß vor den Eingängen des ODER-Gatters Verzögerungsglieder liegen, die beim Übergang der Signale von logisch "O"auf "L" ansprechen, beim Ubergang der Signale von "L"auf logisch I?01t jedoch die Signale unverzögert weiterleiten.7. Analog-digital encryptor according to claim 2 or one of the preceding Claims, d a d u r c h g e -k e n n n z e i c h n e t, that before the entrances to the OR gate delay elements that occur when the signals transition from logical "O" respond to "L", but when the signals change from "L" to logic I? 01t forward the signals without delay.