DE2749226C3 - Datenaustauschsteuerung für zwei Mikrocomputer - Google Patents

Description

besonderes Koppelelement, miteinander verbunden werden. Derartige Datenaustauschsteuerungen ermöglichen den unmittelbaren Austausch von Daten und Verarbeitungsergebnissen der beteiligten Afllagen.

Bekannte Datenaustauschsteuerungen für Großrechenanlagen (Siemens-Zeitschrift 44 [1970], Heft 5, Seiten 282—286) arbeiten im Halbduplex-Betrieb, so daß die zu übertragenden Informationen zwar in beiden Richtungen vermittelt werden können, jedoch nüht gleichzeitig. Obwohl die für die bekannte Datenaustauschsteuerung erforderlichen Datenaustausch-Bausteine einen recht aufwendigen Aufbau erfordern, sind die miteinander verbundenen Datenverarbeitungsanlagen während des Datenaustausches zeitlich verkoppelt, was zur Folge hat, daß unabhängig von der Priorität des Datenaustausches sich beide Partnerdatenverarbeitungsanlagen innerhalb einer vorgegebenen Zeitdauer für den Datenaustausch gleichzeitig bereit halten müssen.

Der Erfindung liegt die Aufgabe zugrunde, eine Datenaustauschsteuerung für zwei Mikrocomputer anzugeben, die einen Datenverkehr im Vollduplex-Betrieb bei einer Datenübertragung im transparenten Modus im Blockverkehr unter zeillicher Entkopplung der miteinander verbundenen Mikroprozessoren zuläßt. Transparenter Modus besagt für eine Übertragungsprozedur, daß die übertragenen Datenworte nicht selbst zur Steuerung der Übertragung herangezogen werden. Bei einem einfachen Aufbau der Datenaustauschsteuerung soll diese eine Symmetrie der erforderlichen Koppele^:nrichtungen in bezug auf den Hardware- und Softwareaufbau zulassen.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß für jeden Mikrocomputer ein nach dem First-In-First-Out-Prinzip arbeitender Speicher vorgesehen ist, der ausgangsseitig mit dem Datenbus des zugehörigen Mikrocomputers und eingangsseilig mit dem Datenbus des jeweils anderen Mikrocomputers verbunden ist, daß jedem Mikrocomputer ein gesonderter, an den zugehörigen Adreßbus angeschlossener Adreßdccodierer zugeordnet ist, der drei Schaltglieder steuert, von denen das erste und dritte mit den die Steuersignale liefernden Verknüpfungsgliedern des betreffenden Mikrocomputers und das zweite zur Übernahme von Taktsignalen mit dem zugehörigen Taktgenerator verbunden sind, wobei der Ausgang des ersten Schaltgliedes mit einem Lesesignaleingang des zugehörigen Speichers, der Ausgang des zweiten Schaltgliedes mit einerr Eingabesignaleingang des dem anderen Mikrocomputer zugeordneten Speichers und der Ausgang des dritten Schaltgliedes mit dem INT-Eingang des Mikroprozessors im anderen Mikrocomputer verbunden sind.

Die erfindungsgemäße Dalenaiistauschsteuerung gewährleistet in vorteilhafter Weise einen Datenajstausch zwischen zwei beliebig aufgebauten Mikrocomputern im Nahbereich, wobei eine Anpassung der Übertragungsgeschwindigkeit an die Verarbeitungsgeschwindigkeit der beteiligten Mikrocomputer ermöglicht ist. Der Vollduplex-Betrieb gestattet bei zeitlicher Entkopplung, daß die sonst erforderlichen Signale zur eo Hardwareüberwachung un^ u: _ bertragungsquittung entfallen können, da der Datenaustausch zwischen den beiden Mikrocomputern generell programmgesteuert überwacht und die übertragenen Informationen formal auf Richtigkeit überprüft werden. Dabei kann der sendende Mikrocomputer durch den empfangenden Mikrocomputer über einen fehlerfreien Datentransfer mittels einer Datenübertragung in entgegengesetzter Richtung informiert werden, quasi in Form einer Softwarequittung. Auf diese Art kann die Datenaustauschsteuerung mit einem Minimum an Steuersignalen realisiert werden, was zu einem sehr geringen Hardwareaufwand führt. Dies begünstigt wiederum die Möglichkeit der Kopplung vieler unterschiedlicher Mikrocomputer zu einem Mehrrechnersystem. Auf Grund des Vollduplex-Betriebes ergibt sich noch der weitere Vorteil, daß keine Probleme zur Lösung des Konfliktfalles gleichzeitiger Anforderungen der beiden Partnerdatenverarbeitungsanlagen bezüglich eines Datenaustausches auftreten.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird nachfolgend näher erläutert. Es zeigt

Fig. 1 das Blockschaltbild einer Datenaustauschsteuerung mit zwei Mikrocomputern,

Fi g. 2 nähere Einzelheiten der Datenaustauschsteuerung,

Fig. 3 bis 5 in mehreren Diagrarnmlinien Signale bei einer additiven bzw. verschachtelten Übertragung sowie beim Duplex-Betrieb.

Das Blockschaltbild nach F1 g. 1 zeigt zwei durch eine symbolisch angedeutete Übertragungsstrecke UE miteinander verkoppelte Mikrocomputer MR 1 und MR 2, deren Aufbau im Hinblick auf eine gute Übersichtlichkeit der Zeichnung sich auf einige wenige wesentliche Baugruppen beschränkt. In der Praxis können die beiden Mikrocomputer MR 1 und MR 2 durchaus einen unterschiedlichen Aufbau haben. Hiervon ausgenommen ist eine jeweils zu dem Mikrocomputer MR 1 bzw. MR2 gehörende Datenaustauscheinrichtung DAGi bzw. DAG 2, an welche die Übertragungsstrecke UE zur Potenlialtrennung über optoelektronische oder optische Sender- und Empfangsbausteine angeschlossen ist.

Ein wesentlicher Bestandteil jedes der beiden Mikrocomputer MR 1 bzw. MR 2 ist der Mikroprozessor CPU 1 bzw. CPU2 selbst, an dem ein externer Taktgenerator TGl bzw. TG 2 angeschlossen ist. Dieser Taktgenerator liefert die für die Steuerung des zugehörigen Mikroprozessors CPLJi bzw. CPU2 und den diesem zugeordneten weiteren Baugruppen erforderlichen Steuertakte Φ 1 und Φ 21 bzw. Φ 12 und Φ 22. Ein weiteres Taktsignal TL 1 bzw. TL 2, das gegenüber den anderen beiden Steuertakten Φ 11 und Φ 21 bzw. Φ 12 und Φ 22 zeitlich verschoben ist, wird vom Taktgenerator TGl bzw. TG 2 über die Leitung L 11 bzw. L 21 ausgegeben. An einem bidirektionalen Datenbus DS1 bzw. DS2 und an einen Adreßbus ASi bzw. AS2 des Mikroprozessors CPUi bzw. CPU2 ist ein Systemspeicher SSR 1 bzw. SSR 2, eine Eingabeeinheit ETi bzw. ET2, eine Ausgabeeinheit ATi bzw. AT2 sowie die jeweilige Datenaustauscheinrichtung DAGi bzw. DAG2 angeschlossen. Der Systemspeicher SSR 1 bzw. SSR 2 hat die Aufgabe, Daten bzw. Programme aufzunehmen und kann in Abhängigkeit vom jeweiligen Anwendungsfall des Mikrocomputers MRi, MR 2 aus mehreren, durchaus verschiedenen Speichern aufgebaut sein. Entsprechendes gilt auch sinngemäß für die Eingabeeinheit ETi bzw. ET2, in die über eine Anzahl von Eingangsleitungen EGi bzw. EG 2 Informationen eines durch den betreffenden Mikrocomputer MR 1 bzw. MR2zu steuernden Prozeß erhält. Es können also mehrere verschiedene Eingabeeinheiten vorgesehen werden. Ähnliches gilt sinngemäß für die Ausgabeeinheit ATi bzw. AT2, deren Ausgangsleitungen mit AGi bzw. AG2 bezeichnet

sind, über welche die von dem betreffenden Mikrocomputer MR 1 bzw. MR 2 zur Prozeßsteuerung erstellten Informationen ausgegeben werden.

An den Datenbus DS1 bzw. DS2 ist eine für die Funktion des Mikrocomputers MR1 bzw. MR 2 ebenfalls wesentliche Baugruppe in Form eines Zustandsspeichers ZRX bzw. ZR 2 angeschlossen. Dieser hat die Aufgabe, die jeweils zu Beginn eines jeden Zyklus vom zugehörigen Mikroprozessor CPUX bzw. CPU2 auf den Datenbus DSX bzw. DS2 gegebenen Zustandsinformationen zwischenzuspeichern. Der Zustandsspeicher ZR X bzw. ZR 2 ist über eine Leitung L12 bzw. L22 zusätzlich mit dem Mikroprozessor CPUX bzw. CPU2 verbunden zur Übernahme eines Synchronisierungssignals SYNCi bzw. SYNC2. Über eine Leitung L 13 bzw. L 23 erhält das Zustandsregister ZR 1 bzw. ZR 2 vom Taktgenerator TC X bzw. TC 2 den Steuertakt Φ 11 bzw. Φ 12. Eine dem Zustandsspeicher ZR 1 bzw. ZR 2 nachgeordnete Verknüpfungsschaltung VG1 bzw. VC 2, die beim Ausführungsbeispiel global als einzelne Baugruppe dargestellt ist, enthält in der Praxis in bekannter Weise eine Anzahl von verknüpfenden Schaltgliedern, welche die Aufgabe haben, mehrere im zugehörigen Zustandsspeicher ZR 1 bzw. ZR 2 zwischengespeicherte Zustandsinformationen mit vom Mikroprozessor CPUX bzw. CPU2 ausgegebenen Steuersignalen DBINX und WR 1 bzw. DBIN 2 und WR 2 zu verknüpfen. Weitere in dem Zustandsspeicher ZR 1 bzw. ZR 2 zwischengespeicherte Zustandsinformationen werden über nicht dargestellte Ausgangsleitungen an Einrichtungen abgegeben, die im Zusammenhang mit dem Ausführungsbeispiel nicht näher erläutert sind, da sie für das Verständnis der Erfindung keinen Beitrag liefern. Die in der Verknüpfungsschaltung VG 1 bzw. VCS 2 gebildeten Steuersignale IOWX, IORX, MEMRX und MEMWX bzw. IOW2, IOR2, MEMR2 und MEMW2 mit folgenden Bedeutungen »Ausgabeeinheil schreiben«, »Eingabeeinheit lesen«, »Speicher lesen« und »Speicher schreiben« werden über diesbezüglich zugeordnete Leitungen L 14, L 15, L 16 und L 17 bzw. L 24, L 25, L 26 und L 27 der Ausgabeeinheit ATX bzw. AT2. der Eingabeeinheit ETX bzw. ET2 und schließlich dem Systemspeicher 5SRl bzw. SSR 2 zugeführt. Die Steuersignale lOR 1 und IOWX bzw. IOR2 und IOW2 gelangen zusätzlich auf die Datenaustauscheinrichtung DAGX bzw. DAG2. Nähere Einzelheiten über die Daten- und Steuersignalverarbeitung in den beiden Datenaustauscheinrichtungen DAGX und DAG 2 werden anhand von F i g. 2 noch näher erläutert.

Tig. 2 zeigt im Blockschaltbild die beider, übereir. stimmend symmetrisch aufgebauten Datenaustauscheinrichtungen DAGX und DAG 2, die verbunden mit Hilfe der Übertragungsstrecke LfE(FJg. 1) die Datenausiauschsteuerung hardwaremäßig für die beiden Mikrocomputer MR 1 und MR2 (Fig. 1) bewerkstelligen. Wesentlicher Bestandteil der beiden Datenaustauscheinrichtungen DAG 1 und DAG2 ist je ein nach dem First-In-First-Out-Prinzip arbeitender Speicher FIFOX bzw. FIFOI. Derartige Speicher bietet beispielsweise die Firma FAIRCHILD unter der Nummer 3351 an. Diese Speicher haben die Eigenschaft, daß die über deren Eingang bitparallel eingegebenen Datenworte nacheinander in der Reihenfolge ihrer Eingabe Wort für Wort bis zum Ausgang des Speichers weitergeleitet werden und dort in derselben Reihenfolge wieder zur Ausgabe erscheinen, in welcher sie in den Speicher eingegeben wurden. Sowohl die Eingabe, als auch die Ausgabe aus den Speichern wird gesteuert durch besondere Signale, deren Erzeugung im Zusammenhang mit noch zu erläuternden Baugruppen näher beschrieben wird.

Der Speicher FIFO X bzw. FIFO 2 in der Datenaustauscheinrichtung DAG 1 bzw. DAG 2 ist ausgangsseitig mit dem Datenbus DSX bzw. DS2 des zugehörigen Mikrocomputers MR X bzw. MR2 verbunden. Der Datenbus DSl ist ferner über einen in der Datenaustauscheinrichtung DAG X befindlichen Leitungstreiber LRXX sowie einen Leitungstreiber LR22 in der Datenauslauscheinrichtung DAG 2 mit dem Eingang des Speichers FIFO 2 verbunden. Andererseits ist der Datenbus DS 2 über einen Leitungstreiber LR 21 in der Datenauslauscheinrichtung DAG 2 sowie über einen Leitungstreiber LR 12 in der Dalenaustauscheinrichtung DAG 2 mit dem Eingang des Speichers FIFOX verbunden.

In jeder der beiden Datenaustauscheinrichtungen DAG X und DAG 2 ist ferner ein Adreßdecodierer AR 1 bzw. AR 2 vorgesehen, der an den Adreßbus ASX bzw. AS2 angeschlossen ist. An einen ersten Ausgang A 11 bzw. A 21 des Adreßdecodierers Aß 1 bzw. AR 2 ist ein Schaltglied in Form eines UND-Gliedes UXX bzw. U2X angeschlossen, dessen zweiler Eingang mit der Leitung L 14 bzw. L 24 verbunden ist und so das Steuersignal lOR 1 bzw. IOR2 hält. Das UND-Glied UXX bzw. U2X ist ausgangsseitig mit einem Lesesignaleingang Z.ES1 bzw. Z.ES2 des Speichers FIFOX bzw. F/FO2 verbunden. Damit erfüllt das UND-Glied UXX bzw. U21 die Aufgabe, mit Hilfe eines zu gegebener Zeit ausgegebenen Lesesignals den zugehörigen Speicher FlFOX bzw. FIFO2 auszulesen, wobei die gespeicherten Informationen auf den Datenbus DSl bzw. DS2 gegeben werden.

An einen Ausgang A 12 bzw. A 22 des Adreßdecodierers AR X bzw. AR 2 sind zwei weitere Schaltglieder in Form von UND-Gliedern (712 und L/13 bzw. (722 und (723 angeschlossen. Das UND-Glied (712 bzw. (722 ist mit seinem zweiten Eingang mit der Leitung LiX bzw. L 21 verbunden zur Übernahme der von Taktgenerator TGX bzw. TG 2 ausgegebenen Taktsignale TLX bzw. 7X2 (Fig. 1). Das UND-Glied (712 bzw. (722 hat die Aufgabe, programmgemäß ein Steuersignal DUTX bzw. DUT2 zu erzeugen, bei dessen Vorhandensein der Speicher FIFO 2 bzw. FIFO X in der jeweils anderen Dalenaustauscheinrichtung DAG 2 bzw. DAGt angebotene Informationen einspeichert. Zu dem Zweck ist das UND-Glied (712 bzw. (722 mit einem Eingabesignaleingang ESG 2 bzw. ESG X des in der anderen Datenaustauscheinrichtung D.4G2 bzw. DAGi vorhandenen Speichers FIFO 2 bzw. FIFO 1 verbunden.

Der zweite Eingang des jeweils dritten UND-Gliedes (713 bzw. (723 in jeder der Datenaustauscheinrichtungen DAGX bzw. DAG 2 ist an die Leitung L 15 bzw. L25 (Fig. 1) angeschlossen, über welche von der Verknüpfungsschaltung VG 1 bzw VG 2 das Steuersignal /OWl bzw. IOW2. übertragen wird. Durch die Verknüpfung der zugeführten Signale erzeugt das UND-Glied (713 bzw. (723 einen Unterbrechungsbefehl ABU 1 bzw. ABU2, der über die Leitung L 28 bzw. L18 zum Mikroprozessor CPU2 bzw. CPUX des jeweils anderen Mikrocomputers MR 2 bzw. MR t übertragen wird. Die Leitung L 28 bzw. L18 ist mit dem Eingang 1NT2 bzw. INTX des Mikroprozessors CPU2 bzw. CPUX verbunden. Die in den beiden Datenaustauscheinrichtungen DAGi und DAG2 symbolisch vorgesehenen Verstärker EVR 11, EVR 12. EW? 13 und

EVR 14 bzw. EVR21, EVR22, EW?23 und £ΥΛ24 dienen in bekannter Weise zu Entkopplungszwecken.

Die Diagramme gemäß F i g. 3, 4 und 5 zeigen einige Arbeitsbeispiele der Datenaustauschsteuerung, wobei die Bezugszeichen für die einzelnen Diagrammlinien so gewählt wurden, daß sich in sinnfälliger Weise eine Zuordnung zu den Steuersignaleingängen der Speicher FIFO 1 und FIFO 2 sowie der beiden Mikroprozessoren CPUi und CPU2 ergeben. Die in den Diagrammlinien iESG2, HNT2 und \LES2 dargestellten Impulse entsprechend einer additiven Übertragung von Informationen vom Mikrocomputer MR i zum Mikrocomputer MR 2 (F i g. 1). Bei dieser Übertragungsart erfolgt das Auslesen der in dem Speicher FIFO2 zwischengespeicherten Informationen erst nach vollständiger Eingabe des an den Mikrocomputer MR 2 zu übertragenden Datenblockes. Hierdurch addieren sich die Zeiten für den Übertragungs- und Lesevorgang.

Die in den Diagrammlinien 2ESG2, 2INT2 und 2LES2 gemäß F i g. 4 dargestellten Signale veranschauliehen eine sogenannte verschachtelte Informationsübertragung zwischen den beiden Mikrocomputern MR 1 und MR2 über deren Datenaustauscheinrichtungen DAGi und DAG2. Bei dieser Übertragungsweise können unterschiedliche Verarbeitungsgeschwindigkeiten der beteiligten Mikroprozessoren durch eine gezielte Übergabe des über die Leitung L 28 geführten Unterbrechungsbefehls ABU i so ausgeglichen werden, daß der Datenaustausch zwischen den Systemspeichern SSR 1 und SSR 2 über den Speicher FIFO 2 allein durch die Verarbeitungsgeschwindigkeit des langsameren Mikrocomputers MR 1 bestimmt wird.

Das Impulsdiagramm gemäß F i g. 5 zeigt in den Diagrammlinien 3ESGi, 3INTi, 3LESi, 3ESG2, 3INT2 und 3LES 2 Steuersignale, die beim Voüdupiex-Betrieb wirksam sind. Hierbei wurde beispielsweise vorausgesetzt, daß die Verarbeitungsgeschwindigkeiten der beiden Mikrocomputer für das Lesen und das Schreiben der Speicher FIFOi und FIFO2 gleich sind.

Hierzu 3 Blatt Zeichnungen

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Claims (1)

1. Patentanspruch:

   Daienaustatischsteuerung für zwei Mikrocomputer, die je im wesentlichen aus einem durch einen Taktgenerator gesteuerten Mikroprozessor bestehen, an dessen Datenbus ein Systemspeicher für Programme und Daten sowie Ein- und Ausgabeeinheiten angeschlossen sind, die durch über einen Adreßbus geführte Adressen und gesonderte Steuersignale aktiviert werden, und mit einem an den Datenbus angeschlossenen Zustandsspeicher für Zustandsinformationen sowie mit zur Erzeugung von Steuersignalen für den Systemspeicher und die Ein- und Ausgabeeinheiten vorgesehenen Verknüpfungsgliedern, die mit dem Zustandsspeicher und dem Mikroprozessor verbunden sind, dadurch gekennzeichnet, daß für jeden Mikrocomputer (MR 1, MR 2) ein nach dem First-In-First-Out-Prinzip arbeitender Speicher (FIFOi, FIFO 2) vorgesehen ist, der ausgangsseitig mit dem Datenbus (DSi, DS2) des zugehörigen Mikrocomputers (MR 1, MR2) und eingangsseitig mit dem Datenbus (DS2, DSi) des jeweils anderen Mikrocomputers (MR 2, MR 1) verbunden ist, daß jedem Mikrocomputer (MR 1, MR 2) ein gesonderter, an den zugehörigen Adreßbus (ASi, AS2) angeschlossener Adreßdecodierer (AR 1, AR 2) zugeordnet ist, der drei Schaltglicdei (L/11, U12, U 13 bzw. L/21, U22, U23) steuert, von denen das erste und dritte mit den die Steuersignale (IOR iJOWi bzw. !OR 2,1OW 2) liefernden Verknüpfungsgliedern (VGl, VG 2) des betreffenden Mikrocomputers (MR 1, MR 2) und das zweite (U 12 bzw. U22) zur Übernahme von Taktsignalen (TL 1 bzw. TL2) mit dem zugehörigen Taktgenerator (TG 1 bzw. TG2) verbunden sind, wobei der Ausgang des ersten Schaltgliedes (U 11 bzw. L/21) mit einem Lesesignaieingang(LES 1 bzw. LES2) des zugehörigen Speichers (FIFOi bzw. FIFO2), der Ausgang des zweiten Schaltgliedes (U 12 bzw. L/22) mit einem Eingabesignaleingang (ESG 2 bzw. ESG 1) des dem anderen Mikrocomputer (MR 2 bzw. MR 1) zugeordneten Speichers (FIFO2 bzw. FIFOi) und der Ausgang des dritten Schaltgliedes (U 13 bzw. U23) mit dem INT-Eingang (INT2 bzw. INTi) des Mikroprozessors (CPU2 bzw. CPUi) im anderen Mikrocomputer (MR 2, MR 1) verbunden sind.

   Die Erfindung bezieht sich auf eine Datenaustauschsteuerung für zwei Mikrocomputer, die je im wesentlichen aus einem durch einen Taktgenerator gesteuerten Mikroprozessor bestehen, an dessen Datenbus ein Systemspeicher für Programme und Daten sowie Ein- und Ausgabeeinheiten angeschlossen sind, die durch über einen Adreßbus geführte Adressen und gesonderte Steuersignale aktiviert werden, und mit einem an den Datenbus angeschlossenen Zustandsspeicher für Zustandsinformationen sowie mit zur Erzeugung von Steuersignalen für den Syslemspeicher und die Ein- und Ausgabeeinheiten vorgesehenen Verknüpfungsgliedern, die mit dem Zustandsspeicher und dem Mikroprozessor verbunden sind.

   Nach den Großanlagen zur Datenverarbeitung und den Minicomputern hat sich der Mikrocomputer einen beachtlichen Elektronikmarkt erobert Das Herz jedes Mikrocomputers ist ein Mikroprozessor, der auf einem einzigen Halbleiterchip unter Vereinigung mehrerer tausend Bauelemente ein Steuer- und Rechenwerk aufweist. Im Rechenwerk des Mikroprozessors werden arithmetische und logische Operationen ausgeführt. Das Steuerwerk des Mikroprozessors sorgt für die ordnungsgerechtere Ausführung der eingegebenen Befehle und koordiniert die Benutzung der Informationswege zwischen dem Mikroprozessor sowie mehreren Speicherbausteinen bzw. Ein- und Ausgabeeinheiten.

   Jeder Mikrocomputer enthält neben dem Mikroprozessor in Abhängigkeit von den zu lösenden Aufgaben eine mehr oder weniger große Anzahl weiterer hochintegrierter Bauelemente. Bei vielen Mikroprozessoren ist der erforderliche Taktgeber nicht mit in dem Baustein vorhanden, so daß eine Taktstromversorgung in Form eines gesonderten Bauelementes vorgesehen werden muß. Eine weitere wesentliche Funktionseinheit des Mikrocomputers ist der Systemspeicher, der meist aufgeteilt wird in einen Datenspeicher und einen Programmspeicher, in welchem das für den jeweiligen Verwendungszweck des Mikrocomputers erforderliche Anwenderprogramm fest gegen Stromausfall gesichert enthalten ist. Als Programmspeicher dienen beispielsweise Festwertspeicher mit wahlfreiem Zugriff (ROM). Der Datenspeicher des genannten Systemspeichers speichert diejenigen Informationen, die sich ständig ändern. Für diesen Anwendungsfall werden Schreib-Lese-Speicher mit wahlfreiem Zugriff (RAM) verwendet. Zum Datenaustausch mit der Umwelt enthält der Mikrocomputer ferner Ein- und Ausgabeeinheiten. Diese und der Systemspeicher sind mit dem Mikroprozessor einerseits über einen bidirektionalen Datenbus und andererseits über einen Adreßbus verbunden. Über den Datenbus werden wahlweise Daten eingegeben bzw. ausgegeben. Zu besonderen Zeitlagen, bei denen sichergestellt ist, daß auf dem Datenbus noch keine Daten vorhanden sind, werden über diesen vom Mikroprozessor sogenannte Zustandsinformalionen an einen Zustandsspeicher ausgegeben. Diese Informationen dienen später zu Steuerzwecken. Die Zustandsinformationen werden unter anderem mit anderen Steuersignalen des Mikroprozessors verknüpft und dienen zur Steuerung des Systemsspeichers sowie der Ein- und Ausgabeeinheiten.

   Aus der DE-OS 26 35 592 ist ferner eine Schaltungsanordnung zum Abruf von Prozessor- und Speicheranforderungen in einer Mulliprozessoranlage mit einer Vielzahl von Prozessoren, wenigstens einem Speicher, der eine Vielzahl getrennt adressierbarer Abschnitte besitzt, und einem Zeitmultiplex-Sammelleitungsnetzwerk, das jeden Prozessor mit jedem Speicherabschnitt verbindet, bekannt. Bei diesem Multiprozessor-Abrufsystern geht es nicht um die Problematik des Datenaustausches zwischen zwei Computern, sondern um die Lösung von Problemen, die vorliegen, wenn in Multiprozessoranlagen mehrere Rechner miteinander um einen Zugriff zu einem Hauptspeicher konkurrieren, da der Hauptspeicher zeitlich gesehen meistens nur einen einzigen Rechner bedienen kann.

   Diese und weitere bekannte technische Einzelheiten von Mikrocomputern sind beschrieben in der Firmendruckschrift der Firma INTEL CORPORATION »Form CPU to software«, Nr. MCS-064-474/25K, 1974.

   Zur Bildung eines Mehrrechnersystems müssen die Mikroprozessoren von mindestens zwei Mikrocomputern über eine Datenaustauschsteuerung, also über ein