DE2746336A1 - Dynamic semiconductor memory of matrix type - has single cell units with flip=flop read-write stages which relate to group of memory cells - Google Patents

Abstract

A dynamic matrix memory using single transistor memory cells of the field effect type with isolated gate electrodes is designed to provide a high density memory chip. The circuit is designed to operate with word and bit decoders operating through address stages to select locations within the matrix. The bit time decoder (D2) is coupled to a number of read-write flip-flops (FF1, FF3) that relates to a group of memory cells (5). The bit lines couple in pairs to the flip-flop stages.

Description

Dynamischer Halbleiterspeicher mit einer Matrix ausDynamic semiconductor memory with a matrix

Ein-Transistor-Speicherzellen Die Erfindung betrifft einen dynamischen Halbleiterspeicher mit einer Matrix aus Ein-Transistor-Speicherzellen, die jeweils an den Kreuzungsstellen der einzelnen Zeilen mit den einzelnen Spalten der Matrix an einem ebenen Oberflächenteil eines Halbleitereinkristalls in identischer Weise realisiert sind, bei dem den einzelnen Zeilen der Matrix je eine - ausschließlich der Adressierung der Speicherzellen in der betreffenden Zeile dienende - Wortleitung und den einzelnen Spalten der Matrix je eine - ausschließlich der Adressierung der Speicherzellen der betreffenden Spalte als auch dem Einschreiben und Auslesen der binären Zustände dieser Speicherzellen dienende - Bitleitung zugeordnet ist, bei dem ferner die Adressierung nach den Wortleitungen über einen ersten taktgesteuerten Dekoder und die Adressierung nach den Eitleitungen iiber einen zweiten taktgesteuerten Dekoder erfolgt, bei dem außerdem d'e beim Einschreiben bzw. Auslesen der binären Zustände der einzelnen Speicherzellen auStretenden elektrischen Impulse außer über die jeweils angesprocbene Bitleitung über eine dieser Bitleitung zugeordnete und als dynamisches Plip-Plop ausgebildete Bewerterzelle geführt sind und bei dem schließlich jeder der Bewerterzellen mindestens eine - ebenfalls als Ein-Transistor-Speicherzelle ausgebildete - Referenzzelle zugeordnet ist.One-transistor memory cells The invention relates to a dynamic one Semiconductor memory with a matrix of single-transistor memory cells, each at the intersection of the individual rows with the individual columns of the matrix on a flat surface part of a semiconductor single crystal in an identical manner are realized in which the individual rows of the matrix each have one - exclusively the addressing of the memory cells in the relevant row - word line and the individual columns of the matrix one each - excluding the addressing of the Memory cells of the relevant column as well as the writing and reading of the bit line serving binary states of these memory cells is assigned furthermore the addressing according to the word lines via a first clock-controlled Decoder and the addressing after the Eitleitung via a second clock-controlled Decoder takes place in which also d'e when writing in or reading out the binary States of the individual memory cells occurring electrical impulses except about the bit line that has been tried in each case via one of these bit lines assigned and as a dynamic Plip-Plop trained evaluation cell are performed and in which finally each of the evaluator cells at least one - also as a one-transistor memory cell trained - reference cell is assigned.

Solche Halbleiterspeicher sind bekannt. Beispielsweise kann auf die Literaturstellen ~IEEE Journ. Solid-State Circuits" Vol.Such semiconductor memories are known. For example, the References ~ IEEE Journ. Solid-State Circuits "Vol.

SC-10 (Okt. 1975) 5. 255-261 und ~1976 IEEE Internstional Soldd-State Oircuits Conference" 5. 128/129 hingewiesen werden.SC-10 (Oct. 1975) 5. 255-261 and ~ 1976 IEEE Internstional Soldd-State Oircuits Conference "5. 128/129.

Eine Ein-Transistor-Speicherzelle besteht bekanntlich aus einem Feldeffekttransistor mit isolierter Gsteelektrode, welche - je nach Vorspannung gegen den Halbleiterkörper des Transistors -den Stromfluß zwischen der Sourcezone und der Drainzone des Transistors sperrt oder freigibt. Die erforderliche und mit dem Feldeffekttransistor gekoppelte Speicherkapazität kann von einem tondensator gebildet sein, der die Sourcezone als eine Elektrode, eine zweite, auf der Gateisolation aufgebrachte Blektrode aus Metall oder Polysilicium als zweite Elektrode und die Gateisolation, insbesondere SiO2-Schicht, als Dielektrikum hat.As is known, a one-transistor memory cell consists of a field effect transistor with insulated guest electrode, which - depending on the bias against the semiconductor body of the transistor -the current flow between the source zone and the drain zone of the transistor locks or unlocks. The required and coupled with the field effect transistor Storage capacity can be formed by a tondensator, the source zone as one electrode, a second sheet metal electrode applied to the gate insulation or polysilicon as the second electrode and the gate insulation, in particular the SiO2 layer, as a dielectric.

Sie kann aber auch lediglich durch die Kapazität des die Sourcezone gegen die Kanalzone des Transistors abgrenzenden pn-3bergangs gegeben sein, die dann vorteilhaft entsprechend den Ausführungen der Patentanmeldungen P 27 30 789.8 (VPA 77 P 1078), P 27 35 412.7 (VPA 77 P 1104) und P 27 37 073.6 (VPA 77 P 1113) ausgebildet wird.But you can also only by the capacity of the source zone be given against the channel zone of the transistor delimiting pn-3 junction, the then advantageously in accordance with the statements in patent applications P 27 30 789.8 (VPA 77 P 1078), P 27 35 412.7 (VPA 77 P 1104) and P 27 37 073.6 (VPA 77 P 1113) is trained.

In einer Speichermatrix sind nun die längs paralleler Zeilen und Spalten angeordneten Ein-Transistor-Speicherzellen über sogenannte Wortleitungen und Bitleitungen zeilenweise und spaltenweise miteinander verbunden. Dies geschieht nun zweckmäßig, indem die Gateelektroden jeder Speicherzelle einer einzelnen Matrizepalte durch eine gemeinsame gegen den Halbleiterkörper des Transistors isolierte Leitung miteinander elektrisch verbunden sind, wobei diese Leitung lediglich dieser Zeile der Matrix zugeordnet ist. Solche Leitungen bezeichnet man üblicherweise als Wortleitungen. Ihre Realisierung besteht gewöhnlich in einer die Gateelektroden verbindenden und abseits der einzelnen Gateelektroden weitgehend vom Halbleiterkörper entkoppelten metallischen Leitbahn, die auf der den Halbleiterkörper bedeckenden Isolierschicht, insbesondere SiO2-Schicht, aufgebracht ist.In a memory matrix there are now the rows and columns that are parallel to each other arranged one-transistor memory cells via so-called word lines and bit lines Connected line by line and column by column. This is now done appropriately, by placing the gate electrodes of each memory cell through a single die column a common line, insulated from the semiconductor body of the transistor, to one another are electrically connected, this line only this row of the matrix assigned. Such lines are usually referred to as word lines. Their implementation usually consists of connecting and connecting the gate electrodes largely decoupled from the semiconductor body apart from the individual gate electrodes metallic interconnect, which is on the insulating layer covering the semiconductor body, in particular SiO2 layer is applied.

Zur Realisierung der Bitleitungen hingegen werden häufig die Drainzonen der einzelnen Speicherzellen der einzelnen Matrixspalten jeweils zu einer gemeinsamen sich längs der Matrixspalte erstreckenden streifenförmigen Halbleiterzone vereinigt.In contrast, the drain zones are often used to implement the bit lines of the individual memory cells of the individual matrix columns each to a common strip-shaped semiconductor zone extending along the matrix column is combined.

Jede dieser streifenförmigen Halbleiterzonen bilden eine Bitleitung. Bei solchen Bitleitungen muß man in besonderem Maße darauf achten, daß ihre Kapazität nicht zu groß wird, um gegenüber der eigentlichen - durch die Sourcezonen der einzelnen Speicherzellen realisierten - Speicherkapazität der einzelnen Zellen möglichst wenig ins Gewicht zu fallen.Each of these strip-shaped semiconductor zones form a bit line. In the case of such bit lines, particular care must be taken to ensure that their capacitance not too big in order to opposite the actual - through the source zones of each Storage cells realized - the storage capacity of the individual cells as little as possible to matter.

Hinsichtlich der weiteren Bestandteile der bekannten Halbleiterspeicher mit Ein-Transistor-Speicherzellen wird auf die weiter unten zu besprechenden Figuren 1, 2 und 3 verwiesen. Ein solcher Speicher besteht neben der das Speicherfeld bildenden Matrix aus Ein-Transistor-Speicherzellen, aus einem die Adressierung nach den Zeilen, also nach den Wortleitungen, vermittelnden ersten Dekoder, dem sog. Wortleitungsdekoder, dem die Adressierung nach den Spalten, also den Bitleitungen vermittelnden zweiten Dekoder, dem Bitleitungsdekoder. Zwischen dem Bitleitungadekoder und der Matrix ist der aus der Summe der vorgesehenen Bewerterzellen bestehende Schreib-Leseverstärker mit den Referenzzellen geschaltet, während zur Steuerung der beiden Dekoder und der übrigen Anl age je ein Taktgenerator vorgesehen ist.With regard to the other components of the known semiconductor memory with one-transistor memory cells refer to the figures to be discussed below 1, 2 and 3 referenced. Such a memory exists in addition to that which forms the memory field Matrix of one-transistor memory cells, one of which is the addressing according to the rows, So after the word lines, the first decoder, the so-called word line decoder, the second, which mediates the addressing after the columns, i.e. the bit lines Decoder, the bit line decoder. Between the bit line decoder and the matrix is the read / write amplifier consisting of the sum of the evaluation cells provided switched to the reference cells, while to control the two decoders and the rest of the system is provided with a clock generator.

Das Hauptziel der Ausgestaltung eines Speichers mit Ein-Transistor-Speicherzellen ist die Anordnung möglichst vieler Speicherzellen auf einem gemeinsamen Halbleiterchip. Man ist außerdem daran interessiert, einen eine vorgegebene Bitzahl aufweisenden Speicher in einem möglichst kleinen Teil der Oberfläche des Halbleiterkristalls unterzubringen. Schließlich ist man auch an schaltungstechnischen Vereinfachungen interessiert, die vor allem auch die benötigten elektrischen Verbindungen und die Ausgestaltung des Bitleitungsdekoders betreffen.The main objective of designing a memory with one-transistor memory cells is the arrangement of as many memory cells as possible on a common semiconductor chip. One is also interested in having a predetermined number of bits Memory in as small a part of the surface of the semiconductor crystal as possible accommodate. Finally, circuit simplifications are also being made interested, above all, the necessary electrical connections and the Relate to the design of the bit line decoder.

Hierzu wird gemäß der Erfindung-sorgeschlagen, daß bei dem eingangs definierten dynamischen Halbleiterspeicher zur Adressierung der einzelnen Bitleitungen mindestens eine von einem der Ausgänge des zweiten Dekoders beaufschlagte Dekoderleitung vorgesehen und an einen Impulseingang mindestens einer Bewerterzelle gelegt ist, während mindestens eine der durch den genannten Ausgang des zweiten Dekoders zu adressierende Bitleitung an einem Impulsausgang dieser Bewerterzelle liegt und ausschließlich auf diese Weise an den zweiten Dekoder gelegt ist.For this purpose, it is proposed according to the invention that in the case of the introduction defined dynamic semiconductor memory for addressing the individual bit lines at least one of one of the outputs of the second decoder acted upon decoder line is provided and at least one pulse input Evaluator cell is placed while at least one of the through said output of the second decoder to be addressed bit line at a pulse output of this evaluation cell and is only connected to the second decoder in this way.

Die nähere Beschreibung der Erfindung erfolgt nun anhand der Figuren 1 bis 8. Von diesen beziehen sich die Figuren 1, 2 und 3 auf den bereits oben angegebenen Stand der Technik, während in den Figuren 4 bis 6 verschiedene Ausführungsformen der Erfindung dargestellt sind. In Figur 7 ist das Schaltbild einer bevorzugten Ausgestaltung der Bewerterzellen und in Fig. 8 das zugehörige Layout in IC-Technik dargestellt.The invention will now be described in more detail with reference to the figures 1 to 8. Of these, Figures 1, 2 and 3 relate to those already given above Prior art, while in Figures 4 to 6 different embodiments of the invention are shown. In Figure 7, the circuit diagram is a preferred one Design of the evaluator cells and, in FIG. 8, the associated layout in IC technology shown.

Zunächst wird auf -die Figuren 1 und 2, die die bisher bekannte Anordnung betreffen, kurz eingegangen. Die in der beschriebenen Weise ausgestaltete Speichermatriz N wird durch den von einem ersten Taktgeber TG1 gesteuerten Wortleitungsdekoder D1 und durch einen von einem zweiten Taktgeber TG2 gesteuerten Bitleitungadekoder D2 adressiert. Zwischen dem Bitleitungsdekoder D2, dem zweiten Dekoder nach der obigen Definition, und den einzelnen Bitleitungen ist der Schreib-Leseverstärker SLV vorgesehen, der die insgesamt vorgesehenen Bewerterzellen umfaßt, die ihrerseits in der aus Fig. 2 ersichtlichen Weise an die einzelne Bitleitung und den ihr zugeordneten Ausgang des Bitleitungsdekoders D2 geschaltet ist. Weitere Einzelheiten des Speichers bilden der Dateneingang DE, der Datenausgang DA, sowie die beiden Adressiereingänge Al und 4 für die beiden Dekoder D1 und D2.First reference is made to FIGS. 1 and 2, which show the previously known arrangement concern, briefly received. The memory matrix configured in the manner described N is determined by the word line decoder controlled by a first clock generator TG1 D1 and by a bit line decoder controlled by a second clock generator TG2 D2 addressed. Between the bit line decoder D2, the second decoder after the above definition, and the individual bit lines is the read / write amplifier SLV provided, which includes the total planned evaluation cells, which in turn in the manner shown in FIG. 2 to the individual bit line and the one assigned to it Output of the bit line decoder D2 is switched. More details of the store form the data input DE, the data output DA and the two addressing inputs Al and 4 for the two decoders D1 and D2.

Der schaltungstechnische Aufbau einer Bewerterzelle üblicher Ausgestaltung ist in Fig. 2 dargestellt. Sie ist in der unmittelbar aus der Figur ersichtlichen Weise aus N0S-Feldeffekttransistoren vom n-Kanal und Anreicherungstyp aufgebaut, wobei von einer unterscheidenden Bezeichnung der Transistoren in Fig. 2 abgesehen wurde. Von je einem Ausgang des Bitleitungsdekoders D2 Speicherzellen geht eine Bitleitung BL zunächst zu den Drainzonen aller/ in einer der Spalten der Matrix N und gelangt dann über die Source-Drainstrecke eines taktgesteuerten Feldeffekttransistors an den Impulseingang einer der betreffenden Bitleitung BL jeweils zugeordneten Bewerterzelle FF. Diese ist in der aus Fig. 2 ersichtlichen Weise als dynamisches Flip-Flop aus X0S-Feldeffekttransistoren konstruiert. Die Zelle dient als Schreib-Leseverstärker beim Betrieb der einzelnen Ein-Transistor-Speicherzellen S, welche über die dargestellte Bitleitung BL adressiert bzw. mit binähren Daten versehen werden. Diese können z.B. über D2 oder über die Zelle PF eingeschrieben werden. Die Ausgabe der gespeicherten Daten erfolgt wiederum über die Zelle FP an den Datenausgang DA. Die ebenfalls eine Ein-Transistor-Speicherzelle darstellende Referenz zelle oder Dummyzelle R dient dabei sornehmlich zur Rückspeicherung der beim Auswerten den betreffenden Speicherzellen 5 der zugehörigen Natrixspalte entnommenen binären Daten. Die an den Gates der Feldeffekttransistoren der Bewerterzelle FF angeschriebenen Symbole geben die verschiedenen Takt sorten an, mit denen die betreffenden Transistoren zu steuern sind. Eine Variante der bekannten Schaltung ist in Fig. 3 dargestellt.The circuit structure of an evaluator cell of the usual design is shown in FIG. It can be seen directly from the figure Constructed from N0S field effect transistors of the n-channel and enhancement type, apart from a distinctive designation of the transistors in FIG became. From one output each of the bit line decoder D2 Storage cells a bit line BL first goes to the drain zones of all / in one of the columns of the Matrix N and then passes through the source-drain path of a clock-controlled field effect transistor to the pulse input of an evaluation cell assigned in each case to the relevant bit line BL FF. This is shown in the manner shown in FIG. 2 as a dynamic flip-flop X0S field effect transistors constructed. The cell serves as a read / write amplifier during the operation of the individual one-transistor memory cells S, which have the illustrated Bit line BL addressed or provided with binary data. These can e.g. can be written in via D2 or via the cell PF. The output of the saved Data is in turn sent via the cell FP to the data output DA. The one too A reference cell or dummy cell R representing a transistor memory cell is used always to restore the memory cells concerned during the evaluation 5 binary data taken from the associated matrix column. The ones at the gates of the field effect transistors The symbols written to the evaluator cell FF indicate the different types of clock with which the respective transistors are to be controlled. A variant of the well-known The circuit is shown in FIG.

Es ist nun feststellbar, daß bei dieser konventionellen Art der Anschaltung der einzelnen Bitleitungen an den Dekoder D2 ein erheblicher Aufwand insbesondere auch für die Ausgestaltung des Dekoders D2 verbunden ist. Außerdem ist ein symmetrischer Schreib-Lesebetrieb des Leseverstärkers FF erwünscht, um kurze Zugriffszeiten zu den in den Speicherzellen 5 eingespeicherten Informationen zu erreichen. Andererseits möchte man nicht zusätzlich zu den beiden Dekodern Dl und D2 noch einen weiteren Dekoder einführen, um eine Verkürzung der Laufzeiten zu erreichen.It can now be seen that with this conventional type of connection the individual bit lines to the decoder D2 a considerable effort in particular is also connected for the design of the decoder D2. It is also a symmetrical one Write-read operation of the read amplifier FF is desirable in order to achieve short access times to achieve the information stored in the memory cells 5. on the other hand you don't want another one in addition to the two decoders D1 and D2 Introduce decoders in order to shorten the running times.

Hier bringt nun der bereits definierte Vorschlag gemäß der Erfindung eine merkliche Verbesserung. Er wird nun anhand der weiteren Figuren 4 bis 8 näher beschrieben. Erreicht wird durch Anwendung dieser Erfindung u.a., daß ein Teil der Aufgaben des Bitleitungsdekoders D2 von den einzelnen Bewerterzellen PF übernommen wird Ferner ist es möglich, die einzelnen Bitleitungen nicht nur an einer einzigen Stelle anzusteuern, wenn man entlang der einzelnen Bitleitungen jeweils mindestens zwei Schreib-Leseverstärkerzellen - also zwei Bewerterzellen - PF vorsieht, um sie jeweils gemeinsam über je einen Ausgang des Bitleitungsdekoders D2 in der mit Fig. 4 am Beispiel einer Bitleitung BB gezeigten Weise auszugestalten.The proposal according to the invention, which has already been defined, now brings us here a noticeable improvement. It will now be explained in more detail with reference to the further FIGS. 4 to 8 described. What is achieved through the use of this invention, inter alia, is that a portion of the Tasks of the bit line decoder D2 are taken over by the individual evaluator cells PF will It is also possible to use not only the individual bit lines at a single point if you walk along the individual bit lines at least two read / write amplifier cells each - that is, two evaluator cells - PF provides for them to be shared via one output each of the bit line decoder D2 in the manner shown in FIG. 4 using the example of a bit line BB.

Dabei sind die einzelnen Bitleitungen in gleiche Abschnitte unterteilt, denen jeweils eine Bewerterzelle FF mit zugehöriger Referenzzelle R zugeordnet ist.The individual bit lines are divided into equal sections, each of which is assigned an evaluator cell FF with an associated reference cell R.

Befindet sich dabei eine Bewerterzelle PF zwischen zwei mit Speicherzellen 5 versehenen Abschnitten der durch die Bewerterzelle unterteilten Bitleitung BB, so wird die Bewerterzelle PF gegenüber der in Fig. 2 dargestellten Schaltung zweckmäßig in der aus Fig. 3 er8ichtlichen Wei8e abgewandelt. Die Dekoderleitung DL wird dann an den mit ~DX bezeichneten Eingang der betreffenden Bewerterzelle PF gelegt. Zu erwähnen ist dabei, daß die an die beiden Impulsausgänge der Bewerterzelle PF angeschlossenen Abschnitte der Bitleitung BL bezüglich ihrer Länge und der Zahl der jeweils angeschlossenen Speicherzellen 5 möglichst einander gleich sind.There is an evaluation cell PF between two with storage cells 5 provided sections of the bit line BB subdivided by the evaluator cell, so the evaluator cell PF is useful compared to the circuit shown in FIG modified in the manner shown in FIG. The decoder line DL is then to the input labeled ~ DX of the relevant evaluator cell PF. to it should be mentioned that the connected to the two pulse outputs of the evaluator cell PF Sections of the bit line BL with regard to their length and the number of each connected Memory cells 5 are as similar as possible to one another.

Kennzeichnend für die anhand der Fig. 4 beschriebenen Ausführungsform ist somit, daß die Bitleitungen BL und dementsprechend die Spalten der Matrix N in gleiche Gruppen zusammengefaßt sind, die jeweils durch einen schmalen Streifen an der Oberfläche des Halbleiterkristall8 voneinander getrennt sind, in welchem sich weder Bitleitungen noch Speicherzellen befinden. In diesem Streifen ist vielmehr jeweils eine sich zeilenparallel erstreckende Reihe von Bewerterzellen PF vorgesehen, deren Anzahl der Anzahl der Bitleitungen BL entspricht. Außerdem ist jeder der durch die einzelnen Bewerterzellen PF unterbrochenen Bitleitungen BL je eine sich parallel zur Bitleitung erstreckende Dekoderleitung DL zugeordnet, die an den Steuereingängen der die unterbrochene Bitleitung beaufschlagenden Bewerterzellen liegt.Characteristic of the embodiment described with reference to FIG. 4 is thus that the bit lines BL and, accordingly, the columns of the matrix N. are grouped into equal groups, each marked by a narrow strip are separated from one another on the surface of the semiconductor crystal 8, in which there are neither bit lines nor memory cells. Rather, there is in this strip in each case a row of evaluator cells PF extending parallel to the lines is provided, the number of which corresponds to the number of bit lines BL. Besides, everyone is through the individual evaluator cells PF interrupted bit lines BL each one in parallel assigned to the bit line extending decoder line DL, which at the control inputs of the evaluator cells which act on the interrupted bit line.

Die in Fig. 4 dargestellte Anordnung läßt sich in der aus Fig. 5 ersichtlichen Weise weiter ausgestalten. Hier sind die Bitleitungen 3L paarweise zusammengefaßt und mittels der Bewerterzellen FF an eine zwischen den beiden Bitleitungen BL des Paares angeordnete und zum Bitleitungsdekoder führende Dekoderleitung DL angeschlossen. Der Bitleitungsdekoder D2 benötigt demzufolge für die beiden Bitleitungen 3L des einzelnen Bitleitungspaares nur einen einzigen Ausgang und kann dadurch einfacher ausgestaltet werden.The arrangement shown in FIG. 4 can be seen in FIG Way to further develop. Here the bit lines 3L are combined in pairs and by means of the evaluator cells FF to one between the two bit lines BL des Pair of arranged and connected to the bit line decoder leading decoder line DL. The bit line decoder D2 therefore requires the two bit lines 3L of the single bit line pair only has a single output and can therefore be more easily be designed.

Somit wird man bei einer derartigen Ausgestaltung einer Vorrichtung gemäß der Erfindung eine Matrix N zwar mit insgesamt 2 n Spalten und damit mit 2 n Bitleitungen (n ist eine beliebige ganze Zahl) ausrüsten. Man benötigt aber nur einen Bitleitungsdekoder D2, der lediglich n Ausgänge hat.Thus, with such a configuration of a device, one becomes According to the invention a matrix N with a total of 2 n columns and thus with 2 Equip n bit lines (n is any whole number). But you only need a bit line decoder D2 which has only n outputs.

Während bei den in Fig. 4 und 5 dargestellten Ausführungsformen die Anordnung der den Lese-Schreibbetrieb des Speichers vermittelnden Bewerterzellen FF symmetrisch ist, bildet die in Fig. 6 dargestellte Äusführungsform hier eine Ausnahme. Diese Ausgestaltung läßt sich aus der in Fig. 5 dargestellten Ausführungsform ableiten.While in the embodiments shown in Figs. 4 and 5, the Arrangement of the evaluator cells mediating the read-write operation of the memory FF is symmetrical, the embodiment shown in FIG. 6 forms one here Exception. This configuration can be derived from the embodiment shown in FIG derive.

Bei der in Fig. 5 dargestellten Ausführungsform werden die einzelnen Bitleitungen 3L jedes über je eine Dekoderleitung zusammengefaßten Bitleitungspaares in Bitleitungssbschnitte mit möglichst gleicher Länge unterteilt, die jeweils mit derselben Anzahl von Speicherzellen versehen sind. Dabei ist der erste Abschnitt der ersten Bitleitung BB durch die erste Bewerterzelle FF1 mit dem zweiten Abschnitt der ersten Bitleitung und dieser durch die Bewerterzelle FF3 mit dem dritten Abschnitt derselben Bitleitung gekoppelt. In entsprechender Weise ist bei der zweiten Bitleitung BB des betrachteten Paares der erste Abschnitt über die Bewerterzelle FF2 mit dem zweiten Abschnitt der zweiten B tleitung und dieser über die Bewerterzelle FF4 mit dem dritten Abschnitt der zweiten Bitleitung verknüpft. Eine solche Ausgestaltung bedingt edoch eine komplizierte Führung der Leitungen bei der Realisierung als integrierte Halbleiterschaltung.In the embodiment shown in Fig. 5, the individual Bit lines 3L of each bit line pair combined via a decoder line divided into bit line sections with the same length as possible, each with the same number of memory cells are provided. This is the first section of the first bit line BB through the first evaluator cell FF1 to the second section of the first bit line and this through the evaluator cell FF3 with the third section coupled to the same bit line. The second bit line is in a corresponding manner BB of the pair under consideration, the first section on the evaluator cell FF2 with the second section of the second line and this via the evaluator cell FF4 linked to the third section of the second bit line. Such a design edoch requires a complicated routing of the lines in the implementation as an integrated one Semiconductor circuit.

Günstiger ist es, wenn man entsprechend Fig. 6 dafür sorgt, daß bei jedem Bitleitungspaar der erste Abschnitt jeder Bitleitung durch jeweils eine erste Bewerterzelle mit jeweils dem folgenden Abschnitt der anderen Bitleitung und ggi. dieser mit jeweils dem folgenden Abschnitt der jeweils anderen Bitleitung (wiederum silber je eine Bewerterzelle) verkntipft ist. Hat beispielsweise die erste Bitleitung die Abschnitte BL1 und BL3, die zweite die Abschnitte BL2 und BL4, so ist ueber die Bewerterzelle FF1 BL1 mit 3L4 und ueber die Bewerterzelle FF2 der Abschnitt 3L2 mit dem Abschnitt BL3 verbunden. Dies bedeutet, daß jedem 3itleitungsabschnitt gewissermaßen jeweils eine halbe Bewerterzelle FF zugeordnet ist.It is more favorable if, as shown in FIG. 6, it is ensured that at each bit line pair the first section of each bit line through a first Evaluator cell each with the following section of the other bit line and ggi. this with the following section of the other bit line (again silver one evaluator cell) is linked. For example, has the first bit line the sections BL1 and BL3, the second the sections BL2 and BL4, so is over the evaluator cell FF1 BL1 with 3L4 and over the evaluator cell FF2 the section 3L2 connected to section BL3. This means that every 3itleitungsabschnitt to a certain extent, half an evaluator cell FF is assigned in each case.

Auf diese Weise entsteht ein dynamischer Halbleiterspeicher mit einer geraden Anzahl von Bitleitungen, bei dem die Bitleitungen zu Bitleitungspaaren zusammengefaßt und zwischen den Bitleitunespaaren jeweils eine Dekoderleitung angeordnet ist, bei dem außerdem mindestens eine der ersten Bitleitung und mindestens eine der zweiten Bitleitung jedes Bitleitungspaares zugeordnete Bewerterzelle sowohl an einen Abschnitt der ersten Bitleitung als auch an einen Abschnitt der zweiten Bitleitung angeschlossen ist, der jeweils keine Beaufschlagung von der anderen Bewerterzelle erfährt.This creates a dynamic semiconductor memory with a even number of bit lines, in which the bit lines are combined to form bit line pairs and a decoder line is arranged between the pairs of bit lines, at the also at least one of the first bit line and at least one of the second Bit line of each bit line pair associated evaluator cell both to a section the first bit line and also to a section of the second bit line is, which in each case is not acted upon by the other evaluator cell.

Bevorzugt sind dabei - wie bereits angedeutet - sämtliche 3itleitungen durch die dem betreffenden Bitleitungspaar jeweils zugeordneten Bewerterzellen in gleichlange Abschnitte in einer für alle Bitleitungspaare gleichen Weise unterteilt und ihre Impulsausgänge derart je einem Abschnitt der ersten Bitleitung und je einem Abschnitt der zweiten Bitleitung des Bitleitungspaares zugeordnet, daß die ungeradzahligen Abschnitte beider Bitleitungen des einzelnen Bitleitungspaares an die der betreffenden 3itleitung zugeordneten Bewerterzellen und die geradzahligen Abschnitte an die der anderen Bitleitung des Bitleitungspaares zugeordneten Bewerterzellenangeschlossen sind. Dabei sind den einzelnen Bitleitungsabschnitten jeweils dieselbe Anzahl von Speicherzellen 5 zugeordnet.As already indicated, all 3it lines are preferred by the evaluator cells in equally long sections are divided in a manner the same for all bit line pairs and their pulse outputs are each one section of the first bit line and one each Section of the second bit line of the bit line pair assigned that the odd Sections of both bit lines of the individual bit line pair to those of the relevant 3itleitung assigned evaluator cells and the even-numbered sections to those of the other bit line of the bit line pair associated evaluator cells connected are. The individual bit line sections are each the same number of Memory cells 5 assigned.

Auf diese Weise ist erreicht, daß der durch die einzelnen Bewerterzellen gegebene Leseverstärker in zwei Teile aufgeteilt und so geschaltet ist, daß der Schreib-Lesevorgang jeweils zwischen Bitleitungsabschnitt BL1 und Bitleitungsabschnitt BL2 oder zwischen Eitleitungsabschnitt BL3 und Eitleitungsabschnitt BL4 durchgeführt wird, wobei die Abschnitte Bh und EL3 der ersten Einleitung und die Eitleitungsabsohnitte EL4 und EL2 der zweiten Einleitung zugehören. Diese Maßnahme dient vor allem einer besseren Ausgestaltung des Layouts bei der Herstellung des Speichers, indem sie eine günstigere Anpassung der Geometrie der Bewerterzellen und damit des Leseverstärkers an das durch den Abstand der Bitleitung gegebene Rastermaß erlaubt.In this way it is achieved that the individual evaluator cells given sense amplifier is divided into two parts and connected so that the Write-read process in each case between bit line section BL1 and bit line section BL2 or between lead line section BL3 and lead line section BL4 becomes, whereby the sections Bh and EL3 of the first introduction and the Eitleitungsabohnitte EL4 and EL2 belong to the second introduction. This measure primarily serves one better design of the layout in the manufacture of the memory by adding a more favorable adaptation of the geometry of the evaluator cells and thus of the sense amplifier to the pitch given by the spacing of the bit line.

In Fig. 7 ist ein Teil des zugehörigen Schaltungsdiagramms, in Fig. 8 das zugehörige Layout bei der Realisierung als mit der Speichermatrix zusammengefaßter monolithisch integrierter Schaltung dargestellt.In Fig. 7 is a part of the associated circuit diagram, in Fig. 8 the associated layout in the implementation as combined with the memory matrix shown monolithic integrated circuit.

Die Eitleitungsabschnitte sind wiederum mit BL1 , BL3 (erste Bitleitung), BL2 und BL4 (zweite Einleitung des Bitleitungspaares) bezeichnet. Die beiden Transistoren T9 und T12 bilden die Bewerterzelle FF1, die beiden Transistoren Tlo und T11 die Bewerterzelle FF2. Ihre jeweilige Anschaltung ist so getroffen, daß ihre Source-Irain-Strecken einerseits an je einem der zu verbindenden Bitleitungsabschnitte, andererseits an je einem der vier Takteingänge #1 liegen und daß außerdem die Gateelektroden der jeweils eine der beiden Bewerterzellen bildenden Transistoren T9 und T12 einerseits sowie Tlo und T11 andererseits an das Potential der Drainzone des jeweiligen zweiten Transistors der Bewerterzelle im Interesse des Zustandekommens eines einerseits durch die Takte ~1 andererseits durch die über die Bitleitungsabschnitte geführten Signale gesteuerten Flip-Flops gelegt sind.The Eitleitung sections are in turn with BL1, BL3 (first bitline), BL2 and BL4 (second introduction of the bit line pair). The two transistors T9 and T12 form the evaluator cell FF1, the two transistors Tlo and T11 the Evaluation cell FF2. Their connection is made so that their source-Irain routes on the one hand to one of the bit line sections to be connected, on the other hand to each one of the four clock inputs # 1 and that also the gate electrodes of the each one of the two evaluator cells forming transistors T9 and T12 on the one hand and Tlo and T11 on the other hand to the potential of the drain zone of the respective second Transistor of the evaluator cell in the interest of the creation of one on the one hand by the clocks ~ 1 on the other hand by those routed via the bit line sections Signals controlled flip-flops are placed.

Zur Ankopplung der die beiden Bewerterzellen FF1 und FF2 bildenden Transistoren T9 bis T12 ist die Source-Drainstrecke jeweils eines durch den Takt #2 gesteuerten Feldeffekttransistors T7 bzw. T8 bzw. T13 bzw. T14 in der aus Fig. 7 ersichtlichen Schaltweise vorgesehen. Zur Versorgung der Schaltung mit der Greich- spannung Vcc (+ 5 T) dienen die entsprechend bezeichneten Beitungen sowie die an diese und an je einen Bitleitungsabschnitt bis bis 3L4 angeschlossenen Source-Irainstrecken je eines Feldeffekttransistors T5 bzw. T6 bzw. T15 bzw. T16, deren Gateelektroden tber ein mit P bezeichnetes Vorladungspotential gelegt sind. Dieses Vorladungspotential P dient außerdem zur Beaufschlagung der in der Fig. 4 bis Fig. 6 nicht dargestellten Referenzzellen (Dummyzellen), von denen je ein Abschnitt BL1, BL2.....For coupling the two evaluator cells FF1 and FF2 Transistors T9 to T12, the source-drain path is each one through the clock # 2 controlled field effect transistor T7 or T8 or T13 or T14 in the from Fig. 7 switching mode is provided. To supply the circuit with the Greich- tension Vcc (+ 5 T) are used by the appropriately designated contributions as well as those to these and Source-Irain routes connected to one bit line section each up to 3L4 each of a field effect transistor T5 or T6 or T15 or T16, their gate electrodes t are placed over a precharge potential denoted by P. This charge potential P also serves to act on those not shown in FIGS. 4 to 6 Reference cells (dummy cells), each of which has a section BL1, BL2 .....

der zusammengefaßten Bitleitungen neben den jeweils zugeordneten regulären Speicherzellen 5 mindestens eine aufweist. Sind die einzelnen Bitleitungen jeweils nur in zwei Abschnitte unterteilt, so wird man die zugehörige Referenzzelle jeweils an dem den beiden Bewerterzellen (in diesem Falle sind ersichtlich nur zwei Bewerterzellen vorgesehen) abgewandten Enden der vier 3itleftung3-abschnitte BL1 , BL2, BL3 und BL4 anordnen. Sie sind in analoger Weise wie die Transistoren der Speicherzellen S angeschaltet.of the combined bit lines in addition to the regular ones assigned in each case Memory cells 5 has at least one. Are the individual bit lines respectively only divided into two sections, one becomes the associated reference cell in each case at that of the two evaluation cells (in this case only two evaluation cells can be seen provided) opposite ends of the four 3itleftung3 sections BL1, BL2, BL3 and Arrange BL4. They are analogous to the transistors in the memory cells S turned on.

Die Eingänge zu den mit den einzelnen Bitleitungsabschnitten B BL2, BL3 und BL4 gekoppelten Ein-Transistor-Speicherzellen 5 sind durch die Datenleitungen D1 bzw. D2 bzw. die invertierten Datenleitungen D1 und D2 gegeben, die über die Source-Drainstrecke je eines weiteren Feldeffekttransistors T3 bzw. T4 bzw. T17 bzw. T18 an je einen der vier Bitleitungsabschnitte BL1 .... BL4 gelegt sind, während ihre Gateelektroden an der gemeinsamen Dekoderleitung DL des betrachteten Bitleitungspaares liegen. Dabei liegt die mit Dl bezeichnete Datenleitung am Transistor T3 und die dazu invertierte Datenleitung 11 am Transistor 218 und damit an den beiden die erste Bewerterzelle FF1 bildenden Transistoren T9 und T12. Dementsprechend liegt die zweite Datenleitung D2 am Transistor T4, die hierzu invertierte Datenleitung 12 am Transistor 17' so daß durch die beiden Leitungen D2 und 12 die die zweite Bewerterzelle PF2 bildenden Transistoren T6 und T11 beaufschlagt sind.The inputs to the individual bit line sections B BL2, One-transistor memory cells 5 coupled to BL3 and BL4 are through the data lines D1 and D2 or the inverted data lines D1 and D2 given, which are via the Source-drain path each of a further field effect transistor T3 or T4 or T17 and T18 are each placed on one of the four bit line sections BL1 .... BL4, while their gate electrodes on the common decoder line DL of the bit line pair under consideration lie. The data line labeled Dl is connected to transistor T3 and the inverted data line 11 on transistor 218 and thus the first on both of them Evaluator cell FF1 forming transistors T9 and T12. The second is accordingly Data line D2 on transistor T4, the inverted data line 12 on the transistor 17 'so that the second evaluator cell PF2 forming transistors T6 and T11 are applied.

Das zugehörige Layout für die integrierte Schaltung ist in Fig.8 dargestellt. Dort sind auch die Bezugszeichen für die einzelnen Schaltungsteile gemäß Fig. 7 eingezeichnet.The associated layout for the integrated circuit is shown in FIG. The reference symbols for the individual circuit parts according to FIG. 7 are also found there drawn.

Bei der Herstellung kann man z.B. von einer p-dotierten Scheibe aus einkristallinem Silicium als Substrat ausgehen und diese zum Träger einer p-dotierten epitaktischen Siliciumschicht machen, an deren Oberfläche vor allem die Bitleitungen und Drainzonen der die Speichermatrix bildenden Feldeffekttransistoren S, die Drain- und Sourcezonen der übrigen Transistoren der in Fig. 5 angegebenen Schaltung sowie ggf. die die beiden Dekoder Dl und D2 bildenden Schaltungsteile in lokalisierter Dotierungstechnik, d.h. durch maskierte Implantation und/oder Diffusion von Donatormaterial, erzeugt werden.During production, for example, one can start from a p-doped disk go out single crystal silicon as a substrate and this to the carrier of a p-doped make epitaxial silicon layer, on the surface of which mainly the bit lines and drain zones of the field effect transistors S forming the memory matrix, the drain and source zones of the remaining transistors of the circuit indicated in FIG. 5 as well as possibly the two decoders Dl and D2 forming circuit parts in localized Doping technique, i.e. by masked implantation and / or diffusion of donor material, be generated.

Da die Transistoren 5 des Speicherfeldes im Interesse der Platzersparnis als VNOS-Transistoren hergestellt werden, werden die verschiedenen Prozesse an einem mit einer (100)-Ebene des Siliciumgitters koinzidierenden Oberflächenteil vorgenommen. In diesem ebenen Oberflächenteil des p-dotierten Substrats werden nun in einem ersten Dotierungsprozeß mittels maskierter Implantation von Antimonionen (im Interesse der geringen Diffusionsgeschwindigkeit des Donators Sb) rasterförmig, d.h. nach den Zeilen und Spalten der Speichermatrix anzuordnende diskrete n+-Zonen erzeugt, welche die Source- und damit die Kapazitätszonen der einzelnen Ein-Transistor-Speicherzellen 5 einschließlich der zu jedem Bitleitungsabschnitt gehörenden Referenzzellen bilden. Dabei wird parallel zu dem beabsichtigten Verlauf der Wortleitungen mindestens ein Streifen an der Halbleiteroberfläche ausgespart, der für die in Fig. 7 dargestellte Schaltung vorgesehen ist.Since the transistors 5 of the memory field in the interest of saving space When VNOS transistors are manufactured, the different processes are carried out at one made with a (100) plane of the silicon lattice coincident surface part. In this flat surface part of the p-doped substrate are now in a first Doping process by means of masked implantation of antimony ions (in the interest the low diffusion rate of the donor Sb) grid-shaped, i.e. after generates discrete n + -zones to be arranged in the rows and columns of the memory matrix, which are the source and thus the capacitance zones of the individual one-transistor memory cells 5 including the reference cells belonging to each bit line section. In this case, at least one is parallel to the intended course of the word lines Strip cut out on the semiconductor surface, the one shown in FIG Circuit is provided.

Hier werden parallel zu den Spalten der Matrix und den geplanten Bit- und Dekoderleitungen verlaufende äquidistante schmale n+-dotierte Streifen Z derart erzeugt, daß sie auf der Mittellinie zu je einem Paar von Matrixzeilen liegen, wie dies aus Fig. 7 erkennbar ist. Jeder dieser Streifen bildet den zentralen Teil je einer Dekoderleitung DL, deren Flügelteile später an der Oberfläche einer nun auf dem Muster von n+-Zonen epitaktisch abzuscheidenden p-leitenden einkristallinen Siliciumschicht erzeugt werden. Die Oberfläche dieser epitaktischen Siliciumschicht fällt ebenfalls mit einer (100)-Ebene zusammen.Here, parallel to the columns of the matrix and the planned bit and decoder lines running equidistant narrow n + -doped strips Z in this way generated that they lie on the center line of a pair of matrix rows, such as this can be seen from FIG. Each of these strips forms the central part of each a decoder line DL, the wing parts of which are now on the surface of a the pattern of n + -zones to be epitaxially deposited p-conducting monocrystalline Silicon layer are generated. The surface of this epitaxial silicon layer also coincides with a (100) -plane.

Mittels einer zweiten Dotierungsmaske, die in bekannter Weise auf die für den ersten Dotierungsprozeß an der Substratoberfläche verwendete Implantationsmaske abgestimmt ist, wird nun in einem zweiten Dotierungßprozeß, insbesondere Implantationsprozeß eine Anzahl diskreter n+-dotierter Zonen erzeugt, welche folgende Bedeutung erhalten: 1.) parallel zu den Natrixspalten und oberhalb der - nunmehr als Buried-layerzonen vorliegenden Sourcezonen der einzelnen Speicherzellen werden die einzelnen Bitleitungsabschnitte B h , Bk, BL3 und BL4 hergestellt; 2.) in Verlängerung jedes zentralen Teils Z der Dekoderleitungen DL werden die beiden Flügel F der Dekoderleitung DL in Form geradlinig zwischen den Zeilen der Matrix verlaufender dünner Streifen erzeugt; 3.) die unter 1.) genannten Bitleitungen bilden zudem die Drainzonen der Ein-Transistor-Speicherzellen 5 sowie der Referenzzellen; 4.) Herstellung der Source- und Drainzonen der MOS-Transistoren T3 bis 18 sowie deren zu den einzelnen Bitleitungsabschnitten Bh ..BL4 führenden Anschlüssen in Form entsprechender n+-dotierter schmaler Streifen. Die Gesamtheit der in der Umgebung der zu erzeugenden Bewerterzellen FF1 und FF2 an der Oberfläche der epitaktischen p-dotierten Siliciumschicht durch den zweiten Umdotierungsprozeß erzeugten n+-dotierten Zonen ist in Fig. 8 durch einfache, von links unten nach rechts oben verlaufende Schraffur kenntlich gemacht.By means of a second doping mask, which in a known manner the implantation mask used for the first doping process on the substrate surface is matched, is now in a second doping process, in particular the implantation process generates a number of discrete n + -doped zones, which have the following meaning: 1.) parallel to the natrix columns and above them - now as buried layer zones The existing source zones of the individual memory cells become the individual bit line sections B h, Bk, BL3 and BL4 made; 2.) in extension of each central part Z of the Decoder lines DL, the two wings F of the decoder line DL are rectilinear in shape creating thin stripes running between the rows of the matrix; 3.) the under 1.) called bit lines also form the drain zones of the one-transistor memory cells 5 as well as the reference cells; 4.) Production of the source and drain zones of the MOS transistors T3 to 18 and their leading to the individual bit line sections Bh ..BL4 Connections in the form of corresponding n + -doped narrow strips. The totality that in the vicinity of the evaluator cells FF1 and FF2 to be generated on the surface the epitaxial p-doped silicon layer by the second redoping process generated n + -doped zones is shown in Fig. 8 by simple, from bottom left to hatching indicated at the top right.

Der zweite Dotierungsprozeß kann beispielsweise durch Implantation oder Diffusion von Phosphor oder Arsen erfolgen: Der nächste Schritt besteht in der Herstellung der V-förmigen Vertiefungen V am Ort der Bitleitungsabschnitte Bh , 3X2 3L3 und 3L4 unmittelbar in den Bereichen oberhalb der einzelnen Sourcezonen für die Ein-Transistor-Speicherzellen 5 der Matrix, mit dem Ziel, diese Sourcezonen der zur Vervollständigung der einzelnen Speicherzellen 5 dienenden Prozesse zugänglich zu machen.The second doping process can be, for example, by implantation or diffusion of phosphorus or arsenic: the next step consists in the production of the V-shaped depressions V at the location of the bit line sections Bh , 3X2 3L3 and 3L4 directly in the areas above the individual source zones for the one-transistor memory cells 5 of the matrix, with the aim of these source zones to complete the individual memory cells 5 serving Make processes accessible.

Hierzu verwendet man in bekannter Weise ein Ätzmittel mit einer merkbar von der Kristallrichtung abhängender Ätzgeschwindigkeit.For this purpose, an etchant with a noticeable is used in a known manner the etching speed depending on the crystal direction.

Ein Beispiel bildet verdünnte Kalilauge, die parallel zu den (lll)-Bbenen des Siliciumgitters die größte und parallel zu den (lll)-Richtungen die kleinste Ätzgeschwindigkeit entwickelt. Ein anderes Beispiel sind katecholhaltige Ätzmittel. Außerdem sind die Fenster der zu verwendenden, insbesondere aus 5i02 bestehenden Ätzmaske (die dann als Teil der die fertige Anordnung bedeckenden Schutzschicht auf der Halbleiteroberfläche verbleiben kann) parallel zu (lll)-Ebenen orientiert. Das V-förmig verlaufende Profil des dann spontan entstehenden Atztrichters soll mit seiner Spitze in die zugehörige Sourcezone des zu erzeugenden Transistors reichen, während die Drainzone bzw. die sie verkörpernde Bitleitung an den oberen Teil des entstandenen V-Loches an die in diesem neu entstandene Siliciumoberfl:4che ringsum angrenzt. Ein solches V-Loch wird an der Stelle jeder der zu erzeugenden Ein-Transistor-Speicherzellen einschließlich der ihnen im Aufbau und in der Anschaltung entsprechenden Referenzzellen erzeugt.One example is dilute potassium hydroxide that is parallel to the (III) planes of the silicon lattice the largest and parallel to the (III) directions the smallest Etching speed developed. Another example is catechol-containing caustics. In addition, the windows to be used, especially those made of 5i02 Etching mask (which is then used as part of the protective layer covering the finished assembly can remain on the semiconductor surface) oriented parallel to (III) planes. The V-shaped profile of the etching funnel which then arises spontaneously should reach with its tip into the associated source zone of the transistor to be produced, while the drain zone or the bit line embodying it to the upper part of the created V-hole to the newly created silicon surface all around adjoins. Such a V-hole is created at the location of each of the one-transistor memory cells to be produced including the reference cells corresponding to their structure and connection generated.

Nach der Erzeugung der V-Löcher wird die Siliciumoberfläche in den V-Löchern V durch eine dünne Schicht aus reinem SiO2 ausgekleidet, was z.B. durch kurzzeitiges Erhitzen der Anordnung in einem SiH4-02-Gemisch erfolgen kann, das mit Argon verdünnt ist.After the V-holes have been created, the silicon surface is in the V-holes V are lined with a thin layer of pure SiO2, which is e.g. Brief heating of the arrangement in a SiH4-02 mixture can take place, the is diluted with argon.

Eine andere Möglichkeit ist durch Aufsputtern der Si02-Schicht gegeben.Another possibility is given by sputtering on the SiO2 layer.

Als letzter Schritt ist die Erzeugung der Wortleitungen W, der Gateelektroden, der Datenleitungen Dl, D2, 11, 12, der Precharge-Leitungen P vorgesehen. Diese erfolgt durch ganzflächige Metallisierung mit nachfolgender Photolack-Ätztechnik. Vorher ist allerdings noch je ein Kontaktloch KL oberhalb der Enden der zentralen Teile Z der Dekoderleitungen DL zu erzeugen, welches die äußeren, auf der Oberfläche der epitaktischen Siliciumschicht erzeugten Teile F der jeweiligen Dekoderleitung DL mindestens tangiert, welches - im Gegensatz zu den V-Löchern der Speicherzellen - nicht mit SiO2 ausgekleidet wird. Deshalb kann die in das Kontaktloch eingebrachte Metallisierung die erforderliche leitende Verbindung zwischen den zentralen Teilen Z und den äußeren Teilen der einzelnen Dekoderleitung bilden.The last step is the creation of the word lines W, the gate electrodes, the data lines Dl, D2, 11, 12, the precharge lines P are provided. This is done through full-surface metallization with the subsequent photoresist etching technique. Before However, there is still a contact hole KL above the ends of the central parts Z of the decoder lines DL, which the outer, on of the surface of the epitaxial silicon layer produced parts F of the respective Decoder line DL at least affects which - in contrast to the V-holes of the Storage cells - not lined with SiO2. Therefore, the can in the contact hole introduced metallization the necessary conductive connection between the central Parts Z and form the outer parts of the individual decoder line.

Die Metallisierung erfüllt auch die V-Löcher der einzelnen Speicherzellen und bildet dort die Gateelektrode der betreffenden Speicherzelle.The metallization also fills the V-holes of the individual memory cells and there forms the gate electrode of the relevant memory cell.

Die Metallisierung besteht vorwiegend aus Aluminium und kann z.B. durch Aufsputtern oder durch Galvanotechnik aufgebracht werden. Die ganzflächig aufgebrachte Metallisierung wird dann unter Verwendung einer Ätzmaske aus Photo lack überall dort entfernt, wo keine Gateelektrode bzw. keine Wortleitung oder eine sonstige der obengenannten Leitungen vorgesehen ist. Das hierbei verwendete Ätzmittel soll zwar die Metallisierung an den unerwünschen Stellen, aber nicht die als Träger der Metallisierung dienende Si02-Schicht angreifen. Beispielsweise kann bei Verwendung einer aus einem Al-Film bestehenden Metallisierung verdünnte KOH als Ätzmittel Verwendung finden.The metallization consists mainly of aluminum and can e.g. can be applied by sputtering or electroplating. The whole area applied metallization is then using an etching mask from Photo varnish is removed wherever there is no gate electrode or word line or a other of the above-mentioned lines is provided. The etchant used here the metallization is supposed to be in the undesired places, but not as a carrier attack the SiO2 layer used for metallization. For example, when using a metallization consisting of an Al film, use diluted KOH as an etchant Find.

Die aus Metall bestehenden Anschlüsse, Wortleitungen W usw. sind in Fig. 8 durch eine schräg von links oben nach rechts unten verlaufende Schraffur gekennzeichnet. Dasselbe gilt für die Gateelektroden der einzelnen Transistoren, die durch ihre rechteckige Umrandung erkennbar sind. Die Kontaktlöcher KL für die Teile der Dekoderleitungen sowie die V-Löcher V der Speicherzellen 5 (in den Fig. 7 und 8 sind insgesamt nur vier solche Speicherzellen der Einfachheit halber angegeben, nämlich die Transistoren T1 T2, T19 und T20) sind durch je ein schräges Kreuz X in quadratischer Umrandung kenntlich gemacht.The terminals, word lines W, etc. made of metal are in 8 by hatching running obliquely from top left to bottom right marked. The same applies to the gate electrodes of the individual transistors, which can be recognized by their rectangular border. The contact holes KL for the Parts of the decoder lines and the V-holes V of the memory cells 5 (in Figs. 7 and 8 a total of only four such memory cells are given for the sake of simplicity, namely the transistors T1, T2, T19 and T20) are each marked by an oblique cross X Marked in a square border.

Die anhand der Figuren 7 und 8 gezeigte Ausgestaltung des erfindungsgemäßen dynamischen Halbleiterspeichers hat somit folgende Besonderheiten: 1. Es wird ein dynamisches Flip-Flop ohne Gleichstromweg für die Bewerterzellen, d.h. also für den Lese-Schreibverstärker verwendet, das somit einem statischen Flip-Flop bezüglich Schaltgeschwindigkeit, der Empfindlichkeit und auch in Bezug auf Energieverluste überlegen ist.The embodiment of the invention shown with reference to FIGS dynamic semiconductor memory has the following special features: 1. A dynamic flip-flop with no DC path for the evaluator cells, i. thus used for the read-write amplifier, which is thus a static flip-flop with regard to switching speed, sensitivity and also with regard to energy losses is superior.

2. Das dynamische Flip-Flop wird unmittelbar von beiden Seiten symmetrisch eingestellt und nicht unsymmetrisch über eine Bitleitung BL. Der Vorteil ist eine kurze Schreibzeit, da ein Zeitverlust auf der im Interesse einer geringen Kapazität hochohmig auszugestaltenden Bitleitung BL. Außerdem hat man eine weitere Steigerung der Empfindlichkeit der Bewerterzellen.2. The dynamic flip-flop becomes symmetrical immediately from both sides set and not unbalanced via a bit line BL. The advantage is one short write time, since a loss of time in the interest of a low capacity Bit line BL to be configured with high resistance. You also have a further increase the sensitivity of the evaluator cells.

3. Der Dekoder D2 wird in üblicher Weise am Rand der Speichermatrix angeordnet. Es besteht die Möglichkeit, über die einzelnen Dekoderleitungen mindestens die Spalten einer auf demselben Halbleiterkristall erzeugten zweiten Matrix anzusteuern, weil die Dekoderleitungen ohne Schwierigkeiten verlustarm eingestellt werden können. Auf diese Weise lassen sich die Bitleitungen noch zusätzlich verkürzen und somit die Lesesignale vergrößern.3. The decoder D2 is in the usual way on the edge of the memory matrix arranged. It is possible to use the individual decoder lines at least to control the columns of a second matrix generated on the same semiconductor crystal, because the decoder lines can be adjusted with low loss without difficulty. In this way, the bit lines can be further shortened and thus enlarge the reading signals.

4. Die Dekoderleitung DL läßt sich analog ihrem zentralen Teil Z bei der Ausgestaltung gemäß Fig. 8 als buried layer quer durch eine Bewerterzelle führen. Man kann sie aber auch im Speicherfeld als eine an der Halbleiteroberfläche angeordnete Zone (Sourcs bzw. Drain) ausbilden. Dann entfällt eine Auflockerung der Matrix.4. The decoder line DL can be added to its central part Z in the same way the embodiment according to FIG. 8 as a buried layer across an evaluation cell. But they can also be arranged in the memory field as one on the semiconductor surface Form zone (sources or drain). Then there is no loosening of the matrix.

5. Je eine Dekoderleitung DL wird für zwei Bewerterzellen eingesetzt. Dadurch wird die Zahl der erforderlichen Dekoderleitungslängen auf die Hälfte reduziert. Man braucht aber andererseits ein zusätzliches Datenleitungspaar D2 und 6. Durch die verschränkte Anordnung der Flip-Flops der Bewerterzellen über zwei Bitleitungsabschnitte wird gleiche effektive Länge aller Bitleitungen erreicht.5. One decoder line DL is used for two evaluator cells. This reduces the number of decoder line lengths required by half. On the other hand, you need an additional pair of data lines D2 and 6 the interlaced arrangement of the flip-flops of the evaluator cells over two bit line sections the same effective length of all bit lines is achieved.

7. Der Hauptvorteil liegt vor allem in der Verkürzung der für die Speicherung und Auswertung von Informationen erforderlichen Zeit.7. The main advantage lies mainly in the shortening of the for the Storage and evaluation of information required time.

8 Figuren 15 Patentansprüche8 figures 15 claims

Claims (15)

PatentansprUche 01 Dynamischer Halbleiterspeicher mit einer Matrix aus Ein-Transistor-Speicherzellen, die jeweils an den Kreuzungsstellen der einzelnen Zeilen mit den einzelnen Spalten der Matrix an einem ebenen Oberflächenanteil eines Halbleitereinkristalls in identischer Weise realisiert sind, bei dem den einzelnen Zeilen der Matrix je eine - ausschließlich der Adressierung der Speicherzellen der betreffenden Zeile dienende - Wortleitung und den einzelnen Spalten der Matrix je eine - ausschließlich den Speicherzellen der betreffenden Spalte als auch dem Einschreiben und Auslesen der binären Zustände dieser Speicherzellen dienende - Bitleitung zugeordnet ist, bei dem ferner die Adressierung nach den Wortleitungen über einen ersten taktgesteuerten Dekoder und die Adressierung nach den Bitleitungen über einen zweiten taktgesteuerten decoder erfolgt, bei dem außerdem die beim Einschreiben bzw.Patent claims 01 Dynamic semiconductor memory with a matrix from one-transistor memory cells, each at the crossing points of the individual Rows with the individual columns of the matrix on a flat surface portion of a Semiconductor single crystal are realized in an identical manner, in which the individual Rows of the matrix one each - excluding the addressing of the memory cells of the relevant row - word line and the individual columns of the matrix each one - only the memory cells of the relevant column and the writing and reading out the binary states of these memory cells - assigned bit line serving is, in which also the addressing according to the word lines via a first clock-controlled Decoder and addressing according to the bit lines via a second clock-controlled decoder takes place, in which the registered or Auslesen der binären Zustände der einzelnen Speicherzellen auftretenden elektrischen Impulse außer über die jeweils angesprochene Bitleitung über eine dieser Bitleitung zugeordnete und als dynamisches Flip-Plop ausgebildete Bewerterzelle geführt sind und bei dem schließlich jeder der Bewerterzellen mindestens eine -ebenfalls als Ein-Transistor-Speicherzelle ausgebildete - Referenzzelle zugeordnet ist, d a d u r c h g e k e n n z e i c h -n e t, daß zur Adressierung mindestens einzelner Bitleitungen mindestens eine von einem der Ausgänge des zweiten Dekoders beaufechlagte Dekoderleitung vorgesehen und an einen Impulseingang mindestens einer der Bewerterzellen gelegt ist, während mindestens eine der durch den genannten Ausgang des zweiten Dekoders zu adressierende 3itleitung an einem Impulsausgang dieser Bewerterzelle liegt und ausschließlich auf diese Weise an den zweiten Dekoder gelegt ist. Reading out the binary states of the individual memory cells occurring electrical impulses except via the addressed bit line via one of these Evaluation cell assigned to the bit line and designed as a dynamic flip-plop are performed and in which finally each of the evaluation cells at least one -as well designed as a one-transistor memory cell - is assigned a reference cell, d a d u r c h g e k e n n z e i c h -n e t that for addressing at least individual Bit lines applied to at least one of the outputs of the second decoder Decoder line provided and to a pulse input at least one of the evaluator cells is placed while at least one of the said output of the second Decoder to be addressed 3itleitung at a pulse output of this evaluation cell and is only connected to the second decoder in this way. 2. Dynamischer Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß jeweils eine Dekoderleitung an je einem Ausgang des zweiten Dekoders und außerdem an je einen Takteingang mindestens zweier Bewerterzellen angeschlossen ist, daß ferner eine der Dekoderleitung zugeordnete Bitleitung mindestens zweimal unterbrochen und die durch die Unterbrechungsstellen bedingten Paare freier Anschlüsse der Bitleitung an je einen Impulsausgang der jeweils dort vorgesehenen Bewerterzelle gelegt ist. 2. Dynamic semiconductor memory according to claim 1, characterized in that that one decoder line each to one output of the second decoder and also is connected to a clock input of at least two evaluator cells that also one of the Bit line assigned to decoder line at least interrupted twice and the pairs caused by the interruption points freer Connections of the bit line to one pulse output each of the provided there Judge cell is placed. 3. Dynamischer Halbleiterspeicher nach Anspruch 1 oder 2, dsdurch gekennzeichnet, daß doppelt soviel Bitleitungen als Dekoderleitungen vorgesehen und die Bitleitungen über je eine zwischen je zwei Bitleitungen angeordnete Dekoderleitung zu je einem Bitleitungspaar mittels der den einzelnen Bitleitungen jeweils zugeordneten Bewerterzellen verbunden sind.3. Dynamic semiconductor memory according to claim 1 or 2, dsdurch characterized in that twice as many bit lines are provided as decoder lines and the bit lines via a decoder line each arranged between two bit lines to one bit line pair each by means of the respectively assigned to the individual bit lines Evaluator cells are connected. 4. Innamischer Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß jeder Bitleitung dieselbe Anzahl von 3ewerterzellen zugeordnet ist.4. Innamischer semiconductor memory according to claim 3, characterized in that that the same number of evaluator cells is assigned to each bit line. 5. Dynamischer Halbleiterspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die durch die Bewerterzellen unterbrochenen Bitleitungen derart an die Bewerterzellen angeschlossen sind, daß durch die Ausgänge mindestens einer Bewerterzelle zwei zu verschiedenen Bitleitungen gehörende Bitleltungsabschnitte beaufschlag sind.5. Dynamic semiconductor memory according to one of claims 1 to 4, characterized in that the bit lines interrupted by the evaluator cells are connected to the evaluation cells in such a way that through the outputs at least an evaluator cell, two bit line sections belonging to different bit lines are charged. 6. Dynamischer Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, daß eine gerade Anzahl von Bitleitungen vorgesehen und die einzelnen Bitleitungen zu Bitleitungspaaren zusammengefaßt sind, daß ferner zwischen den Bitleitungen der Bitleitungspaare jeweils eine Dekoderleitung angeordnet ist und daß außerdem mindestens eine der ersten Bitleitung und mindestens eine der zweiten Bitleitung jedes Bitleitungspaares zugeordnete Bewerterzelle sowohl an je einen Abschnitt der ersten Bitleitung als auch an je einen Abschnitt der zweiten Bitleitung angeschlossen sind.6. Dynamic semiconductor memory according to claim 5, characterized in that that an even number of bit lines are provided and the individual bit lines are combined to form bit line pairs that also between the bit lines of the Bit line pairs each have a decoder line and that in addition at least one of the first bit line and at least one of the second bit line of each bit line pair assigned evaluator cell both to a section of the first bit line as are also each connected to a section of the second bit line. 7. Dynamischer Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß bei allen Bitleitungen die Bewerterzellen in derselben Weise derart angeordnet sind, daß durch sie die 3itleitungen in mit derselben Anzahl von Ein-Transistor-Speicherzellen verbundene Bitleitungsabschnitten unterteilt sind.7. Dynamic semiconductor memory according to claim 6, characterized in that that in all bit lines the evaluator cells are arranged in the same way are that through them the 3it lines in with the same number of one-transistor memory cells connected bit line sections are divided. 8. Dynamischer Halbleiterspeicher nach Anspruch 7, dadurch gekennzeichnet, daß pro Bitleitung9psar jeweils nur zwei 3ewerterzellen vorgesehen und durch diese die einzelnen Bitleitungen halbiert sind.8. Dynamic semiconductor memory according to claim 7, characterized in that that only two valuer cells are provided per bit line 9 psar and through this the individual bit lines are halved. 9. Dynamischer Halbleiterspeicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Beaufschlagung der einzelnen Bitleitungsabschnitte durch die jeweils zugeordnete Dekoderleitung über jeweils einen Feldeffekttransistor erfolgt, dessen Gateelektrode unmittelbar mit der Dekoderleitung verbunden ist und dessen Source-Irainstrecke einerseits an dem zu beaufschlagenden Bitleitungsabschnitt, andererseits an je einer parallel zu den Wortleitungen verlaufenden Datenleitung liegt.9. Dynamic semiconductor memory according to one of claims 1 to 8, characterized in that the application of the individual bit line sections through the respective assigned decoder line via a field effect transistor takes place whose gate electrode is directly connected to the decoder line and its source-Irain section on the one hand at the bit line section to be acted upon, on the other hand, on each data line running parallel to the word lines lies. 10. Dynamischer Halbleiterspeicher nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die einzelnen Bitleitungsabschnitte jeweils über die Source-Drainstrecke je eines über seine Gateelektrode taktgesteuerten Feldeffekttransistors an die Source-Drainstrecke eines zweiten Feldeffekttransistors gelegt sind, daß dieser zweite Feldeffekttransistor jeweils mit einem ihm gleichen dritten Peldeffekttransistor eine Bewerterzelle bildet und hierzu die Gateelektroden des zweiten und des dritten Feldeffekttransistors jeweils an die Source-Drain-Strecke des jeweils anderen dieser beiden Transistoren gelegt sind, daß außerdem auch die Source-Drain-Strecke des dritten Feldeffekttransistors an einen anderen Bitleitungsabschnitt als die des zweiten Peldeffekttransistors angelegt ist und daß schließlich die Source- und Drainstrecken der beiden zusammen eine Bewerterzelle bildenden Transistoren außerdem an je eine parallel zu den Wortleitungen verlaufende Taktleitung angeschlossen sind.10. Dynamic semiconductor memory according to one of claims 1 to 9, characterized in that the individual bit line sections each have the source-drain path of a field-effect transistor clock-controlled via its gate electrode are placed on the source-drain path of a second field effect transistor that this second field effect transistor each with an identical third field effect transistor forms an evaluator cell and for this purpose the gate electrodes of the second and third Field effect transistor each to the source-drain path of the other of these two transistors are placed, that also the source-drain path of the third field effect transistor to a different bit line section than that of the second pelde effect transistor is applied and that finally the source and drain paths of the two transistors, which together form an evaluator cell, also to one each clock line running parallel to the word lines are connected. 11. Dynamischer Halbleiterspeicher nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die einzelnen Speicherzellen der Speichermatrix (des Speicherfeldes) sowie die Referenzzellen des Speichers als VMOS-Eintransistor-Speicherzellen, die Transistoren der Bewerterzellen und die übrigen zur Anschaltung der 3itleitungen an die Dekoderleitungen vorgesehenen Transistoren hingegen als planare XOS-Peldeffekttransistoren ausgebildet sind.11. Dynamic semiconductor memory according to one of claims 1 to 10, characterized in that the individual memory cells of the memory matrix (of the memory field) and the reference cells of the memory as VMOS single-transistor memory cells, the transistors of the evaluator cells and the rest to connect the 3it lines on the other hand, transistors provided on the decoder lines are planar XOS pelde-effect transistors are trained. 12. Verfahren zum Herstellen eines Halbleiterspeichers nach Anspruch 11, dadurch gekennzeichnet, daß zunächst die Sourcezonen in matrixförmiger Anordnung an einem mit einer (100)-Bbene koinzidierenden Oberflächenteiles eines p- oder eines n-leitenden Siliciumkristalls durch Umdotieren entsprechender Bereiche des Siliciumkristalls erzeugt und gemeinsam mit einer epitaktischen Siliciumschicht vom Leitungstyp des Halbleiterkristalls abgedeckt werden, daß dann an der Oberfläche der epitaktischen Schicht durch lokales Umdotieren entsprechender Bereiche die Bitleitungen, die Source- und brainzonen der übrigen Transistoren, insbesondere die der Bewerterzellen hergestellt und dabei die Anordnung der Bitleitungen so getroffen wird, daß die Bitleitungen in einer für alle Bitleitungen gleichen Weise in Bitleitungsabschnitte unterteilt sind, zwischen denen sich jeweils eine Bewerterzelle befindet und daß die Bitleitungsabschnitte außerdem parallel zu den Spalten der matrixförmigen Anordnung der Sourcezonen unmittelbar über diesen Sourcezonen verlaufen, daß dann durch die 3itleitungen einzelne zu je einer dieser Sourcezonen führende Öffnungen durch die epitaktische Schicht geätzt werden und daß schließlich die Anordnung durch die Erzeugung der die Halbleiteroberfläche einschließlich der Öffnungen zu den Sourcezonen abdeckenden Oxydschicht, der Gateelektroden der Speicherzellen sowie der restlichen Transistoren und der an die einzelnen Bewerterzellen gelegten Dekoderleitungen vervollständigt wird.12. A method for manufacturing a semiconductor memory according to claim 11, characterized in that initially the source zones are arranged in a matrix at a surface part of a p or a coinciding with a (100) plane n-conducting silicon crystal by redoping corresponding areas of the silicon crystal generated and together with an epitaxial silicon layer of the conductivity type Semiconductor crystal will be covered that then on the surface of the epitaxial Layer by local redoping of the corresponding areas, the bit lines, the source and brain zones of the remaining transistors, in particular those of the evaluator cells and the bit lines are arranged in such a way that the bit lines divided into bit line sections in a manner the same for all bit lines are, between each of which there is an evaluation cell and that the bit line sections also directly parallel to the columns of the matrix-like arrangement of the source zones over these source zones that then run individually through the 3it lines one of these source zones leading openings is etched through the epitaxial layer and that finally the arrangement by the production of the semiconductor surface including the openings to the source zones covering oxide layer, the gate electrodes the memory cells as well as the remaining transistors and the individual evaluator cells laid decoder lines is completed. 13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die einzelnen Dekoderleitungen teilweise gemeinsam mit den Sourcezonen der Speicherzellen an der ursprünglichen Oberfläche des Siliciumkristalls durch lokalisiertes Umdotieren und zum Teil gemeinsam mit den Bitleitungen bzw. Bitleitungsabschnitten an der Oberfläche der epitaktischen Siliciumschicht erzeugt und die Verbindung zwischen den einzelnen Teilen der Dekoderleitung über je ein durch die epitaktische Siliciumschicht geätztes Kontaktloch und eine dieses ausfüllende Metallisierung hergestellt wird.13. The method according to claim 12, characterized in that the individual Decoder lines partly together with the source zones of the memory cells on the original surface of the silicon crystal by localized redoping and partly together with the bit lines or bit line sections on the surface the epitaxial silicon layer is created and the connection between each Divide the decoder line over one etched through the epitaxial silicon layer Contact hole and this filling metallization is produced. 14. Verfahren nach Anspruch 12 und 13, dadurch gekennzeichnet, daß die Ein-Transistor-Speicherzellen derart verteilt erzeugt werden, daß die von ihnen gebildete Matrix durch einen zeilenparallel verlaufenden und von Speicherzellen freien Streifen in zwei Teilmatrizen mit fluchtenden Spalten unterteilt ist und daß in dem von Speicherzellen freien Streifen die Bewerterzellen in zeilenparalleler Anordnung erzeugt werden.14. The method according to claim 12 and 13, characterized in that the one-transistor memory cells generated in such a distributed manner will, that the matrix formed by them by a line-parallel and of Memory cell-free strips divided into two sub-matrices with aligned columns and that in the strip free of memory cells the evaluator cells are in line-parallel Arrangement are generated. 15. Verfahren nach Anspruch 13 und 14, dadurch gekennzeichnet, daß die zentralen Teile der einzelnen Dekoderleitungen an der von Sourcezonen für die Speicherzellen freizuhaltenden streifenförmigen Aussparung erzeugt und dann gemeinsam mit den Sourcezonen durch die epitaktische Siliciumschicht abgedeckt werden, daß dann an der Oberfläche der epitaktischen Schicht die die Verbindung zu dem zweiten decoder und ggf. zu einer zweiten an der Oberfläche des Siliciumkristalls erzeugten Speichermatrix bildenden Teile der Dekoderleitungen erzeugt und schließlich durch in die epitaktische Siliciumschicht - ggf. gemeinsam mit den für die Vervollständigung der Speicherzellen erforderlichen Vertiefungen - zu ätzende Kontaktlöcher und deren Ausfüllung mit leitendem Material die Verbindung zwischen den einzelnen Teilen der Lekoderleitungen hergestellt wird.15. The method according to claim 13 and 14, characterized in that the central parts of the individual decoder lines to the source zones for the Memory cells to be kept free strip-shaped recess produced and then jointly are covered with the source zones by the epitaxial silicon layer that then on the surface of the epitaxial layer making the connection to the second decoder and possibly a second generated on the surface of the silicon crystal Memory matrix forming parts of the decoder lines are generated and finally by into the epitaxial silicon layer - possibly together with that for the completion of the memory cells required depressions - contact holes to be etched and their Filling with conductive material the connection between the individual parts of the Is manufactured.