DE2743852A1 - Clock controlled pulse counter with selectable division ratio - has logic circuit connected to second counter and setting first counter - Google Patents

Abstract

The device has a first counter controlled by pulse edges of a specified polarity, and a decoder connected to its output delivers a control pulse when the counter had reached a specified number. As in 2644770, a second counter is provided which is resettable by the decoder. It counts clock periods up to a specified number, and then changes a logic state at its output. A blocking pulse generator, controlled by the second counter, is connected to the decoder output. The first counter is blocked by the pulses of the blocking pulse generator. Charge pulse pick-up setting the first counter is a logic connected to the second counter.

Description

Taktsteuerbare Impulszähleinrichtung mit wählbarem Teilerver-Clock controllable pulse counter with selectable divider

hältnis Die Erfindung bezieht sich auf eine taktsteuerbare Impulszähleinrichtung mit wählbarem Teilerverhältnis, mit einem, durch Taktflanken vorgegebener Polarität steuerbaren setzbaren ersten Zähler und mit einem an Ausgänge des ersten Zählers angeschlossenen Decodierer, der bei Feststellung einer vorgegebenen Zahl einen Steuerimpuls abgibt, wobei nach Patent .. .. ...ratio The invention relates to a clock controllable pulse counter With a selectable division ratio, with a polarity specified by clock edges controllable settable first counter and with one on outputs of the first counter connected decoder, which sends a control pulse when a predetermined number is detected sells, whereby according to the patent .. .. ...

(Akt.Z. P 26 44 270.6) zusätzlich zu dem ersten Zähler ein durch die Taktflanken der vorgegebenen Polartität taktsteuerbarer, durch den Decodierer rücksetzbarer zweiter Zähler vorgesehen ist, der bis zu einer vorgegebenen Zahl von Taktperioden zählt und daraufhin an seinem Ausgang den logischen Zustand ändert, wobei an den Ausgang des Decodierers ein mittels des zweiten Zählers steuerbarer Sperrimpulsgeber angeschlossen ist, und wobei der erste Zähler durch Sperrimpulse des Sperrimpulsgebers sperrbar ist.(Akt.Z. P 26 44 270.6) in addition to the first counter by the Clock edges of the specified polarity can be clock controlled and reset by the decoder a second counter is provided, which counts up to a predetermined number of clock periods counts and then changes the logic state at its output, with the The output of the decoder is a blocking pulse generator which can be controlled by means of the second counter is connected, and wherein the first counter by locking pulses of the locking pulse generator is lockable.

Fig. 1 zeigt einen derartigen Modulo-N-Teiler. Dieser besteht aus einem voreinstellbaren Hauptzähler 2 und einem festprogrammierten Zwischenzähler 4. Diese beiden Impulszähler werden über die Torschaltung 5 bzw. mittels Sperrung des Zwischenzählers 4 abwechselnd zum Zählen freigegeben.Fig. 1 shows such a modulo-N divider. This consists of a presettable main counter 2 and a permanently programmed intermediate counter 4. These two pulse counters are activated by gate circuit 5 or by blocking of the intermediate counter 4 alternately released for counting.

Während der Zwischenzähler 4 zwei Eingangsimpulse aufnimmt, erhält der Hauptzähler 2 einen Ladeimpuls und übernimmt dabei die Digitalinformation der an die Voreinstelleingänge angeschlossenen Codierschalter 12...15 als neuen Ausgangswert in die Zählschaltung.While the intermediate counter 4 receives two input pulses, receives the main counter 2 a charging pulse and takes over the digital information of the Coding switches 12 ... 15 connected to the preset inputs as the new output value into the counting circuit.

Während der Hauptzähler 2 in Betrieb ist, wird der Zwischenzähler 4 zurückgesetzt.While the main counter 2 is in operation, the intermediate counter is 4 reset.

AufKbe der Erfindung ist es, die Funktionssicherheit der Impulszähleinrichtung, besonders zu hohen Frequenzen hin, noch weiter zu verbessern. Insbesondere soll der die Voreinstellung des ersten Zählers bewirkende Ladevorgang einen möglichst geringen Einfluß auf die zulässige Taktfrequenz haben.The aim of the invention is to ensure the functional reliability of the pulse counter, especially towards high frequencies to improve even further. In particular, should the loading process causing the presetting of the first counter is as good as possible have little influence on the permissible clock frequency.

Bei der Impulszähleinrichtung nach Fig. 1 wird der Ladeimpuls für den ersten Zähler mit Hilfe eines Ladeimpulsgebers erzeugt, der als Verzögerungsglieder NAND-Glieder 60 enthält. Seine Dauer bzw. die Dauer der logischen "0" entspricht dadurch der Umschaltzeit von mehreren hintereinandergeschalteten, als Inverter betriebenen NAND-Gattern. Sie ist dadurch in gewissem MaBe exemplar-und temperaturabhängig und bestimmten Streuungen unterworfen.In the pulse counting device according to FIG. 1, the charge pulse for the first counter is generated with the help of a load pulse generator, which acts as a delay element Contains NAND gates 60. Its duration or the duration corresponds to the logical "0" This reduces the switching time of several series-connected, operated as an inverter NAND gates. As a result, it is to a certain extent dependent on the specimen and the temperature subject to certain spreads.

Es ist eine Erkenntnis im Rahmen der Erfindung, daß es im Hinblick auf eine möglichst hohe zulässige Taktfrequenz wesentlich auf die Länge und zeitliche Lage des Ladeimpulses im zeitlichen Ablauf ankommt.It is a finding within the scope of the invention that it is in view of on the highest possible permissible clock frequency, significantly on the length and time Location of the charging pulse arrives over time.

Gemäß der Erfindung wird die Impulszähleinrichtung zur Lösung dieser Aufgabe derart ausgebildet, daß der zum Setzen des ersten Zählers dienende Ladeimpulsgeber ein an den zweiten Zähler angeschlossenes Verknüpfungsglied ist.According to the invention, the pulse counter is used to solve this Task designed in such a way that the load pulse generator used to set the first counter is a logic element connected to the second counter.

Durch diese Maßnahmen ergibt sich der Vorteil, daß die vom Hauptzahler an den Ladeimpuls gestellten Anforderungen, insbesondere die Mindestdauer und der minimale zeitliche Abstand zur nächsten wirksamwerdenden Taktflanke mit besonders einfachen Mitteln auch bei besonders hohen Frequenzen sicher eingehalten werden können.These measures have the advantage that the main payer Requirements placed on the charging pulse, in particular the minimum duration and the minimal time interval to the next effective clock edge safely adhered to with particularly simple means even at particularly high frequencies can be.

In weiterer Ausgestaltung der Erfindung werden die Eingänge des Verknüpfungsgliedes an derartige Ausgänge des zweiten Zählers angeschlossen, daß der Ladeimpuls zwei Perioden des Eingangstaktes lang ist und etwa drei Perioden des Eingangstaktes vor der Zählbetriebsübergabe vom ersten an den zweiten Zähler beendet ist. Dabei ergibt sich der Vorteil, daß bei einfacher Decodierung die gestellten Zeitforderungen erfüllt sind.In a further embodiment of the invention, the inputs of the logic element connected to such outputs of the second counter that the load pulse two Periods of the input clock is long and about three periods of the input clock before the transfer of counting operation from the first to the second counter has ended. This results in the advantage that with simple decoding the time requirements are met are.

Ist der zweite Zähler ein aus drei Flip-Flops bestehender Synchronzähler mit dem Teilerverhältnis 6:1, so wird das Verknüpfungsglied zweckmäßigerweise mit seinen Eingängen an je einen Ausgang des zweiten und des dritten Flip-Flops angeschlossen. Dabei dient als Verknüpfungsglied zweckmäßigerweise ein NAND-Glied, das mit seinen Eingängen an einen Ausgang des zweiten und an einen Q-Ausgang des dritten Flip-Flops angeschlossen ist.The second counter is a synchronous counter consisting of three flip-flops with the division ratio 6: 1, the logic element is expediently with its inputs are connected to one output each of the second and third flip-flops. A NAND element with its Inputs to an output of the second and to a Q output of the third flip-flop connected.

Vorteilhafte weitere Ausgestaltungender Erfindung ergeben sich aus den Unteransprüchen.Advantageous further embodiments of the invention emerge from the subclaims.

Die Erfindung wird anhand der in den Figuren dargestellten Ausführungsbeispiele näher erläutert.The invention is based on the exemplary embodiments shown in the figures explained in more detail.

Es zeigen Fig. 1 wie eingangs bereits näher erläutert eine Impulszähleinrichtung nach dem Hauptpatent, Fig. 2 eine Impulszähleinrichtung mit einem als Verknüpfungsglied ausgebildeten Ladeimpulsgeber und Fig. 3 ein Impulsdiagramm für eine Impulszähleinrichtung nach Fig. 2.As already explained in more detail at the outset, FIG. 1 shows a pulse counting device according to the main patent, Fig. 2, a pulse counter with a logic element trained charging pulse generator and Fig. 3 is a pulse diagram for a pulse counter according to Fig. 2.

Fig. 2 zeigt einelmpulszähleinrichtung, die es gestattet, ToilvPrhgul+nieeo im Bereich von 7 : 1 bis 199 : 1 herzustellen. u, 93 Mit Hilfe des aus den Schaltgliedern 84...83bestehenden Umwerters kann das Teilverhältnis direkt mit BCD-8421-Code eingestellt werden.Fig. 2 shows a pulse counter which allows ToilvPrhgul + nieeo in the range of 7: 1 to 199: 1. u, 93 With the help of the from the switching elements 84 ... 83 existing corrector, the division ratio can be set directly with the BCD-8421 code will.

Bei der Impulszähleinrichtung nach Fig. 2 ist der setzbare asynchrone Hauptzähler 2 aus einer bistabilen Kippstufe 21 und einem dieser nachgeschalteten BCD-Zähler zusammengesetzt.In the case of the pulse counting device according to FIG. 2, the settable asynchronous one Main counter 2 from a bistable flip-flop 21 and one of these downstream BCD counter composed.

Der BCD-Zähler besteht aus zwei Zählerbausteinen 22 und 23 mit je vier Stufen. Bei den Zählerbausteinen 22 und 23 des Hauptzählers 2 ist jeweils an einen Takt- bzw. Clockeingang Cl 1 eine Zählerstufe mit dem Teilerverhältnis 2 : 1 und an einen Takteingang Cl 2 ein Zähler mit dem Teilverhältnis 5 : 1 angeschlossen. Beide Zähler lassen sich zu einem BCD-Zähler zusammenschalten oder getrennt verwenden.The BCD counter consists of two counter modules 22 and 23 each four levels. The counter modules 22 and 23 of the main counter 2 are on a clock input Cl 1 a counter stage with the division ratio 2: 1 and a counter with the division ratio 5: 1 is connected to a clock input Cl 2. Both counters can be interconnected to form a BCD counter or used separately.

Die erste Stufe teilt jeweils im Verhältnis 2 : 1, die folgenden im Verhältnis 5 : 1. Die erste Stufe des ersten Zählerbausteines 22 ist an das Zählerende angeschlossen,da als erste Zählerstufe die vorgeschaltete bistabile Kippstufe 21 dient.The first stage divides in a ratio of 2: 1, the following in the Ratio 5: 1. The first stage of the first counter module 22 is at the end of the counter connected, since the upstream bistable multivibrator 21 is the first counter stage serves.

Die Kippstufe 21 ist in spezieller Weise so ausgebildet, daß sie kürzere Verzögerungszeiten zum Ausgang QA aufweist, als die in den Zählerbausteinen 22 und 23 enthaltenen Stufen.The tilting stage 21 is designed in a special way so that it is shorter Has delay times to the output QA than those in the counter modules 22 and 23 included levels.

Die Eingabeeinheit 1 besteht aus 3 Codierschaltern 11...13 im 8421-BCD-Code, die über eine Verknüpfungsanordnung 84...89 u.93 an die Voreinstelleingänge der Zählerstufen geführt sind.The input unit 1 consists of 3 coding switches 11 ... 13 in the 8421-BCD code, which are connected to the presetting inputs of the Counter stages are performed.

Der Ladeimpulsgeber 6, der jeweils einen Ladeimpuls mit ausreichender Dauer und präziser zeitlicher Lage für den Ladevorgang des Hauptzählers 2 abgibt, besteht aus dem NAND-Glied 6, das mit dem einen Eingang an den -Ausgang des Flip-Flops 42 und mit dem anderen Eingang an den Q-Ausgang des Flip-Flops 43 angeschlossen ist.The charge pulse generator 6, each with a charge pulse with sufficient The duration and precise timing for the charging process of the main meter 2, consists of the NAND gate 6, one input to the output of the flip-flop 42 and the other input is connected to the Q output of the flip-flop 43 is.

Der Ladebefehl für den ersten Zähler 2 wird mit dem NAND-Glied 6 derart von den Schaltzuständen des zweiten Zählers 4 abgeleitet, daß es zwei Eingangsperioden lang ist und etwa drei Eingangsperioden vor der Zählbetriebsübergabe vom zweiten Zähler 4 an den ersten Zähler beendet ist.The load command for the first counter 2 is with the NAND gate 6 in such a way derived from the switching states of the second counter 4 that there are two input periods is long and about three input periods before the counting operation transfer from the second Counter 4 to the first counter has ended.

Der Decodierer 3 ist aus zwei Teildecodierern zusammengesetzt.The decoder 3 is composed of two partial decoders.

Der eine Teildecodierer enthält das NAND-Glied 32, dem der Inverter 33 nachgeschaltet ist. Das NAND-Glied 32 hat soviel Eingänge wie der Haupt zähler 2 - abgesehen vom Flip-Flop 21 und der unmittelbar nachfolgenden Zählerstufe - Ausgänge hat, die bei der Decodierzahl Logikpegel 1 haben. Mit diesen Ausgängen des Hauptzählers 2 sind die Eingänge des NAND-Gliedes 32 verbunden, so daß, sobald der Hauptzähler 2 bis zur Decodierzahl gezählt hat, an den Eingängen des NAND-Gliedes 32 Koinzidenz herrscht. Gegebenenfalls kann der Hauptzähler durch weitere Zählerstufen ergänzt werden, deren Decodierung ein NAND-Glied 32 mit mehreren Eingängen übernimmt.One partial decoder contains the NAND gate 32, which is the inverter 33 is connected downstream. The NAND gate 32 has as many inputs as the main counter 2 - apart from the flip-flop 21 and the immediately following counter stage - outputs which have logic level 1 at the decoding number. With these outputs of the main meter 2, the inputs of the NAND gate 32 are connected, so that as soon as the main counter 2 has counted up to the decoding number, at the inputs of the NAND gate 32 coincidence prevails. If necessary, the main counter can be supplemented by further counter stages are decoded by a NAND gate 32 with several inputs.

Der zweite Teildecodierer ist als Dreifach-NAND-Glied 31 ausgebildet, dessen Eingänge am Q-Ausgang des Flip-Flops 21, am Q3-Ausgang des Zählerbausteincs 22, und am Ausgang des Inverters 33 liegen.The second partial decoder is designed as a triple NAND element 31, whose inputs at the Q output of the flip-flop 21, am Q3 output of the Counter modules 22, and at the output of the inverter 33 are located.

Der Ausgang des NAND-Gliedes 31 ist zugleich Ausgang des Decodierers 3. Dieser Ausgang ist an einen Eingang der als Zweifach-NAND-Glied ausgebildeten, dem Hauptzähler 2 vorgeschalteten, Torschaltung 20, an einen Eingang des NAND-Gliedes 71 des Steuerimpulsgebers 7 und an einen Eingang des NAND-Gliedes 5 geführt.The output of the NAND gate 31 is also the output of the decoder 3. This output is connected to an input of the two-way NAND gate, the main counter 2 upstream gate circuit 20 to an input of the NAND gate 71 of the control pulse generator 7 and to an input of the NAND element 5.

Der Zwischenzähler 4 ist, um besonders geringe Laufzeiten zu erzielen, als Synchronzähler ausgebildet und aus drei JK-Flip-Flops 41...43 zusammengesetzt, die auf negative Taktflanken ansprechen. Die Takteingänge der JK-Flip-Flops 41... 43 liegen am Ausgang des NAND-Gliedes 40, das seinerseits am Ausgng des mit dem Takt f gespeisten als Impulsformer dienenen Inverters 99 liegt.The intermediate counter 4 is, in order to achieve particularly short running times, designed as a synchronous counter and composed of three JK flip-flops 41 ... 43, which respond to negative clock edges. The clock inputs of the JK flip-flops 41 ... 43 are at the output of the NAND gate 40, which in turn is at the output of the Clock f fed as a pulse shaper inverter 99 is located.

Der Zwischenzähler 4 zählt dabei mit derselben, am Eingang der Impulszählvorrichtung wirksamen Taktflanke wie der Hauptzähler 2.The intermediate counter 4 counts with the same at the input of the pulse counter effective clock edge like the main counter 2.

Bei dem Zwischenzähler 4 ist der Q-Ausgang des Flip-Flops 41 an die Eingänge JK des Flip-Flops 42 geführt. Der Q-Ausgang des Flip-Flops 42 ist an je einen Eingang der NAND-Glieder 44 und 46 gelegt. Das NAND-Glied 44 ist mit dem anderen Eingang an den Q-Ausgang des Flip-Flops 41 angeschlossen und mit seinem Ausgang über den Inverter 45 an die Eingänge JK des Flip-Flops 43 und an einen Eingang des NAND-Gliedes 93 geführt, wirksam als Ladeleitung für das Flip-Flop 21.When the intermediate counter 4 is the Q output of the flip-flop 41 to the Inputs JK of the flip-flop 42 led. The Q output of flip-flop 42 is on depending an input of the NAND gates 44 and 46 is applied. The NAND gate 44 is with the other Input connected to the Q output of flip-flop 41 and to its output via the inverter 45 to the inputs JK of the flip-flop 43 and to an input of the NAND gate 93 out, effective as a charging line for the flip-flop 21.

Das NAND-Glied 46, das als Decoder für den Zwischenzähler 4 dient, ist mit seinen drei Eingängen an den Q-Ausgang des Flip-Flops 42, den Q-Ausgang des Flip-Flops 43 und an den Ausgang des NAND-Gliedes bzw. Teildecodierers 31 angeschlossen. Der Ausgang des NAND-Gliedes 46 ist an den Steuereingang der Torschaltung 40, die dem Zwischenzähler 4 vorgeschaltet ist und ..n einen Eingang des NAND-Gliedes 72 geführt.The NAND element 46, which serves as a decoder for the intermediate counter 4, is with its three inputs to the Q output of the flip-flop 42, the Q output of the flip-flop 43 and connected to the output of the NAND gate or part decoder 31. The output of the NAND gate 46 is to the control input of the gate circuit 40, the the intermediate counter 4 is connected upstream and ..n an input of the NAND gate 72 guided.

Der Sperrimpulsgeber 7 bestehe aus den beiden NAMD-Gliedern 71 und 72. Von den Eingängen des NAND-Gliedes 71 ist der eine an den Decodierer 5, der andere an den Ausgang eines zweiten NAND-Gliedes 72 gelegt. Bei dem NAND-Glied 72 ist der eine Eingang an den Ausgang des NAND-Gliedes 46, der andere Eingang an den Ausgang des ersten NAND-Gliedes 71 gelegt. Die Setzeingänge der Stufen 42 und 45 des Zwischenzählers 4 sind über den invertierenden Treiber 95 an den Ausgang des NAND-Gliedes 71 angeschlossen.The blocking pulse generator 7 consists of the two NAMD elements 71 and 72. One of the inputs of the NAND gate 71 is to the decoder 5, the others are applied to the output of a second NAND gate 72. In the case of the NAND element 72 is one input to the output of the NAND gate 46, the other input to the Output of the first NAND gate 71 placed. The set inputs of levels 42 and 45 of the intermediate counter 4 are via the inverting driver 95 to the output of the NAND gate 71 connected.

Es gibt Flip-Flops, die keinen Rücksetzeingang haben. Daher werden anstelle der Rüc'csetzeir.gänge die Setzeingänge der Flip-Flops 42 und 43 verwendet. Entsprechend sind als Ausgänge jeweils die Q-AusgángeverrJende. Der Setzeingang des ersten Flip-Flops 41 bleibt unbeschaltet, da dieses Flip-Flop im Decodieraugenblick des Zwischenzählers 4 sich bereits im gewünschten Zustand befindet.There are flip-flops that do not have a reset input. Hence be instead of the reset inputs, the set inputs of flip-flops 42 and 43 are used. Correspondingly, the Q output limits are the outputs. The set input of the first flip-flop 41 remains unconnected, since this flip-flop is at the moment of decoding the intermediate counter 4 is already in the desired state.

Der Ausgang des NAND-Gliedes 72 ist unmittelbar an die JK-Eigänge des Flip-Flops 21, der Ausgang des NAND-Gliedes 71 ist unmittelbar an die JK-Eingänge des Flip-Flops 41 geführt. Die NA1D-Glieder 71 und 72 geben Impulse ab, die sowohl zum Setzen des Zwischenzählers 4 als auch zum definierten Freigeben des Zwischenzählers dienen.The output of the NAND gate 72 is directly connected to the JK inputs of the flip-flop 21, the output of the NAND gate 71 is directly connected to the JK inputs of the flip-flop 41 out. The NA1D elements 71 and 72 emit pulses that both for setting the intermediate counter 4 as well as for the defined release of the intermediate counter to serve.

Die Decodierziffer für den Hauptzähler 2 hat den Werft 193.The decoding digit for the main meter 2 has the yard 193.

Mit den vom Zwischenzähler aufgenommenen sechs Eingangsimpulsen ergibt sich eine Gesamtdecodierzahl von 199.With the six input pulses recorded by the intermediate counter results a total decoding number of 199.

Die geteilte Taktfrequenz fIU kann vom Ausgang des NAND-Gliedes 72 über den Treiber 96 abgenommen werden, wobei sich der Teilungsfaktor N berechnet zu N = 199 - Y , wobei Y den mit dem Decodierschalter 11...13 eingestellten ert bedeutet.The divided clock frequency fIU can be obtained from the output of the NAND element 72 can be picked up via the driver 96, the division factor N being calculated to N = 199 - Y, where Y is the value set with the decoding switch 11 ... 13 means.

Der Impulszähler läßt sich zwischen dem minimalen Teilverhältnis Nmin = 7 und dem maximalen Teilverhältnis Nmax = 199 einstellen. Jede weitere dekadische Zählstufe im Hauptzähler erweitert den Zählbereich um eine Dekade, d.h. bei einer weiteren Zählstufe auf 1999.The pulse counter can be set between the minimum dividing ratio Nmin = 7 and the maximum dividing ratio Nmax = 199. Each additional decadal Counting level in the main counter extends the counting range by one decade, i.e. with one further counting level to 1999.

Die Impulszähleinrichtung ist besonders geeignet für Oszillatoren, deren Schwingfrequenz in Rasterschritten mit der Genauigkeit einer Referenzfrequenz eingestellt werden soll, z.B. in Phaser.-regelschleifen.The pulse counter is particularly suitable for oscillators, their oscillation frequency in grid steps with the accuracy of a reference frequency should be set, e.g. in phaser control loops.

Fig. 3 zeigt ein Impulsdiagramm für die entsprechend Fig. 2 ausgebildete Impulszählvorrichtung. Für die in der Figur iinks aufgeführten Schaltmittel ist jeweils der am Ausgang wirksame lologische Zustand über der Zeit aufgetragen. Dabei bedeutet eine ausgezogene Linie den logischen Zustand 1. Keine Linie heil3t, daß der logische Zustand 0 vorhanden ist. Unterbrochene Linien bringen Toleranzen von Zeitabläufen zum Ausdruck. Ein kurzer vertikaler Strich in Verbindung mit einem Zustandswechsel weist in die Richtung dazugehöriger Pfeilspitzen, die auf die mit diesen Zustandswechsel verbundenen Wirkungen hinweisen. Zugrunde gelegt ist ein Teilerverhältnis 10 : 1 In Fig. 3 bedeuten ferner: a Torschaltung am Eingang des Zwischenzählers 4 wird gesperrt, b Zwischenzähler wird mittels der JK-Anschlüsse gesperrt.FIG. 3 shows a pulse diagram for the one formed in accordance with FIG Pulse counter. For the switching means listed on the left in the figure is in each case the ecological status effective at the exit plotted over time. Included a solid line means the logical state 1. No line means that the logic state 0 is present. Broken lines bring tolerances of Timelines for expression. A short vertical line combined with a The change of state points in the direction of the corresponding arrowheads that point to the with indicate the effects associated with this change of state. It is based on a Divider ratio 10: 1 In Fig. 3 also mean: a gate circuit at the input of the Intermediate counter 4 is blocked, b intermediate counter is activated using the JK connections locked.

c Hauptzahler wird mittels der JK-Anschlüsse gesperrt, d Hauptzähler wird gesetzt, e Torschaltung am Eingang des Hauptzählers wird gesperrt.c main payer is blocked by means of the JK connections, d main meter is set, e gate switching at the input of the main meter is blocked.

Der Takt f beginnt mit dem Impuls 9, auf den die Impulse 0,1...9 folgen. Diese Taktimpulse sind beispielsweise jeweils 10 nsec lang (entsprechend 50 MHz Eingangsfrequenz).The cycle f begins with the pulse 9, which is followed by the pulses 0, 1 ... 9. These clock pulses are, for example, each 10 nsec long (corresponding to 50 MHz Input frequency).

In den beiden darunterliegenden Zeilen sind die logischen Zustand de für die Ausgänge der NAND-Glieder 20 und 40 dargestellt.The two lines below show the logical status de shown for the outputs of the NAND gates 20 and 40.

Die NAND-Glieder 20 und 40 geben jeweils an ihrem Ausgang den um etwa 5 nsec (Umschaltzeit) verzögerten negierten Takt f ab. Zu gewissen Zeiten, zu denen das betreffende NAND-Glied gesperrt ist, liegt die logische 1 am Ausgang längere Zeit an.The NAND gates 20 and 40 each give at their output by about 5 nsec (switching time) delayed negated clock f. At certain times when the relevant NAND element is blocked, the logical 1 at the output is longer Time on.

Das Impulsdiagramm geht von einem Anfangszustand der Impulszahleinrichtung aus, bei dem der Zwischenzähler 4 zählt und der Hauptzähler 2 durch eine logische 0 an den Eingängen JK des Flip-Flops 21 gesperrt ist. Wirksam bei der Zählung ist jeweils die Abstiegsflanke des invertierten Taktes. Nit einer dieser Abstiegsflanken wird die logische 1 vom Ausgang Q des Flip-Flops 41 in das FlipFlop 42 eingeschrieben. Am -Ausgang des Flip-Flops 43 laC bereits die logische 1 an. Die logische 1 am Q-Ausgang des Flip-Flops 42 läVt die logische 1 am Ausgang des NAND-Gliedes 46 verschwinden /, durch am Ausgang des NAND-Gliedes 40 und am Ausgang des NAND-Gliedes 72 jeweils die logische 1 erzwungen wird. Am Ausgang des NAND-Gliedes/erscheint die logische 0, bezeichnet mit b.The pulse diagram is based on an initial state of the pulse counting device off, in which the intermediate counter 4 counts and the main counter 2 by a logical 0 at the inputs JK of the flip-flop 21 is blocked. Is effective in counting the falling edge of the inverted clock. Nit one of these relegation flanks the logical 1 from the output Q of the flip-flop 41 is written into the flip-flop 42. The logic 1 is already displayed at the output of the flip-flop 43 laC. The logical 1 at the Q output of the flip-flop 42 makes the logic 1 at the output of the NAND gate 46 disappear /, through at the output of the NAND gate 40 and at the output of the NAND gate 72, respectively the logical 1 is forced. The logical output appears at the output of the NAND element / 0, labeled b.

Der Sperrimpulsgeber 7 verbleibt in diesem Zustand, bis der Hauptzähler 2 die vier Eingangsimpulse JO...J3 gezählt hat. Danach liegen an allen Eingängen des NAND-Gliedes 32 die logische 1 und an allen Eingängen des NAND-Gliedes 31 die logische 1, so daß £:n Ausgang des NAND-Gliedes 31 die logische 1 verschwindet (vgl. e),dic durch das NAND-Glied 20 gebildete Torschaltung gesperrt und der Sperrimpulsgeber 7 umgesteuert wird, so daß an die Eingänge JK des Flip-Flops 41 die logische 1 gelangt. Daran anschließend zählt der Zwischenzähler 4 sechs Eingangsimpulse.The blocking pulse generator 7 remains in this state until the main counter 2 has counted the four input pulses JO ... J3. After that are at all entrances of the NAND gate 32 the logical 1 and at all inputs of the NAND gate 31 the logical 1, so that £: n output of the NAND gate 31 the logical 1 disappears (cf. e), the gate circuit formed by the NAND element 20 is blocked and the blocking pulse generator 7 is reversed, so that the logic 1 arrives at the inputs JK of the flip-flop 41. Subsequently, the intermediate counter 4 counts six input pulses.

Sobald der Zwischenzähler 4 die zwei Impulse J4 und J5 gezählt hat. 42 w erscheint am Q-Ausgang des Flip Flops/die logische 1, so daß (vgl. d) das NAND-Glied b einen Ladeimpuls/ an den Hauptzähler z abgibt.As soon as the intermediate counter 4 has counted the two pulses J4 and J5. 42 w appears at the Q output of the flip-flop / the logical 1, so that (cf. d) the NAND gate b emits a charging pulse / to the main counter z.

Dieser Ladeimpuls mit dem Logikpegel 0 dauert so lange an, bis der Q-Ausgang des Flip-Flops 43 nach dem vierten Zählimpuls J7 auf den Logikpegel 0 übergeht.This charging pulse with logic level 0 lasts until the Q output of flip-flop 43 to logic level 0 after the fourth counting pulse J7 transforms.

Während des Ladevorganges zählt der Zwischenzähler 4 weiter.The intermediate counter 4 continues to count during the charging process.

Nach dem Impuls J9 erscheint am 5-Ausgang des Flip-Flops 42 die logische 1 und, da auch am -Ausgang des Flip-Flops 43 die logische 1 liegt, nimmt der Logikpegel am Ausgang des NAND-Gliedes 46 den Wert 0 an (vgl. a). Hierdurch wird die durch das NAND-Glied 40 gebildete Torschaltung gesperrt und der Sperrimpulsgeber 7 dazu veranlaßt, an die JK-Eingänge des Flip-Flops 21 die logische 1 und an die JK-Eingänge des Flips-Flops 41 die logische 0 zu legen.After the pulse J9, the logical appears at the 5 output of the flip-flop 42 1 and, since the logic 1 is also at the output of flip-flop 43, the logic level increases the value 0 at the output of the NAND element 46 (cf. a). This will make the the NAND gate 40 formed gate circuit blocked and the blocking pulse generator 7 to it causes logic 1 to be applied to the JK inputs of the flip-flop 21 and to the JK inputs of the flips-flop 41 to put the logical 0.

Das NAND-Glied 40 sperrt die Taktzufuhr zum Zwischenzähler, bevor die Sperrung durch den Sperrimpulsgeber 7 wirksam wird. Der Sperrimpulsgeber bewirkt ferner eine Rücksetzung des Zwischenzählers 4.The NAND gate 40 blocks the clock supply to the intermediate counter before the blocking by the blocking pulse generator 7 becomes effective. The locking pulse generator causes also a reset of the intermediate counter 4.

4 Patentansprüche 3 Figuren4 claims 3 figures

Claims (4)

Patentansprüche 1. Takt steuerbare Impulszähleinrtchtung mit wählbarem Teilerverhältnis, mit einem, durch Taktflanken vorgegebener Polarität steuerbaren setzbaren ersten Zähler und mit einem an Ausgänge des ersten Zählers angeschlossenen Decodierer, der bei Feststellung einer vorgegebenen Zahl einen Steuerimpuls abgibt, wobei nach Patent .. .. ... (Akt-Z. P 26 44 270.6) zusätzlich zu dem ersten Zähler ein durch die Taktflanken der vorgegebenen Polarität taktsteuerbarer, durch den Decodierer rücksetzbarer zweiter Zähler vorgesehen ist, der bis zu einer vorgegebenen Zahl von Taktperioden zählt und daraufhin an seinem Ausgang den logischen Zustand ändert, wobei an den Ausgang des Decodierers ein mittels des zweiten Zählers steuerbarer Sperrimpulsgeber angeßchlossen ist, und wobei der erste Zähler durch Sperrimpulse des Sperrimpulsgebers sperrbar ist, d a d u r c h g e k e n n z e i c h -n e t , daß der zum Setzen des ersten Zählers dienende Ladeimpulsgeber ein an den zweiten Zähler (4) angeschlossenes Verknüpfungsglied (6) ist. Claims 1. Clock controllable pulse counting device with selectable Divider ratio, with a polarity that can be controlled by clock edges settable first counter and with one connected to outputs of the first counter Decoder, which emits a control pulse when a predetermined number is detected, whereby according to patent .. .. ... (Akt-Z. P 26 44 270.6) in addition to the first counter a clock controllable by the clock edges of the specified polarity, by the Decoder resettable second counter is provided, which is up to a predetermined Number of clock periods counts and then the logic state at its output changes, with a controllable by means of the second counter at the output of the decoder Lock pulse generator is connected, and wherein the first counter by lock pulses of the blocking pulse generator can be blocked, that the load pulse generator used to set the first counter is sent to the second Counter (4) connected logic element (6) is. 2. Taktsteuerbare Impulszähleinrichtung nach Anspruch 1, d a d u r c h g e k e n n z ei c h n e t , daß die Eingänge des Verknüpfungsgliedes (6) an derartige Ausgänge des zweiten Zählers (4) angeschlossen sind, daß es zwei Perioden des Eingangstaktes (f) lang ist und etwa drei Perioden des Eingangstaktes (f) vor der Zählbetriebsübergabe vom zweiten (4) an den ersten Zähler (2) beendet ist.2. Clock controllable pulse counter according to claim 1, d a d u r c h g e k e n n n z ei c h n e t that the inputs of the logic element (6) such outputs of the second counter (4) are connected that there are two periods of the input clock (f) is long and about three periods of the input clock (f) before the transfer of counting operation from the second (4) to the first counter (2) has ended. 3. Taktsteuerbare Impulszähleinrichtung nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t , daß der zweite Zähler (4) ein aus drei Flip-Flops (41, 42, 43) bestehender Synchronzähler mit dem Teilerverhältnis 6:1 ist, und daß das Verknüpfungsglied (6) mit seinen Eingängen an je einen Ausgang des zweiten (42) und des dritten Flip-Flops (43) angeschlossen ist.3. Clock controllable pulse counter according to claim 2, d a d u r c h e k e n n n z e i c h n e t that the second counter (4) is one of three flip-flops (41, 42, 43) existing synchronous counter with the divider ratio 6: 1, and that the logic element (6) with its inputs to one output each of the second (42) and the third flip-flop (43) is connected. 4. Taktsteuerbare Impulszahleinrichtung nach Anspruch 3, d a -d u r c h g e k e n n z e i c h n e t , daß das Verknüpfungsglied (6) ein NAND-lied ist, das mit seinen Eingängen an einen -Ausgang des zweiten (42) und an einen Q-Ausgang des dritten Flip-Flops (43) angeschlossen ist.4. Clock controllable pulse counting device according to claim 3, d a -d u r c h g e k e n n n z e i c h n e t that the logic element (6) is a NAND song is that with its inputs to an output of the second (42) and to a Q output of the third flip-flop (43) is connected.