DE2735976C3 - Elektronisch veränderbare Diodenlogikschaltung - Google Patents
Elektronisch veränderbare DiodenlogikschaltungInfo
- Publication number
- DE2735976C3 DE2735976C3 DE2735976A DE2735976A DE2735976C3 DE 2735976 C3 DE2735976 C3 DE 2735976C3 DE 2735976 A DE2735976 A DE 2735976A DE 2735976 A DE2735976 A DE 2735976A DE 2735976 C3 DE2735976 C3 DE 2735976C3
- Authority
- DE
- Germany
- Prior art keywords
- row
- column
- current
- gate
- different
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/06—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using diode elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Read Only Memory (AREA)
Description
Die Erfindung betrifft eine Halbleitervorrichtung mit einer Λ/χ W-Zeilen-Spaltenanordnung von Logikzellen
mit drei Anschlüssen, wobei jede Zelle einen unterschiedlichen ersten und einen unterschiedlichen zweiten
Hochstrom-Zellenanschluß besitzt die einen getrennten Hochstromweg für jede Zelle definieren, jede Zelle im
wesentlichen aus einem unterschiedlichen, elektrisch programmierbaren Halbleiterspeicherelement in Reihe
mit einem getrennten, einseitig leitenden Sperrelement besteht, das einen hohen Strom zwischen dem ersten
und zweiten Hochstrom-Zellenanschluß nur in einer Richtung über die Zelle fließen läßt und in der anderen
Richtung sperrt, und jedes Speicherelement einen Niedrigstrom-Gatteranschluß aufweist, an den zum
Programmieren des Speicherelements eine Spannung anlegbar ist, mit einer ersten Vielzahl von M elektrisch
leitenden Zeilengatterieitungen, die je die Niedrigstrom-Gatteranschlüsse der Speicherelemente in allen
Zellen einer Zeile mit jeweils einem anderen Gattereinschreib-Zeilenanschluß
verbinden, mit einer zweiten Vielzahl von M elektrisch leitenden Zeilenleitungen, die
je die ersten Hochstromanschlüsse aller Zeilen einer Zeile mit jeweils einem anderen Zeilenleitungs-Signalanschluß
verbinden, und mit einer dritten Vielzahl von N elektrisch leitenden Spaltenleitungen, die je die zweiten
Hochstromanschlüsse aller Zellen einer Spalte mit jeweils einem anderen SpaitenleitungssignalanschluB
und Spaltenlastanschluß verbinden.
In der US-PS 38 18 452 (18. Juni 1974) ist eine neuprogrammierbar« Logikschaltung vom Typ der
Gatterlogik beschrieben. Bei dieser Schaltung enthält eine zweidimensionale orthogonale Anordnung von
Kreuzpunkt-Logikzellen an jedem Kreuzpunkt ein Gatterelement in Form eines sog. IGFET-Schaltelementes,
das in Reihe mit einem programmierbaren Speicherelement in Form eines Transistors mit schwimmendem
Gate geschaltet ist.
Die Anordnung kann ein Ausgangssignal erzeugen, das die Boolsche Funktion mehrerer binärer Eingangslogiksignale
als Variable liefern kann. Diese Anordnung wird jedoch programmiert (eingeschrieben) mit Hilfe
von Lawinen-Durchbruchsvorgängen, die durch impulse hoher Spannung hervorgerufen werden, welche an
den Source- und Drain-Anschluß (Hochstromanschlüsse)
gewählter Transistoren mit schwimmendem Gate in der Anordnung angelegt werden. Es gibt keine einfache
Möglichkeit, eine solche Anordnung elektrisch zu löschen. Daher ist die Anpassungsmöglichkek und
Brauchbarkeil einer solchen Logikschaltung verhältnis-
mäßig beschränkt Darüber hinaus ist der Zugriff zu den
logischen Funktionen in der Anordnung vom Individual-Gate-Typ, bei dem die binären Logiksignal-Variablen (I
oder 0; wahr oder falsch) während der Berechnung an die Gate-Anschlüsse (Niedrigstromanschlüsse) der
[GFET-Gatterelemente in den Kreuzpunkten der Anordnung angelegt werden. Solche Logikanordnungen vom Individual-Gate-Typ sind jedoch komplizierter
und benötigen mehr Platz auf dem Halbleiterplättchen als Diodenlogikanordnungen (Anordnungen mit einer ι ο
Diode in jedem Kreuzpunkt anstelle eines Transistor-Gatters). In der vorgenannten US-PS sind zwar auch
programmierbare Diodenlogikanordnungen offenbart, die aber in keiner Weis« neu programmierbar sind.
Demgemäß ist es erwünscht, eine Logikschaltungsan-Ordnung zu schaffen, die elektrisch neu programmierbar
ist und die Vorteile der Diodenlogikanordnung besitzt
Zur Löoung dieses Problems geht die Erfindung aus
von einer Halbleitervorrichtung der eingangs genannten Art und ist dadurch gekennzeichnet daß jeder
Spaltenlastanschluß mit einem ersten Anschluß eines unterschiedlichen Zweipol-Spaltenlastelemertes zur
Sperrung des Stromes in der einen Richtung verbunden ist.
Eine orthogonale XY-Zeilen-Spalten-Kreuzpunktan-Ordnung von elektronisch neu programmierbaren,
miteinander verbundenen Logikzellen enthält an jedem Kreuzpunkt eine Logikzelle, die im wesentlichen aus
einem einseitig gerichteten Diodenelement in Reihe mit einem elektrisch neu programmierbaren Transistor-Speicherelement besteht Beispielsweise kann jedes
Speicherelement dieser Art aus einer Transistor-Speicherzelle bestehen, die in der US-PS 38 77 054
(8. April 1975) beschrieben ist Die Source-Anschlüsse aller Transistor-Speicherzellen sind in jeder gegebenen
Spalte (X= a) miteinander mit einer getrennten Spaltenleitung verbunden. Jede Spaltenleitung bildet
eine Variablen-Eingangs-Spaltenleitung, wobei jeweils eine solche Leitung für jede Spalte von Zellen
vorhanden ist. Jede dieser Logiksignal-Spaltenleitungen ist in Reihe über ein getrenntes, zweckmäßig einseitig
gerichtetes Einschreibbetätigungs-Spaltenlastelement (Dioden-Widerstandselement) mit einem einzelnen, der
Anordnung gemeinsamen Schreibbetätigungs-Wählschalter verbunden, um eine Verbindung zu geeigneten
Spannungsquellen (oder Erde) für Schreibbetätigungsund logische Berechnungs-Operationen für die gesamte
Anordnung zu wählen. Jedes solche Lastelement hat einen ausreichend großen elektrischen Widerstand, um
einen Einschreib-Spanni;ngsabfall zu erzeugen. Der
Drain-Anschluß jedes Transistor-Speicherelements in jeder gegebenen Zeile ist jeweils in Reihe mit einem
anderen der einseitig gerichteten Diodenelemente, die alle die gleiche Stromrichtung haben, an eine dieser
Zeile zugeordnete Logiksignal-Zeilensleitung angeschaltet. Der Gate-Anschluß (NiedrigstromanschluS
jedes Transistor-Speicherelements in einer gegebenen Zeile (Y= b) ist mit einer getrennten Einschreib-Gatezeilenieitung verbunden, die über einen Anschluß mit
einem Wählschalter gekoppelt ist. Dieser wählt die gegebene Zeile für eine Anschaltung an eine Einschreib·
Lösch- oder Logikberechnungs-Spannungsquelle (oder Erde) aus. (Der Source- und Drain-Anschluß eines
Transistors sind auch als Hochstromanschlüsse bekannt.)
Bei einem speziellen Ausführungsbeispiel der Erfindung (F i g. 2) ist eine Lcf Umschaltung ausgehend von der
oben beschriebenen ΛΎ-Anordnung von miteinander
verbundenen Logikzellen verwirklicht Diese Anordnung ist zusätzlich mit ZugriffsschaJtungen versehen, die
eine Verwendung der Anordnung als elektrisch nej
programmierbare Logikschaltung zur Durchführung einer Vielzahl von gewählten Logikfunktionen mit
vielen binären logischen Variablen ermöglicht Jede der Logiksignal-Zeilenleitungen ist in Reihe über ein
getrenntes Zeilenleitungs-Lastelement mit einem Wählschalter verbunden, um eine Umschaltung zwischen
einer Spannungsquelle zur Betätigung der logischen Berechnung und einer Spannungsquelle (einschlieülich
Erde) für die Betätigung des Einschreibens zu ermöglichen. Jede Spaltenleitung besitzt einen getrennten Anschluß, der mit einem unterschiedlichen Logiksignal-Spalten wählschalter verbunden ist, um die binären
Logiksignale für die gegebene Spaltenleitung zu liefern oder eine gegebene Spaltenleitung selektiv mit einem
Spannungsdetektor oder Erde entsprechend dem jeweiligen Wunsch während der Operation zu verbinden. Auf diese Weise wird eine elektrisch neu
programmierbare Logikschaltungsa^rdnung realisiert, die eine Vielzahl von Logikfunktionen vieler binärer
Variabler berechnen kann, wobei die Art der Funktionen von der gewählten Einstellung der Logiksignal-Wählschalter und der vorhergehenden Programmierung jedes Speicherelementes der Logikzellen abhängt
und die »Wahr«-Werte der Variablen durch die Einstellung der Logiksignal-Spaltenwählerschalter bestimmt
werden.
Bei einem weiteren speziellen Ausiührungsbeispiel
der Erfindung (Fig. 1) wird eine elektrisch neu programmierbare universelle Logikschaltung geschaffen, bei der jede der 22" Boolschen Funktionen von η
binären Logik-Variablen programmiert und berechnet werden kann. Diese Schaltung wird ausgehend von der
oben beschriebenen Anordnung von miteinander verbundenen Logikzellen realisiert, wobei die jeweilige
Funktion von der anfänglichen Programmierung (Einschreiben) und Neuprogrammieren mit Loschen
(Neueinschreiben) abhängt Wiederum ist die oben beschriebene ^V-Anordnung von miteinander verbundenen Logikzellen der Ausgangspunkt für die universelle Logikschaltung, ebenso wie bei dem oben beschriebenen Ausführungsbeispiel für die neu programmierbare
Logikschaltung. Andererseits sind alle Logiksignal-Zei-Ienleitungen über ein Netzwerk von Binärvariablen-Zeilenschaltern mit einem einzelnen Schalter für die
Anordnung verbunden, um zwischen einer Schreibbetätigungs-Spannungsquelle und einer Berechnungs-Spannungsquelle für die gesamte Anordnung zu wählen.
Jeder Anschluß de- Logiksignal-Spaltenleitungen ist außerdem über ein Netzwerk von Binärvariablen-Spaltenschaltern mit einem unterschiedlichen Schreib-Bercchi.i/ngs-Wählschalter verbunden, um zwischen geeigneten Spannungsquellen (einschließlich Erde) und
Spannungsdetektoien für die Lesesignale bei den logischen Berechnungen zu wählen. Bei dieser Schaltung wird die An der berechneten Boolschen Funktion
durch das vorhersehende Einschreiben in jedes der Speicherelemente der logischen Zellen bestimmt,
während die »Wahr«>Werte der Binärvariablen durch
die Einstellung der Zeilen- und Spaltenschaltei in den
Netzwerken gegeben ist. Auf diese Weise kann die gleiche Boolsche Funktion wiederholt für unterschiedliche »Wahr«-Werte "on Variablen ohne zwischenliegendes Einschreiben oder Löschen (Neuprogrammieren)
berechnet werden.
die Auswahl einer logischen Zelle sowohl zum Programmieren als auch für die Berechnung unter
Verwendung der gleichen Zugriffsleitungen erreicht, wodurch Platz auf dem Halbleiterplättchen gespart und
die Anzahl von externen Leitungen klein gehalten wird.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher beschrieben. Es zeigt
Fig. 1 das Schaltbild einer universellen, elektrisch neu programmierbaren Dioden-Logikschaltung als
fiusführungsbeispiel der Erfindung,
Fig. 2 das Schaltbild einer elektrisch neu programmierbaren
Dioden-Logikschaltung als weiteres Ausftihrungsbeispielder
Erfindung,
Fig. 3 das Schaltbild einer Dioden-Logikschaltung zur Erläuterung der Betriebsweise der Logikschaltung
nach Fig. 1,
Fig. 4 das Schaltbild einer Anordnung von Logiksignal-Schaltern
zur Verwendung in einem alternativen Ausführungsbeispiel der universellen Logikschaltung
nach Fig. I.
Um das Verständnis des Aufbaus der Logikschaltung 100 in Fig. 1 zu erleichtern, ist es zweckmäßig, das zu
erreichende Ergebnis genauer zu verstehen. Das läßt sich durch eine Erläuterung der universellen Logikschaltung
300 in F i g. 3 erreichen. In der Schaltung 300 kann jede Boolsche Funktion /"von vier Variablen A. B. Cund
D wie folgt programmiert und berechnet werden. Die Schalter in den Spalten A. B. C. D werden entsprechend
den folgenden »Wahr-Falsch«-Regeln eingestellt: Wenn eine Gruppe von Schaltern in den A. B. C oder D
entsprechenden Spalten in der unteren Stellung ist, dann ist A. B. C bzw. D »wahr« und umgekehrt, wenn eine
solche Gruppe von Spaltenschaltern in der oberen Lage ist. dann ist die entsprechende logische Variable
»falsch«. Andererseits wird in jedem der Zeilen-Spaltenkreuzpunkte der Schalter des Kreuzpunktes abhängig
von der gewünschten Boolschen Funktion geöffnet oder geschlossen. Wenn beispielsweise (entsprechend der
Darstellung in Fig. 3) der Kreuzpunktschalter in der
äußersten Position links unten geschlossen ist. während alle anderen Kreuzpunktschalter offen sind, dann
:_L. J-- -:-U ι. ..ι « ■ . ι ι.
Bollschen Funktion f- ABCD(d\e Funktion /"ist »wahr«,
wenn und nur wenn A. B. C. D alle »falsch« sind; im anderen Fall ist /"falsch), d. h. der Detektor zeigt einen
Strom an. wenn und nur wenn dieser speziellen Wahr-Falsch-Kombination der vier Variablen A. B. C. D
durch die (in F ι g. 3 gezeigte) Einstellung der Schalter in den Spalten A. B. C und D genügt wird. Als weiteres
Beispiel läßt sich die Funktion Z=ASCDfZiSt »wahr«,
wenn und nur wenn A »wahr". B falsch«. C »wahr«. D
»wahr« sind und im anderen Fall ist /"»falsch«) erhalten,
indem alle Kreuzpunktschalter mit Ausnahme des Schalters in der äußersten Position oben links geöffnet
werden. Als weiteres Beispiel erhält man. wenn alle Kreuzpunktschaiter mit Ausnahme des Schalters in der
äußersten Position ganz unten links und des Schalters in der äußersten Position ganzoben links geöffnet werden,
die Funktion F=AB(CD^COX d. h. /"ist »wahr«, wenn
und nur wenn sowohl A als auch B »falsch« sind,
während C und D beide »wahr« oder beide »falsch« sind. Auf entsprechende Weise können alle 2-möglichen
Boolschen Funktionen von ABCD mit Hilfe der entsprechenden 2!i möglichen Einstellungsgruppen
der 4x4=16 Kreuzpunktschaher erhalten werden. Die
Einstellung der Kreuzpunktschaiter in der Schaltung 300 (F i g. 3) entspricht dem Einschreiben und Löschen
der Kreuzpunkt-Speicherzellen in der Schaltung 100 (Fig. 1). Die Einstellung der Schaltergruppen in der
Schaltung 300 entspricht der logischen Berechnung in der Schaltung 100.
Es sei jetzt auf F i g. 1 eingegangen. Die universelle logische Schaltung 100 enthält eine 4x4-Reihen-Spalten-XV-Kreuzpunktanordnung von Logikzellen, wobei
jede Zelle sich an einem anderen Kreuzpunkt befindet. Die Logikzellen der Kreuzpunkte sollen anhand der
Zelle 110 ganz oben links beschrieben werden, alle
to anderen Kreuzpunktzellen haben entsprechenden Aufbau. Die Logikzelle 110 enthält ein IGFET-Halbleiterspeicherelement
101 in Reihe mit einem Halbleiter-Diodenelement 102. Beispielsweise kann das IGFET-Speicherelement
101 ein Doppeldiclektrik-Spcichertransistor entsprechend der Erläuterung in der US-PS
38 77 054 (8. April 1975) sein. Die Spannungen und die Stromrichtung werden zwar anhand der N-MOS-Technologie
(N-Kanal-Metall-Oxid-Halbleiter-IGFET) beschrieben,
es sei aber darauf hingewiesen, daß bei entsprechenden Änderungen für die Polarität der
Spannungen sowie der Stromrichtungen auch die P-MOS-, C-MOS- (komplementäre MOS-) oder
D-MOS- (doppelt diffundierte MOS-)Technologie benutzt werden kann. Der Doppeldielektrik-IGFET 101 ist
:ϊ mit einem ersten HochstromanschluB (Source) an eine
Spaltensignalleitung 103 und mit einem zweiten
Hochstromanschluß (Drain) an einen Anschluß der Diode 102 (in der in der Zeichnung angegebenen
Stromrichtung) angeschaltet. Der andere Anschluß der
in Diode 102 liegt an einer Zeilensignalleitung 105. Die
Diode 102 läßt den Strom nur in einer Richtung, nämlich in Richtung von der Diode 102 zum IGFET 101 durch
und sperrt den Strom in der entgegengesetzten Richtung.
>,} Der Niedrigstromanschluß (gate) des IGFET 101 ist
mit einer Gate-Einschreib-Zeilenleitung 104 verbunden.
Die linke Seite dieser Zeilenleitung 104 führt zu einem Gate-Zeileneinschreib-Schalter 114 zum Anschalter der
Gate-Zeilenleitung 104 entweder an eine Spannungsquelle Vi mit typisch etwa 25-40 V, eine Spannungsquelle — V4 mit typisch etwa -25 bis -40 V oder an
oben erläutert, alternativ V,) oder an Erde. Der Schalter
114 ist zwar in der Zeichnung als einpoliger Schalter mit
j- vier Schaltstellungen dargestellt, aber es können in
bekannter Weise zahlreiche Anordnungen von elektronischen Transistorschaltern für diesen Zweck benutzt
werden. Die Zeilensignalleitung 105 verbindet den anderen Anschluß aller Dioden in den Zellen der ersten
-n (obersten) Zeile mit einer Zeilenschaltanordnun? 120.
Diese Anordnung enthält eine Vielzahl von IGf-ET-Schalttransistoren,
deren Gate-Anschlüsse durch die logischen Werte der_Binärsigna!e QC (CT = negativer
Wert von C), D und D gesteuert werden. Das heißt, das
5t Signal C schaltet die von ihm gesteuerten Transistoren
ein, wenn C »wahr« ist und schaltet_sie aus, wenn C »falsch« ist, während das Signal C die von ihm
gesteuerten Transistoren einschaltet, wenn C »falsch« ist (C\sl »wahr«), und schaltet sie aus, wenn C»wahr« ist
^ist_»falsch«). Entsprechendes gilt für die Signale D
und D. Auf diese Weise erfüllt die Anordnung 120 eine ähnliche Funktion wie die Schalter in den Spalten Cund
D der oben beschriebenen Schaltung gemäß F i g. 3. Die Schalter ganz rechts in der Anordnung 120 führen zu
μ einem einpoligen Schalter 121 mit zwei Schaltstellungen
für die Berechnungsbetätigung, der die Schalttransisto ren der Anordnung wahlweise an eine Spannungsquelle
V2 mit typisch etwa 10 V oder an Erdpotential anlegt.
Die Spaltensignalleitung 103 führt mit ihrem oberen Ende zu einer Spaltensignal-Schaltanordnung 160, die
der Anordnung 120 mit der Ausnahme entspricht, daß sie durch Signale gesteuert wird, welche den logischen
Werten von A1 Ä, B und S entsprechen. Die obersten
Schalter in der Anordnung 160 sind mit einem einpoligen Detektorschalter 161 mit zwei Schaltstellungen
vbiiSunden, der die Transistoren in dieser Anordnung
wahlweise mit einem Spannungsdetektor D oder Erde verbindet. Die Spaltensignalleitung 103 ist
außerdem mit einem Anschluß eines in einer Richtung leitfähigen Impedanzelementes 133 in Form beispielsweise
eines IGFET mit einem Kurzschluß zwischen Drain und Gate verbunden, das eine verhältnismäßig
hohe Impedanz (kleines Verhältnis von Kanalbreite zu Kanallänge[Z/L])\m Vergleich zu der Diode 102 besitzt.
Dieses Impedanzelement 130 sperrt praktisch vollständig jeden Stromfluß auf der Spaltensignalleitung 103 in
Richtung nach unten (F ig. l)und bietet einen so großen
Widerstand Ri für einen Stromfluß auf der Spaltenleilung 103 in Richtung nach oben, daß sich ein
Spannungsabfall über dem Impedanzelement 133 von beinahe Vj (etwa gleich V4/2) mit typisch etwa
12,5 — 20 V ergibt, wenn das obere Ende der Leitung 103
geerdet ist, während das untere Ende an V1 liegt |cde
der anderen Spaltensignalleitungen ist am unteren Ende mit einem getrennten Impedanzelement verbunden, das
im wesentlichen identisch mit dem Impedanzelement 133 ist. Die Impedanzelemente sind mit ihrem anderen
Anschluß gemeinsam mit einer Schreibbetätigungsleitung i44 verbunden, die an einem Schreibbetätigungsschalter
153 liegt, der die Leitung 144 wahlweise an die Spannung V3 oder Erde anschließt.
Zum Einschreiben in eine Logikzelle an einem gegebenen Kreuzpunkt in der Anordnung von Logikzellen
der Schaltung 100 werden die Schalter m den^
Anordnungen 120 und 160 durch Signale A. Ä, B, B. C. C, D und IJ so eingestellt, daß nur die jeweilige
Zeilensignalleitung des Kreuzpunktes und die jeweilige Spaltensignalleitung des Kreuzpunktes mit den Schaltern
121 bzw. 161 verbunden sind. Beispielsweise
des Speicher-IGFET während der logischen Berechnung.) Andererseits ist bei allen Zellen der ersten Zeile
mit Ausnahme der Zelle 110 das obere Ende der Spaltensignalleitungen schwimmend, d. h. auf keinem
bestimmten Potential (wegen der Ausschaltsignale ~Ä
und B) und das untere Ende dieser Spaltensignalleitungen ist an V) (über den entsprechenden Lastwiderstand
Ri) gelegt. Daher ist bei allen diesen weiteren Zellen (mit Ausnahme der Zelle UO) in der ersten Zeile der
jeweilige Speicher-IGFET mit seinem Kanalbereich (des Substrates unterhalb dem Doppeldielektrik-Gate)
auf ein Potential im wesentlichen gleich V) gelegt, das
ausreichend ist, um im wesentlichen jeden, im anderen Falle durch V4 bewirkten Ladungstransport zu unterdrücken.
Weil darüber hinaus das obere Ende (nur) der am weitesten links liegenden Spaltensignalleitung 103
geerdet ist, während die Last 133 einen genügend großen Widerstand Ri hat. um einen Spannungsabfall im
wesentlichen gleich V3 zu erzeugen, liegt der Kanalbereich
des Substrates für den Speicher-IGFET 101 im wesentlichen auf Erdpotential und ermöglicht dadurch
einen Ladungstransport (einschließlich des Tunneleffektes) zwischen der Doppeldielektrik-Grenzfläche in
diesem Speicher-IGFET und seinem Halbleitersubstrat. Eine gegebene Logikzelle in der Schaltung 100 kann
also mittels des Transportphänomens einfach dadurch geschrieben werden, daß ihre Gate-Zeilenleitung mit V4
adressiert wird, während alle anderen Gate-Zeiletileitungen
geerdet sind, ihre Spaltensignalleitung über die Schaltanordnung 160 geerdet ist (mittels entsprechender
Logikwerte der Signale A, Ä. B. B, wodurch alle weiteren Spaltensignalleitungen elektrisch schwimmend
gehalten werden), der Schreibbetätigungsschalter 153 auf V3 eingestellt ist und ihre Zeilensignalleitung
(mittels entsprechender Signale C. C, D. D) über die Schaltanordnung 120 geerdet wird (alle anderen
Zeilensignalleitungen schwimmen).
Zur Berechnung einer gewünschten Boolschen Funktion binärer Variabler in der Logikschaltung 100
wird zunächst die gewünschte Funktion entsprechend der obigen Erläuterung Stück für Stück in die
1:u:ι j:
1 :i 11 1 :_u η ...: ι
beschriebenen Werte der Logiksignale A, A. B und B wie folgt an die Schaltanordnung gegeben: A ist
»falsch« und B ist »falsch«. Die Signale C, C, D und D werden an die Schaltanordnung 120 wie folgt gegeben:
Cist »wahr« und D ist »wahr«. Gleichzeitig werden die Schalter 121 und 161 so eingestellt, daß sie die beiden
Leitungen mit Erde verbinden (d. h., es gilt die in F i g. 1 gezeigte Einstellung). Der Schreibbetätigungsschalter
153 wird auf V3 eingestellt (wie in Fig. 1), der Gate-Zeilenschalter 114 wird auf V« zur Erzeugung
eines kurzen Impulses von typisch 10 MikroSekunden bis 10 Millisekunden eingestellt und alle anderen
Gate-Zeilenschalter werden an Erde gelegt (wie in F i g. 1 gezeigt). Dadurch sind beide Hochstromanschlüsse
des Speicher-IGFET 101 in der Kreuzpunktzelle 110 geerdet und sein Gate-Anschluß liegt an der
Spannung V4 (die ausreichend groß ist für ein
Einschreiben durch einen Ladungsträgertransport (einschließlich des Tunnel-Effekts) zwischen der Doppeldielektrik-Grenzfläche
und dem Halbleitersubstrat). Da nur die IGFET-Gate-Anschlüsse der Zellen in der ersten
Zeile mit V4 verbunden sind, ergibt sich nur bei diesen
Zellen ein Einschreiben durch einen Ladungstransport. der negative Ladungen an die Doppeldielektrik-Grenzfläche
des IGFET in diesen Zellen bringt (Diese negativen Ladungen unterdrücken den Einschaltzustand
Gruppe^on logischen Werten für alle Variablen (A. Ä.
B, B, C, C, D, D) an die entsprechenden Schaltanordnungen 160 und 120 angelegt, während der Schalter 121 zur
Betätigung der Berechnung auf V2 gelegt, der Schreibbetätigungsschalter
153 auf Erde geschaltet, die Gate-Zeilenschalter alle auf V| gelegt (was ausreicht, um
einen Kanaleinschaltzustand in und nur in den Speicher-iGFETs zu erzeugen, in die vorher nicht
eingeschrieben ist was aber nicht ausreicht um die vorher geschriebenen Zellen einzuschalten), und der
Detektorschalter 161 auf den Spannungsdetektor D geschaltet wird. Eine von null abweichende Anzeige in
Detektor D (im wesentlichen V2) gibt einen »wahren«
Wert für die berechnete Booische Funktion der augenblicklichen Werte der Variablen A, B, C, D an.
Eine Anzeige null im Detektor D gibt einen »falschen« Wert für die Funktion dieser Variablen an. Dies ergibt
sich aus dem Umstand, daß bei Anliegen der Spannung V1 an die Gate-Anschlüsse und der Spannung V2 an dis
Drain-Anschlüsse aller IGFETs alle nicht gescfiriebenen
IGFETs einschalten, während die geschriebenen IGFETs ausgeschaltet bleiben, wodurch ein Stromweg
kleinen Widerstandes von V2 zum Detektor D geschaffen wird bzw. nicht geschaffen wird (abhängig
von den Werten von A. B, C, D und dem Schreiben der verschiedenen Zellen)i Es ist demgemäß vorteilhaft, daß
die Lastelemente /?2 einseitig gerichtet sind und einen
Stromfluß von Vj über Ri nach Erde während der
logischen Berechnung verhindern.
Zur Neuprogrammierung der logischen Zellen (zwecks Erzeugung einer anderen Boolschen Funktion),
kann auf die nechfolgend beschriebene Weise jeweils immer eine einzige vollständige Zeüenleitung gelöscht
werden. Zur Loschung der ersten (obersten) Zeile wird der Schalter 161 auf Erde gelegt, während der
Gate-Zeileneinschreibschaller 114 der ersten Zeile auf
— V4 gelegt wird, um einen kurzen Impuls von typisch 10
Mikrosekunden bis 10 Millisekunden zu erzeugen,
wahrend alle anderen Gate-Zeilcneinschreibschalter auf
Lrde gelegt werden, und /war zu einem Zeitpunkt, zu dem der Schreibbctätigungsschalter 153 ebenso wie der
Schalter 121 zur Betätigung der Berechnung auf F.rde geschaltet worden ist. und während geeignet Signale (".
C D, Dan die Schaltanordnung 120 angelegt sind, um
diese Weise werden die Speicher-IGFETs aller logischen Zellen der eisten Zeile (und nur diese Zellen)
durch einen Transport von Ladungen zum Substrat in entgegengesetzter Richtung zu dem oberen erläuterten
Ladungstransport während des Einschreibens gelöscht. Die Schaltung 100 stellt also eine elektrisch nue
programmierbare universelle Logikschaltung dar.
Es sei jetzt auf die Logikschaltung 200 in F i g. 2 eingegangen. Bauteile in F i g. 2, die im wesentlichen die
gleichen wie in F i g. I sind, haben die gleichen Bezugsziffern, die um 100 erhöht sind. Die Kreuzpunktlogikzellen
in der Logikschaltung 200 sollen zwar anhand der Zelle 210 oben links im einzelnen
beschrieben werden, es sei aber darauf hingewiesen, daß alle anderen Kreuzpunkt-Logikzellen ähnlich aufgebaut
sind. Entsprechend der Darstellung in F i g. 2 enthält die Logikschaltung 200 eine Anordnung von 4x4 Zeilen
und Spalten von Logikzellen, wobei jede Zelle einen Speicher-IGFET 210 in Reihe mit einer Halbleiterdiode
202 aufweist, die dem Speicher-IGFET 101 bzw. der Diode 102 in der Schaltung nach Fig. 1 entsprechen.
Lediglich zur Erläuterung ist die Diode 202 als normaler IGFET dargestellt, dessen Drain- und Gate-Anschlüsse
dauernd miteinander verbunden sind. Der Speicher-IGFET 201 besitzt einen ersten Hochstromanschluß
(Source), der mit einer Spaltensignalleitung 203 (zusätzlich mit a bezeichnet) verbunden ist sowie einen
zweiten Hochstromanschluß (Drain), der mit einem der Anschlüsse der Diode 202 in der in F i g. 2 dargestellten
Stromrichtung verbunden ist. Diese Diode ermöglicht den Stromdurchgang nur in einer Richtung, und zwar in
Richtung von der Diode 202 zum IGFET 201 im Falle der N-MOS-Technologie. Ein Niedrigstromanschluß
(Gate) des Doppeldielektrik-IGFETs 201 ist mit einer Gate-Einschreibzeilenleitung 204 verbunden. Der andere
Anschluß der Diode 202 ist mit einer Zeilensignalleitung 205 verbunden. Das linke Ende der Gate-Einschreibzeilenleitung
204 führt zu einem Gate-Zeilenschalter 214 zur Anschaltung der Zeilenleitung 204 an
eine Einschreib- oder Löschquelle ± V4 (typisch etwa ±25 bis ±40 V) oder an eine Spannungsquelle Vi zur
Betätigung der Berechnung (typisch etwa 5 V) (alternativ zu Vj von typisch 10 V) oder an Erde. Der Schalter
214 ist zwar in Fig. 2 als einpoliger Schalter mit fünf Schaltstellungen dargestellt aber es können in bekannter
Art verschiedene Anordnungen von elektronischen Halbleiterschaltern zu diesem Zweck benutzt werden.
Die Zeilensignalleitung 205 verbindet alle Dioden der Zellen in der ersten (obersten) Zeile mit einem Anschluß
eines einseitig gerichteten Zeiienlastelementes 206,
dessen anderer Anschluß an eine Leitung 207 für die Betätigung der Berechnung verbunden ist. Das obere
Ende dieser Leitung 207 führt zu einem einpoligen Schalter 208 mit zwei Schaltstellungen für die
Betätigung der Berechnung, der die Leitung 207 entweder mit Erde oder einer Spannungsquelle V2
(typisch etwa 10 V) verbindet. Die Spaltensignalleitung
203 führt mit ihrem oberen Ende zu einem einpoligen Schalter 213 mit vier Schaltstellungen, der die Leitung
mit F.rde. der Spannungsqiielle V,. einem Spaltenleitungs-Spannungsdetcklor
223 oder elektrisch schwimmend (mit einem Kondensator Ch) verbindet. Der Detektor 223 enthält in typischer Weise ein Lastwider-Standselement
Rn parallel /u einem Voltmeter oder
Spannungsdetektor. Das untere Ende der Spaltenlr'1-tuiig
20} ist über ein einseitig gerichtetes Spaltendiodenlastelement
223 mit einer Schreibbetätigungslei-ίίΐΓϊ"
243 verbunden. Diese Leitun0 führt ?'.· pinpm
einpoligen Schreibbetätigungsschalter 253 mit zwei Schaltstellungen, der die Leitung 243 entweder mit einer
Einschreib-Spannungsquelle Vi oder mit Erde verbindet.
Jedes der einseitig leitenden SpaKenlastelemente (beispielsweise 233) weist einen Widerstand Ri in der
Durchlaßrichtung (nach oben in l· i g. 2 für N-MOS) und praktisch unendlich großen Widerstand in der Sperr-Richtung
auf. Jeder Spannungsdetektor (beispielsweise 223) besitzt einen durch einen getrennten l.astwiderstand
Rd bereitgestellten Widerstand. Alle einseitig
gerichteten Zeilenlastelemente (beispielsweise 206) haben im wesentlichen gleichen Widerstand R\ in der
Durchlaßrichtung (von rechts nach links für N-MOS in Fig. 2) und praktisch unendlich großen Widerstand in
der Sperr-Richtung. Diese Sperr-Richtung in F i g. 2 (und Fig. 1) läßt sich anhand der Überlegung
bestimmen, daß N-MOS-Technologie dargestellt ist und
der einen Hochstromanschluß (üblicherweise der Drain-Anschluß) jedes Last-IGFETs mit seinem Gate-Anschluß
kurzgeschlossen ist. Damit die Schaltung 200 richtig arbeitet, ist es zweckmäßig, daß Rd größer als R\
ist, vorteilhaft um wesenigstens den Faktor 1 oder mehr und vorzugsweise um den Faktor 10 oder mehr.
Zum Einschreiben in eine gewählte Logikzelle der Schaltung 200, beispielsweise die Zelle 210 mit dem
Speicher-IGFET 201, wird der Gate-Zeilenschalter 214 der entsprechenden Gate-Zeilenleitung auf V4 gelegt,
um einen kurzen Impuls zu erzeugen, während alle anderen Gate-Zeilenschalter auf Erde geschaltet werden,
und zwar zu einem Zeitpunkt, zu dem der Spalten-Signalleitungsschalter 213 vorher auf Erde
gelegt worden ist, und alle anderen Spalten-Signalleitungsschalter
für einen schwimmenden Zustand sorgen (d. h. mit einem Kondensator Cb verbunden sind).
Außerdem wird gleichzeitig der Schreibbetätigiungsschalter 253 auf V3 gelegt, während der Schalter 2C8 zur
Betätigung der Berechnung mit Erde verbunden wird. Demgemäß wird nur die Logikzelle 210 mittels eines
Durchtunnelns (oder eines anderen Ladungstransportes) von elektrischen Ladungen zwischen dem Substrat
und der Doppeldielektrik-Grenzfläche der Speicher-IG
FET-Struktur eingeschrieben, und zwar aus ähnlichen Gründen wie vorher in Verbindung mit dem
Einschreiben der Logikzelle 110 in der Schaltung 100 (F i g. 1) beschrieben worden ist
Zur Löschung einer gegebenen Zeile von Logikzellen in der Schaltung 200, beispielsweise der obersten Zeile
von Zellen (die die Zelle 210 enthält) wird der zugeordnete Gate-Zeilenschalter 214 an — V4 gelegt.
während alle anderen Gate-Zeilenschalter mit Erde verbunden sind, und zwar zu einem Zeitpunkt, zu dem
alle andeiin Schalter vorher an Erde gelegt worden sind. Auf diese Weise findet eine Durchtunnelunß und
ein anderer Ladungstransport (in entgegengesetzter Richtung wie beim Einschreiben) in und nur in den
Speicher-IGFETs der gegebenen Zeile statt, wodurch nur diese Zellen gelöscht werden. Demgemäß ist die
Logikschaltung 200 elektronisch voll programmierbar und neu programmierbar.
Um die logischen Berechnungsoperationen mit der Schaltung 200 zu verstehen, sei darauf hingewiesen, daß
jeder Doppeldielektrik-Speicher-IGFET in der Schaltung
200. bei dem eine Durchtunnelung aufgrund einer Spannung + V* an seinem Gate stattgefunden hat (und
der nicht gelöscht worden ist, beispielsweist durch Anlegen von - Vi an sein Gate) in einem Zustand ist.
der durch eine an der Grenzflache der beiden dielektrischen Schichten gefangene npgniivp 1 lulling
gekennzeichnet ist. Demgemäß befindet sich ein Speicherelement (N-MOS-Struktur) während der logischen
Berechnung im nichtleitenden Aus-Zustand. selbst bei Vorhandensein der mäßigen positiven Gate-Spannung
V1, die tatsächlich ausreicht, ein nichtgeschriebenes Speicher-IGFET-Element einzuschalten und einen
Stromfluß über das Element zu induzieren, wenn der Schalter 208 für die Betätigung der Berechnung
gleichzeitig auf V2 gelegt wird, während die Spaltcnsignalleitung
und die nichtgeschnebene Zelle geerdet sind (aber nicht, wenn die Spaltenleitung dieser Zelle über
den zugeordneten Spaltenschalter ebenfalls mit V2 verbunden ist).
Während der logischen Berechnimgsoperationen mit der Logikschaltung 200 werden die Spaltensignalleitungen
als Logiksignaleingänge oder -Ausgänge a, b, c, d (siehe Fig. 2) abhängig von der jeweils gewünschten
logischen Operation und demgemäß abhängig von der Einstellung des jeweiligen Spaltensignalleitungsschalters
auf Erde oder V2 oder den jeweiligen Detektor D1.
D2, Eh, D4 benutzt. Genauer gesagt entspricht die
Einstellung eines Spaltenleitungsschalters auf einen Detektor, beispielsweise des Schalters 213 der Spaltenlettung
d auf den Detektor D4 der Auswahl dieser
Leitung d als Ausgangsleitung mit angeschaltetem Detektor D4. Dagegen wählt die Einstellung eines
solchen Schalters einer gegebenen Spaltenleitung, beispielsweise der Leitung a, auf Erde oder V2 diese
Leitung als Eingang: »a ist falsch« bzw. »a ist wahr«. Um beispielsweise die logische Funktion d=abc zu erhalten,
wobei d der Ausgang und a, b, c die Eingänge sind, werden alle Zellen in allen Zeilen mit Ausnahme der
obersten Zeile geschrieben (d. h, sie können während der Berechnung nicht einschalten), während alle Zellen
der obersten Zeile picht geschrieben oder gelöscht werden (sie können während der Berechnung einschalten).
Wenn die Spaltenschalter der Spaltenleitungen a. b und c alle auf V2 geschaltet sind (wodurch angegeben
wird, daß a, b, calle »wahr« sind), und wenn der Schalter
208 zur Betätigung der Berechnung ebenfalls auf V2
gelegt worden ist, während der Spaltenschalter der Spaltenleitung dauf den Detektor D4 eingestellt worden
ist, dann fließt unter diesen Bedingungen ein feststellbarer Strom von der Quelle V2 am Schalter 208 über die
Leitung 207 zur Berechnungsbetätigung und dann über die Logikzelle am Kreuzpunkt der Spaltenleitung i/und
der obersten Zeiienieitung zum Detektor D4, da nur die
Zelle in diesen Kreuzpunkt eingeschaltet ist. Wenn andererseits alle Bedingungen entsprechend dem
vorhergehenden Satz die gleichen sind mit der Ausnahme, daß eine (oder mehrere) der Spaltenleitungen
a, b oder c an Erde liegt (a, b oder c ist »falsch«),
dann kann ein Strom von der Quelle V2 am Schalter 208
zur Berechnungsbetätigung über den bzw. die IGFETs am Kreuzpunkt der obersten Zeile und der einen bzw.
mehreren Spaltenleitungen a, b oder c, wodurch ein Spannungsabfall an /?i erzeugt wird, der ausreicht, um
einen merkbaren Stromfluß über den Detektor D4 ar
ίο der Spaltenleitung rfzu verhindern (Rd ist größer als R\).
Diese Arbeitsweise führt dann tatsächlich zu der logischen UND-Funktion d=abc, d.h. d ist nur dann
»wahr«, wenn keiner der Werte a. b oder c »falsch« ist (d. h. keine der Leitungen ist mu Erde statt V2
ι·, verbunden).
Als weiteres Beispiel kann auch die logische ODER-Funktion d=u+b+c mit der Schaltung 200
berechnet werden, d. h. d ist »wahr«, wenn einer der (oder mehrere) Werte von a. öoder c»wahr« sind Eine
jo solche Funktion wird dadurch erzielt, daß alle Zellen
geschrieben werden (nichtleitend während des Auslesens) mit Ausnahme der Zellen an den folgenden
Kreuzpunkten, die entweder nicht geschrieben oder gelöscht werden:
I. Zeile. 1. Spalte (a): I. Zeile.4. Spalte (d)-,
2. Zeile, 2. Spalte (6/, 2. Zeile,4. Spalte (d);
3. Zeile. 3. Spalte (c)\ 3. Zeile, 4. Spalte (d).
Dadurch wird nur dann, wenn während der
in Berechnung alle Spaltenleitungen a, b. c auf Erde
geschaltet sind (a. b. csind alle »falsch«), ein ausreichend
großer Spannungsabfall an allen Belastungen R\ der drei obersten Zeilen vorhanden sein, um einen Strom über
Dt zu unterdrücken. Wenn im anderen Fall eine der
ii Spaltenleitungen a, öoder cauf V2 geschaltet wird, dann
tritt ein wesentlich kleinerer Spannungsabfall am jeweiligen Widerstand R\ der zugeordneten Zeile auf,
die über eine gelöschte Kreuzpunktzelle mit dieser Spaltenleitung verbunden ist, wodurch ein Stromfluß
Jd von der Leitung zur Berechnungsbetätigung über die
nichtgeschriebene Kreuzpunktzelle zum Detektor D4 abhängig davon ermöglicht wird, daß der Schalter 208
zur berechnungsbetatigung aut V2 gelegt worden ist.
Um die Notwendigkeit zu vermeiden, eii.c ganze
j> Zeile von Zellen (Fig. 1 oder 2) einzuschreiben, kann
alternativ während der logischen Berechnung jede volle Zeile von Zellen dadurch ausgeschaltet werden (statt
eines vorhergehenden Einschreibens dieser vollständigen Zeile), daß die entsprechende Gate-Einschreib-Zeilenleitung
an Erde gelegt wird. Ein Strom in irgendeiner vollständigen Zellenreihe kann alternativ dadurch
eingeschaltet werden (anstelle eines vorhergehenden Löschens dieser vollständigen Zeile), daß die entsprechende
Gate-Einschreib-Zeilenleitung an eine Spannung Vi gelegt wird, die etwa gleich 2 V, ist, d. h. typisch
10 V. Es sei darauf hingewiesen, daß auch andere Speicherelemente als das spezielle, oben beschriebene
mit entsprechenden Anpassungen hinsichtlich der zugeführten Spannungen für das Einschreiben, Löschen
und Berechnen verwendet werden können.
Unter Verwendung der Logikschaltung 200 kann durch Anschaltung einer Vielzahl von Spaltenleitungen
über deren Wählschalter an ihre Detektoren eine Vielzahl von unterschiedlichen Logikfunktionen der
Eingangsvariablen gleichzeitig berechnet werden. Außerdem sei darauf hingewiesen, daß das Halblettersubstrat
auf Erdpotential gehalten wird. Die Detektoren können natürlich in andere Logikschaltungen, Speicher-
schaltungen oder Schaltungen anderer An integriert sein. Darüber hinaus können mit entsprechenden
Schaltungsabänderungen, die dem Fachmann klar sind, die Spaltensignalleitungen (alternativ Zeilensignalleitungen) als Einganj'svariable und die Zeilensignalleitungen (alternativ Spaltensignalleitungen) als Ausgangsvariable benutzt werden. Der (kleine) Durchlaßwiderstand
jeder Kreuzpunktdiode in den logischen Schaltungen tOO und 200 soll zweckmäßig um wenigstens eine
Größenordnung kleiner sein als einer der Widerstände R\ und Rp.
Die Erfindung ist zwar im einzelnen anhand spezieller
Ausführungsbeispiele beschrieben worden, es sind aber zJblreiche Abänderungen im Rahmen der Erfindung
möglich. Beispielsweise kann die Erfindung anstelle der 4x4 Kreuzpunktanordnung von Zellen in der Schaltung
100 auf ΛίχΝ-Kreuzpunktanordnungen ausgedehnt
werden, indem beispielsweise weitere Schalter in jede
der Anordnungen 120 und 160 aufgenommen werden, wie beispielsweise in Fig.4 eine logische Anordnung
mit acht Zeilen durch solche Schalter von drei logischen Variablen C D, E angegeben. Alternativ können wie im
Fall der Logikschaltung 100 ebenfalls P-MOS-, C-MOS-
oder D-MOS-Technologien verwendet werden. Die Lastelemente 206 weisen zwar entsprechend der
Erläuterung die Eigenschaft einer einseitigen Sperrung des Stromes auf, es ist aber nicht notwendige
Bedingung, daß diese Lastelemente einseitig leitend sind (d. h. es können normale, in beiden Richtungen leitende
Ohmsche Lasten verwendet werden). Für kleine Anordnungen (kleiner als etwa 8x8) können die
Lastelemente asymmetrische (oder symmetrische), in beiden Richtungen leitende Widerstandselemente mit
individuellen Widerstandswerten Ri wesentlich größer als Rd (um wenigstens den Faktor 10) für einen
StromfluB über Ri in F i g. 2 in Richtung nach unten sein.
Außerdem ist es nicht absolut notwendig, daß der Widerstand Ro jedes Detektors größer als jedes
Zeilenlastelement R1 ist. Es genügt, daß R0 wenigstens
in der gleichen Größenordnung ist wie Λ( (mit gewissen
Zugeständnissen an die Toleranzen bei der Grenzwertfeststellung). Die Einschreib- und Löschspannungen sind
zwar mit V^ und — V^ angegeben worden, es sei aber
darauf hingewiesen, daß diese Spannung selbst für gleiche Einschreib- und Löschzeiten nicht gleichen
Betrag haben müssen, und zwar aufgrund der möglichen Asymmetrie dieser elektronischen Operationen. Es ist
außerdem offensichtlich, daß die Logikschaltungen 100
ίο und 200 zusammen mit ihren Zugriffslastelementen und
Schaltern entsprechend bekannten Verfahren auf einem einzigen Halbleiterplättchen integriert sein können.
Schaltoperationen sind zwar anhand der Einstellung von mechanischen Schaltern beschrieben worden, aber
es können statt dessen elektrisch gesteuerte Transistorumschaltungen verwendet werden, wodurch eine
weitere Integration elektrischer Bauteile auf einem Halbleiterplättchen in einem einzigen System ermöglicht wird. Schließlich sei aufgeführt, daß die vollständig
elektrisch neu programmierbaren Logikschaltungen nach der Erfindung als integraler Teil adapt: vcr Systeme
einschließlich von selbstlernenden Maschinen oder der Steuerlogik einer zentralen Prozessoreinheit eines
Mikroprozessors aufgenommen werden können.
Eine (X — >9-Kreuzpunktmatrix von elektrisch neu
programmierbaren logischen Speicherelementen, beispielsweise eine Anordnung von Doppeldielektrik
Feldeffekttransistoren mit isoliertem Gate (IGFET) isi
zu einer einzigen, elektrisch neu programmierbarer
Dioden-Logikschaltung sowohl zum Berechnen dei
Logikfunktion(en) vieler Variabler als auch zuit Einschreiben und Löschen der Funktionen) geschaltet
Jeder Speicherelement-Hochstromweg liegt in Reih« mit einer getrennten Diode zur Verhinderung vor
Nebenwegen. Außerdem sind elektrische Zugriffsschal
tungen zur Berechnung der Logikfunktion(en) vielei Variabler vorgesehen, wobei jede Funktion elektrisct
änderbar ist (F ig. 1).
Claims (8)
1. Halbleitervorrichtung mit einer Mχ yV-Zeilen-Spaltenanordnung
von Logikzellen mit drei An- ϊ Schlüssen, wobei jede Zelle einen unterschiedlichen
ersten und einen unterschiedlichen zweiten Hochstromzellenajischluß
besitzt, die einen getrennten Hochstromweg für jede Zelle definieren, jede Zelle
im wesentlichen aus einem unterschiedlichen, elek- ι ο trisch programmierbaren Halbleiterspeicherelement
in Reihe mit einem getrennten, einseitig leitenden Sperrelement besteht, das einen hohen Strom
zwischen dem ersten und zweiten Hochstrom-Zellenanschluß nur in einer Richtung über die Zelle
fließen läßt und in der anderen Richtung sperrt, und jedes Speicherelement einen Niedrigstrom-Gatteranschluß
aufweist, an den zum Programmieren des Speicherelements eine Spannung anlegbar ist,
mit einer ersten Vielzahl von M elektrisch leitenden Zeilengatterieitungen (104), die je die Niedrigstrom-Gatteranschlüsse der Speicherelemente in allen Zellen einer Zeile mit jeweils einem anderen Gattereinschreib-Zeilenanschluß verbinden,
mit einer zweiten Vielzahl von M elektrisch leitenden Zeilenleitungen, die je die ersten Hochstromanschlüsse aller Zellen einer Zeile mit jeweils einem anderen Zeilenleitungs-Signalanschluß verbinden, und
mit einer ersten Vielzahl von M elektrisch leitenden Zeilengatterieitungen (104), die je die Niedrigstrom-Gatteranschlüsse der Speicherelemente in allen Zellen einer Zeile mit jeweils einem anderen Gattereinschreib-Zeilenanschluß verbinden,
mit einer zweiten Vielzahl von M elektrisch leitenden Zeilenleitungen, die je die ersten Hochstromanschlüsse aller Zellen einer Zeile mit jeweils einem anderen Zeilenleitungs-Signalanschluß verbinden, und
mit einer dritten Vielzahl von N elektrisch leitenden jo
Spaltenleitun^en, die je die zweiten Hochstromanschlüsse aller Zellen einer Spalte mit jeweils einem
anderen Spsltenleitungs-Sign^anschluß und Spaltenlastanschluß
verbinde.1. dadurch gekennzeichnet, daß jeder Spalt, nlastanschluß mit
einem ersten Anschluß eines unterschiedlichen Zweipol-Spaltenlastelementes (133) zur Sperrung
des Stromes in der einen Richtung verbunden ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jedes Speicherelement
elektrisch neu programmierbar ist.
3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß ein zweiter Anschluß
jedes Spaltenlastelementes mit einem gemeinsamen Schreibbetätigungsanschluß verbunden ist.
4. Halbleitervorrichtung nach Anspruch 3, gekennzeichnet durch eine Vielzahl M von Einschreib-Gatter-Zeilenschalteinrichtungen
(114), die je mit einem anderen der Gatter-Einschreib-Zeilenanschliisse
verbunden sind, um jeder der Zeilen eine so Spannung zuzuführen, die ausreicht, um den
logischen Speicherzustand wenigstens einer Zelle in dieser Zeile zu programmieren.
5. Halbleitervorrichtung nach Anspruch 4, gekennzeichnet durch eine Vielzahl N von Spaltenschalteinrichtungen
(213), die je mit einer anderen der Spaltenleitungs-Signalanschlüsse verbunden
sind, um jede Spaltenleitung für eine Anschaltung an einen Spannungsdetektor auszuwählen.
6. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß jeder der Spannungsdetektoren,
die an eine gegebene Spaltenleitung über eine der Spalten-Schalteinrichtungen angeschlossen
sind, einen elektrischen Widerstand für einen in einer vorbestimmten Richtung fließenden Strom
besitzt, der kleiner ist als der des entsprechenden Spaltenlastelementes.
7. Halbleitervorrichtung nach Anspruch 2, gekennzeichnet durch eine Vielzahl M von Einsehreib-Gatter-Zeilenschalteinriehtungen
(214), die je mit einem anderen der Gatter-Einsehreib-Zeüenansehlüsse
verbunden sind, um jeder Zeile eine Spannung zuzuführen, die ausreicht, um den
logischen Speicherzustand wenigstens immer einer Zelle gleichzeitig in der Zeile auf einen ersten und
einen zweiten, unterschiedlichen Logikzustand zu programmieren.
8. Halbleitervorrichtung nach Anspruch 7, gekennzeichnet durch eine Vielzahl von N von
Spaltenschalteinrichtungen (213), die je mit einem anderen der Spaltenleitungs-Signalanschlüsse verbunden
sind, um jede Spaltenleitung zur Anschaltung an einen Spannungsdetektor zu wählen.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/714,650 US4056807A (en) | 1976-08-16 | 1976-08-16 | Electronically alterable diode logic circuit |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2735976A1 DE2735976A1 (de) | 1978-02-23 |
DE2735976B2 DE2735976B2 (de) | 1981-01-08 |
DE2735976C3 true DE2735976C3 (de) | 1981-12-03 |
Family
ID=24870914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2735976A Expired DE2735976C3 (de) | 1976-08-16 | 1977-08-10 | Elektronisch veränderbare Diodenlogikschaltung |
Country Status (12)
Country | Link |
---|---|
US (1) | US4056807A (de) |
JP (1) | JPS5323531A (de) |
BE (1) | BE857711A (de) |
CA (1) | CA1073057A (de) |
CH (1) | CH621657A5 (de) |
DE (1) | DE2735976C3 (de) |
ES (1) | ES461619A1 (de) |
FR (1) | FR2362443A1 (de) |
GB (1) | GB1536374A (de) |
IT (1) | IT1083910B (de) |
NL (1) | NL7708974A (de) |
SE (1) | SE414569B (de) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4307379A (en) * | 1977-11-10 | 1981-12-22 | Raytheon Company | Integrated circuit component |
JPS5619651A (en) * | 1979-07-26 | 1981-02-24 | Fujitsu Ltd | Semiconductor ic device |
JPS5750545Y2 (de) * | 1979-10-05 | 1982-11-05 | ||
US4329685A (en) * | 1980-06-09 | 1982-05-11 | Burroughs Corporation | Controlled selective disconnect system for wafer scale integrated circuits |
US4578771A (en) * | 1980-12-29 | 1986-03-25 | International Business Machines Corporation | Dynamically reprogrammable array logic system |
JPS57192067A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Erasable and programmable read only memory unit |
US4431928A (en) * | 1981-06-22 | 1984-02-14 | Hewlett-Packard Company | Symmetrical programmable logic array |
US4661922A (en) * | 1982-12-08 | 1987-04-28 | American Telephone And Telegraph Company | Programmed logic array with two-level control timing |
US4791603A (en) * | 1986-07-18 | 1988-12-13 | Honeywell Inc. | Dynamically reconfigurable array logic |
US5680518A (en) * | 1994-08-26 | 1997-10-21 | Hangartner; Ricky D. | Probabilistic computing methods and apparatus |
US6874136B2 (en) * | 2002-01-10 | 2005-03-29 | M2000 | Crossbar device with reduced parasitic capacitive loading and usage of crossbar devices in reconfigurable circuits |
US7269046B2 (en) * | 2005-05-10 | 2007-09-11 | Georgia Tech Research Corporation | Systems and methods for programming floating-gate transistors |
WO2006124953A2 (en) | 2005-05-16 | 2006-11-23 | Georgia Tech Research Corporation | Systems and methods for programming large-scale field-programmable analog arrays |
US8438522B1 (en) | 2008-09-24 | 2013-05-07 | Iowa State University Research Foundation, Inc. | Logic element architecture for generic logic chains in programmable devices |
US8661394B1 (en) | 2008-09-24 | 2014-02-25 | Iowa State University Research Foundation, Inc. | Depth-optimal mapping of logic chains in reconfigurable fabrics |
GB202215844D0 (en) * | 2022-10-26 | 2022-12-07 | Nicoventures Trading Ltd | Computing device |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3623023A (en) * | 1967-12-01 | 1971-11-23 | Sperry Rand Corp | Variable threshold transistor memory using pulse coincident writing |
US3624618A (en) * | 1967-12-14 | 1971-11-30 | Sperry Rand Corp | A high-speed memory array using variable threshold transistors |
JPS4844581B1 (de) * | 1969-03-15 | 1973-12-25 | ||
US3686644A (en) * | 1971-04-29 | 1972-08-22 | Alton O Christensen | Gated diode memory |
US3728695A (en) * | 1971-10-06 | 1973-04-17 | Intel Corp | Random-access floating gate mos memory array |
JPS4873039A (de) * | 1971-12-20 | 1973-10-02 | ||
US3875567A (en) * | 1971-12-29 | 1975-04-01 | Sony Corp | Memory circuit using variable threshold level field-effect device |
US3818452A (en) * | 1972-04-28 | 1974-06-18 | Gen Electric | Electrically programmable logic circuits |
US3877054A (en) * | 1973-03-01 | 1975-04-08 | Bell Telephone Labor Inc | Semiconductor memory apparatus with a multilayer insulator contacting the semiconductor |
-
1976
- 1976-08-16 US US05/714,650 patent/US4056807A/en not_active Expired - Lifetime
-
1977
- 1977-06-22 CA CA281,137A patent/CA1073057A/en not_active Expired
- 1977-08-09 FR FR7724534A patent/FR2362443A1/fr active Granted
- 1977-08-10 DE DE2735976A patent/DE2735976C3/de not_active Expired
- 1977-08-11 IT IT26649/77A patent/IT1083910B/it active
- 1977-08-11 BE BE180103A patent/BE857711A/xx not_active IP Right Cessation
- 1977-08-12 SE SE7709146A patent/SE414569B/xx unknown
- 1977-08-15 NL NL7708974A patent/NL7708974A/xx not_active Application Discontinuation
- 1977-08-15 CH CH996477A patent/CH621657A5/de not_active IP Right Cessation
- 1977-08-16 GB GB34308/77A patent/GB1536374A/en not_active Expired
- 1977-08-16 JP JP9756277A patent/JPS5323531A/ja active Pending
- 1977-08-16 ES ES461619A patent/ES461619A1/es not_active Expired
Also Published As
Publication number | Publication date |
---|---|
FR2362443B1 (de) | 1982-12-17 |
DE2735976A1 (de) | 1978-02-23 |
IT1083910B (it) | 1985-05-25 |
SE7709146L (sv) | 1978-02-17 |
CA1073057A (en) | 1980-03-04 |
DE2735976B2 (de) | 1981-01-08 |
CH621657A5 (de) | 1981-02-13 |
FR2362443A1 (fr) | 1978-03-17 |
BE857711A (fr) | 1977-12-01 |
SE414569B (sv) | 1980-08-04 |
ES461619A1 (es) | 1978-07-01 |
JPS5323531A (en) | 1978-03-04 |
US4056807A (en) | 1977-11-01 |
NL7708974A (nl) | 1978-02-20 |
GB1536374A (en) | 1978-12-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2735976C3 (de) | Elektronisch veränderbare Diodenlogikschaltung | |
DE3123611C2 (de) | ||
DE3842511C2 (de) | ||
DE3037315C2 (de) | ||
DE2458848C2 (de) | Speicheranordnung | |
DE10032271C2 (de) | MRAM-Anordnung | |
EP0006167A1 (de) | Mehrwertiger FET-Festwertspeicher | |
DE1499843A1 (de) | Speicherzelle | |
DE1817510A1 (de) | Monolythischer Halbleiterspeicher | |
DE2731873A1 (de) | Serien-festspeicher-struktur | |
DE1774459B2 (de) | ||
DE2712537A1 (de) | Speicherwerk | |
DE1474457B2 (de) | Speicher mit mindestens einem binaerspeicherelement in form einer bistabilen schaltung | |
DE2925925C2 (de) | Informationsspeicher | |
DE2332643C2 (de) | Datenspeichervorrichtung | |
DE4121053A1 (de) | Einmal programmierbare eeprom-zelle | |
DE2514582C2 (de) | Schaltung zur erzeugung von leseimpulsen | |
DE2655999A1 (de) | Speicherzelle mit transistoren, die mit verschiedenen schwellenwertspannungen arbeiten | |
DE2161978C2 (de) | ||
DE2314015A1 (de) | Signalverstaerker | |
DE2509732B2 (de) | Schaltungsanordnung zur Korrelation zweier Gruppen paralleler Binärsignale | |
DE2061990A1 (de) | Schaltungsanordnung fur ein elek tromsches Koppelfeld in Fernmelde , insbesondere Fernsprechvermittlungs anlagen | |
DE4342821C1 (de) | Elektronische Speicherschaltung | |
DE2336143C2 (de) | Logische Schaltung | |
DE2152109A1 (de) | Speicher mit Feldeffekt-Halbleiterelementen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OD | Request for examination | ||
8326 | Change of the secondary classification | ||
C3 | Grant after two publication steps (3rd publication) | ||
8328 | Change in the person/name/address of the agent |
Free format text: BLUMBACH, P., DIPL.-ING., 6200 WIESBADEN WESER, W., DIPL.-PHYS. DR.RER.NAT. KRAMER, R., DIPL.-ING.,8000 MUENCHEN ZWIRNER, G., DIPL.-ING. DIPL.-WIRTSCH.-ING., PAT.-ANW., 6200 WIESBADEN |
|
8339 | Ceased/non-payment of the annual fee |