DE2731642A1 - Triple slope A=D converter system - has first and second integrations occurring in same direction and uses counting interrupt gate - Google Patents

Abstract

The triple-slope A/D converter needs no up/down counter and is therefore cheap to make. If however and up/down counter is employed a level detector can be used whose response delay is greater than one clock period. The first and second integrations take place in the same direction the two reference voltages have the same polarity and their end is detector by the same level detector. A gate (21) is provided to interrupt the counting of a given number of clock pulses to fix the start of the second integration period. A second reference voltage is applied to the level detector in the third integration period during the interruption to counting.

Description

Analog-Digital-WandlerAnalog-to-digital converter

B e s c h r e i b u n g Die Erfindung betrifft einen Analog-Digi tal-Wandl er gemäß dem Oberbegriff des Patentanspruches 1. The invention relates to an analog digi tal converter according to the preamble of claim 1.

Bei Anaiog-Digital-Wandlern dieser Art, die im folgenden kurz Triple-Slope-A/D-Wandier genannt werden, wird nach einer ersten Integration eines aiialogen Eingangssignals während einer bestimmten Zeitdauer eine erste Bezugsspannung mit einer zum analogen Einganp;ssignal umgekehrten Polarität einer zweiten Integration unterzogen und eine zweite Bezugsspannung, die kleiner als die erste Bezugsspannung ist, einer dritten Integration, und es werden die Taktimpulse während der zweiten und dritten Integrationsperiode gezählt, wodurch das Analogsignal in ein Digitalsignal umgewandelt wird.In analog-to-digital converters of this type, hereinafter referred to as triple-slope A / D converters after a first integration of an analog input signal a first reference voltage with an analog value for a certain period of time Input signal reversed polarity subjected to a second integration and a second reference voltage, which is smaller than the first reference voltage, a third Integration, and it will be the clock pulses during the second and third integration periods counted, whereby the analog signal is converted into a digital signal.

Bei den bekannten Triple-Slope-A/D-Wandlern wird das analoge Eingangssignal mit einem Integrator eine als erste Integrationsperiode bezeichnete bestinuntc Zeitdauer lang integriert und nach der ersten Integrationsperiode eine erste Bezugsspannung, die zum analogen Eingangssignal entgegengesetzte Polarität aufweist, mit dem Integrator integriert, um eine zweite Integrationsperiode zu beginnen. Gleichzeitig wird dem Zähler in der Stufe der zweiten Stelle von der niedrigstwertigen Stelle aus gesehen der Taktimpuls zugeführt, um mit dem Aufwärtszälilen zu beginnen. Wenn das integrierte Ausgangssignal den Wert Null kreuzt, wird es durch einen Pegeldetektor erfaßt,und es wird unmittelbar nach dem Zeitpunkt der Erfassung eine zweite'Bezugsspannung integriert, die eine Größe von ein Zehntel der ersten Bezugsspannur'g und entgegengesetzte Polarität zu dieser aufweist, um eine dritte Integrationsperiode einzuleiten. Gleichzeitig mit dem Beginn der dritten Integrationsperiode wird der Taktimpuls dem Zähler in der Stufe der niedrigstwertigen Stelle für eine Abwflrtszählung zugeführt, um festzustellen, wann das Ausgangssignal des Integrators den Nullpegel erneut kreuzt, um dann mit der Zähloperation des Zählers zu stoppen.With the known triple-slope A / D converters, the analog input signal is with an integrator a determined period of time referred to as the first integration period long integrated and after the first integration period a first reference voltage, has opposite polarity to the analog input signal with the integrator integrated to begin a second integration period. At the same time, the Counter in the level of the second digit as seen from the least significant digit the clock pulse fed to start counting up. When the integrated output signal crosses zero, it is detected by a level detector detected, and immediately after the time of detection, a second reference voltage integrated, the size of a tenth of the first reference voltage and opposite Has polarity to this to initiate a third integration period. Simultaneously with the beginning of the third integration period, the clock pulse is sent to the counter in fed to the least significant digit level for a down count to determine when the output signal of the integrator crosses the zero level again to then with stop the counting operation of the counter.

In diesem Augenblick wird von dem Zählwert des Zählers ein aus dem Eingangsanalogsignal umgewandeltes digitales Signal erhalten. Auf diese Weise wird mit den bekannten Triple-Slope-A/D-Wandlern eine hochgenaue Analog-Digital-Umwandlung erhaltenj ohne die Notwendigkeit schneller Taktimpulße, es ist -Abwärts jedoch ein teurer Aufwärtähler erforderlich, um die Bezugsspannungen mit zueinander umgekehrter Polarität in der zweiten und dritten Integrationsperiode zu integrieren. Ferner darf die Zeitverzögerung in der Arbeit des Pegeldetektors nur innerhalb einer Periode des Taktimpulses liegen, und es ist demzufolge ein Pegeldetektor erforderlich, der sehr schnell arbeitet.At that moment, the count of the counter becomes one of the Input analog signal received converted digital signal. That way will a high-precision analog-digital conversion with the well-known triple-slope A / D converters get j without the need for fast clock pulses, but it is -Down a expensive step-up counter required to reverse the reference voltages with one another Integrate polarity in the second and third integration period. Further the time delay in the work of the level detector may only be within one period of the clock pulse, and it is therefore necessary a level detector, the works very quickly.

Der Erfindung liegt die Aufgabe zugrunde, einen Triple-Slope-A/D-Wandler vorzusehen, der keinen Aufwürts-Abwärt;lszähler benötigt und deshalb mit geringen Kosten hergestellt werden kann.The invention is based on the object of a triple-slope A / D converter to be provided, which does not require an upward downward counter and therefore has a low Cost can be produced.

Ferner sol3 bei einem derartigen Wandler, der keinen Aurwärts-Abwärtszähler benötigt, ein Pegeldetektor einsetzbar sein, dessen Zeitverzögerung im Ansprechen bzw. in seiner Zeitverzögerung größer als eine Periode des Taktimpulses ist.Furthermore, such a converter should not have an up / down counter required, a level detector can be used, its time delay in response or in its time delay is greater than one period of the clock pulse.

Es soll ein Triple-SIope-A/D-Wandler verfUgbar gemacht werden, bei dem die erste und die zweite Bezugsspannung die gleiche Polarität aufweisen.A triple-SIope A / D converter is to be made available at that the first and second reference voltages have the same polarity.

Schließlich soll ein Triple-Slope-A/D-Wandler verfUgbar gemacht werden, bei dem die erste und die zweite Integration in der gleichen Richtung erhalten werden und deren Beendigung durch den gleichen Pegeldetektor erfaßt werden kann.Finally, a triple slope A / D converter should be made available, in which the first and second integrations are obtained in the same direction and the termination thereof can be detected by the same level detector.

Die Erfindung ist durch die im Patentanspruch 1 angegebenen Merkmale gekennzeichnet. Vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.The invention is characterized by the features specified in claim 1 marked. Advantageous refinements of the invention are set out in the subclaims refer to.

Wie bei dem bisher verwendeten A/D-Wandler wird das Eingangssignal einem Integrator während einer ersten Integrationsperiode eines vorgegebenen Zeitkanals integriert und ferner mit dem Integrator während einer zweiten Integrationsperiode, die auf die erste folgt, eine erste Bezugsspannung integriert, die entgengesetzte Polaritat zum Eingangssignal aufweist.As with the previously used A / D converter, the input signal is an integrator during a first integration period of a given time slot integrated and further with the integrator during a second Integration period following the first integrates a first reference voltage, has the opposite polarity to the input signal.

Bei der Erfindung beginnt das Zälilen der Taktimpulse jedoch nicht mit dem Beginn der zweiten Integration sondern cn werden nach einem Zeitabschnitt,der einer bestimmtten Anzahl von Taktimpulsen entspricht, die Taktimpulse einem Zähler zum Beispiel in der Stufe, die von der niedrigstwertigen Stelle aus gesehen an zweiter Stelle liegt, zugeführt und mit dem Zahlen der Taktimpulse begonnen. Wenn die Integrierte Ausgangsgröße bis zum ersten Bezugspegel zurückgekehrt ist, die der Ausgangsgröße des Integrators zu Beginn der ernsten Integrationsperiode entspricht, wird dies durch den Pegeldetektor erfaßt und unmittelbar nach dem Erfassen wird synchron zum Taktimpuls die zweite Integrationsperiode beendet uiid die dritte Integrationsperiode gestartet. In der dritten Integrationsperiode wird durch den Integrator eine zweite Bezugsspannung, die die gleiche Polarität wie die erste Bezugsspannung aufweist, deren Größe aber zum Beispiel ein Zehntel der Größe der ersten Bezugsspannung beträgt, integriert, und es werden die Taktimpulse von der Stufe des Zählers mit der geringstwertigen Stelle gezählt. Während der dritten Integrationsperiode wird ferner ein zweiter Bezugspegel der entgegengesetzte Polarität zur genannten Bezugsspannung aufweist und der der Zahl der Taktimpulse entspricht, die zu Beginn der zweiten Integrationsperiode nicht gezählt wurden, an den Pegeldetektor zuni Vergleich mit der Ausgangsgröße des Integrators angelegt. So werden die erste bzw. die zweite Bezugsspannung in der zweiten und dritten Integrationsperiode integriert, sie haben die gleiche Polarität, und das Zahlen der Taktimpulse durch den Zahler erfolgt nur in einer Richtung, d.h.In the invention, however, the counting of the clock pulses does not begin with the beginning of the second integration but cn be after a period of time that corresponds to a certain number of clock pulses, the clock pulses to a counter for example, in the level that is second from the least significant place Digit is, supplied and started counting the clock pulses. When the integrated Output variable has returned to the first reference level, which is the output variable of the integrator at the beginning of the serious integration period, this will be detected by the level detector and immediately after the detection is synchronized with the The clock pulse of the second integration period ends the third integration period started. In the third integration period, the integrator creates a second Reference voltage that has the same polarity as the first reference voltage, but whose size is, for example, a tenth of the size of the first reference voltage, integrated, and the clock pulses from the level of the counter with the least significant Digit counted. During the third integration period, a second Has reference level of the opposite polarity to the reference voltage mentioned and which corresponds to the number of clock pulses at the beginning of the second integration period were not counted to the level detector Zuni comparison with applied to the output variable of the integrator. So will the first and the second, respectively Reference voltage integrated in the second and third integration period, they have the same polarity, and the counting of the clock pulses is only done in one direction, i.e.

es ist lediglich cine Aufwärtszählung erforderlich, und die digitale Größe, die beim Zählen der Taktimpulse nicht erforderlich ist, wird auf einfache Weise durch Verschieben des Zählbeginns entfernt. Da ferner der zweite Bezugspegel dem Pegeldetektor während der dritten Integrationsperiode zugegeben wird, kann die Beendigung der zweiten und der dritten Integrationsperiode durch denselben Pcgcldtektor erfaßt wer deri. Der zweite I3czugspegei kann auf einfache Weise durch Verstärkung der zweiten Bezugsspannung mittels eines invertierenden Verstärkers,dessen Verstärkungsgrad geeignet ausgewählt ist, erhalten werden. Um die Umwandlungsgenauigkeit während der dritten Integrationsperiode zu verbessern, ist es auch möglich, die zweite Bezugs pannung so zu wählen, daß sie einem Hundertstel der ersten Bezugsspannung entspricht und mit dem Zählen der Taktimpulse in der Stufe des Zählers zu beginnen, die von der geringstwertigen Stelle aus an dritter Stelle liegt. D.h. die erste und die zweite Bezugsspannung werden so gewählt, daß sie jeweils dem Gewicht bzw.all that is required is an up-count, and the digital one Size that is not required when counting the clock pulses becomes simple Way removed by shifting the start of counting. Furthermore, since the second reference level is added to the level detector during the third integration period, the Termination of the second and the third integration period by the same pcgcldector recorded who deri. The second I3czugspegei can easily be through amplification the second reference voltage by means of an inverting amplifier, its gain is appropriately selected can be obtained. To ensure the conversion accuracy during the third integration period, it is also possible to improve the second reference voltage should be selected so that it corresponds to one hundredth of the first reference voltage and to start counting the clock pulses in the stage of the counter starting from the least significant digit from is in third place. I.e. the first and the second reference voltages are chosen so that they correspond to the weight or

dem Stellenwert der Zählstufe des Zählers entsprechen, der während der zweiten Integrationsperiode die Taktimpulse zugeführt werden und dem Gewicht bzw. dem Stellenwert der Zählsture,der während der dritten Integrationsperiode die Taktimpulse zugeleitet werden. Es ist auch möglich, daß die Frequenzen der während der zweiten und dritten Integrationsperiode zu zählenden Taktimpulse voneinander verschieden gemacht werden. Bei unterschiedlichen Frequenzen der Taktimpulse ist das Verhältnis der ersten und zweiten Bezugsspannung nicht auf 10:1 und 100:1 begrenzt, sondern kann als anderer Wert, wie zum Beispiel 20:1 etc., gewählt werden.correspond to the value of the counting level of the counter, which during the clock pulses are fed to the second integration period and the weight or the value of the counting value, which during the third integration period the Clock pulses are fed. It is also possible that the Frequencies the clock pulses to be counted during the second and third integration periods can be made different from each other. At different frequencies of the clock pulses the ratio of the first and second reference voltages is not 10: 1 and 100: 1 limited, but can be selected as a different value, such as 20: 1 etc.

Die Erfindung wird durch Ausführungsbeispiele anhand von sechs Figuren näher erläutert. Es zeigen: Fig. 1 ein Blockdiagramm, das einen bekannten Triple-Slope-A/D-Wandler darstellt; Fig. 2 eine Reihe von Wellenformen zur Erläuterung der Arbeitsweise des bekannten A/D-Wandlers nach Fig. 1; Fig. 3 ein Blockdiagramm, das eine Ausführungsform eines erfindungsgemäßen Triple-Slope-A/D-Wandlers darstellt; Fig. 4 eine Reihe von Wellenformen zur ErlSuterung der Arbeitsweise des A/D-Wandlers nach Fig. 3; Fig. 5 ein Blockdiagramm einer weiteren Ausführungsform der Erfindung,bei der die in der zweiten und dritten Integrationsperiode T2 und T3 zu zählenden Taktimpulse verschiedene Frequenzen aufweisen; Fig. 6 ein Blockdiagramm einer weiteren Ausfllhrungsfonn der Erfindung, bei der die Genauigkeit der Umwandlung aw.brend der dritten Integrationsperiode so gewählt ist, daß sie dem Hundertfachen der Genauigkc-it während der zweiten Integrationsperiode entsprieht.The invention is illustrated by exemplary embodiments based on six figures explained in more detail. 1 shows a block diagram showing a known triple-slope A / D converter represents; Fig. 2 is a series of waveforms used to explain the operation of the known A / D converter according to Fig. 1; Fig. 3 is a block diagram showing an embodiment represents a triple-slope A / D converter according to the invention; Fig. 4 shows a series of Waveforms for explaining the operation of the A / D converter of Fig. 3; Fig. 5 is a block diagram of a further embodiment of the invention in which the in the second and third integration periods T2 and T3 to be counted clock pulses different Having frequencies; 6 is a block diagram of another embodiment of the invention in which the accuracy of the conversion starting from the third integration period is chosen so that it is 100 times the accuracy during the second integration period arises.

Es wird nun anhand der Fig. 1 und 2 zunechst der in der US-PS 5 678 506 offenbarte Triple-Slope-A/D-Wandler erläutert, der nach dem "Drelrach-Schrägen-System" arbeitet, das in dieser Anmeldung als "Triple-Slope-System" bezeichnet wird. Wenn das in Fig. 2A dargestellte Startsignal dem Starteingang 11 zugeführt wird, wird durch das Startsignal ein Aufwärts/Abwärts-Zähler 12 zurückgestellt, und es wird entsprechend Fig.Referring now to FIGS. 1 and 2, that is first described in US Pat. No. 5,678 506 disclosed triple-slope A / D converter explained, which according to the "Drelrach slope system" works, which is referred to in this application as the "triple slope system". if the start signal shown in Fig. 2A is fed to the start input 11, is an up / down counter 12 is reset by the start signal, and it is according to Fig.

2C durch das Startsignal gleichzeitig ein Flipflop 13 gesetzt.2C, a flip-flop 13 is simultaneously set by the start signal.

Durch den Setzausgang des Flipflops 13 wird ein Schalter 10 geschlossen, und es wird ein von einem Eingangsanschluß 15 geliefertes Eingangs-Analogsignal über den Schalter 14 und einen Eingangswiderstand 13 einem Integrator 17 zugeführt, in dem das Eingangs-Analogsignal integriert wird. Der Integrator 17 ist durch Einfügen eines integrierenden Kondensators 19 zwischen dem Eingangs- und dem Ausgangsanschluß eines Operationsverstärkers 18 gebildet. Ist das Eingangssignal negativ, dann beginnt das vom Integrator 17 gelieferte Ausgangssignal von dem Zeitpunkt tl an anzusteigen, wenn der Schalter 14 auf EIN geschaltet wird, wie dies in Fig. 2H dargestellt ist. Durch den Setzausgang des Flipflops 13 wird ein Verknüpfungsglied 21 geöffnet, durch das die von einen Taktanschluß 22 gelierferten Taktimpulse dem UP-Eingangsanschluß 23 des Zählers 12 zugeführt und von diesem gezählt werden. Mit UP-Eingangsanschluß ist der Eingang des Zählers für Aufwärtszählung bezeichnet. Wenn eine bestimmte Anzahl von Impulsen gezählt worden ist, läuft der Zähler 12 über, wie dies in Fig. 2D dargestellt ist ui durch ein von einem Anschluß 24 geliefertes Überlaufsignal wird, wie in Fig. 2C dargestellt, das Flipflop 13 zurückgestellt, wodurch die Integrationsperiode der Eingesspannung bzw. die sog. erste Integrationsperiode T1 im Zeitpunkt t2 beendet wird.A switch 10 is closed by the set output of the flip-flop 13, and an input analog signal supplied from an input terminal 15 becomes fed to an integrator 17 via the switch 14 and an input resistor 13, in which the input analog signal is integrated. The integrator 17 is by insertion an integrating capacitor 19 between the input and output terminals an operational amplifier 18 is formed. If the input signal is negative, then begins the output signal supplied by the integrator 17 increases from the point in time tl, when the switch 14 is turned ON as shown in Fig. 2H. The set output of the flip-flop 13 becomes a logic element 21 opened, through which the clock pulses supplied by a clock terminal 22 to the UP input terminal 23 of the counter 12 are supplied and counted by this. With flush-mounted input connection is the input of the counter for counting up. When a certain Number of pulses has been counted, the counter 12 overflows, as shown in Fig. 2D is represented by an overflow signal supplied from a terminal 24 is, as shown in Fig. 2C, the flip-flop 13 is reset, whereby the integration period of the input voltage or the so-called first integration period T1 ends at time t2 will.

Durch den Rücksetzausgang des Flipflops 15 wird ein Flipflop 26 gesetzt, wie dies in Fig. 2D angedeutet ist, twed durch dessen Setzausgang ein Schalter 27 geschlossen und eine erste Bezugsspannung +VR mit entgegengesetzter Polarität zu der des Eingangssignals vom Anschluß 28 über den Schalter 27 und einen Eingangswider.stand 29 zum Integrator 17 geleitet, in dem die Spannung +VR integriert wird, um eine zweite Integrationsperiode T2 einzuleiten. Demzufolge nimmt die Ausgangsgröße des Integrators 17, wie in Fig. 2H dargestellt, ab. Durch den Setzausgang des Flipflops 26 wird ein Verknüpfungsglied 31 geöffnet, durch das die vom Anschluß 22 gelieferten Taktimpulse dem UP-Eingangsanschluß des Zählers 12 zugeführt und gezählt werden. Wenn das vom Integrator 17 gelieferte Ausgangssignal den Startpegel der ersten Integrationsperiode T1 passiert hat, d. h. den Nullpegel, dann wird es durch einen Pegeldetektor 32 erfaßt, der durch einen Komparator gebildet ist.The reset output of the flip-flop 15 sets a flip-flop 26, As indicated in FIG. 2D, a switch 27 twed through its set output closed and a first reference voltage + VR with opposite polarity that of the input signal from terminal 28 via switch 27 and an input resistor 29 passed to the integrator 17, in which the voltage + VR is integrated to a initiate second integration period T2. As a result, the output size of the Integrator 17, as shown in Fig. 2H, from. Through the set output of the flip-flop 26 a link 31 is opened, through which the terminal 22 supplied Clock pulses are fed to the UP input terminal of the counter 12 and counted. When the output signal supplied by the integrator 17 has the start level of the first integration period T1 has passed, i.e. H. the zero level, then it is checked by a level detector 32 detected, which is formed by a comparator.

Das Ausagangssignaal des Pegeldetektors 32 wird, wie in Fig. 2E dargstellt ist, invertiert, wodurch ein Verknüpfungsglied 33 geöffnet wird, um don vom Anschluß 22 gelieferten Taktimpuls hindurchzulassen, der unmittelbar nach Öffnen desss Verknüpfungsgliedes 33 erzeugt wird, wodurch, wie in Fig. 2D dargestellt, das Flipflop 26 zurückgesetzt wird. Durch dessen Setzausgang wird,wie in Fig. F angedeutet, ein Flipflop 34 gesetzt. Durch den Setzausgang g des Flipflops 34 wird ein Schalter 35 gesclllossen und eine zweite Bezugsspannung -VR/10, die zu der von dem Anschluß 28 gelieferten ersten Bezugsspannung +VR entgegengesetzte Polarität aufweist, von einem Anschluß 36 ilber den Schalter 35 und den Widerstand 29 zum Integrator 17 geliefert, wodurch zum Zeitpunlct t5 die dritte Integrationsperiode begonnen wird. Durch den Setzausgang des Flipflops 34 wird ein Verknüpfungsglied 37 geöffnet, über das die von dem Anschluß 22 gelieferten Taktimpulse einem DOWN-Anschluß 38 des Zählers 12 für die Abwärtszählung zugeführt wei'den. Wenn die Ausgangsgröße des Integrators 17 so weit angewachsen ist, daß sie den Nullpegel erneut kreuzt, wie dies in Fig. 2lI dargestellt ist, dann wird zum Zeitpunkt t4, in dem der Wert Null gelcreuzt wird, die Ausgangsgröße des Pegeldetektors 32 invertiert, wie dies in Fig. 2E dargestellt ist. Als Folge hiervon wird das Verknüpfungsglied 33 geschlossen, um doi Zählvorgang des Zählers 12 zu stoppen,und das Ausgangssignal des Pegelsetektors 32 wird über einen Inverter 39 dem Flipflop 34 zugeführt, um dieses zurüclczusetzen, wie in Fig. 2F dargestellt, womit die dritte Integrationsperiode T3 beendet wird. Während der zweiten Integrationsperiode T2 wird der Taktimpuls in den Zähler 12 in eine Stufe eingegeben, die der zweiten Stelle von der niedrigstwertigen Stelle aus entspricht, und in der dritten Integrationsperiode T3 wird der Taktimpuls in die Stufe der niedrigstwertigen Stelle des Zählers 12 eingegeben. Werden die Widerstandswerte der Widerstände 16 und 29, die Kapazität des Kondensators 19 und die Eingangsanalogspannung am Eingangsanschluß 15 mit R1, R2, C1 bzw. Vi bezeichnet, dann läßt sich aus der Wellenform nach Fig. 2H die folgende Formel ablelten: Falls die Periode der von dem Anschluß 22 gelieferten Taktimpulse als 7 angenommen wird und falls die Anzahl der während der Integrationsperioden T1, T2 und T3 gezählten Taktimpulse als N, nl bzw. n2 angenommen wird, gilt: Durch Einsatz in die Formel (1) folgt: Demgemäß wird die folgende Formel erhalten: Durch Normalisieren VR =1 2 folgt 1 Vi = n1 - # . n2 ........(4) 10 Die Zählwerte n1 und n2 während der Integrationsperioden T2 und T werden jeweils durch den Zähler 12 erhalten, durch den die Eingangsspannung Vi in den entsprechenden Digitalwert umgewandelt wird.The output signal of the level detector 32 is, as is shown in Fig. 2E, inverted, whereby a logic element 33 is opened in order to let through the clock pulse supplied by the terminal 22, which is generated immediately after the opening of the logic element 33, whereby, as in FIG. 2D shown, the flip-flop 26 is reset. As indicated in FIG. F, a flip-flop 34 is set by its set output. A switch 35 is closed by the set output g of the flip-flop 34 and a second reference voltage -VR / 10, which has opposite polarity to the first reference voltage + VR supplied by the terminal 28, from a terminal 36 via the switch 35 and the resistor 29 to Integrator 17 supplied, whereby the third integration period is started at the time t5. The set output of the flip-flop 34 opens a logic element 37 via which the clock pulses supplied by the connection 22 are fed to a DOWN connection 38 of the counter 12 for downward counting. When the output of the integrator 17 has grown so far that it crosses the zero level again, as shown in Fig. 21, then at time t4, in which the value zero is crossed, the output of the level detector 32 is inverted, as this shown in Fig. 2E. As a result, the logic element 33 is closed in order to stop the counting process of the counter 12, and the output signal of the level detector 32 is fed via an inverter 39 to the flip-flop 34 in order to reset it, as shown in FIG. 2F, whereby the third integration period T3 is terminated. During the second integration period T2, the clock pulse is inputted to the counter 12 in a stage corresponding to the second digit from the least significant digit, and in the third integration period T3, the clock pulse is inputted into the least significant digit stage of the counter 12. If the resistance values of the resistors 16 and 29, the capacitance of the capacitor 19 and the input analog voltage at the input terminal 15 are denoted by R1, R2, C1 and Vi, then the following formula can be derived from the waveform according to FIG. 2H: If the period of the clock pulses supplied by the terminal 22 is assumed to be 7 and if the number of clock pulses counted during the integration periods T1, T2 and T3 is assumed to be N, nl and n2, the following applies: By inserting it into formula (1) it follows: Accordingly, the following formula is obtained: Normalizing VR = 1 2 implies 1 Vi = n1 - #. n2 ........ (4) 10 The count values n1 and n2 during the integration periods T2 and T are respectively obtained by the counter 12 by which the input voltage Vi is converted into the corresponding digital value.

Wie beschrieben, macht der bekannte A/D-Wandler des Triple-Slope-Systems ein Abwärtszählen der Zahl n2 der Taktimpulse, während der dritten Integrationsperiode T3 erforderlich und bedingt dadurch die Verwendung eines teueren Aufwärts/Abwärts-Zählers als Zähler 12. Ferner muß bei dem bekannten A/D-Wandler die Zeitverzögerung in der Operation des Pegeldetektors 32 kürzer als die Periode der Taktimpulse sein, d.h. es wird ein schneller Pegeldetektor benötigt.As described, the well-known A / D converter makes the triple-slope system counting down the number n2 of clock pulses, during the third integration period T3 is required and therefore requires the use of an expensive up / down counter as counter 12. Furthermore, in the known A / D converter, the time delay in the Operation of the level detector 32 can be shorter than the period of the clock pulses, i.e. a fast level detector is required.

Fig. 3 stellt eine Ausführungsform eines Triple-Slope-A/D-Wandlers gemäß der Erfindung dnr, wobei die zu Firr. 1 entsprechenden Teile mit dem gleichen Bezugszeichen versehen sind. Wenn in Fig. 4A dargestellte Startsignal dem Starteingangsanschluß 11 zugeführt worden ist, wird der UP-Zähler 12 durch das Startsignal zurückgesetzt, wie dies in Fig. 4B angedeutet ist und, wie in Fig. 4C dargestellt, das Flipflop 13 durch das Startsignal gesetzt. Durch dell Setzausgang des Flipflops 13 wird der Schalter 14 geschlossen und das vom Eingangsanschluß 15 gelieferte Eingangsanalogsignal über den Schalter 14 und den Widerstand 16 dem Integrator 17 zur Tntegration zugeleitet. Die Ausgangsgröße des Integratorsc 17 steigt von einem ersten Bezugspegel, der bei dem Beispiel als Nullpegel gewählt worden ist an, wie dies in Fig. 4H gezeigt ist. Ferner wird durch das vom Anschluß 11 gelieferte Startsignal ein D-Flipflop 41 gesetzt urid dessen Signa] am Setzausgang wird hoch, wie in Fig. 41 gezeigt, wodurch oas Verknüpfungsglied 21 geöffnet wird. Das Ausgangssignal der Verknüpfungsgliedes 21 wird dein Verknüpfungsglied 42 zugeführt, dns ebenfalls geöffnet ist, da an ihm das Signal des Rücksetzausganges des Flipflops 34 anliegt. Ferner wird ein vom Taktimpulsgenerator 43 geliererter Taktimpuls dem Taktanschluß des Flipflops 41 zugeführt, und es wird vom Anschluß 44 an dem D-Anschluß des Flipflops 41 ein hoher Pegel "1" angelegt und durch den Taktimpuls eingelesen. Demzufolge wird der vom Taktgenerator 43 gelieferte Taktimpuls über die Verknüpfungsglieder 21 und 42 und den Anschluß dem Zähler 12 zum Aufwärtszählen in einer Stufe 12, zugeführt, die der zweiten Stelle, von der (erste, Stelle) niedrigstweltigen .Stelle 121/ausgesehen, entspricht. Wenn der Zähler 12 eine bestimmte Anzahl von Impulsen gezählt hat, läurt er, wie in Fig. 4B angedeutet, über, und durch das vom Anschluß 24 gelieferte Überlaufsignal wird, wie in Fig. 4C gezeigt, das Flipflop zurückgesetzt und damit die erste Integrationsperiode T1 beendet.3 illustrates an embodiment of a triple slope A / D converter according to the invention dnr, where the to Firr. 1 corresponding parts with the same Reference numerals are provided. When the start signal shown in Fig. 4A is applied to the start input terminal 11 has been supplied, the UP counter 12 is reset by the start signal, as indicated in Fig. 4B and, as shown in Fig. 4C, the flip-flop 13 set by the start signal. The set output of the flip-flop 13 is the Switch 14 closed and the input analog signal supplied by input terminal 15 fed via the switch 14 and the resistor 16 to the integrator 17 for integration. The output of the integrator 17 rises from a first reference level at the example has been selected as the zero level, as shown in Fig. 4H. Furthermore, a D flip-flop 41 is set by the start signal supplied by terminal 11 urid whose signal] at the set output goes high as shown in Fig. 41, whereby oas Link 21 is opened. The output signal of the logic element 21 your link 42 is fed, dns is also open, because on him the signal of the reset output of the flip-flop 34 is present. Furthermore, a from the clock pulse generator 43 supplied clock pulse to the clock terminal of the flip-flop 41, and it is from the terminal 44 to the D terminal of the flip-flop 41, a high level "1" is applied and read in by the clock pulse. As a result, the from the clock generator 43 delivered clock pulse via the logic elements 21 and 42 and the connection to the Counter 12 for counting up in a stage 12, fed to the second digit, from the (first, position) lowest-worldly position 121 / looked, corresponds to. if the counter 12 has counted a certain number of pulses, it says, as in Fig. 4B indicated, over and by the overflow signal supplied by terminal 24, as shown in Fig. 4C, the flip-flop is reset and thus the first integration period T1 ended.

Durch den Rücksetzunsgang des Flipflops 13 wird das Flipflop 26 gesetzt, wie in Fig. 4D gezeigt, und durch den Setzausgang des Flipflops 26 der Schalter 27 geschlossen. Als Folge hiervon wird die erste Bezugsspannung +VR mit entegegengesetzter Polarität zur Polarität des Eingangssignals -Vi vom Anschluß 28 dem Integrator 17 Uber den Schalter 27 und den Eingangs widerstand 29 zugeführt und integriert, wodurch die zweite Integrationsperiode T2 begonnen wird. Die Ausgangsgröße des Integrators 17 nimmt ab, wie in Fig. 4H dargestellt. Andererseits wird das Flipflop 13 zurückgesetzt und durch eine Differrenzierschaltung das Signal am Rücksetzausgang differenziert und durch dessen ansteigende Ausgangsgröße das Flipflop 41 zurückgesetzt, um dessen Setzausgang zum Zeitpunkt t2 auf den niedrigeren Pegel zu bringen, wie dies in Fie;. 4I dargestellt ist, wodurch das Verknüpfungsglied 21 geschlossen wird.By resetting the flip-flop 13, the flip-flop 26 is set, as shown in Fig. 4D, and by the set output of the flip-flop 26 the switch 27 closed. As a result, the first reference voltage + VR becomes opposite to one another Polarity to the polarity of the input signal -Vi from terminal 28 to integrator 17 About the switch 27 and the input resistor 29 supplied and integrated, whereby the second integration period T2 is started. The output of the integrator 17 decreases as shown in Fig. 4H. On the other hand, the flip-flop 13 is reset and differentiates the signal at the reset output by a differentiating circuit and by its increasing output variable, the flip-flop 41 is reset to its To bring the set output to the lower level at time t2, as shown in FIG. 4I is shown, whereby the logic element 21 is closed.

Durch den umittelbar dem differenzierten Impuls der von der Differenzierschaltung 45 geliefert wird, folgenden Taktimpuls, wird, wie in Fig. 41 gezeigt, zum Zeitpunkt t3 der höhere Pegel in das Flipflop 41 eingelegen Im Zeitpunkt t3 öffnet das Verknüpfungsglied 21 erneut, und der Zähler 2 nimmt wieder das Zählen der Taktimpulse auf. Der Zeitasbschnitt vom Zeitpunkt des Rücksetzens des Flipflops 41 bis zum Zeitpunkt des Einlesens des Wertes "1" kann durch Ändern des Frequenzteilungsverhältnisses für die Taktimpulse, die dem Taktanschluß des Flipflops 41 zugefuhrt werden, verändert werden. Die vom Integrator 17 gelieferte Ausgangsgröße wird einem der Eingangsanschlüsse des Pegel detektors 32 zugeführt, während dessen anderer Eingangsanschluß 46 über einen Widerstand 47 geerdet und auf Nullpotential gehalten wird, das der erste Bezugspegel ist. Wenn demzufolge das vom Integrator 17 gelieferte Ausgangssignal den Nullpegel kreuzt, nimmt im Zeitpunkt t4 das Ausgangssignal des Pegeldetelttors 32 den höheren Pegel ein, wie dies in Fig. 4E dargestellt ist. Das vom Pegeldetektor 32 gelieferte Ausgangssignal wird dem D-Anschluß des D-Flipflops 49 einer Synchronisierschaltung 48 zugeführt, dessen Taktanschluß mit dem Taktimpuls des Taktgenerators 43 beliefert wird. Durch den vom Taktgenerator 43 gelieferten Taktimpuls wird deshalb unmittelbar nach dem Zeitpunkt t4 der höhere Pegel in das Flipflop 49 eingelesen, um dessen Q-Ausgangssignal zu veranlassen, im Zeitpunkt t5 den höheren Pegel einzunehmen. Dieses Ausgangssignal wird über den b-Kontakt des Umschalters 51 zum Rücksetzanschluß des Flipflops 26 geleitet, um dieses zurückzustellen, mit dem Ergebnis, daß der Schalter 27 geöffnet wird, um die zweite Integrationsperiode T2 zu beenden.Through the immediately differentiated impulse of the Differentiating circuit 45 is supplied, the following clock pulse becomes, as shown in Fig. 41, at the timing t3 the higher level inserted into the flip-flop 41 At time t3 the logic element opens 21 again, and the counter 2 resumes counting the clock pulses. The time segment from the time the flip-flop 41 is reset to the time the The value "1" can be changed by changing the frequency division ratio for the clock pulses, which are fed to the clock connection of the flip-flop 41 can be changed. The ones from The output variable supplied to the integrator 17 becomes one of the input terminals of the level detector 32 supplied, while the other input terminal 46 via a resistor 47 is grounded and held at zero potential, which is the first reference level. if consequently the output signal supplied by the integrator 17 crosses the zero level, At the time t4, the output signal of the level detector 32 takes the higher level as shown in Figure 4E. The output signal provided by the level detector 32 is fed to the D terminal of the D flip-flop 49 of a synchronization circuit 48, whose clock connection is supplied with the clock pulse of the clock generator 43. By the clock pulse supplied by the clock generator 43 is therefore immediately after the Time t4 the higher level is read into the flip-flop 49 in order to increase its Q output signal to cause to take the higher level at time t5. This output signal becomes the reset connection of the flip-flop via the b-contact of the switch 51 26th directed to reset this, with the result that the switch 27 is opened to end the second integration period T2.

Durch das Signal des flücksetzausgangs des Flipflops 26 wird das Flipflop 34 gesetzt, wie in Fig. 4F dargestellt, und durch das Signal des Setzausgangs des Flipflops 34 werden die Schalter 35 und 52 geschlossen und der Umschalter 51 auf die Seite des Kontakts a umgeschaltet. Es wird eine zweite Bezugsspcumung VR/10, die die gleiche Polarität wie die erste Bezugsspannung aufweist und am Anschluß 36 anliegt, dem Integrator 17 über den Schalter 35 zugeführt und hierdurch die dritte Integrationsperiode T3 gestartet. Ein von einem Bezugspegelgenerator 53 gelieferter zweiter Bezugspegel wird an den Eingangsanschluß 46 des Pegeldetektors 32 über den Schalter 52 angelegt. Der zweite Bezugspegel hat während der dritten Integrationsperiode T3 eine Polarität solcher-Richtung, daß sie die Umkehrung des vom Pegeldetektor 32 gelieferten Ausgangssignals verschiebt. D.h., der zweite Bezugspegel hat die entgegengesetzte Polarität von der Bezugsspannung. Bei dem Beispiel wird -Vd als zweiter Bezugspegel an den Pegeldetektor 32 angelegt. Der Bezugspegelgenerator 53 ist beispielsweise dadurch gebildet, daß ein nicht invertierter Eingangsanschluß eines Operationsverstärkers 54 geerdet, dessen invertierter Eingangsanschluß mit dem Knotenpunkt des Schalters 35 und des Widerstandes 29 über einen Widerstand 55 verbunden und ein GegenltopplungszJiderstand 56 zwischen den invertierten Eingangsanschluß und den Ausgangsanschluß des Operationsverstärkers 54 geschaltet wird. Der Ausgangsanschluß des Operationsverstärkers 54 ist über den Schalter 52 mit dem Anscluß 46 verbunden. Durch Wahl der Widerstandswerte der Widerstände 55 und 56 wird der oben enwähnte zweite Bezugspegel -Vd aus der Bezugsspannung VR/10 erhalten, die vom Schalter 35 in dessen EIN-Zustand abgenommen wird. Auf diese Weise wird nn den Pegeldetektor 32 der zweite Bezugspegel -Vd angelegt, so daf? dessen Angangssignal dazu gebracht wird, li;i Zeitpunkt t5 des Beginns der dritten Integral onsperiode T3 den niedrigeren Pegel einzunehmen, wie dies in Fig. 4E angedeutet ist. Ferner wird durch das vom Setzausgang des Flipflops 34 gelieferte Signal das Verknüpfungsglied 37 geöfnet, durch das die vom Taktgenerator 43 gelieferten Taktimpulse einem UP-Anschluß 58 der niedrigstwertigen Stelle 121 des Zählers 12 zur Aufwärtszählung zugeführt werden. Das Vcrknilptungsglied 42 ist geschlossen, da das Flipflop 34 gesetzt ist.The signal of the reset output of the flip-flop 26 turns the flip-flop 34 set, as shown in Fig. 4F, and by the signal of the set output of the Flip-flops 34, the switches 35 and 52 are closed and the changeover switch 51 is on the side of contact a is switched. A second reference specification VR / 10 is used, which has the same polarity as the first reference voltage and at the terminal 36 is applied to the integrator 17 via the switch 35 and thereby the third Integration period T3 started. One supplied by a reference level generator 53 The second reference level is applied to the input terminal 46 of the level detector 32 via the Switch 52 applied. The second reference level is during the third integration period T3 has a polarity such that it is the reverse of that from the level detector 32 delivered output signal shifts. That is, the second reference level has the opposite polarity from the reference voltage. In the example, -Vd is used as second reference level is applied to the level detector 32. The reference level generator 53 is formed, for example, by having a non-inverted input terminal an operational amplifier 54 grounded, whose inverted input terminal with the junction of the switch 35 and the resistor 29 via a resistor 55 tied together and a negative feedback resistor 56 between the inverted input terminal and the output terminal of the operational amplifier 54 is switched. The output terminal of the operational amplifier 54 is connected to the connection 46 via the switch 52. By choosing the resistance values of the resistors 55 and 56, the above-mentioned one becomes Second reference level -Vd obtained from the reference voltage VR / 10, which is generated by the switch 35 in the ON state of which is picked up. In this way, nn becomes the level detector 32 the second reference level -Vd is applied, so that? its initial signal brought to it becomes, li; i time t5 of the start of the third integral ons period T3 the lower Take levels as indicated in Fig. 4E. Furthermore, the dated Set output of the flip-flop 34 signal delivered the logic element 37 opened, by which the clock pulses supplied by the clock generator 43 to a UP connection 58 the least significant digit 121 of the counter 12 for up counting. The link 42 is closed because the flip-flop 34 is set.

Wenn die Ausgangsgröße des Integrators 17 im Zeitpunkt t6 den zweiten Bezugspegel -Vd erreicht, wie dies in Fig. 4H dargestellt ist, dann wird das Ausgangssignal des Pegeldetektors 32, wie in Fig. 4E gezeigt, invertiert. Durch den nächsten Taktimpuls wird in das Flipflop 49 der Wert 1 eingelesen (Fig. 4J). Das Ausgangssignal des Flipflops 49 wird über die Seite a des Umschalters 51 dem Rücksetzanschluß des Flipflops 34 zugeführ, um dieses zurückusetzen. Wie in l"lg. lIJ dargestellt wird das Signal des Setzausgangs niedrig im Pegel, wodurch das Verknüpfungsglied 37 geschlos sen wird, die Schalter 35 und 52 geöffnet werden und der Umschalter 51 auf die Seite b geschaltet wird, wodurch die drite Integrationsperiode T3 beendet wird. Darüberhinaus wird das Signal des Rücksetzausgangs des Flipflops 34 dem Flipflop lF9 zugeführt, um dleses zu setzen und durch das Signal von dessen Setzausgang wird ein parallel zum Kondensator 19 des Integrators 17 geschalteter Schalter 61 geschlossen, um den Integrator 17 zurtiekzustellen. Obwohl bisher nocke nicht beschrieben, wird beim Anlegen des Startsignals an den Anschluß 11 das Flipflop 59 durch das Startsignal zurückgesetzt, um den Schalter 61 zu öffnen und damit eine Integration durch den Integrator 17 zuzulassen.If the output of the integrator 17 at time t6 the second When the reference level reaches -Vd as shown in Fig. 4H, the output signal becomes of the level detector 32 as shown in Fig. 4E is inverted. By the next clock pulse the value 1 is read into flip-flop 49 (Figure 4J). The output signal of the flip-flop 49 is on the side a of the switch 51 to the reset terminal of the Flip-flops 34 supplied to reset it. As shown in l "lg. LIJ the signal of the set output low in level, whereby the logic element 37 closed sen, the switches 35 and 52 are opened and the changeover switch 51 on the side b is switched, whereby the third integration period T3 is ended. Furthermore the signal of the reset output of flip-flop 34 is fed to flip-flop IF9, in order to set it and through the signal from its set output, a parallel to the capacitor 19 of the integrator 17 switched switch 61 closed to the To provide integrator 17. Although the cam has not yet been described, the Application of the start signal to the terminal 11 of the flip-flop 59 by the start signal reset to open the switch 61 and thus an integration by the Allow integrator 17.

Wie beschrieben wird die Zufuhr der Taktimpulse zum Zähler 12 zwischen den Zeitpunkten t2 und t3 zu Beginn der zweiten Integrationsperiode T2 durch das Verknüpfungsglied 21, das Flipflop 41 und die Differenzierschaltung 45 gesperrt. Diese Zeitdauer der Aufhebung der Taktimpulse wird so gewählt, daß sie gleich der digitalen Größe ist, die dem VIcrt des zweiten Bezugspegels -Vd entspricht. Bei der beschriebenen Arbeitsweise unterliegt die Aufladung des integrierenden Kondensators 19 des Integrators 17 den folgenden Änderungen. Die Oröße Q1 der minderung in der Aufladung während der ersten Integrationsperiode T1 ist gegeben durch Q1 Vi T . (5) R1 1 Die Größe Q2 der Xnderung in der Aufladung während der zweiten Integrationsperiode T2 ist: V 2 Die Größe Q) der Änderung in der Aufladung während der dritten Integrationsperiode T3 ist: = VR T3 . .. . . . . . (7) 10R2 Wenn die Zeitdauer von dem Zeitpunkt, zu dem das vom Integrator 17 gelieferte Ausgangssignal während der zweiten Integrationsperiode den ersten Bezugspegel kreuzt, d. h.As described, the supply of the clock pulses to the counter 12 is between the times t2 and t3 at the beginning of the second integration period T2 by the Logic element 21, the flip-flop 41 and the differentiating circuit 45 are blocked. This duration of the cancellation of the clock pulses is chosen so that it is equal to the is digital quantity which corresponds to the VIcrt of the second reference level -Vd. at the charging of the integrating capacitor is subject to the described mode of operation 19th of the integrator 17 has the following changes. The Q1 size of the reduction in charge during the first integration period T1 is given by Q1 Vi T. (5) R1 1 The Quantity Q2 of the change in charge during the second integration period T2 is: V 2 The quantity Q) of the change in charge during the third integration period T3 is: = VR T3. ... . . . . (7) 10R2 If the length of time from the point in time to that the output signal supplied by the integrator 17 during the second integration period crosses the first reference level, d. H.

den Pegel Null bis zu dem Zeitpunkt, zu dem die erste Bezugsspannung VR so weit integriert ist, daß sie den zweiten Bezugspegel -Vd erreicht, als T4 angenommen wird, folgt V R Vd = . T4 CR2 Die Größe Q4 der änderung in der Aufladung des Kondensators 19 während dieser Zeitdauer ist: Q4 = VR/R2 . T4 ........(8) Wie aus Fig. 4H ersichtlich, ist der Betrag der Integration vom Zeitpunkt der Kreuzung des Pegels Null in der zweiten Integrationsperiode T2 bis zum Ende der dritten Integrationsperiode T3 größer als der Betrag der Integration in der ersten Integrationsperiode T1 und die erstgenannte Größe der Integration ist gleich der obengenannten Größe Q4, so daß die Größen Q1, Q2, Q3 und Q4 der folgenden Beziehung genügen: Q1 = Q2 + Q3 - Q4 ........(9) Durch Einsatz der Formeln (5), (6), (7) und (8) in Formel (9) folgt Falls die Anzahl der Taktimpulse in der zweiten, der dritten und der vierten Integrationsperiode als n2, n3 bzw. n4 angenommen wird, und falls die Periode der Taktimpulse in jeder (Integrations)Periode als Tangenommen wird, dann ist T2 - nE T3 = n5r und T4 = n4#. Durch Einsatz in die Formel (10) folgt: In der Praxis wird die Zahl n4 nicht subtrahiert, und wle oben anhand der vorhergehenden Ausführungsform beschrieben, wird -n4 durch Verhindern des Zählers 12 am Zählen der Zahl n4 vom Zeitpunkt t2 des Starts der zweiten Integrationsperiode T2 an erhalten. Da das Zählen in der zweiten Integrationsperiode T2 bei der Zahlenstelle beginnt, die in der Ordnung um eine Stelle höher liegt als im Falle des Zählens während der dritten Integrationsperiode T3, erscheint als Zählwert des Zählers 12 10n2 + n3 = n0, und es folgt Das Eingangssignal Vi am Eingangsanschluß 15 kann vom Zählwert n0 ermittelt werden, und der Zahlinhalt des Zählers 12 ist ferner kennzeichnend für den Digitalwert des Eingangssignals Vi.the level zero until the point in time at which the first reference voltage VR has been integrated to such an extent that it reaches the second reference level -Vd, is assumed to be T4, then VR Vd =. T4 CR2 The quantity Q4 of the change in the charge of the capacitor 19 during this period is: Q4 = VR / R2. T4 ........ (8) As can be seen from FIG. 4H, the amount of integration from the time when the zero level crosses in the second integration period T2 to the end of the third integration period T3 is greater than the amount of integration in of the first integration period T1 and the first-mentioned size of the integration is equal to the above-mentioned size Q4, so that the sizes Q1, Q2, Q3 and Q4 satisfy the following relationship: Q1 = Q2 + Q3 - Q4 ........ (9 ) By employing formulas (5), (6), (7) and (8) in formula (9), it follows If the number of clock pulses in the second, third and fourth integration periods is taken as n2, n3 and n4, respectively, and if the period of the clock pulses in each (integration) period is taken as T, then T2 - nE T3 = n5r and T4 = n4 #. By inserting it into the formula (10) it follows: In practice, the number n4 is not subtracted, and as described above with reference to the previous embodiment, -n4 is obtained by preventing the counter 12 from counting the number n4 from time t2 of the start of the second integration period T2. Since counting in the second integration period T2 starts at the digit which is one place higher in order than in the case of counting during the third integration period T3, 10n2 + n3 = n0 appears as the count value of the counter 12, and it follows The input signal Vi at the input terminal 15 can be determined from the count value n0, and the number content of the counter 12 is also indicative of the digital value of the input signal Vi.

Wenn bei der Schaltung nach Fig. 3 das Eingangs signal Vi positiv ist, wird anstelle des Schalters 27 in der zweiten Integrationsperiode T2 ein Schalter 62 geschlossen, der von einem Anschluß 63 dem Integrator 17 eine negative erste Bezugsspannung VR zuführt. Ferner wird in der dritten Integrationsperiode T3 anstelle des Schalters 35 ein Schalter 64 geschlossen, wodurch dem Integrator 17 von einem Anschluß 65 eine negative zweite Bezugsspannung -VR/10 zugeführt wird.If in the circuit of FIG. 3, the input signal Vi is positive is, instead of the switch 27 in the second integration period T2 is a switch 62 closed, the from a terminal 63 to the integrator 17 supplies negative first reference voltage VR. Furthermore, in the third integration period T3 instead of switch 35, a switch 64 is closed, whereby the integrator 17 a negative second reference voltage -VR / 10 is supplied from a terminal 65.

Bei der Ausführungsform nach Fig. 3 sind die dem Zähler 12 in der zweiten Integrationsperiode T2 zugeführten Taktimpulse und die dem Zähler 12 in der dritten Integrationsperiode T3 zugeführten Taktimpulse so gewählt, daß sie einander gleich sind. Sie können jedoch auch in der Frequenz voneinander verschieden sein. So kann zum Beispiel, wie in Fig. 5 dargestellt, in der zweiten Integrationsperiode T2 der Takt impuls dem Zähler 12 an der Stufe der dritten Stelle von der niedrigstwertigen Stelle aus gesehen zugeführt werden. Die Periode des vom Taktimpulsgenerator 43 gelieferten Taktimpulses wird so gewahlt, daß sie q5O ist, und es wird in einer Steuerschaltung 66 von diesem Taktimpuls der Periode #0 ein Taktimpuls der Periode abgeleitet. Der so erhaltene Taktimpuls wird dem Anschluß 23 in der zweiten Integrationsperiode T2 zugerührt, und es wird dem Anschluß 58 in der dritten Integrationsperiode T3 ein Taktimpuls der Periode t2 zugeführt, der von dem Taktimpuls der Periode T in der Steuerschaltung 66 ab-0 geleitet ist. Wird die zweite Bezugsspannung so gewählt, daß sie VR/20 oder -VR/20 ist, dann werden die Frequenzen der Taktimpulse so gewählt, daß sie der Beziehung 7 = r2 genügen.In the embodiment of FIG. 3, the counter 12 are in the second integration period T2 supplied clock pulses and the counter 12 in the third integration period T3 supplied clock pulses selected so that they each other are the same. However, they can also be different from one another in terms of frequency. For example, as shown in FIG. 5, in the second integration period T2 the clock pulse to the counter 12 at the stage of the third digit from the least significant Point to be fed as seen. The period of the clock pulse generator 43 delivered clock pulse is chosen so that it is q5O, and it is in a Control circuit 66 receives a clock pulse of the period from this clock pulse of period # 0 derived. The clock pulse thus obtained is applied to the terminal 23 in the second integration period T2 supplied, and it is the terminal 58 in the third integration period T3 a clock pulse of the period t2 is supplied, which is derived from the clock pulse of the period T in the control circuit 66 is routed down-0. If the second reference voltage is chosen so that it is VR / 20 or -VR / 20, then the frequencies of the clock pulses are chosen so that they satisfy the relation 7 = r2.

Die Steuerschaltung 66 enthält auch die Flipflops 13, 26, 34 und 41, die Differenzierschaltung 45 und die Verknüpfungsglieder 21, 37 und 42 von Fig. 3. Mit der Synohronisierschaltung 48 wird der Beginn der Zählung der Taktimpulse während der zweiten Integrationsperiode T2 mit den Taktimpulsen der Periode t1 synchronisiert und ferner der Beginn der Zählung der Taktimpulse während der dritten Integrationsperiode T3 mit den Taktimpulsen der Periode T Da der Zählwert der niedrigstwertigen Stelle 121 des A/D-Wandlers keine allzu große Zuverlässigkeit aufweist, wird der Zählinhalt des an den Ausgang des A/D-Wandlers geschalteten Zählers 12 ausschließlich des genannten Zählwertes der niedrigstwertigen Stelle als Ausgangssignal verwendet oder auf einem Display 67 dargestellt. Im allgemeinen ist der erste Bezugspegel nicht der Pegel Null sondern wird dem Anschluß 46 von einem Anschluß 72 Uber einen Schalter 71 zugeführt, der während der zweiten Integrationsperiode T2 geschlossen ist.The control circuit 66 also includes the flip-flops 13, 26, 34 and 41, the differentiating circuit 45 and the logic elements 21, 37 and 42 of FIG. 3. The synchronization circuit 48 starts the counting of the clock pulses synchronized with the clock pulses of the period t1 during the second integration period T2 and further starting the counting of the clock pulses during the third integration period T3 with the clock pulses of the period T Da is the count value of the least significant digit 121 of the A / D converter is not very reliable, the count becomes of the counter 12 connected to the output of the A / D converter, excluding the said counter Count value of the least significant digit used as an output signal or on a Display 67 shown. In general, the first reference level is not the level Zero but is fed to terminal 46 from a terminal 72 via a switch 71, which is closed during the second integration period T2.

Um die Genauigkeit zum Beispiel durch zwei Stellen in der dritten Integrationsperiode T3 zu erhöhen, wird der vom Anschluß 23 gelieferte Taktimpuls dem Zähler 12 in der Stufe 123 der dritten Stelle von der niedrigstwertigen Stelle aus gesehen während der zweiten Integrationsperiode T2 zugeführt, wie dies in Fig. 6 dargestellt ist, und es wird während der dritten fntegrationsperiode T3 der gleiche Taktimpuis, wie er in der zweiten Integrationsperiode T2 benutzt wird, der der niedrigstwertigen Stelle entsprechenden Stufe 121 vom Anschluß 58 zugeführt, und es wird die zweite Bezugsspannung an den Anschlüssen 36 und 65 so gewählt, daß sie VR/100 bzw.To the accuracy, for example, through two digits in the third To increase integration period T3, the clock pulse supplied by terminal 23 becomes the counter 12 in the stage 123 of the third digit from the least significant digit from seen during the second integration period T2, as shown in Fig. 6, and it becomes the same during the third integration period T3 Clock pulses as used in the second integration period T2, that of the least significant Place corresponding level 121 from Terminal 58 supplied, and it is the second reference voltage at the terminals 36 and 65 selected so that they VR / 100 or

-VR/100 ist. In den Fig. 5 und 6 sind die Teile, die sich nicht unmittelbar auf die beschriebene Arbeitsweise beziehen, weggelassen. Die Schalter 14, 27, 35, 51, 52, 62 und 64 sind üblicherweise in Form elektronischer Schalter, wie Feldeffekttransistoren, ausgebildet.-VR / 100 is. In Figs. 5 and 6 are the parts that are not immediately refer to the described mode of operation, omitted. The switches 14, 27, 35, 51, 52, 62 and 64 are usually in the form of electronic switches, such as field effect transistors, educated.

Bei dem anhand der Fig. 1 und 2 beschriebenen bekannten Triple-Slope-A/D-Wandler sind die dem Integrator 17 während der zweiten und dritten Integrationsperiode T2 und T3 zugeführten Bezugsspannungen in ihrer Polarität zueinander entgegengesetzt und während der dritten Integrationsperiode T3 ist eine Subtraktion, d. h. eine Abwärtszählung der Taktimpulse erforderlich, so daß ein Aufwärts/Abwärts-Zähler benötigt wird. Bei dem A/D-Wandler gemäß dieser Erfindung weisen jedoch, wie oben anhand von Fig. 3 ausgeführt, die erste und die zweite Bezugsspannung, die dem Integrator 17 während der zweiten bzw. der dritten Integrationsperiode T2 bzw. T3 zugeführt werden, die gleiche Polarität auf und die digitale Größe, die dem zweiten Bezugspegel entspricht, wird durch Herausnahme der Taktimpulse zu Beginn der zweiten Integrationsperiode T2 eliminiert. Deshalb wird vom Zähler 12 nur eine Aufwärtezählung verlangt, und es können demzufolge die Kosten des A/D-Wandler8 reduziert werden.In the known triple-slope A / D converter described with reference to FIGS are those of the integrator 17 during the second and third integration periods T2 The polarity of the reference voltages supplied to T3 and T3 are opposite to one another and during the third integration period T3 there is a subtraction, i. H. one Down counting of the clock pulses required, so an up / down counter is needed. In the A / D converter according to this invention, however, as above 3, the first and second reference voltages supplied to the integrator 17 supplied during the second and the third integration period T2 and T3, respectively be the same polarity and the digital size that the second reference level corresponds to, by removing the clock pulses at the beginning of the second integration period T2 eliminated. Therefore, only an up count is required from the counter 12, and accordingly, the cost of the A / D converter8 can be reduced.

Wie erwähnt arbeitet der Zähler 12 so, daß er nur in einer Richtung zählt, und in der dritten Integrationsperiode T3 wird der erste Bezugspegel auf den zweiten geschaltet, so daß ein Pegeldetektor 32 ausreichend ist. Bei dem in Fig. 1 dargestellten bekannten A/D-Wandler muß die Arbeits- bzw.As mentioned, the counter 12 operates so that it only works in one direction counts, and in the third integration period T3, the first reference level becomes the second switched so that one level detector 32 is sufficient. The in Fig. 1 shown known A / D converter must be the working or

Ansprechverzögerung des Pegeldetektors 32 kürzer als die Periode der Taktimpulse gemacht werden, so daß als Pegeldetektor 32 ein teurer Pegeldetektor mit hoher Ansprechgeschwindigkeit erforderlich ist. Bei dem A/D-Wandler gemäß dieser Erfindung kann jedoch durch die Auswahl des zweiten Bezugspegels ein billiger Pegeldtektor mit niedriger Ansprechgeschwindigkeit verwendet werden. Da der Schalter 35 bzw. 64 in der dritten Integrationsperiode T3,in der der zweite Bezugspegel benötigt wird, sich im EIN-Zustand befindet, kann der Bezugspegelgenerator 53 in Form eines invertierenden Verstärkers ausgebildet sein, der unter Verwendung der zweiten Bezugsspannung den zweiten Bezugspegel liefert, und es ist nicht erforderlich, eine eigene Spannungsquelle vorzusehen.Response delay of the level detector 32 shorter than the period of Clock pulses are made, so that the level detector 32 is an expensive level detector with a high response speed is required. In the A / D converter according to this However, by selecting the second reference level, the invention can provide an inexpensive level detector can be used with a slow response speed. Since the switch 35 resp. 64 in the third integration period T3, in which the second reference level is required is in the ON state, the reference level generator 53 may be in the form of a inverting amplifier can be formed using the second reference voltage supplies the second reference level and it is not necessary to have a separate voltage source to be provided.

Da es ausreicht, den Schalter 52 gleichzeitig mit dem Starten der dritten Integrationsperiode T3 nach der zweiten Integrationsperiode T2 einzuschalten und den Schalter 52 nach Beendigung der dritten Integrationsperiode T3 auszuschalten, kann das Steuersignal für den Schalter 52 das gleiche wie fUr den Schalter 35 bzw. 64 für das Zuführen der dritten Bezugsspannung zum Integrator 17 sein. Wenn der Bezugspegelgenerator 53 der Steuerschaltung 66 zugeordnet wird, wird diese kompliziert.Since it is sufficient to press the switch 52 at the same time as starting the turn on third integration period T3 after the second integration period T2 and turn off the switch 52 after the end of the third integration period T3, the control signal for switch 52 can be the same as for switch 35 or 64 for supplying the third reference voltage to the integrator 17. If the Reference level generator 53 is assigned to the control circuit 66, this becomes complicated.

L e e r s e i t eL e r s e i t e

Claims (1)

P a t e n t a n s p r ü c h e 1. Drelfachrampen-A/D-Wandler bei dem ein Eingangssignal mit einen Integrator von eincm ersten Bezugspegel in einer ersten Intergrationsperiode mit einem bestimmten Zeitkanal integriert wird; eine erste Bezugsspannung, deren Polartät entgegengesetzt zu der des Eingangssignals ist mit der Integrator in einer zweiten Integrationsperiode iltegriert wird, die der ersten Integrationsperiode folgt, wenn das Ausgangssignal des Integrators den ersten Bezugspegel erreicht hat, was durch einen Pegeldetektor erfaßt wird; efle zweite Bezugsspannung, die Icleiner als die erste Bezugsspannung ist, mit dem Integrator integriert wird, um eine dritte Integrationsperiodc zu beginnen; bei Erreichen eines vorgegebenen Pegels des Ausgangssignals des Integrators die drj ttc Integrationsperiode beendet wird; in der zweiten Integrationsperiode von einem Zähler Taktimpulse gezählt werden; 1 In der dritten Integrationsperiode mit dem Zähler Taktimpulse in einer Stufe gezählt werden, die einen kleineren Stellnwert als die Stufe aufweist, in der während der zweiten Integrationsperiode gezählt wird; sämtliche Operation unter der Steuerung einer Steuerschaltung erzielt werden, dadurch gekennzeic)met, daß die zweite Bezugsspannung die gleiche Polarität wie die erste Bezugsspannung aufweist, und daß Einrichtungen (21, 44, 45) voi'gesellen sind, um die Zählung einer bestimmten Anzahl von Taktimpulsen zu Beginn der zweiten Integrationsperiode zu unterbrechen, ferner eine Einrichtung (52), um an den Pegeldetektor (32) in der dritten Integrationsperiode einen zweiten Bezugspegel anzulegen, der dem Zeitabscnitt der Zählunterbrechung entspricht. P a t e n t a n s p r ü c h e 1. Triple ramp A / D converter in the an input signal with an integrator of a first reference level in a first Integration period is integrated with a specific time channel; a first Reference voltage whose polarity is opposite to that of the input signal with the integrator is integrated in a second integration period, that of the first Integration period follows when the output signal of the integrator has the first reference level has achieved what is detected by a level detector; efle second reference voltage, which is less than the first reference voltage with which the integrator is integrated, to begin a third integration periodc; when reaching a given Level of the output signal of the integrator ends the drj ttc integration period will; clock pulses are counted by a counter in the second integration period; 1 In the third integration period, clock pulses are counted in one stage with the counter which has a lower control value than the level in which during the second integration period is counted; all operation under control a control circuit, characterized in that the second reference voltage has the same polarity as the first reference voltage, and that means (21, 44, 45) are associated with the counting of a certain number of clock pulses at the beginning of to interrupt the second integration period, furthermore means (52) for communicating with the level detector (32) in the third integration period to apply a second reference level which corresponds to the time segment of the counting interruption is equivalent to. 2. A/D-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß als erster Bezugspegel Erdpotentlal ausgewählt ist, daß die Eingangsseite des Pegeldetektors (32) für den Bezugspegel iiber einen Widerstand (47) geerdet ist und mit der Verbindungsstellc von Widerstand (47) und Bezugspegeleingang des Pegeldetektors ein fünfter Schalter (52) verbunden ist.2. A / D converter according to claim 1, characterized in that the first Reference level earth potential is selected that the input side of the level detector (32) for the reference level is grounded via a resistor (47) and connected to the connection point A fifth switch is connected to the resistor (47) and the reference level input of the level detector (52) is connected. 5. A/D-Wandler nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der einem vierten Anschluß zugeführte zweite Bezugspegel durch Anlegen einer zweiten Bezugsspannung an einen invertierenden Verstärker (54) erhalten wird.5. A / D converter according to claim 1 or 2, characterized in that the second reference level fed to a fourth connection by applying a second Reference voltage to an inverting amplifier (54) is obtained. 4. A/D-Wandler nach einem der Ansprüche 1 bis 3, dadurch geketmzeichnet, daß die Steuerschaltung eine Einrichtung enthält, um die Zufuhr der Taktimpulse zum Zähler gegenUber dem Beginn der zweiten Integrationsperiode zu verzögern, daß diese Verzögerungseinrichtung einen Gate-Signalgenerator (45) enthält, der mit einem das winde der ersten Integrationsperiode anzeigenden Signal ansteigt und nach einem vorgegebenen Zeitabschnitt mit dem Taktirnpulsgenerator fällt und die Steuerschaltung ferner ein Gato (VerknUpfungsglied 21) enthält, das durch das Gate-Signal vom Gate-Signalgenerator geöffnet oder geschlossen wird und dem die Taktimpulse zugeführt werden und dessen Ausgangssignal wiederum dem Zäii)er zugeleitet wird.4. A / D converter according to one of claims 1 to 3, characterized in that that the control circuit includes means for the supply of the clock pulses to the counter towards the beginning of the second integration period to delay that this delay device includes a gate signal generator (45) with a the signal indicating the first integration period rises and after a predetermined period of time with the clock pulse generator falls and the control circuit further a Gato (link element 21) contains the gate signal is opened or closed by the gate signal generator and the clock pulses are fed and the output signal is in turn fed to the meter. 5. A/D-Wandler nach Anspruch 4, dadurch gekennzeichnet, daß der Gate-Signalgenerator eine Differenziersehaltung (45) enthält, der das das Ende der ersten Integrationsperiode anzeigende Signal zugeführt wird, ein D-Flipflop an dessen D-Anschluß ein hoher Pegel angelegt wird und das durch das Ausgangssignal der Differenzierschaltung (45) zuruckge setzt wird und dessen Steuereingang rur das Takt signal die Taktimpulse zugeführt werden, um auf diese Weise an dessen Ausgangsanschluß (Q) das Gate-Signal zu erhalten.5. A / D converter according to claim 4, characterized in that the gate signal generator a differentiating circuit (45) containing the end of the first integration period indicating signal is supplied, a D flip-flop at its D terminal a high Level is applied and that by the output signal of the differentiating circuit (45) is reset and its control input rur the clock signal the clock pulses are fed to in this way at its output terminal (Q) the gate signal to obtain. 6. A/D-Wandler nach einem der Anscprüche 1 bis 5, dadurch gekennzeichnet, daß die Steuerschaltung eine Synchronisierschaltung (48) enthält, der das Ausgangssignal des Pegeldetektors (32) und die Taktimpulse zugeführt werden, um ein Signal zu erzeugen, das für das Ende der zweiten Integrationsperiode synchron zum Takt impuls der unmittelbar dem erfaßten Ausgangssignal vom Pegeldetektor (32) in der zweiten Integrationsperiode folgt, kennzeiclmend ist und ferner ein Signal zu erzeugen, das für das Ende der dritten Integrationsperiode synchron zum Taktimpuls der unmittelbar dem erfaßten Ausgangssignal vom Pegeldetektor (32) in der dritten Integrationsperiode folgt, kennzeichnend ist 7. A/D-Wandler nach Anspruch 6, dadurch gekenzeichnet, daß die Steuerschaltung ein erstes Flipflop (13) enthält, das durch ein Startsignal gesetzt wird, um durch ein am Setzausgang abgegebenes Signal einen ersten Schalter (14) zu schließen und das durch ein Signal zurückgesetzt wird, das das Ende der ersten Integrationsperiode kennzeichnet, ferner ein zweites Flipflop (26), das durch das Signal des BUcksetzausgangs (Q), das vom ersten Flipflop geliefert wird, gesetzt wird, um einen zweiten Schalter (27) durch das Ausgangssignal seines Setzausgangs zu schließen und das durch ein Signal zurUckgesetzt wird, das für das Ende der zweiten Integrationsperiode kennzeichnend ist und von der Synchronisierschaltung (48) geliefert wird und schließlich ein drittes Flipflop (34) enthält, das durch das Signal des Rücksetzausgangs (Q) des zweiten Flipflops (26) gesetzt wird, um durch sein vom Setzausgang (Q) geliefertes Signal einen dritten und fUnften Schalter (35, 52) zu schließen und das durch ein für das Ende der dritten Integrationsperiode kennzeichnendes Signal, welches von der Synchronisierschaltung (48) geliefert wird, wieder zurü¢kgesetzt wird.6. A / D converter according to one of the claims 1 to 5, characterized in that that the control circuit includes a synchronization circuit (48) which the output signal of the level detector (32) and the clock pulses are supplied to generate a signal, that for the end of the second integration period synchronous to the clock pulse of the immediate the detected output from the level detector (32) in the second integration period follows, is characteristic and furthermore to generate a signal that is indicative of the end of the third integration period synchronous to the clock pulse of the right away the detected output from the level detector (32) in the third integration period follows, characterizing is 7. A / D converter according to claim 6, characterized in that that the control circuit contains a first flip-flop (13), which is triggered by a start signal is set to a first switch by a signal output at the set output (14) to close and that is reset by a signal indicating the end of the first integration period, also a second flip-flop (26), which by the signal of the BUckset output (Q), which is supplied by the first flip-flop, is set is set to a second switch (27) by the output signal of its set output to close and which is reset by a signal that indicates the end of the second Integration period is indicative and supplied by the synchronizing circuit (48) and finally contains a third flip-flop (34) which is triggered by the signal of the Reset output (Q) of the second flip-flop (26) is set to be through from Set output (Q) to a third and fifth switch (35, 52) close and that by a signifying for the end of the third integration period Signal which is supplied by the synchronization circuit (48) is reset again will. 8. A/D-Wandler nach Anspruch 7, dadurch gekennzeichnet, daß die Synchronisierschaltung ein D-Flipflop (49) enthält, dessen D-Anschluß das Ausgangssignal des Pegelöctektors (32) und dessen Taktanschluß (OK) ddr Taktimpulse zugeführt wird, ferner einen Umschalter (51), der durch das Ausgangssignal des Setzausgangs (Q) des dritten Flipflops (34) gesteuert wird, um das vom D-Flipflop (49) gelieferte Ausgangssignal wahlweise den Rücksetzanschlüssen (R) de zweiten und des dritten Flipflops (26, 34) zuzuführen. 8. A / D converter according to claim 7, characterized in that the synchronizing circuit a D flip-flop (49) whose D terminal contains the output signal of the level detector (32) and whose clock connection (OK) ddr clock pulses are fed, furthermore a changeover switch (51), which is triggered by the output signal of the set output (Q) of the third flip-flop (34) is controlled to selectively the output signal supplied by the D flip-flop (49) Reset connections (R) of the second and third flip-flops (26, 34). 9. A/D-Wandler nach einem der Ansprüche 1 bis 8, dadurch ge kennzeichnet, daß die zweite Bezugsspannung zu l/10 der ersten Bezugsspannung gewählt ist und daß die Taktilr,pulse dem Zähler (12) in der zweiten Integrationsperiode in einer Stufe zugeführt werden, die der zweiten Stelle von der niedrigstwertigen Stelle aus entspricht wid i11 der dritten Integrationsperiode in einer Stufe, die dr niedrigstwertigen Stelle entspricht.9. A / D converter according to one of claims 1 to 8, characterized in that that the second reference voltage is chosen to be 1/10 of the first reference voltage and that the Taktilr, pulse the counter (12) in the second integration period in a Level are fed to the second digit from the least significant digit off wid i11 corresponds to the third integration period in a stage, the dr least significant Place corresponds. 10. A/D-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Bezugsspannung zu l/l00 der ersten Bezugsspannung gewählt ist und die Taktimpulse dem Zähler (iS) in der zweiten Integrationsperiode an einer Stufe zugeführt werden, die der dritten Stelle von der niedrigstwertigen Stelle aus entspricht und in der dritten Integrationsperiode an einer Stufe, die der niedrigstwertigen Stelle entspricht.10. A / D converter according to claim 1, characterized in that the second Reference voltage is selected to l / l00 of the first reference voltage and the clock pulses are fed to the counter (iS) in the second integration period at one stage, which corresponds to the third digit from the least significant digit and in the third integration period at a level that is the least significant Place corresponds. 11. A/D-Wandler nach Anspruch 1, dadurch gekemlzeichnet, daß die durch den Zähler gezählten Talctimplllse in der zweiten Integrationsperiode eine Periode T1 und in der dritten Integrationsperiode eine Periode #2 haben, daß die Perioden #1 und #2 so gewählt sind, daß sie der Beziehung #1 = Br2 genUgen und die erste und die zweite Bezugsspannung VR1 und VR2 so gewählt sind, daß sie der Beziehung VRl gleich AVR2 genügen, daß, falls A x B = 10, die Taktimpulse dem Zähler (12) in der zweiten lntegrationsperiode an einer Stufe zugefUhrt werden, die In ihrer Ordnung um einen Stellenwert höher ist als in der dritten Integrationsperiode, und daß, falls A x B = 100, die dem Zähler zugeführten Taktimpulse in der zweiten Integrationsperiode an einer Stufe zugeführt werden, die in ihrer Ordnung um zwei Stellenwerte höher als in der dritten Integrationsperiode ist und daß in anderen Fällen die Stufen des Zählers, dem die Taktimpulse zugeführt werden, in ähnlicher Weise hinsichtlich ihres Stellenwertes ausgewählt sind.11. A / D converter according to claim 1, characterized in that the through Talct pulses counted by the counter in the second integration period one period T1 and in the third integration period have a period # 2 that the periods # 1 and # 2 are chosen so that they satisfy the relationship # 1 = Br2 and the first and the second reference voltage VR1 and VR2 are chosen so as to satisfy the relationship VRl is equal to AVR2 that, if A x B = 10, the clock pulses to the counter (12) in the second integration period at a stage that is in their Order is one place higher than in the third integration period, and that, if A x B = 100, the clock pulses supplied to the counter in the second integration period at a stage that is two places higher in order than is in the third integration period and that in other cases the steps of the counter to which the clock pulses are applied, in a similar manner with regard to are selected for their status. 12. A/D-Wandler nach Anspruch 11, dadurch gekennzeichnet, daß A x B als 100 bzw. 1000 gewählt ist und der Zählinhalt des Zählers (12) der Stufen, die höher liegen als die Stufe der zweiten Stelle von der niedrigstwertigen Stelle aus gesehen als tatsächliche Ausgangssignale des A/D-Wandlers verwendet wird.12. A / D converter according to claim 11, characterized in that A x B is selected as 100 or 1000 and the content of the count of the counter (12) of the levels higher than the level of the second digit from the least significant Is used as actual output signals from the A / D converter. 13. A/D-Wandler nach einem der Ansprüche 1 bis 12, gekennzeichnet durch eine Einrichtung zum Integrieren einer Eingangsspannung mit einem Integrator von einem ersten Bezugspegel in einer ersten Integrationsperiode mit einem vorgegebenen Zeitkana (time slot); eine Einrichtung zum Integrieren einer ersten Bezugsspannung mit zur Eingangsspannung entgegengesetzter Polarität mittels des Integrators in einer zweiten Integrationsperiode, die der ersten Integrationsperiodc folgt unter Beendigung der Integration synchron mit dem Taktimpuls, nachdem der Ausgangspegel des Integrators den ersten Bezugspegel gekreuzt hat; eine Einrichtung zum Integrieren einer zweiten Bezugsspannung der gleichen Polarität wie der ersten Bezugsspannung, die aber kleiner ist als diese, mittels des Integrators während einer dritten der zweiten Integrationsperiode folgenden Integratlonsperiode,bls der Ausgangspegel des Integrators den zweiten Bezugspegel erreicht; eine Einrichtung, um dem Zähler während der zweiten und dritten Integrationsperiode Taktimpulse in den Stufen zuzuführen, deren Stellenwerte jeweils der ersten und zweiten Bezugsspannung entsprechen, um mit dem gleichen Zähler die Taktimpulse sequentiell zu zählen; und ferner eine Einrichtung zum Unterbrechen der Zählung einer bestimmten Anzahl von Taktimpulsen, die dem zweiten Bezugspegel zu Beginn der zweiten Integrationsperiode entspricht.13. A / D converter according to one of claims 1 to 12, characterized by means for integrating an input voltage with an integrator from a first reference level in a first integration period with a predetermined one Time slot; means for integrating a first reference voltage with opposite polarity to the input voltage by means of the integrator in a second integration period following the first integration periodc below Completion of integration synchronous with the clock pulse after the output level the integrator has crossed the first reference level; a facility for integrating a second reference voltage of the same polarity as the first reference voltage, but which is smaller than this, by means of the integrator during a third of the second integration period following integration period, bls the output level the integrator reaches the second reference level; a facility to the meter clock pulses in the stages during the second and third integration periods to feed whose place values correspond to the first and second reference voltages, respectively count the clock pulses sequentially with the same counter; and also a facility to interrupt the counting of a certain number of clock pulses, which the second Corresponds to the reference level at the beginning of the second integration period.