DE2702055C2 - Datenverarbeitungseinrichtung - Google Patents

Description

Ansprüche 1 oder 2, dadurch gekennzeichnet, daß 30 lungen keine Prüfung mehr vorzunehmen, ob die Daten

die Ünterbre hungseinrichiung (50) ein Register (52, 58, 60, 62, 64) zum Registrieren von Datenfchlern aufweist sowie ein Logik-Elenr.«;nt (54), welches mittels des logischen Status ües Registers das Unicrbrechungssignal (IRQ) erzeugt.

Die Erfindung betrifft eine Datenverarbeitungscin- 40 dabei zeigt fehlerhaft sind. Der Vorteil der Erfindung ist also darin zu sehen, daß sämtliche Daten aus den Anpaßeinrichtungen sofort zum Prozessor übertragen werden können, ohne daß dieser selbst prüfend tätig werden muß. Dadurch wird im zentralen Prozessor die für die Prüfung der Status-Register erforderliche Arbeitszeit eingespart.

Nachfolgend ist ein Ausführungsbeispiei der Erfindung anhand der Zeichnung im eim'^lnen beschrieben;

richtung gemäß dem Oberbegriff des Patentanspruches 1.

Eine solche Datenverarbeitungseinrichtung ist aus der DE-OS 26 47 241 bekannt. Dort wird ein Statusregister durch den zentralen Prozessor sequentiell daraufhin abgefragt, ob ein fehlerhaft übertragenes Signal vorliegt oder nicht. Bei Vorliegen eines fehlerhaften Übertragungssignales, wobei der Fehler beispielsweise als Paritätsfehler erkannt wird, wird ein Unierbrcehungssignal zum zentralen Prozessor übertragen. su

Ein Beispiel für die hier in Rede stehenden peripheren Einrichtungen ist ein Modem, welcher an beiden Enden einer Telefon-Leitung eingesetzt wird, um binäre Informationen in ein für eine Übertragung auf der Leitung geeignetes Signal zu verwandeln und um es umgekehrt zuriickzuwandeln. Der Modem ist über eine Anpaßeinrichtung mit dem zentralen Prozessor verbunden. Die Anpaßeinrichtung dient beispielsweise der Daten-Formatierung, der Steuerung der Übertragungsgcschwin-Fig. I eine digitale Datenverarbeitungseinrichtung mit einem Mikroprozessor, welcher eine flexible Hochgeschwindigkeits-Plattenspcichcrcinheit als periphere Einrichtung steuert:

F i g. 2a bis 2c Betriebsabläufe zur Veranschaulichung der Arbeitsweise der Datcnverarbeitungseinrichtung;

F i g. 3 einen Teil eines Logikdiagramms, welches die logische Kombination von Datenfchlern veranschaulicht, die dazu führen, daß ein Untcrbrechungssignal erzeugt wird: und

Fig.4 ein Diagramm zur Veranschaulichung der Auswirkung der wiederholten Abgabe von Unterbrechungssignalen auf den Programmablauf im zentralen Prozessor.

Die Fig. 1 zeigt ein Blockdiagramm einer Datenverarbeitungseinrichtung 10, welche die Möglichkeit einer Datenübertragung mit außerordentlich hoher Geschwindigkeit bietet. Die Datenverarbeitungseinrichlung 10 weist einen zentralen Mikroprozessor 12 auf,

digkeit etc. Beider aus der DE-OS 26 47 241 bekannten bo der mit einem in zwei Richtungen arbeitenden Daten-Datenverarbeitungseinrichtung werden die peripheren übertragungsweg 14 verbunden ist. über welchen Daten

und Steuersignale von und

Einrichtungen sequentiell von dem Prozessor abgetastet. Ergibt die Abtastung, daß Daten zur Übertragung in den Prozessor anstehen, so stopt der zentrale Prozessor seinen übrigen Betrieb und sendet ein Anfrage-Signal zur Anpaßeinrichtung, um festzustellen, ob die zur Übertragung anstehenden Daten fehlerhaft sind oder nicht. Dabei werden insbesondere die Status-Register in Steuersignale von und zu dem Mikroprozessor übertragen werden können. Der in zwei Richtungen arbeitende Übertragungsweg 14 ist mit einem als Speicher b5 mit statistischem Zugriff bezeichneten Schncllspcichcr (RAM) 16 über eine Anpaßcinrichtung 18 verbunden. Der Dutenübcrtrugungswcg 14 ist auch mit einem fcsispcichcr (ROM) 20 verbunden, aus welchem nur Daten

ausgelesen werden können, und zwar über eine Anpaßeinrichtung 22.

In ähnlicher Weise ist der Übertragungsweg 14 mit einem Anpaßadapter (PIA) 24 über den Übertragungsweg 26 verbunden, welcher seinerseits über die Steuerverbindung 30 mit dem flexiblen Plattenspeicher 28 verbunden ist. Der in zwei Richtungen wirkende Datenübertragungsweg 14 ist auch mit einem Synchron-Seriendaten-Adapter (SSDA) 32 verbunden, und zwar über die in zwei Richtungen arbeitende Verbindung 54. Der Synchron-Seriendaten-Adapter 32 ist über eine Verbindung 36 mit dem flexiblen Plattenspeicher 28 verbunden. Der Übertragungsweg 14 ist auch mit einem Programmtaktmodul (PTM) 38 verbunden, und zwar über eine in zwei Richtungen arbeitende Verbindung 40. Der Programmtaktmodul 38JSt auch über eine Zeitsteuerverbindung 42 mit dem flexiblen Plattenspeicher 28 verbunden. Weitere Einzelheiten über die Arbeitsweise des Mikroprozessors 12 und insbesondere Information über die Arbeitsweise des Systems, welches die Verbindung mit den peripheren Einheiten über einen in zwei Richtungen arbeitenden Datenübertragungsv.eg herstellt, wie es durch die digitale Daienverarbeitungseinrichtung 10 veranschaulicht ist. werden in der DE-OS 25 22 748 beschrieben. Zu der Arbeitsweise der Schaltung 32 wird auf die DE-OS 26 47 241 hingewiesen.

Die Fi g. 3 zeigt eine digitale Unterbrechungseinrichtung 50, welche das Fehlerregistet und die Fchlerunterbrechungsstufe veranschaulicht, die in dem Adapter 32 vorhanden sind. Die Unterbrechungseinrichtung 50 weist ein Paritätsfehler-Flip-Flop 52 auf, dessen Q-Ausgang mit einem Eingang eines ODER-Gatters 54 über die Leitung 56 verbunden ist. In ähnlicher Weise sind die (^-Ausgänge des Trägerverlust-Flip-Flops 5&, des Sendebereitschaftsverlust-Flip-Flops 60, des Datenüberlauf-Flip-Flops 62 und des Unterlauf-Flip-Flops 64 mit den Eingängen des ODER-Gatters 54 über die Leitungen 66, 68, 70 bzw. 72 verbunden. Der Ausgang des ODER-Gatters 54 ist mit einem Eingang eines NAND-Gatters 74 ütar die Leitung 76 verbunden. Der (?-Ausgang des Fehlerunterbrechungs-Aktivicrungs-FIip-Flops 78 ist mii einem zweiten Eingang des NAND-Gatters 74 über die Leitung 80 verbunden. Das Fehlerunierbrechungs-Flip-Flop 78 ist in einem Steuerregister des Adapters 32 enthalten. Der Ausgang des NAND-Gatters 74 ist mit dem Eingang eines Inverters 82 über die Leitung 84 verbunden, wodurch auch ein Untcrbrechungs-Anforderungs-Ausgang für die digitale Unterbrechungseinrichtung 50 gebildet wird. Der Ausgang des Inverters 84 ist mit der:i Setzeingang eines IRQ-Slatus-Flip-Flops 86 über die Leitung 88 verbunden. Das IRQ-Siaius- Flip-Flop 86 ist in einem Statusregister des Adapters 32 enthalten. Der (^-Ausgang des IRQSlaius-Flip-Flops 86 ist mit einer Leitung 90 verbunden, welche das //?(?-Status-Ausgangssignal für die digitale Unterbrechungseinrichtung 50 liefert.

Die Arbeitsweise der Schaltung wird nachfolgend anhand der Fig. 1 und 3 in Verbindung mit den Flußdiagrammen der F i g. 2 und anhand des Programm-Ausführungs-Diagramms der Fig.4 beschrieben. Bei der Organisation eines digitalen Systems, welches mit einem Mikroprozessor arbeitet, um die serielle Datenübertragung zu steuern, besteht die Leistungsgrenze oft in der Möglichkeit des Systems, ein Zeichen serieller Daten zu lesen und zu verarbeiten, bevor die nachfolgenden Zeichen einen Überlauf verursachen. So muß bei der Ausführungsform gemäß Fi g. 1 die Steuerung einer Datcnanpaßschaltung wie des Adapters 32 gewährleisten, daß die seriellen Daten auf einer Verbindung oder einem Datenübertragungsweg wie 36 in parallele Form umgesetzt werden, und zwar durch eine entsprechende Anpaßeinheit, und dann in den Mikroprozessor 12 über einen in zwei Richtungen arbeitenden Datenkanal 34 sowie über einen in zwei Richtungen arbeitenden Datenübertragungsweg 14 mit einer Geschwindigkeit eingegeben werden, welche ausreichend hoch ist, um den Datenfluß auf dem Datenübertragungsweg 36 aufnehmen zu können. Für eine geringere Geschwindigkeit einer seriellen Datenübertragung kann ein System mit einem Mikroprozessor wie die Datenverarbeitungseinrichtung 10 derart organisiert sein, daß seine Arbeitsweise jeweils durch Unterbrechungen gesteuert wird.

Es ist zu bemerken, daß bei einer derartigen Datenübertragung mit geringer Geschwindigkeit normalerweise eine periphere Dateneinheit erforderlich wäre, weiche etwas anders aufgebaut ist als der flexible Plattenspeicher 28 gemäß Fig. 1. Die Fig. 2a zeigt ein Flußdiagramm, weiches die Arbeitsweise veranschaulicht, bei welcher die Datenübertragung durch «interbrechungen steuerbar ist. Bei dieser Betriebsart wird grundsätzlich davon ausgegangen, daß die Datenanpaßstufen (in diesem Falle der Adapter 32) ein Unterbrechungssignal erzeugen, wenn ein empfangendes Datenzeichen für eine Übertragung auf den Übertragungsweg zum Mikroprozessor bereit ist. Es sei an dieser Stelle darauf hingewiesen, daß nachfolgend ein Unterbrechungssignal kurz auch als Unterbrechung bezeichnet wird. Unter Verwcndung der Symbolik des Flußdiagramms wird angenommen, daß solange, bis eine Unterbrechung auftritt, der Mikroprozessor 12 in der Schleife arbeitet, weiche durch die Verbindungen 100,102, 104 und 106 gebildet ist, wobei Operationen 108 ausgeführt werden, bei wel-

j5 chen der Adapter nicht benötigt wird. Die interne Arbeitsweise des Mikroprozessors 12 erfordert, daß dann, wenn eine Unterbrechung auftritt, ein Standard-Programmablauf mit entsprechenden Befehlen durchgeführt wird, um zu gewährleisten, daß kritische interne Registerinhalte abgespeichert werden. Dies ist notwendig, :m zu gewährleisten, daß der Mikroprozessor 12 die Ausführung seiner normalen Programmoperationen wieder aufnehmen kann, wie sie in den gespeicherten Programmen niedergelegt sind, sobald die Unterbrechung ordnungsgemäß bedient und abgearbeitet ist. Wenn somit eine Unterbrechung den Mikroprozessor 12 dazu bringt, seine obengenannte Programmschleife über den Weg (10 zu verlassen, so führt der Mikroprozessor den laufenden Befehl aus. und es sind dann eine feste Anzahl von Programmzyklen notwendig, um die internen Register bzw. deren Inhalte abzuspeichern, wie es symbolisch durch die Operation 112 in der Fig. 2a verans^iaulicht ist. Sobald dieser Vorgang abgeschlossen ist, beginn! der Mikroprozessor 12 über den Weg

ν, 114, die anstehende Unterbrechung zu bedienen. Dazu ist es erforderlich, das aufgenommene Datenzeichen in den Mikroprozessor 12 über die in zwei Richtungen arbeitende Verbindung 34 und den in zwei Richtungen arbeitenden Datenjbertragungskanal 14 zu überneh-

men (siehe Fig. I). Bevor diese Übertragung durchgeführt werden kann, wird jedoch normalerweise d?.r Status überprüft, um zu überprüfen und zu bestätigen, daß keine Datcnübertragungsfehler wie Paritätsfehler beim Empfang des Zeichens aufgetreten sind. Dies ist in der

ι·5 F i g. 2a durch die Ope/ation 116, den Weg 118 und die Entscheidlingsoperation 120 veranschaulicht. Wenn ein Datcnfehler aufgetreten ist, werden die weiteren Operationen über den Weg 122 zu einer Datenfehlerroutine

geleitet. Wenn die Daten gültig sind, laufen die weiteren Operationen über den Weg 124 und die Operation 126, worauf die Daten in den Mikroprozessor 12 übertragen werden, so daß das System nunmehr bereit ist. Aufgaben zu übernehmen, die nicht mit dem Adapter zusammenhängen. Bevor diese Aufgaben ausgeführt werden, wird jedoch eine weitere feste Anzahl von Programmoperationen benötigt, um die intern abgespeicherten Registerinhalte aus dem Schnellspeioher 16 (siehe Fig. 1) zu holen, so daß der interne Betriebsstatus des Mikroprozessors 12 wieder hergestellt wird, um seine vorhergehenden Aufgaben weiter zu übernehmen. Somit erfolgt der weitere Betriebsablauf gemäß Fig. 2a über den Weg 128, um erneut zu einer Unterbrechungsoperation 130 zurückzukehren, welche es ermöglicht, daß der interne Status des Mikroprozessors 12 (siehe Fig. 1) wieder hergestellt wird, bevor die Operationen über den Weg 132 fortgesetzt werden, um die ursprüngliche Operation und den ursprünglichen Betriebsabiaut wieder aufzunehmen. Obwohl die durch Unterbrechungen gesteuerte Betriebsart für eine serielle Datenübertragung mit geringer Geschwindigkeit ausreichend ist, werden bei höheren Datenübertragungsgeschwindigkeiten Unterbrechungen in so rascher Folge erzeugt, daß die zugehörige feste Zeit für entsprechende Programmabläufe, die erforderlich sind, um den laufenden Befehl zum Abschluß zu bringen, die Inhalte der internen Register abzuspeichern und anschließend die internen Registerinhalte wieder herzustellen, in bezug auf die zur Verfügung stehende gesamte Echtzeit verhältnismäßig groß wird. Dies wird durch das Diagramm der F i g. 4 veranschaulicht, welches die Folge von Programmworten (200, 202) symbolisiert, welche durch den Mikroprozessor 12 (Fig. 1) ausgeführt wird, wenn aufeinanderfolgende Datenzeichen gelesen werden. Wenn die Geschwindigkeit zunimmt, mit welcher Daten aufgenommen werden, so nimmt die Zciipcriode T zwischen aufeinanderfolgenden Unterbrechungen ab (204, 206 in F i g. 4). Da die Folgen 200,202 eine feste Ausführungszeit haben, führt eine Abnahme von T zu einer entsprechenden Abnahme derjenigen Zeit, welche zur Verfügung steht, um die Programmfolge 208 auszuführen, welche die Operationen des Mikroprozessors 12 steuert, die nicht mit dem Lesen von Daten zusammenhängen. Wenn die für die Folge 208 zur Verfügung stehende Zeit einen Minimalwert erreicht, kann Jcr Mikroprozessor 12 mit dem Empfang von Daten nicht mehr Schritt halten, so daß ein entsprechender Datenüberlauf auftritt.

Ein Weg zur Erhöhung der Datenverarbeiiungskapazität eines Mikroprozessor-Systems über diejenige Kapazität hinaus, welche bei einem durch Unterbrechungen gesteuerten System zur Verfügung steht, besteht darin, eine beschleunigte oder verkürzte Arbeitsweise einzuführen, wie sie durch das Flußdiagramm der F i g. 2b veranschaulicht ist. Bei dieser Arbeitsweise enthält das Steuerprogramm des Mikroprozessors 12 Programmabschnitte, welche die Datenanpaßstufen (in diesem Falle den Adapter 32) in wiederholte! Weise abfragen oder anspringen. Somit fährt der Mikroprozessor 12 damit fort, über die Wege 300, 302, 304, 306 und 308 in der Schleife zu arbeiten, wobei Operationen 310 ausgeführt werden, die nicht mit einer Anpaßeinheit und mit der periodischen Abfragung der Operation 312 zusammenhängen. Wenn die Ergebnisse des Abfragens oder Anspringens (polling) der Schaltung 32 erkennen lassen, daß Daten vorhanden sind, die in den Mikroprozessor 12 eingegeben werden sollen (eine Veränderung im Status des Steuerregisters des Mikroprozessors), so erfolgt die weitere Systemopcraiion über den Zweig 314. Um das empfangene Datenzeichen in den Mikroprozessor 12 zu übertragen, und zwar über die Verbindung 34 und den Kanal 14 (F i g. I), muß das System eine Statusüberprüfung ausführen, wie es oben anhand der Fig. 2 erläutert wurde, um zu überprüfen, daß keine Datenübertragung wie bei Paritälsfchlern beim Empfang des Datenzcichens aufgetreten ist. Dies wird durch

ίο die Operation 313, 315 und die Enlscheidungsoperation 316 in der F i g. 2b veranschaulicht. Wenn ein Datenfehler aufgetreten ist, laufen die weiteren Opcralionen über den Weg 318 zu einer Datenfchlcrroutinc. Wenn die Daten in Ordnung sind, laufen die Operationen über den

r> Weg 320 und die Operation 322, worauf Daten in den Mikroprozessor 12 übertragen werden, so daß das System nunmehr Aufgaben über die Wege 324 und 306 übernehmen kann, welche nicht mit einer Anpaßeinrichtung zusammenhängen. Für den Sysiuiüüuiaüf. wie er durch das Flußdiagramm der F i g. 2b veranschaulicht ist. besteh! einer der die Datenübertragungsgeschwindigkeit begrenzenden Faktoren in der erforderlichen Programmausführungszeit für die Statusüberprüfung, wie sie durch die Operation 316 veranschaulicht ist. Ob-

2") wohi diese Programmausführung.szeit geringer ist als diejenige Programmausführungszeit, welche dazu erforderlich ist, eine Unterbrechung in dem System der Arbeitsweise gemäß Fig. 2a zu bedienen, bleibt sie ein festes Programmelement, welches zur Programmorga-

jo nisation gehört und dem Lesen eines vorgegebenen Datenzeichens zugeordnet ist. Somit erzeugen höhere Datengeschwindigkeiten aufeinanderfolgende Statusüberprüfungen in so rascher Folge, daß die festen Abschnitte der entsprechenden Programmausführungszeit im Verhältnis zu der gesamten zur Verfügung stehenden Echtzeit verhältnismäßig groß werden. Die Situation ist soniii ähnlich wie bei der Unlcrbrechungs-Arbei'.sweise gemäß F i g. 4. so daß dann, wenn die empfangenen Daten bis zu einem Punkt zugenommen haben, an welchem keine ausreichende Programmzeit mehr übrigbleibt, um Aufgaben zu erfüllen, die nicht mit einer Anpaßeinheit zusammenhängen, der Mikroprozessor 12 mit der Geschwindigkeit der ankommenden Daten nicht mehr Schritt halten kann. Obwohl die obere Grenze der zu empfangenden Daten hinsichtlich der Geschwindigkeit für die Abfrage- oder Anspring-Betriebsart höher liegt, zeigen doch die Betriebsanforderungen von periphercn Einheiten mit höheren Geschwindigkeiten wie flexible Plattcnspcichcr-Einheiten, daß eine Notwendigkeit für eine Betriebsorganisation besteht, welche die zu^r Ausführung von bestimmten Programmen fest vorgegebenen Programmzeiten in Verbindung mit dem Lesen eines Datenzeichens möglichst stark vermindert.

Die F i g. 2 zeigt die verbesserte Betriebsablauffolge.

Wenn zum Lesen bestimmte Datenzeichen anstehen, führt der Mikroprozessor 12 (siehe Fig. 1) Aufgaben aus. die nicht im Zusammenhang mit einer Anpaßeinheit stehen, wie es durch die Operation 400 veranschaulicht ist. und er fragt den Adapter 32 in wiederholter Folge ab oder springt ihn an. wie es durch die Operation 402 dargestellt ist. Wenn keine zu lesenden Daten zur Verfügung stehen, arbeitet das System über die Operation 404 und den Weg 406 und setzt seine Arbeitsweise in der Schleife über die Wege 408,410,412 und 414 fort. Bis zu

h5 diesem Punkt ist die Arbeitsweise des Systems ähnlich wie bei dem Abfrage-Modus oder dem Anspring-Modus, wie er oben anhand der F i g. 2 diskutiert wurde. Die verbesserte System-Arbeitsweise tritt dann auf. wenn

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Daten zur Verfügung stehen, die gelesen werden sollen, so daß das System die Enlseiieidungsopcralion 404 über den Weg 416 vcrlüßl, wobei der Mikroprozessor 12 (I ig. I) sofort damit beginnt, die Daten zu lesen, ohne irgendwelche l'rograinmausführungs/.cil für eine Sla- ^r> üisüberprüfung zu verbrauchen, wie es bei der Arbeitsweise gemäß Fig. 2b notwendig war. Die Abfragefolge oder A^p.-;pringfolge des Mikroprozessors 12 behandelt die entsprechenden Daten als gültig, weil der Adapter 32 gewährleistet, daß das Auftreten eines Datenfehlcrs to automatisch eine Unterbrechung auslöst. Die Fig.3 zeigt eine Unterbrechungseinrichtung 50, welche die Datenfehlerunterbrechung veranschaulicht, welche durch die Schaltung des Adapters 32 ausgelöst wird. Wahrend die seriellen Daicnbits der empfangenen Da- i^r> lenzeichen aufgenommen werden und durch den Adapter 32 in parallele Form umgesetzt werden, wird das Auftreten eines Datenfehlcrs in einem entsprechenden Flip-Flop registriert. Die Fig. 3 zeigt typische Datenfehler-Flip-Flops wie das Paritätsfehlcr-Flip-Flop 52. das Trägerverlust-Flip-Flop 58, usw. Das Auftreten eines Datenfehlers setzt das entsprechende Flip-Flop, was zu einer logischen »1« am Eingang des ODF.R-Gattcrs 54 führt, welches demgemäß eine logische »I« auf der Leitung 76 erzeugt, die einen Eingang des NAND-Gatters 74 darstellt. Wenn das Fchlerunterbrechungs-Aktivierungs-Flip-Flop 78 unter der Programmsteuerung des Mikroprozessors gesetzt wird, so enthält die Leitung 80 auch eine logische »1«, was zu einer logischen »0« auf der Leitung 84 führt, welche als //?(?-Ausgang des Adapters 32 anzusehen ist. Die logische »0« auf dem IRQ-Ausgang des Adapters 32 stellt eine Unterbrechung für den Mikroprozessor 12 dar. Diese logische »0« wird auch durch den Inverter 82 invertiert, um auf der Leitung 88 eine logische »I« zu erzeugen, welche das //?<?-Status-Flip-Flop 86 setzt, was zu einer logi- *

sehen »1« auf der Leitung 90 führt. Wenn der Mikroprozessor 12 die Unterbrechung bedient, welche auf der Leitung 84 erzeugt wurde, so zeigt der logische Zustand des Flip-Flops 86, daß die Unterbrechung von einem

Datenübertragungsfehler verursacht wurde, anstatt von ,,

irgendeinem anderen Ereignis. fs

(S

Hierzu 2 Blatt Zeichnungen
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Claims (3)

Patentansprüche:

1. Datenverarbeitungseinrichtung mit einem zentralen Prozessor, peripheren Einrichtungen, aus denen Daten in den Prozessor übertragen werden, und mit zumindest einer, im Übertragungsweg zwischen dem Prozessor und den peripheren Einrichtungen angeordneten Anpaßeinrichtung, wobei der zentrale Prozessor eine Abfrageeinrichtung aufweist, die sequentiell die Anpaßeinrichtung abtastet, um Daten zur Übertragung in den Prozessor freizugeben, bei der Datenübertragung auftretende Fehler erkannt und zwischengespeichert werden und wobei mit dem Zwischenspeicher eine Unterbrechungseinrichtung verbunden ist, welche ein Unterbrechungssignal erzeugt, das zum Prozessor übertragen wird, dadurch gekennzeichnet, daß die Unterbrechungseinrichtung (50) das Unterbrechungssignal (IRQ) irekt ohne Zwischenspeicherung er-7AtICTt

2. Datenverarbeitungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Anpaßeinrichtung (32) einen Synchron-Seriendaten-Adapter aufweist, welcher derart ausgebildet ist, daß er für die Übertragung, den Empfang und die Fehlerprüfung von synchronen, seriellen Daten geeignet ist.

3. Datenverarbeitungseinrichtung nach einem der

der Anpaßeinrichtung oder in den peripheren Einrichtungen geprüft, um festzustellen, ob ein Datenfehler aufgetreten ist Liegt kein Datenfehler vor, so nimmi der zentrale Prozessor die zur Übertragung anstehenden Daten auf und stellt sich danach wieder auf Normal-Betrieb um. Das zum Prozessor übertragene Unterbrechungssignal bei Auftreten eines Datenübertragungsfehlers wird dort also in einem Statusregister zwischengespeichert.

Aus dem »Jahrbuch des elektrischen Fernmeldewesens, 1967, S. 24 bis 28« ist bekannt, bei der schnellen Datenübertragung über einen Seiektorkanal mehrere Datenzeilen nacheinander ohne eine dazwischenliegende Statusprüfung zu übertragen.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, die gattungsgemäße Datenverarbeitungseinrichtung derart zu verbessern, daß hinsichtlich des zentralen Prozessors Arbeitszeiten für die Abfrage der peripheren Einrichtungen eingespart werden.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß die Unterbrechungseinrichtung das Unterbrechungssignal direkt ohne Zwischenspeicherung erzeugt. Nach der Erfindung ist also die Unterbrechungseinrichtung so ausgelegt, daß sie sofort bei Vorhandensein von fehlerhaften Daten ein Fehler-Signal dem Prozessor überträgt, so daß dieser in Reaktion auf das Fehler-Signal die sequentielle Abtastung der Anpaßeinrichtung unterbricht. Somit braucht der zentrale Prozessor in den peripheren Einrichtungen bzw. den Anpaßeinrich-