DE2660842C2 - Logical circuit arrangement designed as a comparator - Google Patents

Logical circuit arrangement designed as a comparator

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DE2660842C2 DE19762660842 DE2660842A DE2660842C2 DE 2660842 C2 DE2660842 C2 DE 2660842C2 DE 19762660842 DE19762660842 DE 19762660842 DE 2660842 A DE2660842 A DE 2660842A DE 2660842 C2 DE2660842 C2 DE 2660842C2
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Description

Die vorliegende Erfindung betrifft eine als Vergleicher ausgebildete logische Schaltungsanordnung in integrierter Schaltkreistechnik nach dem Oberbegriff des Patentanspruches 1.The present invention relates to an integrated logic circuit arrangement designed as a comparator Circuit technology according to the preamble of claim 1.

Eine bekannte Möglichkeit der Ausbildung von logischen Verknüpfungsschaltungen in integrierter MOS-Technik zur binären Signalübertragung stellen statische Gatter dar, in denen ein als Lastwiderstand geschalteter MOS-Transistor und wenigstens ein Schalt-MOS-Transistor in Reihe geschaltet sind. Der Verbindungspunkt von Lasttransistor und Schalttransistoren stellt den Ausgang der Stufe dar. Die Steuerelektroden der Schalttransistoren stellen die Eingänge der Stufe dar. Immer dann, wenn der aus Schaittransistoren bestehende Strompfad durchgeschaltet ist, so fließt ein Gleichstrom über die gesamte Stufe, d. h. eine solche Stufe verbracht Ruhe-Verlustleistung. Bei vielstufigen logischen Schaltungsanordnungen, welche logische oder arithmetische Operationen mit dabei entstehenden Übertragssignalen führen (beispielsweise Addition von Mehrbit-Wörtern), wird die Verlustleistung bei Verwendung solcher Gatterstufen für die Übertragssignale beträchtlich. A known possibility for the formation of logic combination circuits in integrated MOS technology static gates are used for binary signal transmission, in which a MOS transistor and at least one switching MOS transistor are connected in series. The connection point of load transistor and switching transistors represents the output of the stage. The control electrodes of the Switching transistors represent the inputs of the stage. Whenever the consisting of switching transistors If the current path is switched through, a direct current flows over the entire stage, i.e. H. such a stage spent resting power dissipation. In the case of multi-stage logic circuit arrangements, which logic or carry out arithmetic operations with the resulting carry signals (e.g. addition of Multi-bit words), the power dissipation is considerable when using such gate stages for the carry signals.

Weiterhin muß am Ausgang solcher Gatterstufen aus Gründen der Störsicherheit ein bestimmter minimaler Signalhub gewährleistet sein. Dieser Signalhub ist durch das Leitfähigkeitsverhältnis von Schalttranslatoren zu Lasttransistor festgelegt, wobei dieses Leitfähigkeitsverhältnis seinerseits durch die charakteristischen Transistorgrößen Kanallänge und Kanalbreite gegeben ist. Derartige Gatter werden daher auch als Verhäknisgatter bezeichnet Damit der Signalhub groß ist, muß dieses Verhältnis von Kanalbreite zu Kanallänge für den als Lastwiderstand geschalteten MOS-Transistor groß gewählt werden. Daraus folgt, daß die Freiheit bei der Dimensionierung von statischen Verhältnisgattern beschränkt ist. Dies ist insbesondere für die Schaltzeiten solcher Gatter nachteilig. Ist der Ausgangswiderstand aufgrund der vorgenannten Dimensionierungsvorschrift hinsichtlich des Signalhubes groß, so werden auch die aus Ausgangswiderstand einer vorangehenden Stufe und kapazitivem Eingangswiderstand der nachfolgenden Stufe gebildeten Zeitkonstanten groß, wodurch die Schaltzeiten entsprechend groß werden.Furthermore, for reasons of immunity to interference, a certain minimum must be present at the output of such gate stages Signal swing be guaranteed. This signal swing is due to the conductivity ratio of switching transformers Load transistor set, this conductivity ratio in turn by the characteristic transistor sizes Channel length and channel width is given. Such gates are therefore also called Veräknisgatter In order for the signal swing to be large, this ratio of channel width to channel length for the as Load resistance switched MOS transistor can be chosen large. It follows that freedom in the Dimensioning of static ratio gates is limited. This is especially true for the switching times such gate disadvantageous. Is the output resistance based on the aforementioned dimensioning specification large with regard to the signal swing, the output resistance of a preceding one also becomes Stage and capacitive input resistance of the subsequent stage formed time constants large, whereby the switching times become correspondingly long.

Um den vorgenannten Nachteil bei Verhältnisgattern zu vermeiden, sind verhältnislose dynamische Gatter bekanntgeworden. Bei derartigen verhältnislosen dynamischen Gattern wird aber der Vorteil einer geringen Gleichstrom-Verlustleistung wegen der hier erforderlichen Steuertakte durch größere Schaltungskomplexität erkauft.In order to avoid the aforementioned disadvantage with ratio gates, dynamic gates are ratioless known. In the case of such relative-less dynamic gates, however, the advantage of a small DC power loss due to the control clocks required here due to greater circuit complexity he buys.

Es ist weiterhin bekannt, daß MOS-Transistoren symmetrisches Schaltverhalten besitzen, d. h., sie können mit ihrer gesteuerten Strecke zwischen Source und Drain direkt in einen signalführenden Zweig eingeschaltet werden, wobei eine Signalübertragung (Transfer) als Funktion von an der Steuerelektrode (Gate) stehenden Steuersignalen in beiden Richtungen möglich ist.
Aus der DE-PS 29 23 476 ist ein aus logischen Gattern aufgebauter Schaltkreis zum Vergleich von zwei binär codierten Operanden bekannt. Die beim Vergleich zweier Operanden ggf. entstehenden positiven und negativen Überträge werden fortlaufend über ODER-Gatter mit den Übertragen verknüpft, die beim Vergleich von niederwertigeren Operandenstellen entstehen. Da die ODER-Gatter mittels einer Dioden-Logik und ohmschen-Widerständen aufgebaut sind, müssen hohe Anforderungen an ihre Dimensionierung gestellt werden. Daher ist die Realisierung in einem hochintegrierten Schaltkreis mit zusätzlichen Aufwendungen verbunden. Ferner können bei einem derartigen Schallkreis die signalführenden Zweige nicht direkt durchgeschaltet werden.
Der Erfindung lag daher die Aufgabe zugrunde, einen als Vergleicher ausgebildeten Schaltkreis anzugeben, mit welchem eine gleichstromfreie Übertragung möglich ist, wobei ein statisches Schaltverhalten gewährleistet sein soll.
Daraus ergibt sich der Vorteil einer praktisch gleich-It is also known that MOS transistors have symmetrical switching behavior, ie they can be switched on with their controlled path between source and drain directly in a signal-carrying branch, with signal transmission (transfer) as a function of control signals at the control electrode (gate) is possible in both directions.
From DE-PS 29 23 476 a circuit composed of logic gates for comparing two binary coded operands is known. The positive and negative carries that may arise when comparing two operands are continuously linked via OR gates with the transfers that arise when comparing lower-order operand positions. Since the OR gates are constructed using diode logic and ohmic resistors, high demands must be placed on their dimensioning. Implementation in a highly integrated circuit is therefore associated with additional expenses. Furthermore, in such a sound circuit, the signal-carrying branches cannot be switched through directly.
The invention was therefore based on the object of specifying a circuit designed as a comparator, with which a direct current-free transmission is possible, with a static switching behavior should be ensured.
This has the advantage of practically equal

Stromverlustleistungsfreien Übertragung von Übertragssignalen, wobei auch die Dimensionierungsfreiheit nicht begrenzt ist, weil aufgrund der statischen Verlustfreiheit die charakteristische Transistorgröße Kanallänge zu Kanalbreite nur in Abhängigkeit von Lastkapazitat und Schaltzeit zu wählen ist.Power loss-free transmission of carry signals, whereby also the freedom of dimensioning is not limited, because the characteristic transistor size is the channel length due to the static losslessness to channel width is only to be selected depending on the load capacity and switching time.

Ausgestaltungen des Erfindungsgedankens sind im Unteranspruch gekennzeichnet.Refinements of the inventive concept are characterized in the dependent claim.

Die Erfindung wird im Folgenden anhand eines in einer Figur dargestellten Ausführungsbeispieles näher erläutert.The invention is explained in more detail below with the aid of an exemplary embodiment shown in a figure explained.

Die Figur zeigt eine Ausführungsform einer Stufe einer als Vergleicher ausgebildeten logischen Schaltungsanordnung zum Vergleich von mehrstelligen Dualzah-The figure shows an embodiment of a stage of a logic circuit arrangement designed as a comparator to compare multi-digit dual number

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ίεη. Die in dieser Stufe zu vergleichenden Stellen zweier Stufe für eine höherwertigere Stelle übertragen. Ergibt Dualzahlen seien die Stellen n. An mit a„ bzw. bn be- sich nämlich aufgrund des Vergleiches, daß die Dualzahl zeichneten Eingängen werden die miteinant'er zu ver- a in der Λ-ten Stelle größer ist so ist es gleichgültig, gleichenden Stellen der Dualzahlen in die Stufe einge- welches Ergebnis der Vergleich in der vorangehenden speist Je nach dem, ob a„ kleiner oder f roßer als b„ ist, 5 Stufe für die niederwertigere Stelle ergeben hat da liefert die Stufe an einem Ausgang Cn bzw. Cn ein Aus- dann die Dualzahl a auf jeden Fall größer als die Dualgangssignal, welches das Übertragssignal für die nächst- zahl b istίεη. The positions to be compared in this step are transferred from two steps to a more significant position. If binary numbers result in the digits n. An with a "or b n namely, due to the comparison, that the binary numbers are marked inputs which are to be compared to each other a in the Λth digit is greater, it is irrelevant, equivalent digits of the binary numbers into the stage - which result the comparison feeds into the previous one. Depending on whether a "is smaller or larger than b" , 5 stage has resulted for the lower digit, the stage supplies an output C n or C n an out then the binary number a is definitely greater than the dual output signal, which is the carry signal for the next number b

folgende Stufe darstellt Entsprechend besitzt die in d«=r Für einen weiteren charakteristischen Fall sei nunrepresents the following stage. Correspondingly, the one in d «= r For a further characteristic case, let

Figur dargestellte Stufe Eingänge Cn _ ι bzw. Cn _ i, an angenommen, daß die Stellen a„ und b„ gleich seien und denen die Übertragssignale von der vorangehenden 10 daß der Vergleich in der vorangehenden Stufe für die Stufe zum Vergleich der niederwertigeren Stellen der niederwertigere Stelle ergeben hat daß a„ _ ι größer als zu vergleichenden Dualzahlen eingespeist werden. Die b„ _ ι ist, so daß am Übertragssignaleingang Cn _ ι eine zu vergleichenden Ziffern a„ bzw. bn werden in je einen logische »1« steht Sind beispielsweise die Eingangsgrö-Eingang zweier Nor-Gatter 17 und 18 eingespeist Die ßen a„ und b„ jeweils gleich logisch »0«, so ist ohne beiden verbleibenden Eingänge dieser Nor-Gatter 17 15 weiteres zu ersehen, daß an den Ausgängen der Nor- und 18 erhalten in der dargestellten Weise über einen Gatter 17 und 18 eine logische »0« und am Ausgang des Inverter 19 bzw. 20 das invertierte Eingangssignal. Die Nor-Gatters 21 eine logische »1« steht. Dabei sind dann Ausgänge der Nor-Gatter 17 und 18 liegen an jeweils die Transfer-Transistoren Γιο bis Tu gesperrt während jeinem Eingang eines weiteren Nor-Gatters 21. die Transfer-Transistoren T15 und T16 .durchgesteuert Stage inputs C n _ ι or C n _ i shown in the figure, an assumed that the positions a "and b" are the same and those of the carry signals from the previous 10 that the comparison in the previous stage for the stage to compare the lower Digits of the lower digit has shown that a " _ ι larger than the binary numbers to be compared are fed in. The b " _ ι is so that at the carry signal input C n _ ι a digit a" or b n to be compared is in a logical "1" each. For example, the input variable input of two Nor gates 17 and 18 are fed in a " and b" each equal to a logical "0", without the two remaining inputs of these Nor gates 17 15 it can be seen that at the outputs of the Nor and 18 receive a logic via a gate 17 and 18 in the manner shown "0" and the inverted input signal at the output of the inverter 19 or 20. The Nor-Gatters 21 stands for a logical "1". Outputs of the nor gates 17 and 18 are then connected to the transfer transistors Γιο to Tu blocked while each input of a further nor gate 21. the transfer transistors T 15 and T 16

Im Signalzweig zwischen den Übertragssignaleingän- 20 sind. Aufgrunddessen kann nur die am Übertragssignalgen Cn-I und Cn-I und den Übertragssignalausgän- eingang Cn _i stehende logische »1« auf den Übergen Cn und Cn liegt jeweils ein Transfer-Transistor Tm tragssignalausgang Cn übertragen werden, so daß der bzw. T\b. Diese beiden Transfer-Transistoren werden nachfolgenden Stufe für die höherwertigere Stelle angegemeinsam vom Ausgang des Nor-Gatters 21 angesteu- zeigt wird, daß ein Vergleich in den vorangehenden Stuert und bilden einen Teil eines Transfer-Gatters für die 25 fen für die niederwertigeren Steilen eine Ungleichheit Übertragssignale. ergeben hat. Im gewählten Beispiel ist damit gezeigt,In the signal branch between the carry signal inputs 20 are. Due Meanwhile, only the C input at the carry sign algae C n -I and C n -I and the Übertragssignalausgän- n _i standing logical "1" s on the Übergen C and C n is in each case be transferred, a transfer transistor Tm carry signal output C n such that the or T \ b . These two transfer transistors are controlled in the next stage for the higher value position together by the output of the Nor gate 21, it is shown that a comparison in the preceding controls and form part of a transfer gate for the 25 values for the lower value positions an inequality Carry signals. has revealed. In the chosen example it is shown that

Weiterhin enthält dieses Transfergatter einen Kreis daß eine der Stellen a\ bis a„ _ 1 größer als eine der mit zwei Zweigen, in denen jeweils zwei Transfer-Tran- Stellen b\ bis b„ _ 1 ist.Furthermore, this transfer gate contains a circle that one of the places a \ to a "_ 1 is larger than one of the two branches, in each of which there are two transfer-tran places b \ to b" _ 1.

sistoren Γιο bzw. Tu sowie Tu und Tn in Reihe an eine«· sistors Γιο or Tu as well as Tu and Tn in series on a «·

vorgegebenen Spannung Ul liegen, wobei die Steuer- 30 Hierzu 1 Blatt Zeichnungenpredetermined voltage Ul , the control 30 For this purpose 1 sheet of drawings

elektroden dieser Transfer-Transistoren wechselweise electrodes of these transfer transistors alternately

kreuzgekoppelt sind und die Verbindungspunkte der gesteuerten Strecken dieser Transfer-Transistoren zwischen Source und Drain an den Übertragssignalausgängen Cn und Cn liegen.are cross-coupled and the connection points of the controlled paths of these transfer transistors between source and drain are at the carry signal outputs C n and C n .

Zur Erläuterung der Wirkungsweise eines derartigen Vergleichers seien zwei charakteristische Fälle für die in der Figur dargestellte Stufe betrachtetTwo characteristic cases for the in considered the stage shown in the figure

Es sei zunächst angenommen, daß der Vergleich in einer nicht dargestellten vorangehenden Stufe für die niederwertigere Stelle der zu vergleichenden Dualzahlen Gleichheit ergeben hat, d. h., an den Übertragssignaleingängen Cn - 1 und Cn - 1 steht jeweils eine logische »0«. Weiterhin sei angenommen, daß in den zu vergleichenden Dualzahlen a„ größer als bn sei. Dabei steht dann am Eingang a„ eine logische »1« und am Eingang b„ eine logische »0«. Wie ohne weiteres einzusehen ist. ergibt sich dann am Ausgang des Nor-Gatters 21 eine logische »0«, so daß die Transfer-Transistoren Tts und Tib gesperrt sind. Da weiterhin bei den gewählten Zuständen der Eingangssignale am Ausgang des Nor-Gatters 17 eine logische »0« und am Ausgang des Nor-Gatters 18 eine logische »1« steht, sind die Transfer-Transistoren Γ13 und Γ14 durchgesteuert, während die Transfer-Transistoren Γ10 und Γ12 gesperrt sind. Über den durchgesteuerten Transfer-Transistor Γη wird die Spannung Ul auf den Übertragssignalausgang On übertragen, wodurch angezeigt wird, daß a„ größer als bn ist, was der oben gemachten Voraussetzung entspricht. Gleichzeitig wird der Übertragssignalausgang Cn über den durchgesteuerten Transfer-Transistor Γη auf Masse gelegt, wodurch in jedem Fall sichergestellt wird, daß am Übertragssignalausgang Cn eine logische »0« steht.It is initially assumed that the comparison in a preceding stage (not shown) has resulted in equality for the lower digit of the dual numbers to be compared, that is, there is a logical "0" at each of the carry signal inputs C n - 1 and C n -1. It is also assumed that in the dual numbers to be compared a “is greater than b n . There is then "a logical" 1 "at input a and " a logical "0" at input b. As can be seen without further ado. Then there is a logic "0" at the output of the Nor gate 21, so that the transfer transistors Tts and Tib are blocked. Since there is still a logic "0" at the output of the nor gate 17 and a logic "1" at the output of the nor gate 18 in the selected states of the input signals, the transfer transistors Γ13 and Γ14 are turned on, while the transfer transistors Γ10 and Γ12 are blocked. The voltage Ul is transferred to the carry signal output O n via the activated transfer transistor Γη, which indicates that a “is greater than b n , which corresponds to the assumption made above. At the same time, the carry signal output C n is connected to ground via the activated transfer transistor Γη, which ensures in any case that there is a logical "0" at the carry signal output C n.

Unabhängig vom Vergleich in der vorangehenden Stufe für die niederwertigere Stelle der zu vergleichenden Dualzahlen wird also nur das Ergebnis des Ver- $ gleichs in der dargestellten Stufe auf die nächstfolgendeRegardless of the comparison in the previous stage for the lower digit of the one to be compared Dual numbers are therefore only the result of the comparison in the level shown to the next one

Claims (2)

Patentansprüche:Patent claims: 1. Als Vergleicher ausgebildete logische Schaltungsanordnung in integrierter MOS-Schaltkreistechnik mit in signalführenden Zweigen liegenden Gattern zur Erzeugung und zur Übertragung von Obertragssignalen zwischen Stufen und mit je einer Vergleichsstufe pro Stelle von zu vergleichenden Zahlen, die je einen Eingang für zwei mögliche bei Vergleich der vorangehenden niederwertigeren Stelle entstehende Übertragssignale und je einen Ausgang für zwei mögliche, bei Vergleich der ihr zugeordneten Stellen entstehende Übertragssignale besitzt, wobei diese ÜbertragssignalaubgängJ an die Übertragssignaleingänge der nachfolgenden Vergleichsstufe für die nächstfolgenden höherwertigen Stellen angekoppelt sind, dadurch gekennzeichnet, daß pro Vergleichsstufe zwischen den Übertragssignaleingängen (Cn _ i, Cn _ i) und den Übertragssignalausgängen (Cn, Cn) je ein jeweils einen Eingang mit jeweils einem Ausgang koppelnder erster Transistor (Ti5, Ti6) mit einem gemeinsamen Steuereingang liegen, und daß ein Kreis mit zwei Zweigen, in denen jeweils zwei zweite Transistoren (Γιο, Γη; Γ|3, Tu) in Reihe an einer vorgegebenen Spannung (Ul) liegen, wobei die Steuerelektroden dieser zweiten Transistoren wechselweise kreuzgekoppelt sind und die gemeinsamen Verbindungspunkte der gesteuerten Strecken zweier in Reihe liegender zweiter Transistoren an einem der Übertragssignalausgängen (C- n, C'n) liegen.1. Logical circuit arrangement designed as a comparator in integrated MOS circuit technology with gates located in signal-carrying branches for the generation and transmission of carry-over signals between levels and with one comparison level per digit of numbers to be compared, each with one input for two possible when comparing the previous ones has lower significant digit carry signals and one output each for two possible carry signals that arise when comparing the positions assigned to it, these carry signal exits being coupled to the carry signal inputs of the following comparison stage for the next higher significant digits, characterized in that for each comparison stage between the carry signal inputs (C n _ i, C n _ i) and the carry signal outputs (C n , C n ) each have a first transistor (Ti 5 , Ti 6 ) coupling one input with one output each with a common control input, u nd that a circle with two branches, in each of which two second transistors (Γιο, Γη; Γ | 3, Tu) lie in series at a predetermined voltage (Ul) , the control electrodes of these second transistors being alternately cross-coupled and the common connection points of the controlled paths of two second transistors in series at one of the carry signal outputs (C- n, C ' n) lie. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die beiden ersten Transistoren (Tis, Tis) über ein Antivalenzverknüpfungsglied (17, 18, 19, 20, 21) und die kreuzgekoppelten zweiten Transistoren (Tio, T^; Γη, TU) jeweils über ein Äquivalenzverknüpfungsglied (17,58,19,20) des Vergleichers angesteuert werden.2. Circuit arrangement according to claim 1, characterized in that the two first transistors (Tis, Tis) via an antivalence link (17, 18, 19, 20, 21) and the cross-coupled second transistors (Tio, T ^; Γη, TU) each can be controlled via an equivalence link (17,58,19,20) of the comparator.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2823476A (en) * 1952-04-23 1958-02-18 Bendix Aviat Corp Illuminated devices

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