DE2640465A1 - Verfahren zur herstellung dotierter zonen in einem halbleitersubstrat - Google Patents
Verfahren zur herstellung dotierter zonen in einem halbleitersubstratInfo
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- 239000000758 substrate Substances 0.000 title claims abstract description 28
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 7
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 7
- 239000010703 silicon Substances 0.000 title claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 18
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 6
- 238000002955 isolation Methods 0.000 claims 1
- 238000001465 metallisation Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000004922 lacquer Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
Description
-
- Verfahren zur Herstellung dotierter Zonen in einem Halbleiter-
- Substrat.
- Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung dotierter Zonen in einem Halbleitersubstrat, bei dem die Dotierung in den gewünschten Zonen durch eine auf dem Halbleitersubstrat befindliche polykristalline Siliciumschicht in das Halbleitersubstrat eingebracht wird (sogenannte Polysiltechnik).
- Bei der beispielsweise aus iedm Technical Digest, Internat.
- Electron. Devices Meeting (1975), Katalog-Nr. 75 CH 1023-1 E bekanntgewordenen Polysiltechnik wird zur Herstellung des Emitters von Transistoren nach dem Öffnen eines Fensters in einer auf einem Halbleitersubstrat befindlichen Isolierschicht (beispielsweise Siliciumdioxid-Schicht) eine undotierte Schicht aus polykristallinem Silicium über der auf dem Halbleitersubstrat befindlichen Isolierschicht abgeschieden. Der Emitter wird sodann durch diese Schicht aus polykristallinem Silicium in das Halbleitersubstrat eindiffundiert. Danach wird die Schicht aus polykristallinem Silicium mittels fotolithografischer Verfahren in der Weise strukturgeätzt, daß nur ein Deckel der Schicht aus polykristallinem Silicium über dem Emitterfenster in der Isolierschicht verbleibt.
- In der in der Planartechnik üblichen Weise wird anschließend das Kontaktfenster für den Anschluß der Basiszone in die das Halbleitersubstrat bedeckende Isolierschicht (beispielsweise Silicium- dioxid-Schicht) eingeätzt. Bei der anschließend aufzubringenden Metallisierung zur Kontaktierung der Transistorzonen liegt eine Topologie der Oberfläche vor, welche Höhenunterschiede von 0,5 - 1,0/um aufweist.
- Bei dieser Technik ist es noch immer erforderlich, zwei Masken zu verwenden, wobei eine Maske Fenster für die Emitterzone und den Kollektorkontakt und eine zweite Maske mindestens ein Fenster für den Basiskontakt besitzt. Daraus ergibt sich die Notwendigkeit einer genauen Justierung der beiden Masken, was in der Praxis zu Justierungsfehlern führen kann, die im ungünstigsten Fall sogar zu einem Kurzschluß etwa zwischen Emitterzone und Basiskontakt führen können.
- Weiterhin führt auch die mehrmalige Herstellung von Kontaktfenstern in der das Halbleitersubstrat bedeckenden Isolierschicht (Siliciumdioxid-Schicht) zu topologisch stark strukturierten Oberflächen, was für die Aufbringung der zur Kontaktierung notwendigen Metallisierungen nachteilig ist.
- Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung dotierter Zonen in einem Halbleitersubstrat anzugeben, bei dem die vorgenannten Nachteile aufgrund von Fehljustierungen mehrerer Masken und einer topologisch stark strukturierten Oberfläche für die aufzubringenden Metallisierungen vermieden werden.
- Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß auf die Oberfläche des Halbleitersubstrats zunächst eine erste Isolierschicht aufgebracht wird, in der entsprechend der Anzahl der herzustellenden dotierten Zonen Fenster hergestellt werden, daß auf die erste Isolierschicht und in die in ihr befindlichen Fenster eine Schicht aus polykristallinem Silicium aufgebracht wird, daß auf die Schicht aus polykristallinem Silicium eine zweite Isolierschicht aufgebracht und teilweise so wieder entfernt wird, daß nur noch über den Bereichen, unter denen die herzustellenden dotierten Zonen entstehen sollen, Teile der zweiten Isolierschicht auf der Schicht aus polykristallinem Silicium verbleiben, daß die nicht von Teilen der zweiten Isolierschicht bedeckten Bereiche der Schicht aus polykristallinem Silicium in Siliciumoxid übergeführt werden, und daß zum Einbringen von Dotierungen in die verbliebenen Bereiche aus polykristallinem Silicium sowie zum weiteren Einbringen der Dotierungen in das Halbleitersubstrat die über diesen Bereichen aus polykristallinem Silicium befindlichen Teile der zweiten Isolierschicht entfernt werden.
- Ausgestaltungen des Erfindungsgedankens sind in Unteransprüchen gekennzeichnet.
- Die Erfindung wird im folgenden anhand der Figuren der Zeichnung am Beispiel der Herstellung eines Transistors näher erläutert.
- Die Fig. 1 - 5 zeigen dabei aufeinanderfolgende Herstellungsschritte bis zu einem fertigen Transistor, wobei jeweils gleiche Elemente mit gleichen Bezugszeichen versehen sind.
- Gemäß Fig. 1 beginnt das Verfahren zur Herstellung eines Transistors mit einem Halbleitersubstrat 1 eines Leitungstyps (beispielsweise n), in das in der in der Planartechnik üblichen Weise eine Basiszone 2 des anderen Leitungstyps (beispielsweise p) eindiffundiert wird. Auf das Halbleitersubstrat 1 mit der in ihm befindlichen Basiszone 2 wird sodann eine Isolierschicht 3 aufgebracht, welche aus Siliciumdioxid oder Siliciumnitrid bestehen kann. In dieser Isolierschicht 3 werden Fenster 4, 5, 6 hergestellt, durch welche die Dotierungen für den Kollektorkontakt, den Basiskontakt und die Emitterzone in das Halbleitersubstrat 1 eingebracht werden.
- Auf die Isolierschicht 3 mit den in ihr befindlichen Fenstern 4, 5, 6 wird sodann eine Schicht 7 aus polykristallinem, undotiertem Silicium aufgebracht. Auf diese Schicht 7 aus polykristallinem Silicium wird anschließend eine zweite Isolierschicht 8 aufgebracht, welche aus Siliciumnitrid bestehen kann.
- Gemäß Fig. 2 wird nun die Siliciumnitridschicht 8 mit Hilfe einer geeigneten Maske so strukturgeätzt, daß Teile 81, 82, 83 über den Bereichen eines Kollektorkontaktes, eines Basiskontaktes und einer Emitterzone verbleiben. Das gesamte System wird danach einer thermischen oder anodischen Oxydation unterzogen, so daß die freiliegenden Bereiche der Schicht 7 aus polykristallinem Silicium in Bereiche 74, 75, 76, 77 aus Siliciumoxid überführt werden.
- In einem nachfolgenden, aus Fig.3 ersichtlichen Schritt wird sodann der Teil 82 aus Siliciumnitrid über dem Bereich 72 aus polykristallinem Silicium entfernt und durch diesen Bereich 72 aus polykristallinem Silicium ein Dotierungsstoff in das Halbleitersubstrat 1 eingebracht, so daß eine Zone 10 entsteht, welche als Basiskontakt dient. Das Einbringen (Diffundieren oder Implantieren) des Dotierungsstoffes (beispielsweise Bor> ist schematisch durch Pfeile angedeutet, welche mit A bezeichnet sind.
- In einem folgenden, anhand von Fig. 4 dargestellten Verfahrensschritt werden auch die Teile 81 und 83 über den Bereichen 71 und 73 aus polykristallinem Silicium entfernt. Der über dem Basiskontakt 10 liegende Bereich 72 aus polykristallinem Silicium wird mit einer maskierenden Lackschicht 50 abgedeckt. Sodann werden durch die Bereiche 71 und 73 aus polykristallinem Silicium zur Herstellung einer Kollektorkontaktzone 40 und einer Emitterzone 41 weitere Dotierungen eingebracht (implantiert). Dieser Dotierungsschritt ist in Fig. 4 schematisch durch Pfeile angedeutet, welche mit B bezeichnet sind.
- Fig. 5 zeigt den fertigen Transistor, wobei nach Entfernung der Lackschicht 50 Aluminiumkontakte 90, 91, 92 in der dargestellten Weise auf das System aufgebracht werden, welche den Kollektor-, Basis bzw. Emitterkontakt darstellen.
- Da bei dem erfindungsgemäßen Verfahren die Justierung der Zonen 10, 40 und 41 durch die Maske in Form der Isolierschicht 3 mit den entsprechenden Fenstern 4, 5, 6 in einem Verfahrensschritt erfolgt, wozu nur eine Maske erforderlich ist, wird der Vorteil einer Selbstjustierung von Kollektor- und Basiskontakt sowie Emitterzone erreicht. Da letztlich die Schicht aus polykristallinem Silicium mit in Siliciumdioxid überführten Bereichen lediglich Flächenunebenheiten aufweist, welche durch die Fenster 4, 5, 6 in der Isolierschicht 3 und eine Volumenausdehnung bei der Überführung von polykristallinem Silicium in Siliciumdioxid bedingt sind, ergibt sich im Vergleich zu einer in der Planartechnik üblichen Siliciumdioxidschicht, die zur Herstellung der entsprechenden Fenster für die entsprechenden Zonen immer wieder umstrukturiert werden muß, eine ebenere Oberfläche. Es sei hier darauf verwiesen, daß die Darstellung nach Fig. 5 lediglich aus zeichnerischen Gründen zur Verdeutlichung der bei den einzelnen Prozeß schritten ablaufenden Vorgänge stark übertrieben wurde.
- Weiterhin wird auch der Vorteil einer großen räumlichen Trennung der Kontakte 90, 91, 92 von der Einkristalloberfläche durch die Dicke der Isolierschicht 3 und der durch die Umwandlung der Schicht 7 aus polykristallinem Silicium in Siliciumdioxidbereiche erzielt.
- Die pn-Ubergänge sind auch an der Emitterzone der Reaktion zwischen Metall und Halbleitersubstrat entzogen. Schließlich ist das gesamte Bauelement durch die erste Oberflächen-Isolierschicht sowie die umgewandelte bzw. verbleibende Schicht aus polykristallinem Silicium den Einflüssen der Umwelt entzogen.
- 6 Patentansprüche 5 Figuren
Claims (6)
- Patentansprüche.Verfahren zur Herstellung dotierter Zonen in einem Halbleitersubstrat, bei dem die Dotierung in den gewünschten Zonen durch eine auf dem Halbleitersubstrat befindliche polykristalline, undotierte Siliciumschicht in das Halbleitersubstrat eingebracht wird (sogenannte Polysiltechnik), d a d u r c h g e k e n n -z e i c h n e t , daß auf die Oberfläche des Halbleitersubstrats (1) zunächst eine erste Isolierschicht (3) aufgebracht wird, in der entsprechend der Anzahl der herzustellenden dotierten Zonen (10, 40, 41) Fenster (4, 5, 6) hergestellt werden, daß auf die erste Isolierschicht (3) und in die in ihr befindlichen Fenster (4, 5, 6) eine Schicht (7) aus undotiertem polykristallinem Silicium aufgebracht wird, daß auf die Schicht t7) aus polykristallinem Silicium eine zweite Isolierschicht (8) aufgebracht und teilweise so wieder entfernt wird, daß nur über den Bereichen,unter denen die herzustellenden dotierten Zonen entstehen sollen, Teile (81, 82, 83) der zweiten Isolierschicht (8) auf der Schicht (7) aus polykristallinem Silicium verbleiben, daß die nicht von Teilen der zweiten Isolierschicht (8) bedeckten Bereiche der Schicht (7) aus polykristallinem Silicium in Siliciumdioxid überführt werden und daß zum Einbringen von Dotierungen in die verbliebenen Bereiche (71, 72, 73) aus polykristallinem Silicium sowie zum weiteren Einbringen der Dotierungen in das Halbleitersubstrat (1) die über diesen Bereichen aus polykristallinem Silicium befindlichen Teile (81, 82, 83) der zweiten Isolierschicht (8) entfernt werden.
- 2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n -z e i c h n e t , daß zur Einbringung von Dotierungen unterschiedlichen Leitungstyps zunächst nur die über ersten Bereichen befindlichen Teile (beispielsweise 82) der zweiten Isolierschicht (8) entfernt und Dotierungen des einen Leitungstyps (beispielsweise p) in die entsprechenden Bereiche (beispielsweise 72) aus polykristallinem Silicium und in das Halbleitersubstrat (1) eingebracht werden, daß sodann die über weiteren Bereichen (beispielsweise 71 und 73) aus polykristallinem Silicium befindlichen Teile (beispielsweise 81 und 83) der zweiten Isolierschicht (8) entfernt, die ersten Bereiche (beispielsweise 72) mit einem für Dotierstoffe maskierenden Material (50) belegt und in die entsprechenden Teile der weiteren Bereiche (beispielsweise 71 und 73) aus polykristallinem Silicium und in das Halbleitersubstrat (1) Dotierungen des anderen Leitungstyps (beispielsweise n) eingebracht werden.
- 3. Verfahren nach Anspruch 1 und/oder 2, d a d u r c h g e -k e n n z e i c h n e t , daß als erste und zweite Isolierschicht (3, 8) Schichten aus gleichem Material aufgebracht werden.
- 4. Verfahren nach Anspruch 3, d a d u r c h g e k e n n -z ei c h n e t , daß als Material für die Isolierschichten (3, 8) Siliciumnitrid verwendet wird.
- 5. Verfahren nach Anspruch 1 und/oder 2, d a d u r c h g e -k e n n z e i c h n e t , daß als erste und zweite Isolierschicht (3, 8) Schichten unterschiedlichen Materials aufgebracht werden.
- 6. Verfahren nach Anspruch 5, d a d u r c h g e k e n n -z ei c h n e t , daß als Material für die erste Isolierschicht (3) Siliciumdioxid und als Material für die zweite Isolierschicht (8) Siliciumnitrid verwendet wird.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19762640465 DE2640465A1 (de) | 1976-09-08 | 1976-09-08 | Verfahren zur herstellung dotierter zonen in einem halbleitersubstrat |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19762640465 DE2640465A1 (de) | 1976-09-08 | 1976-09-08 | Verfahren zur herstellung dotierter zonen in einem halbleitersubstrat |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2640465A1 true DE2640465A1 (de) | 1978-03-09 |
DE2640465C2 DE2640465C2 (de) | 1989-06-15 |
Family
ID=5987461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19762640465 Granted DE2640465A1 (de) | 1976-09-08 | 1976-09-08 | Verfahren zur herstellung dotierter zonen in einem halbleitersubstrat |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE2640465A1 (de) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8125 | Change of the main classification |
Ipc: H01L 21/225 |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |