DE2632199A1 - Integratable voltage multiplier with cascaded FET stages - each providing supply for next stage and each having two cross-coupled FETs - Google Patents

Integratable voltage multiplier with cascaded FET stages - each providing supply for next stage and each having two cross-coupled FETs

Info

Publication number
DE2632199A1
DE2632199A1 DE19762632199 DE2632199A DE2632199A1 DE 2632199 A1 DE2632199 A1 DE 2632199A1 DE 19762632199 DE19762632199 DE 19762632199 DE 2632199 A DE2632199 A DE 2632199A DE 2632199 A1 DE2632199 A1 DE 2632199A1
Authority
DE
Germany
Prior art keywords
transistor
line
capacitor
connection
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19762632199
Other languages
German (de)
Inventor
Kurt Dr Hoffmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19762632199 priority Critical patent/DE2632199A1/en
Publication of DE2632199A1 publication Critical patent/DE2632199A1/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

The integratable voltage multiplier consists of two cross coupled FETs (15, 21) whose two outputs are combined via two diodes (13, 14) to a common output (141). The outputs of both FETs are connected via capacitors (11, 12) to two separate clock lines (18, 20). A third FET (17) is in drain/source parallel with one of the other FETs and its gate is connected to a precharging rail (19). The two diodes are formed by two FETs. The circuit forms one stage of the multiplier. Several such stages can be cascaded such that the common output of one is connected to the supply rail (16, 26) of the next.

Description

Anordnung zur SPannungsservielfachung.Arrangement for voltage multiplication.

Die Erfindung bezieht sich auf eine Anordnung zur Spannungsvervielfachung nach dem Oberbegriff des Patentanspruches 1.The invention relates to an arrangement for voltage multiplication according to the preamble of claim 1.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine leicht integrierbare Anordnung zur Spannungsvervielfachung anzugeben.The object of the present invention is to provide an easy specify an integrable arrangement for voltage multiplication.

Diese Aufgabe wird durch eine wie eingangs bereits erwähnte Anordnung gelöst, die durch die in dem kennzeichnenden Teil des Patentanspruches 1 aufgeführten Merkmale gekennzeichnet ist.This task is accomplished by an arrangement as already mentioned at the beginning solved by those listed in the characterizing part of claim 1 Features is marked.

Der wesentlichen Vorteil der vorliegenden Anordnung besteht darin, daß mit der Hilfe von nur zwei Takten 1 und 2 eine Spannungsvervielfachung erreicht werden kann.The main advantage of the present arrangement is that that with the help of only two clocks 1 and 2 a voltage multiplication is achieved can be.

Vorteilhafterweise kann die Spannungsvervielfachung durch eine Hintereinanderschaltung von erfindungsgemäßen Anordnungen vergrößert werden.The voltage can advantageously be multiplied by a series connection can be enlarged by arrangements according to the invention.

Weitere Erläuterungen zur Erfindung gehen aus der Beschreibung und den Figuren hervor.Further explanations of the invention can be found in the description and the figures.

Die Fig. 1 zeigt das Schaltbild einer zweistufigen erfindungsgemäßen Anordnung zur Spannungsvervielfachung.Fig. 1 shows the circuit diagram of a two-stage according to the invention Arrangement for voltage multiplication.

Die Fig. 2 zeigt die an die Anordnung nach der Fig. 4 anzulegenden Takte.FIG. 2 shows that to be applied to the arrangement according to FIG Bars.

Die Anordnung nach der Fig. 1 besteht aus zwei Stufen 1 und 2 zur Spannungsvervielfachung. Es können beliebig viele solcher Stufen hintereinander geschaltet werden. In Jeder Stufe sind zwei Kondensatoren 11 und 12, zwei Dioden 13 und 14 und Transistoren 15, 17 und 21 vorgesehen. Das Versorgungsspannungspotential Vcc liegt an einer Leitung 16 an. Mit dieser Leitung 16 verbunden ist der Drain- bzw. Sourceanschluß eines Feldeffekttransistors 15. Der Source- bzw. Drainanschluß dieses Feldeffekttransistors 15 ist mit einem Anschluß des Kondensators 12 verbunden. Der andere Anschluß des Kondensators 12 ist mit einer Taktleitung 20, an der der Takt 2 anliegt, verbunden. Ebenfalls mit der Leitung 16, an der das Versorgungsspannungspotential Vcc anliegt, verbunden ist der Drain- bzw. Sourceanschluß des Transistors 21.The arrangement of FIG. 1 consists of two stages 1 and 2 for Voltage multiplication. Any number of such stages can be used one after the other be switched. In each stage there are two capacitors 11 and 12, two diodes 13 and 14 and transistors 15, 17 and 21 are provided. The supply voltage potential Vcc is present on a line 16. Connected to this line 16 is the drain or source connection of a field effect transistor 15. The source or drain connection this field effect transistor 15 is connected to one terminal of the capacitor 12. The other terminal of the capacitor 12 is connected to a clock line 20 to which the Clock 2 is present, connected. Also with the line 16, on which the supply voltage potential Vcc is applied, the drain or source terminal of the transistor 21 is connected.

Der Source- bzw. Drainanschluß dieses Transistors 21 ist mit einem Anschluß des Kondensators 11 verbunden. Der andere Anschluß des Kondensators 11 ist mit einer Taktleitung 18, an die der Takt 1 anlegbar ist, verbunden. Der Gateanschluß des Transistors 21 ist mit dem Punkt 151 verbunden, in dem der Source- bzw. Drainanschluß des Transistors 15 und der eine Anschluß des Kondensators 12 miteinander verbunden sind.The source or drain of this transistor 21 is with a Terminal of the capacitor 11 connected. The other terminal of the capacitor 11 is connected to a clock line 18 to which the clock 1 can be applied. The gate terminal of the transistor 21 is connected to the point 151, in which the source or drain connection of the transistor 15 and one terminal of the capacitor 12 are connected to one another are.

Der Gateanschluß des Transistors 15 ist mit dem Punkt 171 verbunden, in dem der Source- bzw. Drainanschluß des Transistors 21 mit dem einen Anschluß des Kondensators 11 verbunden ist.The gate connection of transistor 15 is connected to point 171, in which the source or drain connection of the transistor 21 to the one connection of the capacitor 11 is connected.

Parallel zu dem Transistor 21 ist in der aus der Figur ersichtlichen Weise der Transistor 17 geschaltet. Der Gateanschluß des Transistors 17 ist mit einer Vorladeleitung 19 verbunden. Mit dem Punkt 151 ist ein Anschluß der Diode 13 und mit dem Punkt 171 einAnschluß der Diode 14 verbunden.Parallel to the transistor 21 can be seen in FIG Way the transistor 17 is switched. The gate connection of the transistor 17 is with a precharge line 19 connected. At point 151 there is a connection of the diode 13 and a connection of the diode 14 connected to the point 171.

Die beiden anderen Anschlüsse dieser Dioden sind mit dem Punkt 141 verbunden, der gleichzeitig den Ausgang der ersten Stufe der Anordnung zur Spannungsvervielfachung darstellt.The other two connections of these diodes are marked with point 141 connected, which at the same time the output of the first stage of the arrangement for voltage multiplication represents.

Bei den Dioden 13 und 14 handelt es sich vorzugsweise um als Dioden geschaltete Feldeffekttransistoren. In der aus der Fig.The diodes 13 and 14 are preferably diodes switched field effect transistors. In the from Fig.

1 ersichtlichen Weise kann der Ausgangspunkt 141 der Stufe 1 mit der Leitung 26 einer nächsten Stufe 2 verbunden sein.1 can be seen from the starting point 141 of level 1 with the Line 26 of a next stage 2 be connected.

Im folgenden soll die Funktion der erfindungsgemäßen Anordnung zur Spannungsvervielfachung anhand der oben beschriebenen ersten Stufe 1 im Zusammenhang mit der Fig. 2 beschrieben werden. Dabei sei angenommen, daß in den Stufen 1, 2 etc., n-Kanal-Feldeffekttransistoren vorgesehen sind.In the following, the function of the arrangement according to the invention is intended to Voltage multiplication based on the first stage 1 described above in context to be described with FIG. 2. It is assumed that in stages 1, 2 etc., n-channel field effect transistors are provided.

An dieVorladeleitung ist beispielsweise ein Impuls V19 = +5V anlegbar. Die Amplituden VA der gegenphasigen Takte 1 und 2 an den Leitungen 18 und 20 betragen beispielsweise ebenfalls + 5V. An der Leitung 16 sollen beispielsweise ebenfalls + 5 V anliegen. Zum Zeitpunkt t1 liegt der Impuls V19 an der Vorladeleitung 19 an.Dies bewirkt, daß der Kondensator 11 aufgeladen wird. Zum Zeitpunkt t2 wird der Takt 1 an die Leitung 18 angelegt, weshalb der Kondensator 12 auf + 5V aufgeladen wird. Zum Zeitpunkt t3, zu dem der Takt 2 an der Leitung 20 angelegt wird, wird der Punkt 151 auf das Potential 10 Volt gezogen. Am Auagangspunkt 141 entsteht über die Diode 13 ein Potential von + 10 V - UTw wobei UT die Einsatzspannung der n-Kanal-Feldeffekttransistoren ist. Beispielsweise beträgt UT= 1 V. In diesem Fall beträgt das Potential am Ausgangspunkt 141 9 V. Zum Zeitpunkt t4, zu dem der Takt 1 an der Leitung 18 angelegt wird, wird der Punkt 171 auf 10 V gezogen. Am Ausgangspunkt 141 liegt dann über der Diode 14 das Potential 10 V - UT = 9 V an.A pulse V19 = + 5V, for example, can be applied to the precharge line. The amplitudes VA of the clocks 1 and 2 in phase opposition on lines 18 and 20 amount to for example also + 5V. On line 16, for example, should also + 5 V are present. At the time t1, the pulse V19 is present on the precharge line 19. This causes the capacitor 11 to be charged. At time t2, the clock becomes 1 is applied to line 18, which is why capacitor 12 is charged to + 5V. At time t3, at which clock 2 is applied to line 20, the point becomes 151 pulled to the potential of 10 volts. At output point 141 arises via the diode 13 a potential of + 10 V - UTw where UT is the threshold voltage of the n-channel field effect transistors is. For example, UT = 1 V. In this case, the potential is at the starting point 141 9 V. At time t4, at which clock 1 is applied to line 18, the point 171 pulled to 10 V. The diode 14 then lies at the starting point 141 the potential 10 V - UT = 9 V.

Wird nun diese Spannung an die Leitung 26 der Stufe 2 gegeben, die der Leitung 16 der Stufe 1 entspricht, so liegt an deren Ausgang 242 das Potential Vcc + 2VA - 2UT an, da die zweite Stufe ebenso wie die erste Stufe aufgebaut ist.If this voltage is now given to the line 26 of stage 2, the corresponds to line 16 of stage 1, the potential is present at its output 242 Vcc + 2VA - 2UT, since the second stage is constructed in the same way as the first stage.

Bei der Verwendung von drei Stufen ergibt sich am Ausgang der dritten Stufe das Potential Vcc + 3VA - 3 UT. -Bei der Verwendung von n Stufen ergibt sich am Ausgang der n-ten Stufe U = Vcc + n =V n + n (VA - UT) Vorzugsweise wird die erfindungsgemäße Anordnung zur Spannungsw vervielfachung in einer MIS-Feldeffekt-Technologie aufgebaut.If three stages are used, the third one results at the output Level the potential Vcc + 3VA - 3 UT. -When using n levels, the result is at the output of the n-th stage U = Vcc + n = V n + n (VA - UT) Arrangement according to the invention for voltage multiplication in an MIS field effect technology built up.

Die Dioden 13 und 14 bestehen dabei vorzugsweise aus Feldeffekttransistoren. Beider Verwendung von n-Kanal-Feldeffekttransistoren ist dabei das Gate dieser Transistoren Jeweils mit dem Sourceanschluß verbunden.The diodes 13 and 14 preferably consist of field effect transistors. When using n-channel field effect transistors is in the gate of these transistors are each connected to the source terminal.

4 Patentansprüche 2 Figuren4 claims 2 figures

Claims (4)

Patentanspr-dche f Anordnung zur Spannungsvervielfachung, dadurch g e -k e n n z e i c h n e t , daß zwischen einer ersten Leitung (6), die an festem Potential Vcc liegt und einer zweiten Leitung (18), an die ein Takt 1 anlegbar ist, ein erster Transistor (21) und eine erste Kapazität (11) in einem ersten Verbindungspunkt (171) zueinander in Reihe geschaltet sind, wobei die erste Kapazität (11) mit ihrem einen Anschluß mit der zweiten Leitung (18) und mit dem anderen Anschluß mit dem Source- bzw.'Drainanschluß des ersten Transistors (21) verbunden ist, und wobei der Drain- bzw. Sourceanschluß des ersten Transistors (21) mit der ersten Leitung (16) verbunden ist, daß zwischen der ersten Leitung (16) und einer dritten Leitung (20) ein zweiter Kondensator (12) und ein zweiter Transistor 65)in einem zweiten Verbindungspunkt (151) zueinander in Reihe geschaltet sind, wobei der eine Anschluß des zweiten Kondensators (12) mit der dritten Leitung (20) und der andere Anschluß des zweiten Kondensators (12) mit dem Source- bzw. Drainanschluß des zweiten Transistors (15) verbunden ist und wobei der Drain- bzw. Sourceanschluß des zweiten Transistors (15) mit der Leitung (16) verbunden ist, daß derlzweite Verbindungspunkt (151) zwischen dem zweiten Kondensätor (12) und dem zweiten Transistor (ins) mit dem Gateanschluß des ersten Transistors (16) verbunden ist, daß der erste Verbindungspunkt (171) zwischen dem ersten Kondensator (11) und dem ersten Transistor (16) mit dem Gateanschluß des zweiten Transistors (15) verbunden ist, daß der Verbindungspunkt (151) zwischen dem zweiten Transistor (15) und dem zweiten Kondensator (12) huber einen ersten Gleichrichter (13) mit dem Ausgang (141) verbunden ist, daß der Verbindungspunkt (171) zwischen dem ersten Transistor (16) und dem ersten Kondensator (1) Uber einen zweiten Gleichrichter (14) mit dem Ausgang (141) verbunden ist und daß zu dem ersten Transistor (21) ein dritter Transistor (17) parallel geschaltet ist, dessen Gateanschluß mit einer Vorladeleitung (19) verbunden ist. Patent claims f arrangement for voltage multiplication, thereby g e -k e n n n z e i c h n e t that between a first line (6) attached to solid Potential Vcc is and a second line (18) to which a clock 1 can be applied, a first transistor (21) and a first capacitance (11) in a first connection point (171) are connected in series with one another, the first capacitance (11) with its one connection with the second line (18) and with the other connection with the The source or drain connection of the first transistor (21) is connected, and where the drain or source connection of the first transistor (21) to the first line (16) is connected that between the first line (16) and a third line (20) a second capacitor (12) and a second transistor 65) in a second Connection point (151) are connected in series with one another, one terminal of the second capacitor (12) to the third line (20) and the other terminal of the second capacitor (12) to the source or drain terminal of the second transistor (15) is connected and wherein the drain or source terminal of the second transistor (15) is connected to the line (16) that the second connection point (151) between the second capacitor (12) and the second transistor (ins) with the gate connection of the first transistor (16) is connected, that the first connection point (171) between the first capacitor (11) and the first transistor (16) with the gate connection of the second transistor (15) is connected that the connection point (151) between the second transistor (15) and the second capacitor (12) via a first Rectifier (13) is connected to the output (141) that the connection point (171) between the first transistor (16) and the first capacitor (1) via a second rectifier (14) is connected to the output (141) and that to the first Transistor (21) a third transistor (17) is connected in parallel, the gate terminal of which is connected to a precharge line (19). 2. Anordnung nach Anspruch 1, dadurch g e k e n n z e i c h n e t , daß sie in einer n-Kanal- oder p-Kanal-Feldeffekt-MOS-Technologie aufgebaut ist.2. Arrangement according to claim 1, characterized g e k e n n z e i c h n e t that it is constructed in an n-channel or p-channel field effect MOS technology. 3. Anordnung nach Anspruch 1 oder 2, dadurch g e k e n n z e i c h n e t , daß als Gleichrichter (13 und 14) Feldeffekttransistoren verwendet sind, wobei bei der Verwendung von n-Kanal-Feldeffekttransistoren die Gateanschlüsse jeweils mit den Sourceanschlüssen und bei der Verwendung von p-Kanal-Feldeffekttransistoren die Gateanschlüsse Jeweils mit den Drainanschlüssen verbunden sind.3. Arrangement according to claim 1 or 2, characterized g e k e n n z e i c h n e t that field effect transistors are used as rectifiers (13 and 14), when using n-channel field effect transistors, the gate connections in each case with the source connections and when using p-channel field effect transistors the gate connections are each connected to the drain connections. 4. Anordnung nach einem der Ansprüche 1 bis 3, dadurch g e k e n n z e i c h n e t , daß mehrere Stufen (1, 2) miteinander verbunden sind, wobei jeweils der Ausgang der Stufe (1) mit der ersten Leitung (26) der folgenden Stufe (2) verbunden ist und wobei die Gateanschlüsse der jeweils dritten Transistoren (17, 27) mit der Vorladeleitung (19) verbunden sind.4. Arrangement according to one of claims 1 to 3, characterized g e k e n n z e i c h n e t that several stages (1, 2) are connected to one another, each the output of stage (1) is connected to the first line (26) of the following stage (2) is and wherein the gate connections of the respective third transistors (17, 27) with the Precharge line (19) are connected.
DE19762632199 1976-07-16 1976-07-16 Integratable voltage multiplier with cascaded FET stages - each providing supply for next stage and each having two cross-coupled FETs Withdrawn DE2632199A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19762632199 DE2632199A1 (en) 1976-07-16 1976-07-16 Integratable voltage multiplier with cascaded FET stages - each providing supply for next stage and each having two cross-coupled FETs

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19762632199 DE2632199A1 (en) 1976-07-16 1976-07-16 Integratable voltage multiplier with cascaded FET stages - each providing supply for next stage and each having two cross-coupled FETs

Publications (1)

Publication Number Publication Date
DE2632199A1 true DE2632199A1 (en) 1978-01-19

Family

ID=5983249

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19762632199 Withdrawn DE2632199A1 (en) 1976-07-16 1976-07-16 Integratable voltage multiplier with cascaded FET stages - each providing supply for next stage and each having two cross-coupled FETs

Country Status (1)

Country Link
DE (1) DE2632199A1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2426357A1 (en) * 1978-05-16 1979-12-14 Siemens Ag CONTINUOUS VOLTAGE CONVERTER RATE CONTROL
DE3103809A1 (en) * 1980-02-05 1981-12-17 Nippon Telegraph & Telephone Public Corp., Tokyo SEMICONDUCTOR STORAGE DEVICE
EP0727869A1 (en) * 1994-09-06 1996-08-21 Oki Electric Industry Company, Limited Booster

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2426357A1 (en) * 1978-05-16 1979-12-14 Siemens Ag CONTINUOUS VOLTAGE CONVERTER RATE CONTROL
DE3103809A1 (en) * 1980-02-05 1981-12-17 Nippon Telegraph & Telephone Public Corp., Tokyo SEMICONDUCTOR STORAGE DEVICE
EP0727869A1 (en) * 1994-09-06 1996-08-21 Oki Electric Industry Company, Limited Booster
EP0727869A4 (en) * 1994-09-06 1999-12-08 Oki Electric Ind Co Ltd Booster
US6225853B1 (en) 1994-09-06 2001-05-01 Oki Electric Industry Co., Ltd. Booster circuit
US6297690B1 (en) 1994-09-06 2001-10-02 Oki Electric Industry Co., Ltd. Booster circuit

Similar Documents

Publication Publication Date Title
DE69111113T2 (en) Capacitor charge pumps.
DE3888220T2 (en) Data output circuit.
DE3839888C2 (en)
DE68912617T2 (en) Voltage side MOS driver circuit.
DE2642431C2 (en)
DE69027705T2 (en) Booster circuit for dynamic memories
DE2553517B2 (en) Delay circuit with field effect transistors
EP0076963B1 (en) Circuit generating a d.c. voltage free of voltage variations of the d.c. supply
DE3814667A1 (en) BACK VOLTAGE GENERATOR
DE2556828C3 (en) Dynamic shift register made of insulated-film field effect transistors
DE3024936C2 (en) AC voltage amplifier in the form of an integrated circuit
DE69218746T2 (en) Power-on reset circuit
DE3614421C2 (en)
DE2316619A1 (en) SEMI-CONDUCTOR CIRCUIT
DE19751789A1 (en) Voltage level shifting circuit
DE19749521C2 (en) Bistable flip-flop
DE4033950C2 (en)
DE69113414T2 (en) Integrated constant current supply.
DE3705147C2 (en)
DE3108342A1 (en) DYNAMIC SHIFT REGISTER CIRCUIT
DE68917444T2 (en) ECL-CMOS converter with a single supply voltage.
DE2632199A1 (en) Integratable voltage multiplier with cascaded FET stages - each providing supply for next stage and each having two cross-coupled FETs
DE2640731A1 (en) DYNAMIC DECODER LEVEL
EP0036494B1 (en) Integrated mos semiconductor circuit
DE3717758A1 (en) SOURCE VOLTAGE GENERATOR FOR NATURAL TRANSISTORS IN DIGITAL INTEGRATED MOS CIRCUITS

Legal Events

Date Code Title Description
OAM Search report available
OC Search report available
8110 Request for examination paragraph 44
8139 Disposal/non-payment of the annual fee