DE2629893A1 - CELL ADDRESSABLE MATRIX - Google Patents

CELL ADDRESSABLE MATRIX

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DE2629893A1 DE19762629893 DE2629893A DE2629893A1 DE 2629893 A1 DE2629893 A1 DE 2629893A1 DE 19762629893 DE19762629893 DE 19762629893 DE 2629893 A DE2629893 A DE 2629893A DE 2629893 A1 DE2629893 A1 DE 2629893A1
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Description

PatentanwältePatent attorneys

DipL-Ing. Dipl.-Chem. Dipl.-Ing.DipL-Ing. Dipl.-Chem. Dipl.-Ing.

E. Prinz - Dr. G. Hauser - G. Leiser 26298E. Prince - Dr. G. Hauser - G. Leiser 26298

Ernsbergerstrasse 19Ernsbergerstrasse 19

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Unser Zeichen: T 2047 30.Juni 1976Our reference: T 2047 June 30, 1976

TEXAS INSTRUMENTS INCORPORATED
13500 North Central Expressway
Dallas, Texas, V.St.A.TEXAS INSTRUMENTS INCORPORATED
13500 North Central Expressway
Dallas, Texas, V.St.A.

Zellenadressierbare MatrixCell addressable matrix

Die Erfindung bezieht sich auf eine zellenadressierbare Matrix, beispielsweise eine Speichermatrix, und insbesondere auf eine solche Matrix, bei der fehlerhafte Zellen durch funktionsfähige Zellen ohne Beeinflussung der normalen externen Adressierung der Matrix ersetzt werden können.The invention relates to a cell addressable matrix, such as a memory matrix, and in particular on such a matrix in which defective cells are replaced by functional cells without affecting the normal ones external addressing of the matrix can be replaced.

Zellenadressierbare Matrizen sind bereits bekannt. Beispielsweise sind bitadressierbare Speichermatrizeh mit Direktzugriff, die sowohl mit bipolaren Halbleiterbauelementen als auch mit Metall-Isolator-Halbleiterbauelementen ausgeführt sind, funktionsmässig auf beispielsweise einem einzigen Halbleiter-Chip mit ihren eigenen Decodierern sowie der Eingabe/Ausgabe-Logik und der Organisationsschaltung untergebracht worden. In der USA-Patentanmeldung 3 436 738 ist ein Beispiel einer bitadressierbaren Speichermatrix mit bipolaren Bauelementen beschrieben, während in der USA-Patentschrift 3 740 731 eine bipolare Speichermatrix mitCell addressable matrices are already known. For example, bit-addressable memory matrices with direct access, which are implemented both with bipolar semiconductor components and with metal-insulator semiconductor components are functionally on, for example, a single semiconductor chip with their own decoders and the Input / output logic and the organization circuit have been accommodated. U.S. Patent Application 3,436,738 an example of a bit-addressable memory array with bipolar components is described, while in the USA patent 3 740 731 a bipolar memory matrix with

Schw/BaSchw / Ba

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MOS-Bauelementen beschrieben ist. Ein weiteres Beispiel einer bitadressierbaren, aus MOS-Bauelementen aufgebauten Speichermatrix mit Direktzugriff findet sich in der USA-Patentschrift 3 765 003. Matrixprozessoren sind in der USA-Patentschrift 3 737 308 beschrieben.MOS devices is described. Another example a bit-addressable memory matrix made up of MOS components with direct access can be found in the USA patent 3,765,003. Matrix processors are described in U.S. Patent 3,737,308.

Es sind Speichersysteme vorgeschlagen worden, die Fehler tolerieren und bei denen eine ganze redundante Zellenzeile oder Zellenspalte für eine ausgewählte Zeile oder Spalte eingesetzt wird, die eine oder mehrere fehlerhafte Zellen enthält. In der USA-Patentschrift 3 633 175 ist beispielsweise eine wortadressierbare Speichermatrix beschrieben, die mehrere redundante Zeilen enthält, die für fehlerhafte Zellenzeilen eingesetzt werden kann, indem die Wortadresse jeder fehlerhaften Zeile in einem inhaltsadressierbaren Speicher zusammen mit der Adresse einer jeweiligen redundanten-Zeile gespeichert wird, Weitere Beispiele wortadressierbarer Speicher, bei denen redundante WortSpeicherplätze verwendet werden, die für fehlerhafte Wortspeicherplätze in Primärspeicher eingesetzt werden können, finden sich in den USA-Patentschriften 3 311 887, 3 331 058 und 3 422 402..Memory systems have been proposed which tolerate errors and which have an entire redundant cell row or Cell Column is used for a selected row or column that contains one or more faulty cells contains. In US Pat. No. 3,633,175, for example, a word-addressable memory matrix is described, which contains multiple redundant rows that can be substituted for faulty cell rows by adding the word address each defective line in a content addressable memory together with the address of a respective redundant line Other examples of word addressable memories that use redundant word memory locations which can be used for faulty word storage locations in primary storage can be found in the United States patents 3 311 887, 3 331 058 and 3 422 402 ..

Das Speichersystem nach den USA-Patentschriften 3 753 244 und 3 753 235, bei dem fehlerhafte Zellen zulässig sind, enthält eine zellenadressierbare Matrix, die auf dem Chip eine zusätzliche Zellenreihe mit einem Fehlerwortadressenspeicher und einer Komparatorschaltung zum Abschalten einer fehlerhaften Zellenreihe und zum Ersetzen dieser Reihe durch die zusätzliche Zellenreihe enthält. In derUSA-Patentschrift 3 753 244 wird die Adresse durch selektives Unterbrechen von Drahtverbindungen des Festspeichers gespeichert, während nach der USA-Patentschrift 3 753 235 Drähte mit selektiv an Masse gelegten Bits des Festspeichers zum Speichern der Fehleradressen verbunden werden.The memory system of U.S. Patents 3,753,244 and 3,753,235, which allows defective cells, contains a cell-addressable matrix which contains an additional row of cells with an error word address memory on the chip and a comparator circuit for switching off a contains faulty row of cells and to replace this row with the additional row of cells. In the United States patent 3 753 244 the address is stored by selectively breaking wire connections of the permanent memory while after U.S. Patent 3,753,235 wires with selectively grounded bits of read-only memory to store the fault addresses get connected.

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Ein ebensolches Fehler tolerierendes Speichersystem ist in der USA-Patentschrift 3 755 791 beschrieben; bei diesem Speichersystem ist der Fehleradressenspeicher elektrisch programmierbar, wobei von dauerhaften MNOS-Bauelementen Gebrauch gemacht wird, die kreuzweise gekoppelt angeordnet sind. Auch bei jedem dieser Beispiele ist eine einzige überzählige Zeile oder Spalte vorgesehen, und es wird nur die Zeilen- oder Spaltenadresse an den Fehleradressenspeicher angelegt, damit die Eingangsadresse von der fehlerhaften Zeile oder Spalte zur redundanten Zeile oder Spalte umgeschaltet wird. Wegen weiterer Beispiele für Adressenumlegungsschaltungen, die es einem monolithischen Speicher ermöglichen, fehlerhafte Speicherzellen zu verwenden, sei auf die USA-Patentschriften 3 714 637, 3 644 899, 3 738 761, 3 781 826, 3 772 652, 3 765 001 und 3 735 368 verwiesen.A similar fault tolerant memory system is described in U.S. Patent No. 3,755,791; at this one In the memory system, the fault address memory is electrically programmable, using permanent MNOS components Use is made, which are arranged crosswise coupled. In each of these examples, too, there is a single redundant one Row or column provided, and only the row or column address is sent to the error address memory created so that the input address switches from the faulty row or column to the redundant row or column will. For further examples of address mapping circuits that enable monolithic memory to To use defective memory cells, see U.S. Patents 3 714 637, 3 644 899, 3 738 761, 3 781 826, 3 772 652, 3 765 001 and 3 735 368 are referred to.

Ein weiteres Be&spiel eines bekannten' Speichersystems, bei dem Defekte zulässig sind, ist in der USA-Patentschrift 3 659 275 beschrieben; bei diesem Speichersystem erfolgt mit einemWortspeicherplatz in einem Redundanzspeicher ein paralleler Zugriff auf einen wortadressierbaren Festspeicher, in dem Datenwörter dauerhaft gespeichert sind. Die Datenwörter aus dem Redundanzspeicher enthalten wenigstens ein Kennzeichenbit, das bestimmt, ob die Daten aus dem Festspeicher oder aus dem Redundanzspeicherelement an den Ausgangsklemmen des Speichersystems abgegeben werden sollen.Another example of a known 'storage system' at permissible for defects is disclosed in U.S. Patent 3,659,275; in this storage system is done with a word memory location in a redundancy memory, parallel access to a word-addressable read-only memory, in which data words are permanently stored. The data words from the redundancy memory contain at least a flag that determines whether the data is from read-only memory or from the redundancy memory element output terminals of the storage system should.

Wie aus der obigen Erörterung des Standes der Technik zu erkennen ist, muß sowohl bei wortadressierbaren als auch bei zellenadressierbaren Speichern wenigstens eine redundante Zellenreihe für jede Zeile oder Spalte vorgesehen werden, in der eine oder mehrere defekte Zellen vorhanden sind; fehlerhafte Bitspeicherplätze einer Speichermatrix könnenAs can be seen from the discussion of the prior art above, both word addressable and in the case of cell-addressable memories, at least one redundant row of cells is provided for each row or column, in which one or more defective cells are present; faulty bit storage locations of a memory matrix can

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nur soweit toleriert werden, wie die Zeilen oder Spalten, in denen die fehlerhaften Speicherplätze vorhanden sind, di'e Gesamtzahl der zusätzlich vorgesehenen Reihen nicht übersteigen.are only tolerated as far as the rows or columns in which the faulty memory locations are present, do not exceed the total number of additional rows provided.

Nach der Erfindung wird eine zellenadressierbare Matrix aus Zellen, beispielsweise eine bitadressierbare Speichermatrix, mit zusätzlichen Zellen versehen, indem sie beispielsweise mit einer zusätzlichen Zellenzeile und/oder Zellenspalte ausgestattet wird. Ein sich auf Grund der Erfindung ergebender Vorteil besteht darin, daß die erfindungsgemäßen Systeme die Fähigkeit haben, einzelne Zellen der zusätzlichen Zeile oder Spalte für defekte Zellen der Matrix einzusetzen, auch wenn sich die defekten Zellen nicht in einer einzelnen Reihe der Matrix befinden. Beispielsweise ist ein nach der Erfindung ausgestalteter Speicher korrekturfähig, bei dem die Verteilung der fehlerhaften Bits so ist, wie in Fig.1 der USA-Patentschrift 3 753 235 dargestellt ist, bei der, wie in dieser Patentschrift ausgeführt ist, unter Anwendung des dort beschriebenen Systems eine Korrektur nicht möglich ist, da nur eine von zwei defekten Zellen in zwei verschiedenen Reihen mit nur einer einzigen redundanten Reihe ersetzt werden kann. Bei den nach der Erfindung ausgebildeten Speicheranordnungen kann mit nur einer einzigen zusätzlichen Zellenreihe die Fehlerbitverteilung gemäß Fig.1 der USA-Patentschrift 3 633 175 korrigiert werden, wogegen die in dieser Patentschrift beschriebene Anordnung wenigstens zwei redundante Zellenreihen zur Korrektur der dargestellten Fehler benötigt.According to the invention there is provided a cell addressable matrix of cells, for example a bit-addressable memory matrix, provided with additional cells by, for example is equipped with an additional cell row and / or cell column. One resulting from the invention The advantage is that the systems according to the invention have the ability to individual cells of the additional line or Insert column for defective cells of the matrix, even if the defective cells are not in a single row of the Matrix. For example, a memory designed according to the invention can be corrected in which the distribution of the erroneous bits is as shown in Fig. 1 of U.S. Patent No. 3,753,235, as in this Patent specification is executed, a correction is not possible using the system described there, since only one out of two defective cells is replaced in two different rows with only a single redundant row can be. In the memory arrangements designed according to the invention can with only a single additional Cell row, the error bit distribution according to FIG. 1 of US Pat. No. 3,633,175 can be corrected, whereas in The arrangement described in this patent specification has at least two redundant rows of cells to correct the ones shown Bug needed.

Mit Hilfe der Erfindung soll demnach eine verbesserte zellenadressierbare Matrix geschaffen werden, bei der fehlerhafte Zellen zulässig sind. Ferner soll eine adressierbare Zellenmatrix geschaffen werden, bei der mehrere inWith the help of the invention, an improved cell-addressable matrix is to be created in which bad cells are allowed. Furthermore, an addressable cell matrix is to be created in which several in

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verschiedenen Zeilen und Spalten der Matrix befindliche Zellen einzeln durch Zellen in einer redundanten Zellenzeile oder Zellenspalte ersetzt werden können. Es soll die Möglichkeit geschaffen werden, einzelne fehlerhafte Zellen in einer zellenadressierbaren Matrix durch eine überzählige Zelle zu ersetzen. Ferner soll eine vollbetriebsfähige monolithische Halbleitermatrix geschaffen werden, die schadhafte Zellenplätze enthält. Die Anwendung von Matrizen mit fehlerhaften Zellen soll ohne die Notwendigkeit, spezielle Metallisierungs- oder Verdrahtungsmuster zu erzeugen, erleichtert werden. Außerdem soll der Ertrag des Produktionsvorgangs von Halbleitermatrizen, beispielsweise Speichermatrizen, erhöht werden, indem Matrizen verwendet werden, die defekte Zellen enthalten.Bei dem mit Hilfe der Erfindung zu schaffenden System soll die Möglichkeit bestehen, defekte Zellenplätze elektrisch und/oder mechanisch zu ersetzen, wobei die. Ersetzung auch beibehalten wird, wenn die Versorgungsenergie vom System abgetrennt ist. Bei der mit Hilfe der Erfindung zu schaffenden Speichermatrix sollen fehlerhafte Zellenplätze entweder vorübergehend oder halbdauerhaft entweder während der Testzeit oder auch danach ersetzt werden können. Das mit Hilfe der Erfindung zu schaffende Speichersystem soll sich automatisch an fehlerhafte Bitspeicherplätze anpassen können. Mit Hilfe der Erfindung soll auch eine verbesserte monolithische Halbleiterspeichermatrix geschaffen werden. Das mit Hilfe der Erfindung zu schaffende Speichersystem soll zuverlässig im Betrieb sein, auch wenn in den zur Bildung des Speichers verwendeten Halbleitermatrizen fehlerhafte Speicherplätze vorhanden sind. Das mit Hilfe der Erfindung zu schaffende Speichersystem soll so ausgebildet sein, daß es von Speichermodülen Gebrauch macht, die Halbleiterspeichermatrizen mit defekten Zellen enthält. Mit Hilfe der Erfindung werden auch Module für die Verwendung incells located in different rows and columns of the matrix individually by cells in a redundant cell row or cell column can be replaced. The aim is to create the possibility of individual faulty cells in a cell-addressable matrix to be replaced by a surplus cell. Furthermore, a fully operational monolithic semiconductor matrix can be created, which contains defective cell sites. The application of matrices with faulty cells should be without the need to create special metallization or wiring patterns, be relieved. In addition, the yield of the production process of semiconductor matrices, for example memory matrices, can be increased by using matrices that contain defective cells. In the case of the one to be created with the aid of the invention System should be able to replace defective cell locations electrically and / or mechanically, with the. Replacement is also retained when the supply energy is disconnected from the system. When using the invention The memory matrix to be created should have defective cell locations either temporarily or semi-permanently can be replaced during the test period or afterwards. The storage system to be created with the aid of the invention should can automatically adapt to faulty bit storage locations. With the help of the invention, an improved monolithic semiconductor memory matrix are created. The storage system to be created with the aid of the invention should be reliable in operation, even if defective in the semiconductor matrices used to form the memory Storage spaces are available. The storage system to be created with the aid of the invention should be designed so that it makes use of memory modules containing semiconductor memory arrays with defective cells. With help The invention also provides modules for use in

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Speichersystemen geschaffen, in denen HaIt)Ieitermatrizen mit defekten Bits ohne Änderungen der externen Ausgestaltung des Moduls verwendet werden können. Außerdem soll ein Defekte tolerierender Halbleiterspeicher geschaffen werden, der vom wirtschaftlichen Standpunkt aus günstiger als derzeit verwendete Halbleiterspeicher ist. Bei dem mit Hilfe der Erfindung zu schaffenden Speicher soll die Möglichkeit bestehen, von einem entfernten Ort aus auf elektrischem Wege in Reserve bereitgehaltene Speicherplätze für Speicherplätze einzusetzen, die bereits defekt sind oder defekt werden. Der mit Hilfe der Erfindung zu schaffende Speicher soll so ausgestaltet sein, daß er mit unverringerter Kapazität arbeiten kann, auch wenn während des Gebrauchs Fehler in ihm auftreten.Storage systems created in which hold) conductor matrices with defective bits can be used without changing the external design of the module. In addition, there should be a defect tolerant semiconductor memory are created, which is cheaper from an economic point of view than currently used Semiconductor memory is. In the memory to be created with the aid of the invention, there should be the possibility of to use a remote location from storage spaces held in reserve by electrical means for storage spaces, which are already defective or will become defective. The memory to be created with the aid of the invention should be designed in this way be that it can work with undiminished capacity, even if errors occur in it during use.

Diese und weitere Vorteile werden gemäß der Erfindung in einer zellenadressierbaren Zellenmatrix erzielt, in der überzählige Zellen zusammen mit einer Adressenspeichervorrichtung für fehlerhafte Zellen vorgesehen sind und die Vorrichtungen enthält, die abhängig von dieser Speichervorrichtung bewirkt, daß eine der überzähligen Zellen oder deren Inhalt anstelle der fehlerhaften Zelle ausgewählt wird. Bei einer Ausführungsform der Erfindung enthält eine zellenadressierbare Matrix aus Zeilen und Spalten, beispielsweise eine Speichermatrix, eine überzählige Zellenzeile oder Zellenspalte zusammen mit einer Adressenspeichervorrichtung für' fehlerhafte Zellen, die Einrichtungen zum Speichern der Zeilenadresse und der Spaltenadresse jeder fehlerhaften Zelle enthält. Wenn eine fehlerhafte Zelle adressiert wird, erzeugt die Speichervorrichtung ein Signal, das bewirkt, daß eine entsprechende Zelle oder deren Inhalt in der überzähligen Zellenzeile oder Zellenspalte anstelle der fehlerhaften Zelle ausgewählt wird. Wenn beispielsweise eine einzige überzählige Zeile vorgesehen wird, dann kann in jeder Spalte der Matrix eine defekte Zelle in jeder Spalte der Matrix ersetzt werden,These and other advantages are achieved according to the invention in a cell addressable cell matrix in which redundant cells are provided together with an address storage device for defective cells and the Contains devices that, depending on this memory device, causes one of the superfluous cells or their Content is selected instead of the faulty cell. In one embodiment of the invention, a cell-addressable Matrix of rows and columns, for example a memory matrix, an excess cell row or cell column together with a defective cell address storage device, the means for storing the Contains the row address and the column address of each faulty cell. If a faulty cell is addressed, the memory device generates a signal which causes a corresponding cell or its contents in the redundant Cell row or cell column is selected instead of the faulty cell. For example, if a single redundant Row is provided, then in each column of the matrix a defective cell can be replaced in each column of the matrix,

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wobei jede Anzahl dieser defekten Zellen in jeder Anzahl unterschiedlicher Zeilen vorhanden sein kann.any number of these defective cells can be present in any number of different rows.

In einer weiteren Ausführungsform der Erfindung enthält eine zellenadressierbare Matrix, die gpalten- und zeilenweise angeordnet ist, mehrere überzählige Zellenzeilen oder Zellenspalten zusammen mit einer Adressenspeichervorrichtung für fehlerhafte Zellen, die eine Einrichtung zum Speichern der Zeilenadresse und der Spaltenadresse jeder defekten Zelle enthält. Wenn eine fehlerhafte Zelle adressiert wird, erzeugt die Speichervorrichtung Signale, die bewirken, daß eine entsprechende Zelle oder ihr Inhalt in einer ausgewählten überzähligen Zeile oder Spalte anstelle der fehlerhaften Zelle ausgewählt wird. Beispielsweise können bei η überzähligen Zeilen bis zu η defekte Zellen in jeder Spalte der Matrix besetzt werden, wobei jede Anzahl dieser fehlerhaften Zellen in jeder Anzahl unterschiedlicher Zeilen vorhanden sein kann.In a further embodiment of the invention, a cell-addressable matrix contains the column-wise and row-wise is arranged, several superfluous rows of cells or columns of cells together with a defective cell address storage device having means for storing the Contains row address and the column address of each defective cell. When a defective cell is addressed, generated the memory device signals that cause a corresponding cell or its contents to be redundant in a selected one Row or column is selected instead of the faulty cell. For example, there may be redundant at η Rows up to η defective cells in each column of the matrix are occupied, with any number of these defective cells can be in any number of different lines.

In einer weiteren Ausführungsform der Erfindung enthält eine geilen- und spaltenweise angeordnete zellenadressierbare Matrix eine überzählige Zellenzeile und eine Zellenspalte zusammen mit einer Adressenspeichervorrichtung für fehlerhafte Zellen, die Einrichtungen zum Speichern der Zeilenadresse und der Spaltenadresse jeder fehlerhaften Zelle enthält. Wenn eine fehlerhafte Zelle adressiert wird, erzeugt die Speichervorrichtung Signale, die bewirken, daß eine entsprechende Zelle oder ihr Inhalt in der überzähligen Zeile oder Spalte anstelle der fehlerhaften Zelle ausgewählt wird. Bei Verwendung einer einzigen überzähligen Zeile und einer Spalte kann beispielsweise in jeder Spalte der Matrix eine fehlerhafte Zelle ersetzt werden, wobei jede Anzahl defekter Zellen in jeder Anzahl unterschiedlicher Zeilen liegen kann, und es kann eine weitere defekte Zelle in jederIn a further embodiment of the invention, a cell-addressable cell which is arranged in rows and columns Matrix a superfluous row of cells and a column of cells together with an address storage device for defective ones Cells containing means for storing the row address and column address of each defective cell. When a defective cell is addressed, the memory device generates signals that cause a corresponding Cell or its contents in the redundant row or column is selected instead of the faulty cell. For example, when using a single redundant row and column, each column of the matrix can have a defective cells are replaced, with any number of defective cells in any number of different rows may lie, and there may be another defective cell in each

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Matrixzeile ersetzt werden, wobei jede Anzahl der zusätzlichen defekten Zellen in jeder Anzahl unterschiedlicher Spalten liegen kann.Matrix rows are replaced, with any number of the additional defective cells in any number of different columns can.

Gemäß einer weiteren Ausbildung der Erfindung enthält eine zellenadressierbare Matrix, die zeilen- und spaltenweise angeordnet ist, eine überzählige Zeile und mehrere Spalten, eine überzählige Spalte und mehrere Zeilen oder mehrere Zellenzeilen und mehrere Zellenspalten zusammen mit einer Adressenspeichervorrichtung für fehlerhafte Zellen, die eine Einrichtung zum Speichern der Zeilenadresse und der Spaltenadresse jeder defekten Zelle enthält. Wenn eine defekte Zelle adressiert wird, erzeugt die Speichervorrichtung ein Signal, das bewirkt, daß eine entsprechende Zelle oder ihr Inhalt in einer ausgewählten überzähligen Zeile oder Spalte anstelle der fehlerhaften Zelle ausgewählt wird. Bei Verwendung von η überzähligen Zeilen und η überzähligen Spalten können beispielsweise n defekte Zellen in jeder Spalte der Matrix ersetzt werden, wobei jede Anzahl dieser defekten Zellen in jeder Anzahl unterschiedlicher Zeilen liegen kann, während weitere η defekte Zellen in jeder Zeile der Matrix ersetzt werden können, wobei jede Anzahl der weiteren defekten Zellen in jeder Anzahl unterschiedlicher Spalten liegen kann.According to a further embodiment of the invention, a cell-addressable matrix contains the rows and columns is arranged, one redundant row and several columns, one redundant column and several rows or several Rows of cells and multiple columns of cells together with a defective cell address storage device which includes means for storing the row address and the column address of each defective cell. When a defective cell is addressed, the memory device generates a signal that causes a corresponding Cell or its contents in a selected redundant row or column is selected instead of the faulty cell will. When using η redundant lines and η redundant Columns, for example, n defective cells can be replaced in each column of the matrix, any number of these defective cells can lie in any number of different rows, while additional η defective cells in each row the matrix can be replaced, with any number of further defective cells in any number different Columns can lie.

Gemäß einer weiteren Ausgestaltung der Erfindung enthält eine äellenadressierbare Zellenmatrix überzählige Zellen, wie sie in den obigen Ausführungsbeispielen beschrieben worden sind, und es ist eine Adressenspeichervorrichtung für fehlerhafte Zellen vorgesehen, und eine abhängig von der Speichervorrichtung arbeitende Einrichtung bewirkt, daß eine der überzähligen Zellen oder ihr Inhalt anstelle der fehlerhaften Zelle ausgewählt wird.According to a further embodiment of the invention, an addressable cell matrix contains surplus cells, as described in the above embodiments, and it is an address storage device intended for defective cells, and causes a device operating dependent on the storage device, that one of the redundant cells or its contents is selected in place of the faulty cell.

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In den weiteren Ausgestaltungen der Erfindung speichert die Adressenspeichervorrichtung eine Matrix- oder Chip-Adresse sovie dJeZeilen- und Spaltenadresse jeder defekten Zelle. Wenn eine der defekten Zellen adressiert wird, dann erzeugt die Speichervorrichtung ein Signal, das bewirkt, daß eine entsprechende überzählige Zelle in der gleichen oder einer überzähligen Zellenmatrix anstelle der adressierten fehlerhaften Zelle ausgewählt wird, so daß eine dreidimensionale Zellenersetzungsanordnung geschaffen wird.In the further refinements of the invention, the address storage device stores a matrix or chip address as much as the row and column address of each defective one Cell. When one of the defective cells is addressed, the memory device generates a signal that causes that a corresponding surplus cell takes place in the same or a surplus cell matrix of the addressed defective cell is selected so that a three-dimensional cell replacement array is created will.

Die Matrix kann einen Direktzugriffs-oder Festwertspeicher bilden, der beispielsweise als monolithische Halbleiterstruktür mit bipolaren BaueHanenten oder mit MOS-Bauelementen verwirklicht ist; die Matrix kann auch komplexer sein, wobei die Zellen komplexe Funktionen ermöglichen, wie es beispielsweise bei den Funktionszellen eines .seriellenoder auf andere Weise ausgebildeten Rechen-und Leitwerks der Fall ist, die im Zentralprozessor eines Computers verwendet werden; sie kann auch einen gesamten Bit-Prozessor, beispielsweise einen Matrixprozessor bilden. Ausführungsbeispiele der Erfindung können als monolithische Strukturen verwirklicht werden oder sie können mehrere Module enthalten, von denen jeder aus einer integrierten Halbleiterschaltung besteht.The matrix can be random access or read-only memory form, for example as a monolithic semiconductor structure with bipolar components or with MOS components is realized; the matrix can also be more complex, with the cells enabling complex functions, such as with the function cells of a serial or other The manner in which arithmetic and control units are designed and used in the central processor of a computer is the case; she can also form an entire bit processor, for example a matrix processor. Embodiments of the Invention can be implemented as monolithic structures or they can contain multiple modules, of which each consists of a semiconductor integrated circuit.

Die Adresenspeichervorrichtung ist vorzugsweise ein inhaltssdressierbarer Speicher, doch kann auch eine decodierungsadressierbare Speichervorrichtung wie ein Festspeicher oder ein als Dauerspeicher ausgebildeter Direktzugriffspeicher verwendet werden. Inhaltsadressierbare Speichervorrichtungen wie programmierbare Logikfelder oder Festspeicher können elektrisch 'programmierbar sein wie diejenigen Speicher, die schmelzbare Verbindungen enthalten, oder bei denen MOS-oder MNOS-VerfahrenThe address storage device is preferably a content addressable one Memory, but can also be a decode-addressable memory device such as a read only memory or an as Permanent storage of trained random access storage can be used. Content addressable storage devices such as programmable Logic fields or read-only memories can be electrically 'programmable be like those memories that contain fusible links, or where MOS or MNOS processes

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mit nicht festgelegten Gate-Anschlüssen angewendet werden; sie können auch mechanisch programmierbar sein und Drähte enthalten, die in ausgewählter Weise durchgeschnitten werden, oder sie können Anschlußflächen enthalten, mit denen Drähte in ausgewählter Weise verbunden werden können, damit die Adressen der fehlerhaften Zellen nach der Herstä.lung der Vorrichtung beim Prüfen oder anschließend beim Einsatz gespeichert werden können.applied with unspecified gate connections; they can also be mechanically programmable and wires that are selectively cut through, or they may contain pads that allow wires can be connected in selected ways so that the addresses of the defective cells after the manufacture of the Device can be saved during testing or afterwards during use.

Gemäß einem Merkmal der Erfindung enthält die Adressenspeichervorrichtung für fehlerhafte Zellen eine an den Zeilenoder Spaltenwähleingang der Matrix angeschlossene Einrichtung zum Auswählen einer Reservezeile oder einer Reservespalte und zum Sperren der normalen Auswahl, während gemäß einem weiteren Merkmal der Erfindung die Adreesenspe leviervorrichtung für fehlerhafte Zellen eine an den Ausgang der Matrix angeschlossene Einrichtung zum Auswählen der Datenausgabe aus der Matrix oder aus der Reservezeile oder der Reservespalte enthält. In den meisten Fällen wird das Eingangssignal sowohl an eine fehlerhafte Zelle in der Matrix als auch an die Ersatzzelle der Reservezeile oder der Reservespalte ohne nachteilige Auswirkungen angelegt, da fehlerhafte Daten, die von der fehlerhaften Zelle erzeugt werden, zu Gunsten derjenigen Daten ignoriert werden, die von der Ersatzzelle an dem Zeitpunkt erzeugt werden, an dem die Ausgabe der erzeugten Daten erforderlich ist.According to a feature of the invention, the address storage device includes for defective cells, a device connected to the row or column selection input of the matrix to select a reserve row or a reserve column and to disable normal selection while according to a Another feature of the invention, the Adreesenspe leviervorrichtung for defective cells, a device connected to the output of the matrix for selecting the data output the matrix or from the reserve row or reserve column. In most cases the input signal will be both to a defective cell in the matrix as well as to the replacement cell of the reserve row or the reserve column without disadvantageous Effects created because erroneous data generated by the erroneous cell in favor of that data that are generated by the replacement cell at the point in time at which the output of the generated data is required is.

Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigen:The invention will now be explained by way of example with reference to the drawing. Show it:

Fig.1 ein Logikschaltbild einer Ausführungsform der Erfindung mit einer einzigen redundanten Zeile oder Spalte,1 is a logic circuit diagram of an embodiment of the invention with a single redundant row or column,

Fig.2 ein Logikschaltbild einer weiteren Ausführungsform der Erfindung mit einer einzigen Ersatzzeile oder Ersatzspalte,2 shows a logic circuit diagram of a further embodiment of the Invention with a single replacement line or replacement column,

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Fig.3 ein Logikschaltbild eines Beispiels einer Adressenspeiche rvorrichtung für die Verwendung bei den Ausführungen von Fig.1 und Fig.2,3 shows a logic circuit diagram of an example of an address memory device for use in the executions of Fig.1 and Fig.2,

Fig.4 ein Logikschaltbild einer weiteren Ausführungsform der Erfindung mit mehreren überzähligen Zellenzeilen oder Zellenspalten,4 shows a logic circuit diagram of a further embodiment of the Invention with several superfluous rows or columns of cells,

Fig.5 ein Logikschaltbild einer v/eiteren Ausführungsform der Erfindung mit einer redundanten Zeile und einer redundanten Spalte,5 shows a logic circuit diagram of a further embodiment of the Invention with one redundant row and one redundant column,

Fig.6' ein Logikschaltbild eines Beispiels einer Adressenspeichervorrichtung für die Verwendung bei den Ausführungsformen der Fig.4 und 5, Fig. 6 is a logic diagram showing an example of an address storage device for use in the embodiments of Figures 4 and 5,

Fig.7 ein Logikschaltbild einer Ausführungsform der Erfindung mit einer oder mehreren redundanten Zeilen und einer oder mehreren redundanten Spalten,7 is a logic circuit diagram of an embodiment of the invention with one or more redundant rows and one or more redundant columns,

Fig.8 ein Logikschaltbild eines Ausführungsbeispiels einer Adressenspeichervorrichtung für die Verwendung bei der Ausführungsform von Fig.7,8 is a logic circuit diagram of an exemplary embodiment of a Address storage device for use with the embodiment of Figure 7,

Fig.9 und Fig.10 weitere Ausführungsformen der Erfindung mit Mehrfachmatrizen,Fig.9 and Fig.10 with further embodiments of the invention Multiple matrices,

Fig.11 ein Logikschaltbild eines Ausführungsbeispiels einer Adressenspeichervorrichtung für die Verwendung bei der Ausführungsform von Fig.9 und11 is a logic circuit diagram of an embodiment of a Address storage device for use in the embodiment of Figs

Fig.12 ein Logikschaltbild eines Ausführungsbeispiels einer Adressenspeichervorrichtung für die Verwendung bei der Ausführungsform von Fig.10.Fig.12 is a logic circuit diagram of an embodiment of a Address storage device for use in the embodiment of Figure 10.

603^3/0015603 ^ 3/0015

Gemäß den zu "beschreibenden Ausführungsbeispielen der Erfindung weist eine zellenadressierbare Zellenmatrix, beispielsweise eine bitadressierbare Speichermatrix, eine überzählige Gruppe von Zellen zusammen mit einer Adressenepeichervorrichtung für fehlerhafte Zellen auf, und es ist eine Einrichtung vorgesehen, die abhängig von der Speichervorrichtung bewirkt, daß eine der überzähligen Zellen oder ihr Inhalt anstelle der fehlerhaften Zelle ausgewählt wird.In accordance with the exemplary embodiments of the invention to be described a cell-addressable cell matrix, for example a bit-addressable memory matrix, has an excess group of cells together with an address storage device for defective cells, and a device is provided which, depending on the memory device, causes that one of the redundant cells or its contents is selected in place of the faulty cell.

Bei der in Fig.1 dargestellten Ausführungsform der Erfindung ist eine zellenadressierbare Matrix 10 aus Zeilen und Spalten von Zellen 13 aufgebaut; sie enthält eine überzählige Zellenzeile oder Zellenspalte 31 sowie eine Adressenspeichervorrichtung 17 für fehlerhafte Zellen, beispielsweise ein programmierbares Logikfeld (PLA), das Einrichtungen zum Speichern der Zeilenadresse (AqA1) und der Spaltenadresse (A£» A^) jeder zu ersetzenden fehlerhaften Zelle 14 (de in den Beispielen mit "X" markiert sind) enthält. Die in Fig.1 dargestellte Anordnung enthält einen Zeilendecodierer 11 und einen Spaltendecodierer 12, die zusammen die Adressen empfangen und eine einzelne Zelle für einen EingabeVorgang, einen AusgabeVorgang oder einen anderen Zellenarbeitsgang auswählen. Beispielsweise kann der Zeilendecodierer ein solcher Decodierer sein, der ein binäres n-Bit-Eingangssignal decodiert und ein 1-aus-2n-Signal für die Auswahl einer Zeile aus 2n Zeilen decodiert, und der Spaltendecodierer kann ein solcher Decodierer sein, der ein binäres N-Bit-Eingangssignal decodiert und ein 1-aus-2 -Signal zur Auswahl einer Spalte aus 2 Spalten erzeugt. In Fig.1 ist zur Erläuterung zwar lediglich eine 4x4 -Matrix dargestellt, doch ist offensichtlich, daß eine η χ N-Matrix mit jeder gewünschten Größe gemäßIn the embodiment of the invention shown in FIG. 1, a cell-addressable matrix 10 is made up of rows and columns of cells 13; it contains a surplus cell row or cell column 31 and an address storage device 17 for defective cells, for example a programmable logic field (PLA), the devices for storing the row address (AqA 1 ) and the column address (A £ »A ^) of each defective cell 14 to be replaced (de are marked with "X" in the examples). The arrangement shown in Figure 1 includes a row decoder 11 and a column decoder 12 which together receive the addresses and select a single cell for an input, output or other cell operation. For example, the row decoder may be such a decoder which decodes a binary n-bit input signal and a 1-of-2 n signal for selecting a row of 2n rows decoded, and the column decoder may be such a decoder that a decodes binary N-bit input signal and generates a 1-out-of-2 signal for selecting a column from 2 columns. In FIG. 1, although only a 4 × 4 matrix is shown for explanation, it is obvious that an η χ N matrix with any desired size according to

G G ν :. 7/0915G G ν:. 7/0915

diesem oder anderen dargestellten Ausführungsbeispielen der Erfindung vorgesehen werden kann.this or other illustrated embodiments of the invention can be provided.

Die Eingabe/Ausgabe-Logik- und Organisationsschaltung 15 ist für den Betrieb derMatrix ebenfalls vorgesehen. Die Eingabe/Ausgabe-Logik- und Organisationsschaltung kann beispielsweise Abtastverstärker, Leittorschaltungen der Ausgabesammelleitung, Leittorschaltungen der Eingangssammelleitung und Treiberschaltungen enthalten. Weitere Organisationsschaltungen können beispielsweise die gewöhnlich für eine MOS-Speichermatrix vorgesehene Auffrischlogik enthalten. The input / output logic and management circuit 15 is also provided for the operation of the matrix. the Input / output logic and organization circuit can e.g. Further Organization circuits can, for example, be the usual contain refresh logic intended for a MOS memory matrix.

Jedesmal, wenn eine der fehlerhaften Zellen 14 adressiert wird, erkennt die Speichervorrichtung 17 diese Adresse, und sie erzeugt ein Ausgangssignal Σ= 1, das bewirkt, daß eine entsprechende Zelle in der überzähligen Spalte oder Zeile 31 anstelle der fehlerhaften Zelle ausgewählt wird. Bei Σ=1 erscheint am Ausgang des Negators 18 das Signal I=O, so daß die normale Auswahl des Decodierers 12 mittels derUND- Schaltungen 19 gesperrt ist. Bei der Adressierung normaler Zellen speichern das Ausgangssignal Σ= 0 der Speichervorrichtung 17 und das Ausgangssignal Σ = 1 des Negators 18 die Auswahl der überzähligen Spalte oder Zeile 31 und gestatten die normale Zellenauswahl durch den Decodierer 12 über die UND-Schaltungen 19.Every time one of the defective cells 14 is addressed is, the memory device 17 recognizes this address, and it generates an output signal Σ = 1, which causes a corresponding cell in the redundant column or row 31 is selected instead of the faulty cell. When Σ = 1 the signal I = O appears at the output of the inverter 18, so that the normal selection of the decoder 12 by means of the AND circuits 19 is blocked. When normal cells are addressed, the output signal Σ = 0 of the memory device 17 is stored and the output signal Σ = 1 of the inverter 18 the selection of the superfluous column or row 31 and allow normal cell selection by the decoder 12 via the AND circuits 19th

Die in Fig.2 dargestellte weitere Ausführungsform der Erfindung enthält ebenfalls eine zellenadressierbare Matrix 10, die in Zeilen und Spalten aus Zellen 13 und einer überzähligen Zellenzeile oder Zellenspalte 31 aufgebaut ist; dabei ist eine Speichervorrichtung 17 für fehlerhafte Zellen, beispielsweise ein programmierbares Logikfeld (PLA), vorgesehen, das die Zeilenadresse (AQ> A,.) und die Spaltenadresse (Α~> A^)The further embodiment of the invention shown in FIG. 2 also contains a cell-addressable matrix 10 which is constructed in rows and columns from cells 13 and an excess cell row or cell column 31; a storage device 17 is provided for defective cells, for example a programmable logic field (PLA), which contains the row address (A Q > A,.) and the column address (Α ~> A ^)

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jeder zu ersetzenden fehlerhaften Zelle 14 speichert. Bei dieser Ausführungsform wird nicht die Ersatzzelle anstelle der fehlerhaften Zelle adressiert, sondern es werden sowohl die fehlerhafte Zelle als auch die Ersatzzelle gleichzeitig adressiert; wenn eine defekte Zelle festgestellt wird, dann erzeugt die Adressenspeichervorrichtung 17 ein Signal, das die Daten zu oder aus der Reservezelle und nicht zu oder aus der fehlerhaften Zelle leitet.each defective cell 14 to be replaced stores. In this embodiment, the replacement cell is not addressed instead of the defective cell, but rather both the defective cell and the replacement cell are addressed simultaneously; when a defective cell is detected, the address memory device 17 generates a signal eservezelle to or from the R data and not to or passes from the defective cell.

Wenn mit Hilfe des Decodierers 12 eine Spalte oder eine Zeile der Matrix 10 ausgewählt wird,dann wird mit Hilfe der ODER-Schaltung 20 gleichzeitig die Reservespalte oder Reservezeile 31 adressiert. Für die Reservespalte oder Reservezeile 31 ist eine eigene Eingabe/Ausgäbe-Logik und Organisationsschaltung 16 vorgesehen, so daß der Ausgang XO und der Eingang XI der Spalte 31 getrennt vom Matrixausgang AO und vom Matrixeingang AI abhängig vom Ausgangssigna3 Σ ausgewählt werden kann, das von der Adressenspeichervorrichtung 17 für fehlerhafte Zellen erzeugt wird. Wenn also bei einerAusgabeoperation eine der fehlerhaften Zellen 14 adressiert wird, dann erkennt die Speichervorrichtung 17 diese Adresse, und sie erzeugt ein Ausgangssignal X= 1, das der UND-Schaltung 21 gestattet, die Ausgangsdaten XO der redundanten Spalte oder Zeile zur Datenausgangsleitung DO mittels der ODER-Schaltung 23 zu übertragen. Wenn das Ausgangssignal Σ= 1 vorliegt, erscheint am Ausgang des Negators 18 das Signal Σ = 0, so daß die normale Datenausgabeauswahl aus der Matrixausgangsleitung AO mit Hilfe der UND*Schaltung 22 gesperrt ist. Bei der Adressierung normaler Zellen für eine Ausgabeoperation erscheint am Ausgang der Speichervorrichtung das Signal Σ=0, und am Ausgang des Negators 18 erscheint das Signal 1=1, das die Auswahl derDatenausgabe über den Ausgang XO aus der überzähligen Spalte oder Zeile mittels der UND-SchaltungIf a column or a row of the matrix 10 is selected with the aid of the decoder 12, then the reserve column or reserve row 31 is simultaneously addressed with the aid of the OR circuit 20. A separate input / output logic and organization circuit 16 is provided for the reserve column or reserve line 31, so that the output XO and input XI of column 31 can be selected separately from the matrix output AO and from the matrix input AI depending on the output signal that is generated by the Address storage device 17 for defective cells is generated. If one of the defective cells 14 is addressed during an output operation, then the memory device 17 recognizes this address and it generates an output signal X = 1 which allows the AND circuit 21 to transfer the output data XO of the redundant column or row to the data output line DO by means of the OR circuit 23 to be transmitted. If the output signal Σ = 1 is present, the signal Σ = 0 appears at the output of the inverter 18, so that the normal data output selection from the matrix output line AO with the aid of the AND * circuit 22 is blocked. When addressing of normal cells for a dispensing operation at the output of the memory device, the signal Σ = 0 appears, and the signal 1 = 1, the sgang the selection derDatenausgabe via the A and appears at the output of the inverter 18 XO from the supernumerary column or row by means of the AND circuit

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sperrt und die normale Datenausgabeübertragung über den Ausgang AO der Matrix durch die UND-Schaltung 22 über die ODER-Schaltung 23 zuläßt. Die Dateneingabe in die Matrix 10 erfolgt über die Dateneingabeleitung DI; die eingegebenen Daten werden bei der Adressierung normaler Zellen mit Z=O von der UND-Schaltung 22a zum Matrixeingang AI geleitet, oder sie werden zum Eingang XI der redundanten Spalte 31 mit Hilfe der UND-Schaltung 21a geleitet, wenn eine Fehleradresse von der Speichervorrichtung 17 erkannt wird, die ein Ausgangssignal Σ= 1 erzeugt. Falls die Matrix 10 aus Festspeicherzellen besteht, sind die UND-Schaltungen 21a und 22a natürlich nicht notwendig.blocks and the normal data output transmission via the output AO of the matrix by the AND circuit 22 the OR circuit 23 allows. The data is entered into the matrix 10 via the data input line DI; the Input data are used when addressing normal cells with Z = O from the AND circuit 22a to the matrix input AI passed, or they are fed to the input XI of the redundant column 31 with the aid of the AND circuit 21a routed when an error address is detected by the memory device 17 which generates an output signal Σ = 1. If the matrix 10 consists of read-only memory cells, the AND circuits 21a and 22a are of course not necessary.

Die Speichervorrichtung zum Speichern der Adressen fehlerhafter Zellen ist vorzugsweise ein inhaltsadressierbarer Speicher, obgleich auch eine öecodierungsadressierbare Speichervorrichtung, beispielsweise ein Festspeicher oder ein Direktzugriffspeicher mit dauerhaften Direktzugriffspeicherzellen, verwendet werden kann. Das Logikschaltbild einer inhaltsadressierbaren Speichervorrichtung, die häufig als programmierbares Logikfeld (PLA) oder als programmier barer Festspeicher bezeichnet wird, ist in Fig.3 dargestellt. Die angegebenen Adressen, die in dem Diagramm von Fig.3 und in der nachfolgend angegebenen Tabelle I gespeichert sind, repräsentieren die Verteilung der fehlerhaften Zellen in den Figuren 1 und 2; sie dienen lediglich als Beispiel.The memory device for storing the addresses of defective cells is preferably a content addressable one Memory, although also a decoding-addressable memory device, for example a read-only memory or a random access memory with permanent random access memory cells, can be used. The logic diagram of a content addressable memory device that is frequently is referred to as a programmable logic field (PLA) or as a programmable read-only memory, is shown in Fig.3. The addresses given, which are stored in the diagram of Fig. 3 and in Table I given below, represent the distribution of the defective cells in Figures 1 and 2; they are only used as an example.

Tabelle ITable I.

Adresseaddress A2 A 2 A3 A 3 AusgangssStarting Ao A o A1 A 1 00 11 00 00 11 00 11 00 11 00 00 11 11 00 00 11 11 11 11 SS. TT 11 S 0S 0 NN 00

609- '3/0915609- '3/0915

Das programmierbare Logikfeld ist vorzugsweise am Einsatzwort programmierbar, so daß die Adressen der fehlerhaften Zellen nach der Herstellung der Matrix und der zugehörigen Schaltungen entweder während des Prüfens, wenn eine oder mehrere fehlerhafte Zellen festgestellt worden sind, oder anschließend am Ort des Einsatzes, wenn eine oder mehrere Zellen während der Benutzung fehlerhaft geworden sind, gespeichert werden können. Solche am Einsatzort programmierbare Logikfelder sind bekannt; dies gilt sowohl für mechanisch programmierbare als auch für elektrisch programmierbare Typen. Als Beispiel sei das programmierbare Logikfeld von Fig.3 betrachtet. Nach der Erfindung werden in das Logikfeld sowohl die Zeilenadresse (AQ, A1) als auch die Spaltenadresse (Ap» Α,) eingegeben, und das Komplement jedes Adressenbits wird mit Hilfe eines Negators 25 erzeugt. Die Produktausdrücke 40 stehen für UND-Schaltungen, wobei die von einem Kreis umgebenen Überkreuzungspunkte 27 Verbindungen zu der UND-Schaltung darstellen, während die nicht von einem Kreis umgebenen Kreuzungspunkte 26 das Fehlen einer Verbindung zur UND-Schaltung darstellen. Jede Adresse wird daher gespeichert, indem in ausgewählter Weise Verbindungen oder Verbindungsunterbrechungen zu einer zugehörigen Produktausdruckieitung 40 des Logikfeldes hergestellt werden, die eine UND-Verknüpfung repräsentiert. In der USA-Patentschrift 3 245 051 sind programmierbare Informationsspeichermatrizen erörtert. Die Produktausdrucksleitungen sind in ausgewählter Weise mit einer oder mehreren Ausgangsleitungen 41 in einer Summenmatrix verbunden, die eine ODER-Funktion aller an sie angeschlossenen Produktausdrucksleitungen repräsentiert. Eine Verbindung mit der Ausgangsleitung wird durch Anbringen einer Verbindung 28 hergestellt.The programmable logic field is preferably programmable at the use word, so that the addresses of the defective cells after the production of the matrix and the associated circuits either during testing, if one or more defective cells have been detected, or afterwards at the point of use, if one or more defective cells several cells have become defective during use. Such on-site programmable logic fields are known; this applies to both mechanically programmable and electrically programmable types. The programmable logic field from FIG. 3 is considered as an example. According to the invention, both the row address (A Q , A 1 ) and the column address (Ap >>,) are entered into the logic field, and the complement of each address bit is generated with the aid of an inverter 25. The product terms 40 stand for AND circuits, with the crossover points 27 surrounded by a circle representing connections to the AND circuit, while the crossover points 26 not surrounded by a circle represent the lack of a connection to the AND circuit. Each address is therefore stored in that connections or connection interruptions are produced in a selected manner to an associated product printout line 40 of the logic field, which represents an AND operation. Programmable information storage arrays are discussed in U.S. Patent 3,245,051. The product term lines are selectively connected to one or more output lines 41 in a sum matrix which represents an OR function of all of the product term lines connected to them. A connection to the output line is made by attaching a connection 28.

.-3/091 5.-3/091 5

Die Verbindungen der Zellenadressen mit den Produktausdrucksleitungen ( und die Verbindungen der Produktausdrucksleitungen mit den Summenleitungen, wo es erwünscht ist ) können mechanisch durch selektives· Bonden von Drähten bewirkt werden; bei dem Logikfeld, das so hergestellt ist, daß es an gedem Kreuzungspunkt Verbindungsdrähte enthält, können sie auch durch selektives Entfernen einiger der Drähte bewirkt wer· den, wie in der oben erwähnten USA-Patentschrift 3 245 vorgeschlagen wird. In einer bevorzugten 'Ausführungsform sind die Produkt-und/oder Summenmatrizen elektrisch programmierbar. Beispielsweise können zunächst alle Adressenleitungen über schmelzbare Verbindungsglieder mit den Produktausdrucksleitungen verbunden sein, wobei diese Verbindungsglieder in ausgewählter Weise zum Durchschmelzen gebracht werden, indem zwischen die Produktausdrucksleitung und die Adressen- oder Adressenkomplementleitung eine relativ hohe Spannung angelegt wird. Dieses Verfahren ist bekannt; es wird beispielsweise in den bipolaren programmierbaren Logikfeldern 825 100 und 825 101 angewendet, die als Standardbauelemente von der Firma Signetics verkauft werden. Einzelheiten darüber sind in Datenblättern und in Anwendungsberichten enthalten, die diese Firma zur Beschreibung des Produkts zur Verfügung stellt. Bei weiteren bekannten programmierbaren Logikfeldern, die für die Verwendung zusammen mit einer Ausführungsform der Erfindung mit monolithisch integrierten bipolaren Bauelementen geeignet sind, machen von einer Technologie mit Transistoren Gebrauch, bei denen eine von einem Lawinendurchbruch hervorgerufene Ladungsträgerbewegung angewendet wird (avalanche induced migration transistor techniques). Transistoren mit einer vom Lawinendurchbruch hervorgerufenen Ladungsträgerbewegung sind NPN-Transistoren, deren Emitter jeweils mit einem aus Aluminium bestehenden Spaltenleiter verbunden sind, währendThe connections of the cell addresses to the product expression lines (and the connections of the product discharge lines to the summation lines where desired) can be mechanical effected by selective bonding of wires; with the logic field which is made in such a way that it is at gedem Crossing point contains connecting wires, they can also be effected by selectively removing some of the wires. as suggested in U.S. Patent 3,245, referenced above. In a preferred embodiment the product and / or sum matrices are electrically programmable. For example, all can initially Address lines may be connected to the product expression lines by fusible links, wherein these links are selectively fused by being placed between the product discharge line and the address or address complement line a relatively high voltage is applied. This procedure is known; it is for example in the bipolar programmable logic fields 825 100 and 825 101, which are sold as standard components by Signetics. Details about this can be found in data sheets and in Contain application reports that this company provides to describe the product. With other known programmable logic fields suitable for use in conjunction with an embodiment of the invention with monolithic integrated bipolar components are suitable, make use of a technology with transistors, in which a charge carrier movement caused by an avalanche breakdown is applied (avalanche induced migration transistor techniques). Transistors with a charge carrier movement caused by an avalanche breakdown are NPN transistors, the emitters of which are each connected to a column conductor made of aluminum, while

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ihre Kollektoren gemeinsam an die Kollektoren weiterer Transistoren und an den Zeilenansteuerkollektor angeschlossen sind. Eine Programmierung des Feldes wird dadurch erzielt, daß durch ausgewählte Elemente vom Emitter zum Kollektor ein hoher Strom erzwungen wird, der den Emitter-Basis-Übergang über den normalen Lawinendurchbruch in einen zweiten Durchbruchsmodus treibt. Im zweiten Durchbruchsmodus wird der Strom auf einen Hochtemperatur-Stromfaden eingeschnürt und Aluminium aus dem Spaltenleiter bewegt sich dann längs dieses Stromfadens zum Emitter-Basis-Übergang und bewirkt dort einen Kurzschluß dieses Übergangs. Der Verlustleistungsabfall, der eintritt, sobald der Emitter-Basis-Kurzschluß erreicht ist, verursacht eine Temperarturabnahme, die ein weiteres Fortschreiten des wandernden Aluminiums verhindert. Ein Beispiel eines solchen am Ort des Einsatzes programmierbaren Logikfeldes, das zusammen mit der hier zu beschreibenden Erfindung verwendet werden kann, ist der Typ IM 5200, der als Standardbauelement von der Firma Intersil hergestellt und vertrieben wird. Es ist in Datenblättern und Anwendungshinweisen beschrieben, die von dieser Firma zur Verfügung gestellt werden.their collectors are connected together to the collectors of other transistors and to the line drive collector are. A programming of the field is achieved by selecting elements from the emitter to the Collector a high current is forced, which the emitter-base junction over the normal avalanche breakdown in drives a second breakthrough mode. In the second breakthrough mode, the current is on a high-temperature current filament constricted and aluminum from the column conductor then moves along this current filament to the emitter-base junction and there causes a short circuit of this transition. The loss of power that occurs as soon as the emitter-base short-circuit is reached, causes a decrease in temperature, which further progresses the migrating aluminum prevented. An example of such a logic field programmable at the place of use, which together can be used with the invention to be described here is the type IM 5200, which as a standard component is manufactured and sold by Intersil. It is described in data sheets and application notes, provided by this company.

Wenn das Feld eine monolithisch integrierte MOS-Struktur ist, dann kann eine inhaltsadressierbare Speichervorrichtung mit MNOS-Transistoren verwendet werden, wie sie in der oben erwähnten USA-Patentschrift 3 755 791 beschrieben ist, bei der eine Anzahl von Bits, die in dieser Speichervorrichtung gespeichert sind, so verändert wird, daß sie entsprechend der Erfindung sowohl die Zeilenadresse als auch die Spaltenadresse enthält.If the array is a monolithically integrated MOS structure then a content addressable memory device can be used with MNOS transistors as shown in the U.S. Patent No. 3,755,791 referred to above is described in which a number of bits are stored in this memory device are stored, is changed so that, according to the invention, both the line address and also contains the column address.

Ein üblicher Typ des programmierbaren MOS-Logikfeldes oder der MOS-Speichermatrix enthält über die Gate-Anschlüsse programmierbare MOS-Transistoren. Anstelle der VerwendungA common type of programmable MOS logic array or the MOS memory matrix contains programmable MOS transistors via the gate connections. Instead of using

609 8 8 3/0915609 8 8 3/0915

eines dicken und eines dünnen Oxids zum dauerhaften Programmieren eines MOS-Peldes, wie es in der USA-Patentschrift 3 541 beschrieben ist, werden MOS-Transistoren mit nicht festgelegten Gate-Anschlüssen ( die üblicherweise als FAMOS-Transistoren bezeichnet sind) verwendet, die nach der Beendigung der Chip-Verarbeitung beim Prüfen oder anschließend am Einsatzort elektrisch programmiert werden. Die Gate-Anschlüsse werden dadurch programmiert, daß zwischen die Produktausdrucksleitungen und die Adressen- oder Adressenkomplementleitungen eine relativ hohe Spannung angelegt wird, was in ähnlicher Weise wie bei den schmelzbaren Verbindungsgliedern erfolgt, bis ein Lawinendurchbruch aufgetreten ist und der Transistor dadurch programmiert worden ist. Dazu sei beispielsweise auf die Veröffentlichung von Dov Frohman-Bentchkowsky w A Fully Decoded 2048-Bit Electrically Programmable FAMOS Read-Only-Memory" in IEEE Journal of Solid-State Circuits , Band SC-6, Nr.5, Oktober 1971 verwiesen. Ferner sei auf die Veröffentlichung von R.C.Dockerty, "Degradation Mechanisms in Rewritable N-Channel FAMOS Devices" in Proceedings of the International Reliability Physics Symposium, 1. bis 3.April 1975, Las Vegas verwiesen.a thick and a thin oxide for permanent programming of a MOS array, as described in U.S. Patent 3,541, MOS transistors with non-fixed gate connections (commonly referred to as FAMOS transistors) are used, which are referred to in accordance with the termination of the chip processing during testing or afterwards be programmed electrically at the place of use. The gates are programmed by applying a relatively high voltage between the product expression lines and the address or address complement lines in a similar manner to the fusible links until an avalanche breakdown has occurred and the transistor has thereby been programmed. For example, reference is made to the publication by Dov Frohman-Bentchkowsky w A Fully Decoded 2048-Bit Electrically Programmable FAMOS Read-Only-Memory "in the IEEE Journal of Solid-State Circuits, Volume SC-6, No. 5, October 1971. Furthermore see the publication by RCDockerty, "Degradation Mechanisms in Rewritable N-Channel FAMOS Devices" in the Proceedings of the International Reliability Physics Symposium, April 1-3, 1975, Las Vegas.

Das in Fig.3 dargestellte programmierte Logikfeld enthält vier Produktausdrucksleitungen 40 zum Speichern der Adressen von bis zu 4 fehlerhaften Zellen, die durch vier Zellen in ■ der redundanten Spalte oder Zeile 31 der Ausführungen von Fig.1 oder 2 ersetzt werden können. Dies ist nur als Beispiel angegeben. Für manche Anwendungszwecke ist es erwünscht, zur Speicherung der Adressen fehlerhafter Zellen weniger Produktausdrucksleitungen oder Speicherplätze als die Anzahl der verfügbaren Ersatzzellen vorzusehen. Beispielsweise hat sich gezeigt, daß bei der HerstellungThe programmed logic field shown in Figure 3 contains four product expression lines 40 for storing the addresses of up to 4 defective cells represented by four cells in ■ the redundant column or row 31 of the embodiments of Figure 1 or 2 can be replaced. This is just as Example given. For some purposes it is desirable to store the incorrect addresses Cells provide fewer product expression lines or storage locations than the number of spare cells available. For example, it has been shown that in the production

6 0 9 ': R 3 / 0 9 1 56 0 9 ': R 3/0 9 1 5

monolithisch integrierter Speicher, beispielsweise eines monolithisch integrierten Direktzugriffspeichers mit 4096 Bits mit einer 64 χ 64 -Bitspeichermatrix, eine wesentlich erhöhte Ausbeute erhalten werden kann, indem eine einzige redundante Zeile oder Spalte ( aus 64 Bits) und ein programmierbares Logikfeld mit beispielsweise vier Produktausdrucksleitungen zur Speicherung der Adressen von bis zu vier fehlerhaften Zellenspeicherplätzen,vorgesehen wird.Dies ist deshalb der Fall weil die meisten (etwa 80 bis 90%)der monolithischen 4 K-Speicher,die durch Anwendung der hier beschriebenen Maßnahmen erhalten weiden können, weniger als vier schlechte Bitspeicherplätze aufweisen. Eine Zunahme der Chipgröße zur Einfügung des Logikfeldes oder anderer Speichervorrichtungen zur Feststellung der vier schlechten Bitspeicherplätze ist unbedeutend. In diesem Fall hat eine Erhöhung der Kapazität der Speichervorrichtung über einen gewissen Punkt einen geringer werdenden positiven Einfluß und schließlich einen negativen Einfluß, da die Größe der Speichervorrichtung für die Adressen der fehlerhaften Zellen die gesamte Chipgröße beträchtlich erhöht und somit selbst zur Reduzierung der Ausbeute beiträgt.monolithically integrated memory, for example a monolithically integrated random access memory with 4096 bits with a 64 χ 64 bit memory matrix, one significantly increased yield can be obtained by using a single redundant row or column (made up of 64 bits) and a programmable logic field with, for example, four product expression lines for storing the addresses from to to four faulty cell locations. This is therefore the case because most (about 80 to 90%) of the monolithic 4K memories that can be obtained by applying the measures described here are less than have four bad bit storage locations. An increase in chip size for inserting the logic field or others Storage facilities for identifying the four bad bit storage locations are insignificant. In this case one has Increasing the capacity of the storage device beyond a certain point has a decreasing positive influence and finally, a negative influence because of the size of the memory device for the addresses of the defective Cells considerably increases the overall chip size and thus itself contributes to the reduction in yield.

In einer weiteren Ausführung der Erfindung, die in Fig.4 dargestellt ist, enthält eine zellenadressierbare Matrix 10, die seilen- unl spaltenweise aufgebaut ist, mehrere überzählige Zellenspalten oder Zellenzeilen 31 und 33 zusammen mit einer Speichervorrichtung zum Speichern der Adressen fehlerhafter Zellen, beispielsweise das programmierbare Logikfeld 17a, das Einrichtungen zum Speichern der Zeilenadressen und der Spaltenadressen jeder fehlerhaften Zelle enthält.In a further embodiment of the invention, which is shown in FIG is shown, contains a cell-addressable matrix 10, which is constructed in rows and columns, several superfluous Columns of cells or rows of cells 31 and 33 together with a memory device for storing the addresses faulty cells, for example the programmable logic field 17a, the means for storing the row addresses and the column addresses of each defective cell.

Wenn eine der fehlerhaften Zellen 14 adressiert wird, erkennt die Speichervorrichtung 17a diese Adresse, und sie erzeugt entweder ein Ausgangssignal Σ^ = 1, dasIf one of the defective cells 14 is addressed, the memory device 17a recognizes this address, and it either generates an output signal Σ ^ = 1, the

η 9 1 5η 9 1 5

die Auswahl einer entsprechenden Zelle in der überzähligen Zellenspalte oder Zellenzeile 33 anstelle der fehlerhaften Zelle bewirkt, oder ein Ausgangssignal I„ = 1, das die Auswahl einer entsprechenden Zelle in der überzähligen Zellenspalte oder Zellenzeile 31 anstelle der fehlerhaften Zelle bewirkt. Mit Σ^ = 1 oder I2 = 1 ergibt sich am Ausgang der NOR-Schaltung 30 das Signal J1 + X2 = 0, so daß die normale Auswahl durch den Decodierer 12 mittels der UND-Schaltungen 19 gesperrt ist. Bei der Adressierung normaler Zellen erscheinen an den Ausgängen der Speichervorrichtung 17a die Signale Z1=O und I2 = 0, während am Ausgang der NOR-Schaltung 18 das Signal Z1 +I2 = 1 erscheint, wodurch die Auswahl der überzähligen Zellenspalte oder Zellenreihe 31 und 33 gesperrt und die normale Zellenauswahl mit Hilfe des Decodierers 12 über die UND-Schaltungen 19 ermöglicht wird.causes the selection of a corresponding cell in the superfluous cell column or cell row 33 instead of the faulty cell, or an output signal I "= 1, which causes the selection of a corresponding cell in the superfluous cell column or cell row 31 instead of the faulty cell. With Σ ^ = 1 or I 2 = 1, the signal J 1 + X 2 = 0 results at the output of the NOR circuit 30, so that the normal selection by the decoder 12 by means of the AND circuits 19 is blocked. When addressing normal cells, the signals Z 1 = O and I 2 = 0 appear at the outputs of the memory device 17a , while the signal Z 1 + I 2 = 1 appears at the output of the NOR circuit 18, whereby the selection of the superfluous cell column or Cell rows 31 and 33 are blocked and normal cell selection is enabled with the aid of the decoder 12 via the AND circuits 19.

In Fig.4 sind zwar nur zwei redundante Spalten oder Zeilen dargestellt worden, doch ist zu erkennen, daß eine beliebige Anzahl überzähliger Zeilen oder Spalten vorgesehen werden kann. Wenn beispielsweise η redundante Spalten vorgesehen werden, dann können in jeder Zeile einer n χ N-Matrix η fehlerhafte Zellen ersetzt werden, wobei jede Anzahl fehlerhafter Zellen in jeder Anzahl unterschiedlicher Spalten liegen kann.In Figure 4 there are only two redundant columns or rows but it will be recognized that any number of redundant rows or columns can be provided can. If, for example, η redundant columns are provided, then η can be faulty in each row of an n χ N matrix Cells are replaced, where any number of faulty cells can be in any number of different columns.

Fig.5 zeigt eine weitere Ausführungsform der Erfindung, bei der sowohl eine redundante Spalte als auch eine redundante Zeile vorgesehen ist. Wenn eine der fehlerhaften Zellen 14 adressiert wird, dann erkennt die Speichervorrichtung 17a eine solche Adresse, und sie erzeugt entweder die Ausgangssignals Z1 = 1 und Z2 = 0, die die Auswahl einer entsprechenden Zelle in der überzähligen Zeile oder Spalte 32 bewirken, oder Ausgangssignale Z1 = 0, Z? = 1, die die Auswahl einerFIG. 5 shows a further embodiment of the invention in which both a redundant column and a redundant row are provided. If one of the defective cells 14 is addressed, then the memory device 17a recognizes such an address and it generates either the output signals Z 1 = 1 and Z 2 = 0, which cause the selection of a corresponding cell in the superfluous row or column 32, or Output signals Z 1 = 0, Z ? = 1, which is the selection of a

609o33/091 S609o33 / 091 p

entsprechenden Zelle in der überzähligen Spalte oder Zeile 31 bewirken, oder auch Ausgangssignale I^ = 1, Χ« s= 1, die die Auswahl der Zelle 35 in der überzähligen Spalte oder Zeile anstelle der fehlerhaften Zelle bewirken. Bei Σ * ~ 1 ergibt sich am Ausgang des Negators 18b das Signal £j" = 0, so daß die normale Auswahl durch den Decodierer 11 mit Hilfe der daran angeschlossenen UND-Schaltungen 19 gesperrt ist. Bei X2 =1 ergibt sich am Ausgang des Negators 18a das Signal "χΓ = O9 so daß die normale Auswahl durch den Decodierer 12 mittels der daran angeschlossenen UND-Schaltungen gesperrt ist. Bei der Adressierung normaler Zellen erscheinen als Ausgangssignale der Speichervorrichtung 17a die Signale X-j =0, Xp = 0» und die Ausgangssignale der Negatoren 18b und 18a haben die Form xüj" = 1 bzw. j\J = 1, so daß dadurch die Auswahl der überzähligen Zellenzeile 31 oder der überzähligen Zellenspalte 32 gesperrt wird, während die normale Auswahl, durch die Decodierer 11 und 12 über die entsprechenden UND-* Schaltungen 19a ermöglicht wird.cause corresponding cell in the superfluous column or row 31, or output signals I ^ = 1, Χ «s = 1, which cause the selection of the cell 35 in the superfluous column or row instead of the faulty cell. With Σ * ~ 1 the signal £ j "= 0 results at the output of the inverter 18b, so that the normal selection by the decoder 11 is blocked with the aid of the AND circuits 19 connected to it. With X 2 = 1 results at the output of the inverter 18a the signal "χΓ = O 9 so that the normal selection by the decoder 12 by means of the AND circuits connected to it is blocked. When addressing normal cells, the output signals of the memory device 17a appear as the signals Xj = 0, Xp = 0 »and the output signals of the inverters 18b and 18a have the form xüj" = 1 or j \ J = 1, so that the selection of the superfluous cell row 31 or the superfluous cell column 32 is blocked, while the normal selection is made possible by the decoders 11 and 12 via the corresponding AND * circuits 19a.

Ein beispielsweise programmiertes Logikfeld oder "ein beispielsweise programmierter Festspeicher für die Verwendung bei den Ausführungsformen nach Fig.4 und Fig.5 ist in Fig.6 dargestellt und in der nachfolgenden Tabelle II erläutert. Bei diesem speziellen Ausführungsbeispiel sind zwei Summenleitungen 29a und 29b in der Summenmatrix vorhanden. Eine oder mehrere Produktausdrucksleitungen 40 sind in ausgewählter Weise an die ODER-Schaltungseingänge der Summenleitung 29a über eine positive Verbindung 28a anageschlossen, und eine oder mehrere Produktausdrucksleitungen 40 sind in ausgewählter Weise an die ODER-Schaltungseingänge der Summenleitung 29b mittels einer positiven Verbindung 28b angeschlossen, damit die Ausgänge X^ und I2 des programmierbaren Logikfeldes gebildet werden. Wie im Zusammenhang mit dem Logikfeld vonAn example programmed logic field or a programmed read-only memory for use in the embodiments according to FIG. 4 and FIG. 5 is shown in FIG. 6 and explained in Table II below One or more product expression lines 40 are selectively connected to the OR circuit inputs of summing line 29a via a positive connection 28a, and one or more product expression lines 40 are selectively connected to the OR circuit inputs of summing line 29b by means of a positive connection 28b connected so that the outputs X ^ and I 2 of the programmable logic field are formed As in connection with the logic field of

609883/0915609883/0915

Fig·3 erläutert wurde, kann jede gewünschte Anzahl von Produktausdrucksleitungen vorgesehen werden; die hier dargestellten acht Leitungen sind nur ein Beispiel.In einigen Ausführungsformen ist die Anzahl der Prodüktausdrucksleitungen gleich der Anzahl der verfügbaren redundanten Zellen, während in anderen Ausführungen eine geringere Anzahl von Produktausdrucksleitungen vorgesehen wird, die zum Ersetzen einer vorgewählten erwarteten Anzahl fehlerhafter Zellen ausreicht.3, any desired number of Product discharge lines are provided; the eight lines shown here are just an example In some embodiments, the number of product term lines equals the number of available ones redundant cells, while in other designs a smaller number of product discharge lines is provided which is sufficient to replace a preselected expected number of defective cells.

Adresseaddress A1 A 1 A2 A 2 A3 A 3 &usg<& usg < angssigrangssigr A0 A 0 OO 11 11 Σ1 Σ 1 Σ2 Σ 2 OO 11 11 OO 11 OO OO OO OO OO 11 OO 11 11 OO 11 11 OO 11 OO OO 11 11 OO OO 11 11 11 OO 11 OO OO 1.1. 11 OO 11 11 11 11 OO OO 11 11 NN SS. TT OO 11 S ΟS Ο OO OO

In Fig.6 ist zwar ein inhaltsadressierbares Speicherfeld oder ein inhaltsadressierbarer Festspeicher dargestellt, doch könnte für die Speichervorrichtung zur Speicherung der Adressen fehlerhafter Zellen auch eine adressierbare Speichervorrichtung wie ein Festspeicher oder ein dauerhafter Direktzugriffspeicher verwendet werden. Falls ein programmierbares Logikfeld verwendet wird, kann es sich um ein elektrisch oder mechanisch programmierbares Logikfeld handeln, bei dem beispielsweise eines der im Zusammenhang mit dem Logikfeld von Fig.3 beschriebenen Verfahren angewendet wird.In FIG. 6 there is a content-addressable memory field or a content addressable read only memory, but could be used for the storage device for storage the addresses of defective cells also include an addressable storage device such as a read only memory or a permanent one Random access memory can be used. If a programmable logic field is used, it can be a act electrically or mechanically programmable logic field, in which, for example, one of the in connection with the Logic field of Figure 3 described method is applied.

In Fig.7 ist eine weitere Ausführungsform der Erfindung dargestellt. Die dort dargestellte zellenadressierbareIn Fig.7 is another embodiment of the invention shown. The cell addressable shown there

6 0 9 RP 3 / 0 91S6 0 9 RP 3/0 91S

Matrix 10a, die aus Zeilen und Spalten aufgebaut ist, enthält wenigstens eine überzählige Zeile 32 und mehrere überzählige Zellenspalten 31 und 33 (oder wenigstens eine überzählige Spalte und mehrereZeilen oder mehrere Zeilen und mehrere Spalten), wobei zusätzlich eine Speichervorrichtung 17c zur Speicherung der Adressen fehlerhafter Zellen vorgesehen ist, die sowohl die Zeilenadresse als auch die Spaltenadresse jeder fehlerhaften Zelle speichert. Wenn eine der fehlerhaften Zellen 14 adressiert wird, erzeugt die Speichervorrichtung 17c Signale Σ bis Σ,, die bewirken, daß anstelle der fehlerhaften Zelle eine entsprechende Zelle in einer ausgewählten überzähligen Zeile oder Spalte 31 bis ausgewählt wird. Bei Anbringung von η überzähligen Zeilen und Π überzähligen Spalten können beispielsweise in jeder Spalte der Matrix η fehlerhafte Zellen ersetzt werden, wobei jede Anzahl fehlerhafter Zellen in jeder Anzahl unterschiedlicher Zeilen liegen kann, und weitere η fehlerhafte Zellen können in jeder Zeile der Matrix ersetzt werden, wobei jede Anzahl dieser zusätzlichen fehlerhaften Zellen in jeder Anzahl unterschiedlicher Spalten liegen kann.Matrix 10a, which is made up of rows and columns, contains at least one superfluous row 32 and several redundant cell columns 31 and 33 (or at least one redundant column and several rows or several rows and several columns), with an additional memory device 17c for storing the addresses faulty Cells is provided which stores both the row address and the column address of each defective cell. When one of the defective cells 14 is addressed, the memory device 17c generates signals Σ to Σ ,, which cause that instead of the faulty cell, a corresponding cell in a selected superfluous row or column 31 to is selected. When adding η redundant rows and Π redundant columns, for example, in each column the matrix η defective cells are replaced, with any number of defective cells in any number different Rows can lie, and further η faulty cells can be replaced in each row of the matrix, with any number these additional bad cells can be in any number of different columns.

Wenn eine der fehlerhaften Zellen 14 adressiert wird, dann erkennt die Speichervorrichtung 17c , die als Beispiel in Fig.8 dargestellt und in der unten folgenden Tabelle III beschrieben ist, eine solche Adresse, und sie erzeugt folgende Ausgangssignale: Σ^ = 1, I2 = 0, Σ, = 0, die die Auswahl einer entsprechenden Zelle in der überzähligen Zeile (oder Spalte) 32 bewirken, Σ^ = 0, Σρ = 1» Σ, = 0, die die Auswahl einer entsprechenden Zelle in der überzähligen Spalte (oder Zeile) 31 bewirken, oder Σ^ = 0, I2 = 0, Σ^ = 1, die die Auswahl einer entsprechenden Zelle in der überzähligen Spalte ( oder Zeile)33 bewirken. Indem Verbindungen zwischen, den Produktausdrucksleitungen und den mehreren Summenleitungen in der Summenmatrix des programmierbaren Logikfeldes gebildetIf one of the defective cells 14 is addressed, then the memory device 17c, which is shown as an example in FIG. 8 and is described in Table III below, recognizes such an address and generates the following output signals: Σ ^ = 1, I 2 = 0, Σ, = 0, which cause the selection of a corresponding cell in the superfluous row (or column) 32, Σ ^ = 0, Σρ = 1 »Σ, = 0, which causes the selection of a corresponding cell in the superfluous column ( or row) 31, or Σ ^ = 0, I 2 = 0, Σ ^ = 1, which cause the selection of a corresponding cell in the superfluous column (or row) 33. By making connections between, the product expression lines and the multiple sum lines in the sum matrix of the programmable logic field

H 0 ^n] M '-; / 0 9 1 BH 0 ^ n] M '-; / 0 9 1 B

werden, können dieZellen 35 und 36 dazu verwendet werden, sowohl Zellen in den redundanten Zeilen und Spalten 31 bis 33 als auch irgendwelche anderen fehlerhaften Zellen in der Matrix 10 zu ersetzen. Wenn die Produktausdrucksleitungen so angeschlossen sind, daß sie Ausgangssignale Σ. = 1, I2 = 1 und X, = 0 liefern, dann wird die Zelle 35 anstelle der adressierten fehlerhaften Zelle ausgewählt, während bei den Ausgangs Signalen Z^. = 1, Σ = 0 und Σ, = 1 die Zelle 36 anstelle der adressierten fehlerhaften Zelle ausgewählt wird. Bei Σ^ = 1 ergibt sich am Ausgang des Negators 18c das Signal xTj" = 0, so daß die normale Auswahl durch den Decodierer 11 mit Hilfe der daran angeschlossenen UND-Schaltungen 19 gesperrt ist. Bei 1=1 oder Σ-ζ = 1 ergibt sich am Ausgang des Negators 30c das Signal X2 + χ = 0, so daß die normale Auswahl durch den Decodierer 12c mit Hilfe der daran angeschlossenen UND-Schaltung 19 gesperrt ist. Das programmierbare Logikfeld ist so programmiert, daß die Signale Σ2 = 1 und Σ, = 1 nicht gleichzeitig auftreten.cells 35 and 36 can be used to replace cells in redundant rows and columns 31-33 as well as any other defective cells in matrix 10. When the product delivery lines are connected to have output signals Σ. = 1, I 2 = 1 and X, = 0, then the cell 35 is selected instead of the addressed defective cell, while the output signals Z ^. = 1, Σ = 0 and Σ, = 1 the cell 36 is selected instead of the addressed defective cell. With Σ ^ = 1 the signal xTj "= 0 results at the output of the inverter 18c, so that the normal selection by the decoder 11 with the aid of the AND circuits 19 connected to it is blocked. With 1 = 1 or Σ-ζ = 1 the output of the inverter 30c results in the signal X 2 + χ = 0, so that the normal selection by the decoder 12c is blocked with the aid of the connected AND circuit 19. The programmable logic field is programmed so that the signals Σ 2 = 1 and Σ, = 1 do not occur at the same time.

Im Beispiel von Fig.7 ist zur Erläuterung lediglich eine 4x8 -Matrix dargestellt. Demgemäß ist der Spalten- oder Zeilendecodierer 12c in Fig.7 mit einem 3-Bit-Eingang (A2, A^, A^) dargestellt, wobei er ein 1-aus-8-Ausgangssignal zur Auswahl einer entsprechenden Spalte ( oder Zeile) der Matrix erzeugt. Die Eingabe/Ausgabe-Logik-und Organisationsschaltung 15c ist in Fig,7 derart erweitert dargestellt, daß sie einen Zugang zu den zusätzlichen Spalten ermöglicht.In the example of FIG. 7, only a 4x8 matrix is shown for explanation. Accordingly, the column or row decoder 12c is shown in Fig. 7 with a 3-bit input (A 2 , A ^, A ^), wherein it has a 1-out-of-8 output signal for selecting a corresponding column (or row) generated by the matrix. The input / output logic and organization circuit 15c is shown expanded in FIG. 7 in such a way that it enables access to the additional columns.

Ein Beispiel eines programmierbaren Logikfeldes für die Speichervorrichtung 17c, das zur Feststellung der Verteilung fehlerhafter (mit "X" markierter) Zellen in der Matrix von Fig.7 programmiert ist, ist in Fig.8 dargestellt. Der Aufbau und die Arbeitsweise des programmierbaren Logikfeldes sindAn example of a programmable logic field for memory device 17c used to determine distribution faulty cells (marked with an "X") are programmed in the matrix of FIG. 7, is shown in FIG. The structure and the operation of the programmable logic field

6098 8 3/09156098 8 3/0915

ebenso, wie im Zusammenhang mit den Figuren 3 und 6 beschrieben wurde. Die im programmierbaren Logikfeld von Fig.8 gespeicherten Adressen sind in der Tabelle III zusammen mit den entsprechenden AusgangsSignalen σ bis Σ,as was described in connection with FIGS. 3 and 6. The ones in the programmable logic field of Fig. 8 stored addresses are in Table III together with the corresponding output signals σ to Σ,

angegeben,specified, A1 A 1 A2 A 2 A3 A 3 TabelleTabel Σ.Σ. IIIIII Σ3 Σ 3 II. 00 00 11 11 .Ausgangssignale.Output signals 00 11 00 11 A4 A 4 11 1 Σ21 Σ 2 00 00 00 00 11 11 00 00 AdressenAddresses 11 00 00 00 11 00 00 Ao A o 00 00 00 00 00 00 00 00 11 00 11 11 00 00 GG 00 00 00 11 11 00 11 00 11 11 00 11 11 00 11 00 1 .1 . 11 00 11 11 00 11 11 00 00 11 00 00 00 11 11 00 00 11 00 11 00 00 11 11 11 11 00 00 00 00 11 11 00 NN SS. 00 00 00 00 11 11 00 11 TT 00 00 00 SS.

Weitere Ausführungsbeispiele der Erfindung sind so erweitert, daß sie Fehler bei Mehrfachmatrizen zulassen. Es sei beispielsweise die Ausführungsform von Fig.4 betrachtet, bei der mehrere redundante Spalten ( oder Zeilen) 31 und 33 vorgesehen sind. Bei einer Abwandlung dieser Ausführungsform sind mehrere Matrizen vorgesehen, wobei die Spalte 31 der ersten Matrize und die Spalte 33 der zweiten Matrize zugeordnet ist. Bei einer solchen Ausführungsform speichert das programmierbare Logikfeld ein oder mehrere Chip-Auswahlbits der Adressen und auch die Zeilen- und Spaltenbits, so daß bei der Adressierung einer fehlerhaften Zelle in.der ersten Matrix die Adresse einer solchen Zelle vom Logikfeld festgestellt wird, worauf einFurther embodiments of the invention are expanded to allow errors in multiple matrices. Let it be for example the embodiment of Figure 4 considered, in which several redundant columns (or rows) 31 and 33 are provided. In a modification of this embodiment, there are several Matrices provided, the column 31 being assigned to the first matrix and the column 33 being assigned to the second matrix. at In such an embodiment, the programmable logic field stores one or more chip select bits of the addresses and also the row and column bits, so that when a defective cell is addressed in the first matrix, the address such a cell is detected by the logic field, whereupon a

609 8 8 3/0915609 8 8 3/0915

Signal I1=I erzeugt wird und für die fehlerhafte Zelle eine Zelle in der Spalte 31 eingesetzt wird; wenn eine fehlerhafte Zelle in der zweiten Matrix adressiert wird, dann wird eine solche Adresse vom Logikfeld festgestellt, worauf ein Signal Σ,, = 1 erzeugt wird und für die fehlerhafte Zelle eine Zelle in der Spalte 33 eingesetzt wird.Signal I 1 = I is generated and a cell is inserted in column 31 for the defective cell; if a defective cell is addressed in the second matrix, then such an address is determined by the logic field, whereupon a signal Σ ,, = 1 is generated and a cell in column 33 is inserted for the defective cell.

Eine weitere Ausführungsform, die die Zulässigkeit von Fehlern bei Mehrfachmatrizen ermöglicht, ist in Fig.9 dargestellt. In Fig.9 sind die Matrizen* 10 und 10b jeweils mit Zeilen- ( oder Spalten-) Decodieren! 11 bzw. 11b, Spalten- (oder Zeilen-)Decodierern 12a bzw. 1,2b und Eingabe/Ausgabe-Logik-und Organisationsschaltungen 15 bzw. 15b versehen. Jede Matrix enthält auch eine redundante Spalte 31 bzw. 31b. Im Beispiel von Fig.9 wird eine 5-Bit-Adresse erzeugt, wobei die Bits Aq und A eine Zeilenauswahl (oder Spaltenauswahl) und die Bits A2 und A, eine Spaltenauswahl ( oder Zeilenauswahl) ermöglichen, während das Bit Αλ die Matr.ix- oder Chip-Auswahl der Matrix 10 oder der Matrix 10b ermöglicht. Im einfachen Beispiel von Fig.9 wird die Matrix 10 ausgewählt, wenn das Bit A^ den Wert 1 hat, während die Matrix 10b mit Hilfe des Negators 43 ausgewählt wird, wenn das Bit A^ den Wert 0 hat. Weitere Ausführungsformen können beispielsweise 2n Matrizen enthalten; η Bits der Adresse werden, zur Matrix - oder Chip-Auswahl verwendet, und sie enthalten ein n-Bit für einen aus 2n Decodierera ähnlich dem für die Zeilenoder Spaltenauswahl verwendeten Decodierern.Another embodiment, which allows errors in multiple matrices, is shown in FIG. In Fig. 9 the matrices * 10 and 10b are each with row (or column) decoding! 11 and 11b, column (or row) decoders 12a and 1, 2b and input / output logic and organization circuits 15 and 15b, respectively. Each matrix also contains a redundant column 31 or 31b. In the example of FIG. 9, a 5-bit address is generated, whereby the bits Aq and A enable a row selection (or column selection) and the bits A 2 and A, a column selection (or row selection), while the bit Αλ enables the Matr. ix or chip selection of the matrix 10 or the matrix 10b allows. In the simple example of FIG. 9, the matrix 10 is selected when the bit A ^ has the value 1, while the matrix 10b is selected with the aid of the negator 43 when the bit A ^ has the value 0. Further embodiments can contain, for example, 2 n matrices; η bits of the address are used for matrix or chip selection, and they contain an n-bit for one of 2 n decoders similar to the decoders used for row or column selection.

Bei dieser Ausführungsform werden wie bei der Ausführungsform von Fig.2 sowohl die fehlerhafte Zelle als auch die Ersatzzelle in einer der Matrizen gleichzeitig adressiert, und wenn eine fehlerhafte Zelle festgestellt wird, dannIn this embodiment, as in the embodiment of Figure 2, both the defective cell and the Spare cell in one of the matrices is addressed at the same time, and if a faulty cell is detected, then

6 0 9 ί.- η ^ / 0 9 1 E6 0 9 ί.- η ^ / 0 9 1 E

erzeugt die für die Speicherung der Adressen fehlerhafter Zellen vorgesehene Speichervorrichtung 17g ein Signal, das die Daten anstelle der fehlerhaften Zelle in die Ersatzzelle oder aus dieser Ersatzzelle leitet. Für alle Matrizen ist nur ein programmierbares Logikfeld und eine Eingabe/Ausgabe-Leitlogik erforderlich, da die Matrizen getrennt von einem Chipauswahl-Eingangssignal freigegeben werden.the memory device 17g provided for storing the addresses of defective cells generates a signal that forwards the data to the replacement cell or from this replacement cell instead of the faulty cell. For all matrices is only a programmable logic field and an input / output routing logic are required because the matrices are separate from one Chip select input signal can be enabled.

Wenn mit Hilfe des Decodierers 12a eine der Spalten (oder Zeilen) der Matrix 10 ausgewählt wird, wird gleichzeitig mit Hilfe der ODER-Schaltung 20 auch die Ersatzspalte (oder Zeile ) 31 adressiert, während bei der Auswahl einer der Spalten (oder Zeilen) der Matrix 10b mit Hilfe des Decodierers 12b gleichzeitig auch die Ersatzspalte (oder Zeile) 31b mit Hilfe der ODER-Schaltung 20b adressiert wird. Es ist eine eigene Eingabe/Ausgabe-Logik- und Organisationsschaltung 16 für jede der Ersatzspalten (oder Zeilen) 31 und 31b vorgesehen, so daß die Ausgänge XO^ und XOp sowie die Eingänge XI^ und XI einzeln von den Matrixausgängen AO., und AO2 sowie von den Matrixeingängen AI., und AIp abhängig von dem von der Adressenspeichervorrichtung 17g erzeugten Ausgangssignal Σ ausgewählt werden können. Wenn also bei einer Ausgabeoperation aus einer Matrix eine der fehlerhaftenZellen adressiert wird, dann erkennt die Speichervorrichtung 17g, die die Chipauswahl-Adressenbits sowie die Spalten- und Zeilen-Adressenbits empfängt, eine solche Adresse, und sie erzeugt ein Ausgangssignall= 1, das der UND-Schaltung 21 ermöglicht, die Ausgangsdaten XO^ oder XOp (abhängig davon, welche Matrix von den Chipauswahlbits freigegeben ist ) der redundanten Spalte oder Zeile von der ODER-Schaltung 48 über die ODER-Schaltung 23 zur Datenausgabeleitung DO zu übertragen. Bei Σ= 1 ergibt sich am Ausgang des Negators 18 das Signal I=O, so daß die normale Datenausgabeauswahl aus den Matrixausgangsleitungen AO^ und AOp über die ODER-Schaltung 49 mit Hilfe der UND-Schaltung 22 gesperrtWhen one of the columns (or rows) of the matrix 10 is selected with the aid of the decoder 12a, at the same time with the help of the OR circuit 20 also the replacement column (or row) 31 is addressed, while when selecting a of the columns (or rows) of the matrix 10b with the aid of the decoder 12b at the same time also the replacement column (or Line) 31b is addressed with the aid of the OR circuit 20b. It's its own input / output logic and Organization circuit 16 is provided for each of the spare columns (or rows) 31 and 31b so that the outputs XO ^ and XOp and the inputs XI ^ and XI individually from the Matrix outputs AO., And AO2 as well as from the matrix inputs AI., and AIp depending on that of the address storage device 17g generated output signal Σ can be selected. So if during an output operation from a matrix a of the defective cells is addressed, then the memory device 17g recognizes the chip select address bits as well as receiving the column and row address bits, such an address, and it produces an output = 1, that allows the AND circuit 21 to read the output data XO ^ or XOp (depending on which matrix is enabled by the chip select bits) of the redundant column or line from the OR circuit 48 via the OR circuit 23 to the data output line DO. When Σ = 1, the signal I = O results at the output of the inverter 18, so that the normal data output selection from the matrix output lines AO ^ and AOp via the OR circuit 49 blocked with the aid of AND circuit 22

0 a 150 a 15

wird. Bei der Adressierung normaler Zellen für eine Datenausgabeoperation aus einer der Matrizen erscheint am Ausgang der Speichervorrichtung-17g das Signal I=O, und am Ausgang des Negators 18 erscheint das Signal χ = 1, das die Auswahl des Datenausgangs XO-, und XO aus den redundanten Spalten (oder Zeilen ) 31 und 31b mittels der UND-Schaltung 21 sperrt und eine normale Datenausgabeübertragung vom Ausgang oder AO2 über die ODER-Schaltung 49 mit Hilfe der UND-Schaltung 22 über die ODER-Schaltung 23 erlaubt. Die Dateneingabe in die Matrizen 10 und 10b erfolgt über die Datenausgabeleitung DI; die Daten werden mit Hilfe der UND-Schaltung 22a bei der Adressierung normaler Zellen zu den Eingängen AI^ und AIp geleitet und in der adressierten Zelle der ausge wählten Matrix gespeichert, wobei das Signal I=O vorliegt; sie werden jedoch über die UND-Schaltungen 21a und 21b zu den Eingängen XI,, und XIp der redundanten Spalte geleitet, wenn die Speichervorrichtung 17g die Adresse einer fehlerhaften Zelle erkennt, wobei die Speichervorrichtung 17g das AusgangssignalI = 1 erzeugt. Die Daten werden nur in die vom Chipauswahl-Eingangssignal ausgewählte Matrix eingegeben. Wie im Ausführungsbeispiel von Fig.2, bei dem die Matrizen 10 aus Festspeicherzellen bestehen, ist die von den UND-Schaltungen 21a, 21b, 22a, 22b gebildete Eingangsdaten-Leitlogik nicht notwendig.will. When addressing normal cells for a data output operation from one of the matrices, the signal I = O appears at the output of the memory device-17g, and the signal χ = 1 appears at the output of the inverter 18, which indicates the selection of the data output XO- and XO from the blocks redundant columns (or rows) 31 and 31b by means of the AND circuit 21 and allows normal data output transmission from the output or AO 2 via the OR circuit 49 with the aid of the AND circuit 22 via the OR circuit 23. The data input into the matrices 10 and 10b takes place via the data output line DI; the data are passed with the aid of the AND circuit 22a when addressing normal cells to the inputs AI ^ and AIp and stored in the addressed cell of the selected matrix, the signal I = O being present; however, they are passed via the AND circuits 21a and 21b to the inputs XI 1, and XIp of the redundant column when the memory device 17g detects the address of a defective cell, the memory device 17g generating the output signal I = 1. The data is only input into the matrix selected by the chip select input signal. As in the exemplary embodiment of FIG. 2, in which the matrices 10 consist of read-only memory cells, the input data routing logic formed by the AND circuits 21a, 21b, 22a, 22b is not necessary.

In Fig.9 ist als Beispiel für die Speichervorrichtung 17g ein programmierbares Logikfeld dargestellt, das so programmiert ist, daß es in der Matrix von Fig.9 die Verteilung fehlerhafter(mit "X" markierter)Zellen feststellt. Der Aufbau und die Wirkungsweise dieses programmierbaren Logikfeldes sind ebenso wie im Zusammenhang mit den Figuren 3, 6 i*id 8 beschrieben wurde. Die in dem programmierbaren Logikfeld von Fig.11 gespeicherten Adressen sind zusammen mit den entsprechenden Ausgangssignalen Σ in der unten angegebenen Tabelle IV dargestellt.In FIG. 9 is an example of the memory device 17g a programmable logic field is shown which is programmed in such a way that in the matrix of FIG. 9 the distribution detects faulty cells (marked with "X"). Of the The structure and mode of operation of this programmable logic field are the same as in connection with FIGS. 3, 6 i * id 8 was described. The ones in the programmable logic field The addresses stored in Fig. 11 are given below together with the corresponding output signals Σ Table IV shown.

öÜÜi: Ho/091öÜÜi: Ho / 091

Tabelle IVTable IV

AdressenAddresses A1 A 1 A2 A 2 A3 A 3 A4 A 4 AusgangssIgnaleOutput signals Ao A o 00 00 11 00 ΣΣ 00 11 11 00 00 11 00 00 00 00 00 11 11 11 00 11 OO 11 11 00 00 00 11 ii 00 11 OO 11 11 11 OO 00 00 11 11 11 11 11 TT 11 11 .1.1 11 11

Eine weitere Ausführungsform der Erfindung, die eine Fehlerzulässigkeit für Mehrfachmatrizen ermöglicht, ist in Fig.10 dargestellt. Die Mehrfachmatrizenausführung von Fig.10 enthält beispielsweise fünf gleichartige Matrizen 10a bis 1Oe,die jeweils mit ihrer eigenen Eingabe/Ausgabe- und Organisationsschaltung 15 versehen sind, wie für eine Matrix 10 in der rechten oberen Ecke der Figur dargestellt ist. Es sind ein Zeilendecodierer 11e und ein Spaltendecodierer 12e vorgesehen, die jeweils an alle Matrizen zur Adressierung der Zellen in jeder Matrix angeschlossen sind. Ferner ist ein Chipauswahl-Decodierer 43e vorgesehen, der eine ausgewählte Matrix der Matrizen 10a bis 1Od adressiert. Die Matrix 1Oe ist eine redundante Matrix. Jede der Matrizen 10a bis 1Oe enthält wenigstens eine redundante Zeile oder Spalte; als Beispiel ist hier die Ausführung dargestellt,die entsprechend dem Beispiel von Fig,5 eine redundante Zeile und eine redundante Spalte enthält.Another embodiment of the invention that allows for errors for multiple matrices is shown in Fig. 10. The multiple die design of Fig. 10 includes for example five similar matrices 10a to 10e, the are each provided with their own input / output and management circuit 15, as for a matrix 10 in FIG right upper corner of the figure is shown. A row decoder 11e and a column decoder 12e are provided, each connected to all matrices for addressing the cells in each matrix. Also is a chip select decoder 43e is provided, which addresses a selected matrix of the matrices 10a to 10d. The matrix 1Oe is a redundant matrix. Each of the matrices 10a to 10e contains at least one redundant row or column; as an an example the embodiment is shown here which, according to the example of FIG. 5, has a redundant line and a redundant line Contains column.

Im Beispiel von Fig.10 wird eine 6-Bit-Adresse erzeugt;In the example of FIG. 10, a 6-bit address is generated;

die Bits An und A ergeben die Zeilen- (oder Spalten-)Auswahl, υ 1bits A n and A result in the row (or column) selection, υ 1

609883/091609883/091

die Bits A2 und A, ergeben die Spalten- (oder Zeilen-)Auswahl und die Bits A^ und Ac ergeben die Chip-Auswahl einer der Matrizen 10a bis 1Od.the bits A 2 and A result in the column (or row) selection and the bits A ^ and Ac result in the chip selection of one of the matrices 10a to 10d.

Es gibt zwei Alternativausführungen des Beispiels von Fig.10. Bei der ersten Ausführung ist für den Empfang von Chip-Auswahlsignalen von Zq bis Z-, aus dem Chip-Auswahldecodierer 4j5e eine ODER-Schaltung 52 vorgesehen, wodurch die Matrix 1Oe jedesmal adressiert wird, wenn eine der Matrizen 10a bis 1Od adressiert wird. Bei dieser Ausführung ist eine Leitlogik 60 vorgesehen, die auswählt, ob die Eingangsdaten DI zur adressierten Matrix der Matrizen 10a bis 1Od über die UND-Schaltung 22f oder zur redundanten Matrix 1Oe über die UND-Schaltung 21f übertragen werden sollen; ferner wählt diese Leitlogik aus, ob Ausgangsdaten aus der adressierten Matrix der Matrizen 10a bis 1Od über die ODER-Schaltung 53 und die UND-Schaltung 22e oder aus der redundanten Matrix 1Oe über die UND-Schaltung 21e entnommen werden sollen, wobei diese UND-Schaltungen über die ODER-Schaltung 23 mit dem Datenausgang DO verbunden sind.There are two alternative versions of the example in Fig. 10. In the first embodiment, an OR circuit 52 is provided for receiving chip selection signals from Zq to Z- from the chip selection decoder 4j5e, whereby the matrix 10e is addressed each time one of the matrices 10a to 10d is addressed. In this embodiment, a routing logic 60 is provided which selects whether the input data DI to the addressed matrix of the matrices 10a to 10d are to be transmitted via the AND circuit 22f or to the redundant matrix 10e via the AND circuit 21f; This control logic also selects whether output data are to be taken from the addressed matrix of the matrices 10a to 10d via the OR circuit 53 and the AND circuit 22e or from the redundant matrix 10e via the AND circuit 21e, these AND circuits are connected to the data output DO via the OR circuit 23.

Bei der Alternativausführung dieses Beispiels sind die ODER-Schaltung 52 und die Leitlogik 60 weggelassen. Dies wird dadurch ermöglicht, daß der Ausgang Σ~ der Adressenspeichervorrichtung 17e direkt mit dem Chip-Auswähleingang 58 der redundanten Matrix 1Oe verbunden wird. Wenn bei dieser Ausführung eine Zelle der redundanten Matrix 1Oe anstelle einer fehlerhaften Zelle oder eine redundante Zelle in einer der Matrizen 10a bis 1Oe adressiert werden soll, dann wird der Ausgang Σζ der Adressenspeichervorrichtung positiv mit der Produktausdruckleitung der Summenmatrix verbunden, so daß beJm jeweiligen Adressieren einer fehlerhaften Zelle das Ausgangssignal der Adressenspeichervorrichtung in der Form Σ~ = 1 erscheint. Die UND-Schaltungen 19, die den Chip-Auswahldecodierer 43e in ausgewählter Weise mitIn the alternative embodiment of this example, the OR circuit 52 and the routing logic 60 are omitted. This is made possible by the fact that the output Σ ~ of the address storage device 17e is connected directly to the chip selection input 58 of the redundant matrix 10e. If, in this embodiment, a cell of the redundant matrix 1Oe is to be addressed instead of a defective cell or a redundant cell in one of the matrices 10a to 10e, then the output Σ ζ of the address storage device is positively connected to the product expression line of the sum matrix, so that each addressing of a defective cell, the output signal of the address storage device appears in the form Σ ~ = 1. The AND circuits 19, the chip select decoder 43e in a selected manner with

0 9 ° ■'. Ί / 0 9 1 50 9 ° ■ '. Ί / 0 9 1 5

den Chip-Auswahleingängen der Matrizen 10a bis 10d verbinden, sperren die Auswahl der Matrizen 10a bis 10d, und das Signal Zy -^ gibt die Auswahl der Matrix 10e frei. Bei dieser Alternativausführung sind die Dateneingabe leitungen DIQ bis DI^+ der Matrizen 10a bis 10e gemeinsam an eine einzige Eingangssammelleitung DI gelegt, und die Datenausgangsleitungen DOq bis DO^ der Matrizen 10a bis 10e sind gemeinsam an eine einzige Ausgangsleitung DQ über eine ODER-Schaltung oder dergleichen gelegt.connect the chip selection inputs of the matrices 10a to 10d, disable the selection of the matrices 10a to 10d, and the signal Zy - ^ enables the selection of the matrix 10e. In this alternative embodiment, the data input lines DI Q to DI ^ + of the matrices 10a to 10e are jointly connected to a single input bus line DI, and the data output lines DOq to DO ^ of the matrices 10a to 10e are jointly connected to a single output line D Q via an OR Circuit or the like placed.

Ein Beispiel eines programmierbaren Logikfeldes, das für die Verwendung bei der Ausführung von Fig.10 geeignet ist, ist in Fig.12 dargestellt. Da in Fig.10 keine spezielle Verteilung fehlerhafter Zellen angegeben ist, sind die Überkreuzungspunkte der Produktmatrix nicht zur Anzeige der Speicherung spezieller Adressen fehlerhafter Zellen mit Kreisen umgeben worden. Das programmierbare Logikfeld von Fig.12 ist so dargestellt, daß es eine zusätzliche Adressenleitung (und eine Adressenkomplementleitung) enthält, damit ein weiteres Chip-Auswahladressierungsbit A^ ermöglicht wird; sonst gleicht dieees programmierbare Logikfeld hinsichtlich der Yfirkungsweise und hinsichtlich des Aufbaus dem im Zusammenhang mit Fig.8 beschriebenen Logikfeld. An example of a programmable logic field suitable for use in the implementation of Figure 10 is shown in Fig.12. Since there is no special Distribution of defective cells is indicated, the crossover points of the product matrix are not for display the storage of specific addresses of faulty cells have been surrounded with circles. The programmable logic field 12 is shown in such a way that there is an additional address line (and an address complement line) contains so that another chip select addressing bit A ^ is made possible; otherwise the programmable logic field is the same in terms of the mode of operation and in terms of the Structure of the logic field described in connection with Fig. 8.

Schlußfο1ge rundenRound the final leg

Es sind zahlreiche Ausführungsbeispiele erfindungsgemäfier gellenadressierbarer Matrizen, bei denen Fehler zulässig sind, in genauen Einzelheiten beschrieben worden. Die beschriebenen zellenadressierbaren Matrizen enthalten überzählige Zellen zusammen mit einer Speichervorrichtung zur Speicherung der Adressen fehlerhafter Zellen und davon abhängige Einrichtungen für die Auswahl einer Reservezelle oder deren InhaltThere are numerous exemplary embodiments according to the invention addressable matrices where errors are allowed, has been described in great detail. The described cell-addressable matrices contain surplus cells together with a memory device for storing the addresses of defective cells and devices dependent thereon for the selection of a reserve cell or its contents

anstelle der fehlerhaften Zelle. Bei einem oben genau beschriebenen Ausführungsbeispiel ist eine überzählige Zellenzeile oder Zellenspalte zusammen mit einer Speichervorrichtung für die Adressen fehlerhafter Zellen vorgesehen, die sowohl dieZeilenadresse als auch die Spaltenadresse jeder fehlerhaften Zelle speichert und bewirkt, daß eine entsprechende Zelle in der überzähligen Zeile oder Spalte anstelle einer fehlerhaften Zelle ausgewählt wird, wenn die fehlerhafte Zelle adressiert wird. Eine weitere Ausführungsform der Erfindung, die oben beschrieben worden ist, enthält eine überzählige Zellenzeile oder Zellenspalte und eine Speichervorrichtung für die Adressen fehlerhafter Zellen, die sowohl die Zeilenadressen als auch die Spaltenadressen jeder fehlerhaften Zelle speichert; die Speichervorrichtung lenkt bei dieser Ausführungsform Eingangs- und Ausgangsdaten zu einer Zelle in der überzähligen Zeile oder Spalte, wenn eine der fehlerhaften Zellen adressiert wird. In einer weiteren beschriebenen Ausführungsform der Erfindung ist eine zellenadressierbare Matrix vorgesehen, die in Zeilen und Spalten aufgebaut ist, wobei mehrere redundante Zellenzeilen oder Zellenspalten zusammen mit einer Speichervorrichtung für die Adressen fehlerhafter Zellen vorgesehen sind, die sowohl die Zeilenadresse als auch die Spaltenadresse fehlerhafter Zellen speichert und bewirkt, daß eine entsprechende Zelle in einer ausgewählten überzähligen Zeile oder Spalte anstelle der fehlerhaften Zelle ausgewählt wird. Es ist gezeigt worden, daß diese Ausführungsform auch auf Mehrfachmatrizen und auf Abwandlungen anwendbar ist, bei denen eine Leitlogik vorgesehen ist, die Daten zu und aus einer Zelle in einer ausgewählten überzähligen Zeile oder Spalte gemäß von der Speichervorrichtung erzeugten Signalen lenkt. Jn weiteren Ausführungsformen der Erfindung, die oben beschrieben worden sind, sind zellenadressierbare Matrizen mit wenigstens einer redundanten Zellenzeile und wenigstens einer redundanten Zellenspalte ausgestattet und es ist eineinstead of the faulty cell. In an exemplary embodiment described in detail above, there is a redundant one Cell row or cell column provided together with a storage device for the addresses of defective cells, which stores both the row address and the column address of each defective cell and causes a corresponding cell in the redundant row or column is selected instead of a faulty cell if the defective cell is addressed. Another embodiment of the invention, which has been described above, contains an excess row or column of cells and a storage device for the addresses of defective cells, which stores both the row addresses and the column addresses of each defective cell; the storage device in this embodiment directs input and output data to a cell in the redundant row or column, if one of the defective cells is addressed. In a further described embodiment of the invention is a Cell-addressable matrix is provided which is constructed in rows and columns, with several redundant rows of cells or columns of cells are provided together with a memory device for the addresses of defective cells which stores both the row address and the column address of defective cells and causes a corresponding Cell in a selected redundant row or column is selected in place of the faulty cell. It is it has been shown that this embodiment is also applicable to multiple matrices and to modifications in which Routing logic is provided that takes data to and from a cell in a selected redundant row or column steers according to signals generated by the storage device. In further embodiments of the invention described above are cell-addressable matrices with at least one redundant cell row and at least equipped with a redundant cell column and it is a

bur=.. ■ : / 0 H 1 5bu r = .. ■: / 0 H 1 5

Speichervorrichtung für die Adressen fehlerhafter Zellen vorgesehen, die sowohl die Zeilenadresse als auch die Spaltenadresse jeder fehlerhaftenZelle speichert und bewirkt, daß eine entsprechende Zelle in einer ausgewählten überzähligen Zeile oder Spalte anstelle der fehlerhaften Zelle ausgewählt wird, wenn eine fehlerhafte Zelle adressiert wird. In den weiteren oben beschriebenen Ausführungsbeispielen sind Mehrfachmatrizen vorgesehen, bei denen Fehler zulässig sind, indem eine Adressenspeichervorrichtung hinzugefügt wird, die die Matrixoder Chip-Adressen zusammen mit der Spaltenadresse und der Zeilenadresse jeder fehlerhaften Zelle speichert, so daß beim Adressieren einer fehlerhaften Zelle die Speichervorrichtung ein Signal erzeugt, das die Auswahl einer entsprechenden überzähligen Zelle in einer Matrix oder deren Inhalt anstelle einer fehlerhaften Zelle in dieser einen Matrix oder einer anderen Matrix bewirkt, so daß zwei- und dreidimensionale Ersetzungsanordnungen geschaffen werden.Storage device for the addresses of defective cells provided, both the row address and the column address stores each defective cell and causes a corresponding cell in a selected redundant row or column is selected in place of the faulty cell when a faulty cell is addressed. In the further Embodiments described above are provided multiple matrices in which errors are allowed by an address storage device is added that includes the matrix or chip addresses along with the column address and the Stores row address of each defective cell, so that when addressing a defective cell the memory device a signal is generated which indicates the selection of a corresponding superfluous cell in a matrix or its content instead of a defective cell in this one matrix or another matrix causes so that two- and three-dimensional Replacement orders are created.

Wie oben erläutert wurde, werden mit Hilfe der Erfindung Speichermatrixsysteme geschaffen, bei denen Fehler zugelassen sind. Die Speichermatrizen können beispielsweise aus Direktzugriffspeicherzellen oder aus Festspeicherzellen bestehen, die beispielsweise in Form bipolarer monolithischer Halbleiterstrukturen oder monolithischer MOS-Halbleiterstrukturen aufgebaut sein können , wobei die Speichervorrichtung für die Adressen fehlerhafter Zellen in der monolithischen Halbleiterstruktur, die die Speichermatrix bildet, integriert oder getrennt davon ausgeführt sein kann. Halbleiterspeicher mit bipolaren Bauelementen und mit MOS-Bauelementen, die sich für eine Anpassung an das hier beschriebene Verfahren der Zulassung von Fehlern eignen, sind bekannt; beispielsweise sind sie in den USA-Patentschriften 3 436 738, 3 740 731 und 3 765 003 beschrieben. Es ist auch beabsichtigt, daß fehlerhafte Zellen komplexereAs explained above, memory matrix systems are created with the aid of the invention in which errors are permitted are. The memory matrices can consist, for example, of random access memory cells or of read-only memory cells, for example in the form of bipolar monolithic semiconductor structures or monolithic MOS semiconductor structures may be constructed, the memory device for the addresses of defective cells in the monolithic Semiconductor structure that forms the memory matrix, can be integrated or implemented separately. Semiconductor memory with bipolar components and with MOS components that are suitable for adaptation to the one described here Appropriate procedures for admitting errors are known; for example, they are in the United States patents 3 436 738, 3 740 731 and 3 765 003. It is also intended that defective cells become more complex

B C !, ί -.-. \i / Ü 9 1BC!, Ί -.-. \ i / Ü 9 1

Strukturen wie in Matrixprozessoren gemäß der Erfindung ersetzt werden können; die Erfindung ist nicht auf Speichermatrizen beschränkt.Structures as can be replaced in matrix processors according to the invention; the invention is not related to memory matrices limited.

Bei den Ausführungsbeispielen der Erfindung mit Mehrfachmatrizen können die Matrizen jeweils als eine eigene Struktur, beispielsweise als monolithische integrierte Schaltung aufgebaut sein; sie können jedoch auch in einer einzigen monolithischen Anordnung mit oder ohne Zeilen-, Spalten- und Feld (Chip)-Decodierern (oder Wählern ) und Speichervorrichtungen für die Adressen fehlerhafter Zellen integriert sein.In the exemplary embodiments of the invention with multiple matrices, the matrices can each be used as a separate one Structure, for example, be constructed as a monolithic integrated circuit; however, they can also be used in a single monolithic arrangement with or without row, column and field (chip) decoders (or selectors) and Storage devices for the addresses of defective cells can be integrated.

Die Speichervorrichtung für die Adressen fehlerhafter Zellen ist bei den beschriebenen Ausführungsbeispielen vorzugsweise eine inhaltsadressierbare Speichervorrichtung, da dafür ein relativ kleiner Oberflächenanteil erforderlich ist; adressierbare Speichervorrichtungen mit Decodierern und dergleichen können jedoch ebenfalls benutzt werden. Bei einer solchen adressierbaren Speichervorrichtung wird die Zellenadresse an die Decodierer der adressierbaren Speichervorrichtung angelegt, und eine oder mehrereZellen, die die erforderlichen Steuersignale (l » usw.) ,enthalten, werden demgemäß adressiert.The memory device for the addresses of defective cells is in the described embodiments preferably a content-addressable storage device, since this requires a relatively small surface area is; however, addressable memory devices with decoders and the like can also be used. at of such an addressable memory device, the cell address is sent to the decoders of the addressable memory device and one or more cells containing the required control signals (l »etc.) are applied addressed accordingly.

Elektrisch und mechanisch programmierbare inhaltsadressierbare Speichervorrichtungen sind genau beschrieben worden. Für die in Form monolithischer integrierter Halbleiterschaltungen ausgeführten Ausführungsbeispiele der Erfindung sind hinsichtlich ihres Aufbaus dazu passende elektrisch programmierbare Speichervorrichtungen beschrieben worden, bei denen beispielsweise schmelzbare Verbindungen und bipolare und MOS-Speicherelemente mit einer durch einen Lawinendurchbruch hervorgerufenen Ladungsträgerwanderung Verwendung finden.Electrically and mechanically programmable content addressable storage devices have been described in detail. For the exemplary embodiments of the invention implemented in the form of monolithic integrated semiconductor circuits are with regard to electrically programmable memory devices matching their structure have been described in which, for example fusible links; and bipolar and MOS memory elements with an avalanche breakdown Find carrier migration use.

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Es ist demnach gezeigt worden, daß mit Hilfe der Erfindung zellenadressierbare Matrizen geschaffen werden, bei denen fehlerhafte Zellen zulässig sind. Feraier ist gezeigt worden, daß mit Hilfe der Erfindung eine adressierbare Zellenmatrix geschaffen wird, bei der mehrere in verschiedenen Zeilen und Spalten befindliche Zellen einzeln durch Zellen in einer redundanten Zeile oder Spalte ersetzt werden können und bei denen fehlerhafte Zellen einzeln durch überzählige Zellen ersetzt werden können.It has accordingly been shown that the invention provides cell-addressable matrices in which bad cells are allowed. Feraier has been shown that with the help of the invention an addressable cell matrix is created in which several in different Cells located in rows and columns can be replaced individually by cells in a redundant row or column and in which defective cells can be replaced individually by redundant cells.

Ferner ist gezeigt worden, daß mit Hilfe der Erfindung voll funktionsfähige monolithische Halbleitermatrizen geschaffen werden, auch wenn diese Matrizen fehlerhafte Zellen enthalten. Dies wird erzielt, ohne daß spezielle Metallisierungs- oder Verdrahtungsmuster erzeugt werden müssen, so daß beim Herstellungsprozeß von Halbleitermatrizen, beispielsweise bei dertHerstellung von Speichermatrizen, ein wesentlich erhöhter Ertrag erhalten wird.It has also been shown that fully functional monolithic semiconductor matrices are created with the aid of the invention even if these matrices contain defective cells. This is achieved without the need for special metallization or Wiring patterns must be generated, so that in the manufacturing process of semiconductor matrices, for example in the production of memory matrices, a significantly increased yield is obtained.

Ferner ist gezeigt worden, daß fehlerhafte Speicherzellen in erfindungsgemäßen Systemen elektrisch und / oder mechanisch entweder vorübergehend oder halbdauerhaft zur Zeit des Prüfens oder Anschließens am Anwendungsort ersetzt werden können, indem beispielsweise an Ort und Stelle programmierbare Logikfelder vorgesehen werden, die gespeicherte Informationen über fehlerhafte Zellen festhalten, auch wenn die Versorgungsenergie des Systems abgeschaltet wird.It has also been shown that defective memory cells in systems according to the invention are electrically and / or mechanically replaced either temporarily or semi-permanently at the time of testing or connection at the point of use can, for example, by providing on-site programmable logic fields, the stored information hold on to faulty cells, even if the supply energy to the system is switched off.

Von Ausführungsbeispielen der Erfindung ist gezeigt worden, daß sie besonders auf monolithische Halbleiterspeichermatrizen anwendbar sind und Speichersysteme ergeben, die zuverlässig arbeiten können, auch wenn in den Speichermatrizen oder den den Speicher bildenden Modulen fehlerhafte Speicherplätze enthalten sind, ohne daß Änderungen des externen Aufbaus der Speichermatrizen erforderlich sind.Embodiments of the invention have been shown to be particularly applicable to monolithic semiconductor memory arrays are applicable and result in storage systems that can work reliably, even if in the storage matrices or the modules forming the memory contain defective memory locations without changes the external structure of the memory matrices are required.

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Eine solche Speicheranordnung ist wirtschaftlich günstiger als derzeit verwendete Halbleiterspeicher, da verbesserte Erträge die Kosten pro Speichermodul beträchtlich herabsetzen.Such a memory arrangement is economically more favorable than currently used semiconductor memories because it is improved Returns significantly reduce the cost per memory module.

Ausführungsbeispiele der Erfindung, bei denen auf elektrischem Wege am Einsatzort programmierbare Speichervorrichtungen für die Adressen fehlerhafter Zellen verwendet werden, können nach dem Einbau durch Anlegen elektrischer Signale mit vorbestimmten Werten an ausgewählte Stifte außerhalb des Gehäuses programmiert werden, so daß die Möglichkeit ge- f schaffen wird, freie Speicherplätze auf elektrischem Wege von einem entfernten Ort aus an die Stelle von Speicherplätzen zu setzen, die am Anwendungsort fehlerhaft sind oder fehlerhaft werden. Demgemäß wird eine Speicheranordnung geschaffen, die mit unverminderter Kapazität arbeiten kann, auch wenn während des Gebrauchs Speicherfehler auftreten. Es ist beabsichtigt, daß die fehlerhaften Speicherzellen automatisch beispielsweise mit Hilfe eines Computers festgestellt werden, der dann automatisch die erforderlichen Signalwerte für das programmierbare Logikfeld erzeugt, damit das Ersetzen der Speicherzellen auf elektrischem Wege bewirkt wird.Embodiments of the invention in which electrically programmable storage devices for the addresses of defective cells can be used after installation by applying electrical signals predetermined values can be programmed to selected pins outside of the housing, so that the possibility of f will create free storage spaces by electrical means from a remote location in place of storage spaces which are faulty or become faulty at the place of use. Accordingly, there is a memory array created that can operate with undiminished capacity, even if memory errors occur during use. It is intended that the defective memory cells can be automatically removed using a computer, for example be determined, which then automatically generates the required signal values for the programmable logic field so the replacement of the memory cells is effected electrically.

Die Ausführungsbeispiele der Erfindung sind lediglich zur Veranschaulichung des der Erfindung zugrundeliegenden Prinzips beschrieben worden. Im Rahmen der Erfindung sind jedoch weitere Abwandlungen möglich, wie für den Fachmann ohne weiteres zu erkennen ist.The exemplary embodiments of the invention are only intended to illustrate the principle on which the invention is based has been described. Within the scope of the invention, however, further modifications are possible, as would be readily apparent to the person skilled in the art recognize is.

608Bb3/0915608Bb3 / 0915

Claims (1)

PatentansprücheClaims (Λ.' Zellenadressierbare Matrix mit einem Feld aus zeilen- und spaltenweise angeordneten Funktionszellen und mit einer Zellenauswahlvorrichtung, die abhängig von Zellenadressencodesignalen in ausgewählter Weise einzelne Funktionszellen in einer jeweiligen Zeile und Spalte adressieren, gekennzeichnet durch mehrere redundante Funktionszellen, eine Speichervorrichtung, die abhängig von den Zellenadressierungscodesignalen die Adressencodesignale fehlerhafter Funktionszellen feststellt und ein diese kennzeichnendes Signal erzeugt, einen Speicher in der Speichervorrichtung zum wahlweisen Speichern der Zellenadressen-Codesignale einer oder mehrerer fehlerhafter Funktionszellen in dem Feld und eine Logikschaltung, die abhängig von dem von der Speichervorrichtung erzeugten Signal eine entsprechende Funktionszelle der redundanten Zellen auswählt und die Auswahl der Funktionszellen des Feldes sperrt. (Λ . 'Cell-addressable matrix with an array of function cells arranged in rows and columns and with a cell selection device which, depending on cell address code signals, selectively address individual function cells in a respective row and column, characterized by several redundant function cells, a memory device that depends on the cell addressing code signals the address code signals of defective function cells and generates a signal identifying them, a memory in the memory device for selectively storing the cell address code signals of one or more defective function cells in the field and a logic circuit that, depending on the signal generated by the memory device, a corresponding function cell selects the redundant cells and blocks the selection of the function cells of the field. 2. Matrix nach Anspruch 1, dadurch gekennzeichnet, daß eine redundante Zeile und/oder Spalte mit Funktionszellen vorgesehen ist.2. Matrix according to claim 1, characterized in that a redundant row and / or column is provided with function cells is. 3· Matrix nach Anspruch 1, dadurch gekennzeichnet, daß die Zellenauswahlvorrichtung in ausgewählter Weise adressierte Zellen freigibt.3 · Matrix according to claim 1, characterized in that the Cell selector releases cells addressed in a selected manner. 4. Matrix nach Anspruch 1, dadurch gekennzeichnet, daß die Zellenauswahlvorrichtung einen Zeilenadressendecodierer und einen Spaltenadressendecodierer enthält.4. Matrix according to claim 1, characterized in that the Cell selector includes a row address decoder and a column address decoder. 5. Matrix nach Anspruch 1, dadurch gekennzeichnet, daß das5. Matrix according to claim 1, characterized in that the Feld, die Zellenauswahlvorrichtung, die redundanten Funktionszellen, die Speichervorrichtung und die Logikschaltung in Form einer monolithischen Halbleiterschaltung integriert sind.Array, the cell selection device, the redundant functional cells, the memory device and the logic circuit in the form a monolithic semiconductor circuit are integrated. 609883/091 5609883/091 5 6. Matrix nach Anspruch 5, dadurch gekennzeichnet, daß die Speichervorrichtung nach der Herstellung der integrierten Schaltung programmierbar ist.6. Matrix according to claim 5, characterized in that the memory device after the production of the integrated Circuit is programmable. 7. Matrix nach Anspruch 1, dadurch gekennzeichnet, daß die Speichervorrichtung eine am Ort der Anwendung programmierbare Speichervorrichtung ist.7. Matrix according to claim 1, characterized in that the memory device is a programmable at the application site Storage device is. 8. Matrix nach Anspruch 7, dadurch gekennzeichnet, daß die Speichervorrichtung elektrisch programmierbar ist.8. Matrix according to claim 7, characterized in that the memory device is electrically programmable. 9. Matrix nach Anspruch 8, dadurch gekennzeichnet, daß die Speichervorrichtung ein am Anwendungsort programmierbares Logikfeld oder ein Festspeicherfeld ist.9. Matrix according to claim 8, characterized in that the memory device is a programmable at the point of use Is a logic field or a read-only memory field. 10. Matrix nach Anspruch 9, dadurch gekennzeichnet, daß das programmierbare Logikfeld oder das Festspeicherfeld aus Speicherelementen besteht, die mit Hilfe schmelzbarer
Verbindungen miteinander verbunden sind.10. Matrix according to claim 9, characterized in that the programmable logic field or the read-only memory field consists of memory elements which are fusible with the aid of
Connections are interconnected. 11. Matrix nach Anspruch 9, dadurch gekennzeichnet, daß das am Anwendungsort programmierbare Logikfeld oder das Festspeicherfeld aus Halbleiterbauelementen mit durch Lawinendurchbruch hervorgerufener Ladungsträgerbewegung besteht.11. Matrix according to claim 9, characterized in that the logic field programmable at the place of use or the read-only memory field consists of semiconductor components with charge carrier movement caused by avalanche breakdown. 12. Matrix nach Anspruch 9, dadurch gekennzeichnet, daß die am Anwendungsort programmierbare Speichervorrichtung aus MNOS- oder FAMOS-Bauelementen besteht.12. Matrix according to claim 9, characterized in that the am Application site programmable memory device consists of MNOS or FAMOS components. 13. Matrix nach Anspruch 7, dadurch gekennzeichnet, daß die Speichervorrichtung mechanisch programmierbar ist.13. Matrix according to claim 7, characterized in that the memory device is mechanically programmable. 14. Matrix nach Anspruch 13, dadurch gekennzeichnet, daß die Speichervorrichtung dadurch programmierbar ist, daß auf mechanische V/eise ausgewählte Bonddrähte unterbrochen werden.14. Matrix according to claim 13, characterized in that the memory device is programmable in that on mechanical or selected bond wires are interrupted. 6 0 ;.'": \! 3 / 0 9 1 56 0;. '": \! 3/0 9 1 5 15. Matrix nach Anspruch 13, dadurch gekennzeichnet, daß die Speichervorrichtung dadurch programmierbar ist, daß an ausgewählten Anschlüssen der Speichervorrichtung Bonddrähte angebracht werden.15. Matrix according to claim 13, characterized in that the memory device is programmable in that on selected terminals of the memory device bond wires are attached. 16» glatrix nach Anspruch 1, dadurch gekennzeichnet, daß die Speichervorrichtung ein inhaltsadressierbarer Speicher ist.16 »glatrix according to claim 1, characterized in that the The storage device is a content addressable memory. 17. Matrix nach Anspruch 1, dadurch gekennzeichnet, daß das Speicherfeld ein Direktzugriffspeicherfeld ist.17. Matrix according to claim 1, characterized in that the memory field is a random access memory field. 18·. Matrix nach Anspruch 2, dadurch gekennzeichnet, daß die Speichervorrichtung einen programmierbaren oder programmierten Speicher enthält, der so angeschlossen ist, daß er Zeilenadressenund spaltenadressencodesignale empfängt und die Adressencodesignale fehlerhafter Funktionszellen feststellt und ein diese anzeigendes Signal erzeugt,, daß die Speichervorrichtung einen Speicher zum Speichern der Zeilenadressen- und Spaltenadressen-Codesignale einer oder mehrerer fehlerhafter Zellen des Feldes aus Funktionszellen enthält und daß die Logikschaltung an die Speichervorrichtung angeschlossen ist und abhängig von dem erzeugten Signal eine entsprechende FuHktionszelle in der redundanten Zeile oder Spalte auswählt, wenn eine fehlerhafte Zelle von der Speichervorrichtung festgestellt worden ist und die Auswahl der adressL erten fehlerhaften Zelle sperrte18 ·. Matrix according to claim 2, characterized in that the Memory device includes a programmable or programmed memory connected to have row addresses and receives column address code signals and detects the address code signals of defective function cells and a a signal indicative of this generates the memory device having a memory for storing the row address and column address code signals one or more defective cells of the array of function cells and that the logic circuit is connected to the memory device and, depending on the generated signal, a corresponding function cell in the redundant row or column when a defective cell is detected by the memory device and the selection of the addresses is incorrect Cell locked 19. Matrix nach Anspruch 18$'· dadurch gekennzeichnet,daß eine redundante Zellenzeile vorgesehen ist und daß von der Zellenauswahl vor richtung die Funktionsζeile in der- redundanten Zeile in der gleichen Spalte wie die adressierte fehlerhafte Zelle ausgewählt wird.19. Matrix according to claim 18 $ '· characterized in that a redundant cell row is provided and that of the cell selection in the direction of the functional parts in the redundant Row in the same column as the addressed defective cell is selected. 20. Matrix nach Anspruch 18, dadurch gekennzeichnet, daß eine redundante Zellenspalte vorgesehen ist und daß von der Zellenauswahlvorrichtung die Funktionszelle in der redundanten Spalte in der gleichen Zeile wie die adressierte fehlerhafte Zelle ausgev/ählt wird.20. Matrix according to claim 18, characterized in that a redundant cell column is provided and that of the cell selection device the function cell in the redundant column in the same row as the addressed defective cell is selected. β ·:; ·.-■?/ ο 315β ·:; · .- ■? / Ο 315 21. Matrix nach Anspruch 18, dadurch gekennzeichnet, daß mehrere redundante Zellenzeilen oder Zellenspalten vorgesehen sind und daß die Speichervorrichtung ein Signal zur Auswahl einer der redundanten Zeilen oder Spalten erzeugt, aus der eine entsprechende redundante Funktimszelle die fehlerhafte Zelle ersetzen soll.21. Matrix according to claim 18, characterized in that a plurality of redundant cell rows or cell columns are provided and that the memory device generates a signal for selecting one of the redundant rows or columns from which one corresponding redundant functional cell is intended to replace the defective cell. 22. Matrix nach Anspruch 21, dadurch gekennzeichnet, daß mehrere redundante Zellenzeilen vorgesehen sind,· und daß von der Zellenauswahlvorrichtung die Funktionszelle in einer ausgewählten redundanten Zeile in der gleichen Spalte wie die adressierte fehlerhafte Zelle ausgewählt wird.22. Matrix according to claim 21, characterized in that a plurality of redundant cell rows are provided, and that of the Cell selector the function cell in a selected one redundant row is selected in the same column as the addressed defective cell. 23. Matrix nach Anspruch 21, dadurch gekennzeichnet, daß mehrere redundante Zellenspalten vorgesehen sind und daß die Zellenauswahlvorrichtung die Funktionszelle in einer ausgewählten redundanten Spalte in der gleichen Reihe wie die adressierte fehlerhafte Zelle auswählt,23. Matrix according to claim 21, characterized in that a plurality of redundant cell columns are provided and that the cell selection device the function cell in a selected redundant column in the same row as the addressed one select faulty cell, 24. Matrix nach Anspruch 18, dadurch gekennzeichnet, daß wenigstens eine redundante Zellenzeile und eine redundante Zellenspalte vorgesehen sind und daß die Speichervorrichtung ein Signal erzeugt, das diejenige der redundanten Zeilen oder der redundanten Spalten auswählt, aus der eine entsprechende redundante Funktionszelle die fehlerhafte Zelle ersetzen soll.24. Matrix according to claim 18, characterized in that at least one redundant cell row and one redundant Cell columns are provided and that the memory device generates a signal which is that of the redundant rows or the redundant column from which a corresponding redundant function cell selects the faulty one Cell to replace. 25. Matrix nach Anspruch 24, dadurch gekennzeichnet, daß die Speichervorrichtung ein Signal zur Auswahl einer Zelle erzeugt, die sowohl in einer redundanten Zeile als auch in einer redundanten Spalte liegt und die eine fehlerhafte Zelle in dem Feld oder eine fehlerhafte Zelle in einer der25. Matrix according to claim 24, characterized in that the memory device sends a signal for selecting a cell generated, which lies in a redundant row as well as in a redundant column and which is a faulty one Cell in the field or a faulty cell in one of the 609-83/09 1 S609-83 / 09 1 p redundanten Zeilen oder Spalten ersetzen soll.to replace redundant rows or columns. 26. Matrix nach Anspruch 24, dadurch gekennzeichnet, daß von der Zellenauswahlvorrichtung die Funktionszelle in der einen redundanten Zeile in der gleichen Spalte wie die adressierte fehlerhafte Zelle ausgewählt wird, wenn die eine redundante Zeile von der Speichervorrichtung ausgewählt ist, und daß von der Zellenauswahlvorrichtung wenigstens eine redundanteSpalte in der gleichen Zeile wie die adressierte fehlerhafte Zelle ausgewählt wird, wenn die eine redundanteSpalte von der Speicher« vorrichtung ausgewählt wird.26. Matrix according to claim 24, characterized in that the function cell in the one of the cell selection device redundant row in the same column as the addressed defective cell is selected if the one redundant Row is selected by the memory device and that at least one redundant column is selected by the cell selection device in the same row as the addressed defective cell is selected if the one redundant column from the memory " device is selected. # Matrix nach Anspruch 18, dadurch gekennzeichnet, daß mehrere redundante Zeilen und wenigstens eine redundante Spalte oder mehrere redundante Spalten und wenigstens eine redundante Zeile vorgesehen sind und daß die Speichervorrichtung ein Signal zur Auswahl einer der redundanten Spalten oder Zeilen erzeugt, aus der eine entsprechende redundante Zelle eine fehlerhafte Zelle ersetzen soll.# Matrix according to claim 18, characterized in that several redundant rows and at least one redundant column or several redundant columns and at least one redundant Row are provided and that the memory device sends a signal to select one of the redundant columns or Rows generated from which a corresponding redundant cell is to replace a defective cell. 28. Matrix nach Anspruch 27» dadurch gekennzeichnet, daß die Speichervorrichtung ein Signal erzeugt, das eine Zelle auswählt, die sowohl in einer redundanten Zeile als auch in einer redundanten Spalte liegt und die eine fehlerhafte Zelle in dem Feld oder in einer der redundanten Zeilen oder Spalten ersetzen soll.28. Matrix according to claim 27 »characterized in that the memory device generates a signal which selects a cell which lies both in a redundant row and in a redundant column and which is a defective cell in the field or in one of the redundant rows or columns. 29. Matrix nach Anspruch 18, dadurch gekennzeichnet, daß die Zellenauswahlvorrichtung in ausgewählter Weise adressierte Zellen freigibt.29. Matrix according to claim 18, characterized in that the cell selection device addressed in a selected manner Releases cells. 30. Matrix nach Anspruch 18, dadurch gekennzeichnet, daß die Zellenauswahlvorrichtung einen Zeilenadressendecodierer und einen Spaltenadressendecodierer enthält«30. Matrix according to claim 18, characterized in that the Cell selector includes a row address decoder and a column address decoder « 608 8 83/0915608 8 83/0915 31. Matrix nach Anspruch 1, dadurch gekennzeichnet, daß mehrere Felder mit Funktionszellen vorgesehen sind, die jeweils in Zeilen .und Spalten angeordnet sind, daß jedem dieser Felder wenigstens eine redundante Zellenzeile oder Zellenspalte zugeordnet ist, daß die Zellenauswahlvorrichtung abhängig von Zeilenadressen-ySpaltenadressen- und Feldadressen-Codesignalen in ausgewählter Weise eine einzelne Zelle in einer jeweiligen Zeile, Spalte und in einem Feld auswählt, daß die Speichervorrichtung ein programmier» barer oder programmierter Speicher ist, der so angeschlossen ist, daß er die Zeilenadressen-, Spaltenadressen und Feldadressen-Codesignale empfängt und die Adressencodesignale fehlerhafter- Funktionszellen feststellt und ein diese anzeigendes Signal erzeugt, daß die Speichervorrichtung einen Speicher zum Speichern der Zeilenadressen-, Spaltenadressen und Feldadressen-Codesignale einer oder mehrerer fehlerhafter Zellen in den Feldern mit Funktionszellen enthält, und daß die Logikschaltung an die Speichervorrichtung angeschlossen ist und abhängig von dem erzeugten Signal eine entsprechende Funktionszelle in der redundanten Zeile oder Spalte des adressierten Feldes jedesmal dann auswählt, wenn die Speichervorrichtung eine fehlerhafte Zelle* festgestellt hat und die Auswahl der adressierten fehlerhaften Zelle sperrt.31. Matrix according to claim 1, characterized in that several fields are provided with function cells, which are each arranged in rows .and columns that each of these fields at least one redundant Cell row or cell column is assigned that the cell selection device is dependent on row addresses-y column addresses and field address code signals selectively a single cell in a respective row, column and field selects that the memory device is a programmable or programmed memory so attached is that it receives the row address, column address and field address code signals and detects the address code signals of faulty function cells and generates a signal indicating them, that the memory device has a memory for storing the row address, column address and field address code signals contains one or more defective cells in the fields with function cells, and that the Logic circuit is connected to the memory device and depending on the generated signal a corresponding one Then selects function cell in the redundant row or column of the addressed field each time if the memory device has detected a defective cell * and the selection of the addressed defective one Cell locks. . Matrix-anordnung nach Anspruch 31, dadurch gekennzeichnet, daß ein redundantes Feld aus Zellen vorgesehen ist und daß . die Logikschaltung eine Funktionszelle in dem redundanten Feld anstelle der redundanten Zeile oder Spalte des adressierten Feldes entsprechend dem von der Speichervorrichtung erzeugten Signal auswählt.. Matrix arrangement according to Claim 31, characterized in that a redundant field of cells is provided and that . the logic circuit has a function cell in the redundant field instead of the redundant row or column of the addressed Selects field according to the signal generated by the memory device. 6 C v. ■ \l Ί / 0 9 1 56 C v. ■ \ l Ί / 0 9 1 5 33. Matrixanordnung nach Anspruch 31, dadurch gekennzeichnet, daß jedes der Felder ein integrierter Schaltungsmodul ist.33. Matrix arrangement according to claim 31, characterized in that that each of the fields is an integrated circuit module. 34. Matrixanordnung nach Anspruch 31, dadurch gekennzeichnet,34. Matrix arrangement according to claim 31, characterized in that daß die Felder als monolithische Halbleiterstrukturen integriert sind.that the fields are integrated as monolithic semiconductor structures. 35· Matrixanordnung nach Anspruch 34, dadurch gekennzeichnet, daß die Zellenauswahlvorrichtung, die Speichervorrichtung und die Logikschaltimg auf der gleichen Halbleiterstruktur integriert sind.35 · Matrix arrangement according to Claim 34, characterized in that the cell selection device, the storage device and the logic circuitry is integrated on the same semiconductor structure. 36. Zellenadressierbare Matrix mit einem Feld aus zeilen- und spaltenweise angeordneten Funktionszellen und mehreren redundanten Funktionszellen, gekennzeichnet durch eine Zellenauswahlvorrichtung^ die abhängig von Zellenadressen-Codesignalen in ausgewählter Weise eine einzelne Funktions— zelle in einer jeweiligen Zeile und Spalte und gleichzeitig eine entsprechende redundante Zelle adressiert, eine Speichervorrichtung, die abhängig von den Zellenadressen-Codesignalen die Adressencodesignale fehlerhafter Funktionszellen feststellt und ein diese anzeigendes Signal erzeugt, wobei die Speichervorrichtung einen Sxjeicher zum selektiven Speichern von Zellenadressen-Codesignalen einer oder mehrerer fehlerhafter Funktionszellen des Feldes enthält, und eine Logiksshaltung, die abhängig von dem von der Speichervorrichtung erzeugten Signal den Inhalt der jeweils adressierten redundanten Zelle anstelle des Inhalts einer adressierten fehlerhaften Zelle auswählt.36. Cell addressable matrix with an array of lines and Function cells arranged in columns and several redundant function cells, characterized by a Cell selector which is dependent on cell address code signals selectively a single function cell in a respective row and column and at the same time addresses a corresponding redundant cell, a memory device that is dependent on the cell address code signals detects the address code signals of defective function cells and generates a signal indicative thereof, the storage device having a memory for selective storage of cell address code signals of one or more faulty function cells of the field, and a logic hold, depending on the signal generated by the memory device, the content of the respectively addressed redundant Cell instead of the contents of an addressed faulty cell. 37. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß eine redundante Zeile und/oder Spalte mit Funktionszellen vorgesehen ist.37. Matrix according to claim 36, characterized in that a redundant row and / or column with function cells provided is. 38. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß die Zellenauswahlvorrichtung in ausgewählter Y.reise die adressierten Zellen freigibt.38. Matrix according to claim 36, characterized in that the cell selector selectively Y. r else releases the addressed cells. b n ;i '} ■ 0 9 15b n; i ' } ■ 0 9 15 39. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß die Zellenauswahlvorrichtung einen Zeilenadressendecodierer und einen Spaltenadressendecodierer enthält.39. Matrix according to claim 36, characterized in that the cell selection device has a row address decoder and includes a column address decoder. 40. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß das Feldf die Zellenauswahlvorrichtung, die redundanten Funktionszellen, die Speichervorrichtung und die Logikschaltung als monolithische Halbleiterschaltung integriert sind.40. Matrix according to claim 36, characterized in that the field f the cell selection device, the redundant function cells, the memory device and the logic circuit as monolithic semiconductor circuit are integrated. 41. Matrix nach Anspruch 40, dadurch gekennzeichnet, daß die Speichervorrichtung nach der Herstellung der integrierten Schaltung programmierbar ist.41. Matrix according to claim 40, characterized in that the memory device after the production of the integrated Circuit is programmable. 42. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß die Speichervorrichtung eine am Anwendungsort programmierbare Speichervorrichtung ist.42. Matrix according to claim 36, characterized in that the memory device is programmable at the point of use Storage device is. 43« Matrix nach Anspruch 42, dadurch gekermzelehnet t daß die Speichervorrichtung elektrisch programmierbar ist.43 «matrix according to claim 42, characterized gekermzelehnet t that the memory device is electrically programmable. 44. Matrix nach Anspruch 43, dadurch gekennzeichnet, daß44. Matrix according to claim 43, characterized in that die Speichervorrichtung ein am Anwendungsort programmierbares Logikfeld oder ein Festspeicherfeld ist.the storage device is a programmable one at the point of use Is a logic field or a read-only memory field. 45. Matrix nach Anspruch 44, dadurch gekennzeichnet, daß das programmierbare Logikfeld oder das Festspeicherfeld aus Speicherelementen besteht, die mit Hilfe schmelzbarer Verbindungen miteinander verbunden sind.45. Matrix according to claim 44, characterized in that the programmable logic field or the read-only memory field consists of storage elements that are connected to one another by means of fusible links. 46. Matrix nach Anspruch 44, dadurch gekennzeichnet, daß46. Matrix according to claim 44, characterized in that das am Anwendungsort programmierbare Logikfeld oder das Festspeicherfeld aus Halbleiterbauelementen mit durch Lawinendurchbruch hervorgerufener Ladungsträgerbewegung besteht.the on-site programmable logic field or the read-only memory field consists of semiconductor components with charge carrier movement caused by avalanche breakdown. 609c83/0915609c83 / 0915 47. Matrix nach Anspruch 44, dadurch gekennzeichnet, daß die am Anwendungsort programmierbare Speichervorrichtung aus MNOS-oder FAMOS-Bauelementen besteht.47. Matrix according to claim 44, characterized in that the memory device programmable at the place of use MNOS or FAMOS components. 48. Matrix nach Anspruch 42, dadurch gekennzeichnet, daß die Speichervorrichtung mechanisch programmierbar ist.48. Matrix according to claim 42, characterized in that the memory device is mechanically programmable. 49· Matrix nach .Anspruch 48, dadurch gekennzeichnet, daß die Speichervorrichtung dadurch programmierbar ist, daß auf mechanische Weise ausgewählte Bonddrähte unterbrochen werden.49 · Matrix according to. Claim 48, characterized in that the memory device is programmable in that mechanically selected bond wires to be interrupted. 50. Matrix nach Anspruch 48, dadurch gekennzeichnet, daß50. Matrix according to claim 48, characterized in that die Speichervorrichtung dadurch programmierbar ist, daß an ausgewählten Anschlüssen der Speichervorrichtung Bonddrähte angebracht werdeno the memory device is programmable in that bonding wires are attached to selected connections of the memory device or the like 51. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß51. Matrix according to claim 36, characterized in that die Speichervorrichtung ein inhaltsadressierbarer Speicher ist.the storage device is a content addressable memory. 52. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß das Feld ein Direktzugriff-Speicherfeld ist.52. Matrix according to claim 36, characterized in that the field is a random access memory field. 53. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß die Speichervorrichtung einen programmierbaren oder programmierten Speicher enthält, der so angeschlossen ist, daß er die Zeilenadressen- und Spaltenadressen-Codesignale zur Feststellung der Adreseencodesignale fehlerhafter Funktionszellen empfängt und ein diese anzeigendes Signal erzeugt, daß die Speichervorrichtung einen Speicher zum Speichern der Zeilenadressen- und Spaltenadresan-Codesignale einer oder mehrerer fehlerhafter Zellen des Feldes aus Funktionszellen53. Matrix according to claim 36, characterized in that the memory device is a programmable or programmed Contains memory connected to receive the row address and column address code signals Determination of the address code signals of faulty function cells receives and generates a signal indicating that the memory device has a memory for storing the Row address and column address code signals of an or several defective cells of the array of function cells 609883/0915609883/0915 enthält und daß die Logikschaltung an die Speichervorrichtung angeschlossen ist und abhängig von dem erzeugten Signal in ausgewählter Weise Daten in die und/oder aus der adressierten Zelle des Feldes überträgt.and that the logic circuit is connected to the memory device and dependent on the generated signal selectively transmits data into and / or out of the addressed cell of the field. 54. Matrix nach Anspruch 53, dadurch gekennzeichnet, daß die Logikschaltung eine Sperrvorrichtung enthält, die die Datenübertragung in die oder aus der adressierten Zelle des Feldes bei Feststellung einer fehlerhaften Zelle durch de Speichervorrichtung sperrt und die sonst die Datenübertragung in die und/oder aus der adressierten Zelle in der redundanten Zeile oder Spalte sperrt.54. Matrix according to claim 53, characterized in that the logic circuit contains a blocking device which controls the data transmission into or out of the addressed cell of the field upon detection of a defective cell de storage device blocks and otherwise the data transmission into and / or out of the addressed cell locks in the redundant row or column. 55. Matrix nach Anspruch 53, dadurch gekennzeichnet, daß eine redundante Zellenzeile vorgesehen ist, und daß die Dateneingabe oder die Datenausgabe in bzw. aus der Funktionszelle in der redundanten Zeile in der gleichen Spalte wie die adressierte fehlerhafte Zelle erfolgt, die von der Zellenauswahlvorrichtung ausgewählt worden ist.55. Matrix according to claim 53, characterized in that a redundant cell row is provided, and that the data input or the data output to or from the function cell in the redundant row in the same column as the addressed defective cell is made by the cell selection device has been selected. 56. Matrix nach Anspruch 53, dadurch gekennzeichnet, daß eine redundanteZellenspalte vorgesehen ist, und daß die Dateneingabe oder Datenausgabe in bzw. aus der Funktionszelle in der redundanten Spalte in der gleichen Reihe wie die adressierte fehlerhafteZelle erfolgt, die von der Zellenauswahlvorrichtung ausgewählt worden.ist.56. Matrix according to claim 53, characterized in that a redundant column of cells is provided and that the data entry or data output to or from the function cell in the redundant column in the same row as the addressed defective cell is made by the cell selector has been selected. 57. Matrix nach Anspruch 53, dadurch gekennzeichnet, daß mehrere redundante Zellenzeilen oder Zellenspalten vorgesehen sind und daß die Speichervorrichtung ein Signal zur Auswahl derjenigen redundanten Zeile oder Spalte erzeugt, in die oder aus der Daten anstelle einer fehlerhaften Zelle übertragen v/erden sollen.57. Matrix according to claim 53, characterized in that a plurality of redundant cell rows or cell columns are provided and that the memory device provides a signal for selection that redundant row or column is generated into or from which data is transferred instead of a defective cell v / should be grounded. 6 0 - --/09156 0 - - / 0915 58. Matrix nach Anspruch 57, dadurch gekennzeichnet, daß mehrere redundante Zellenzeilen vorgesehen sind und daß die Dateneingabe oder die Datenausgabe in bzw. aus der Fuftktionszelle in einer ausgewählten redundanten Zeile in der gleichen Spalte wie die adressierte fehlerhafte Zelle erfolgt, die von der Zellenauswahlvorrichtung ausgewählt worden ist.58. Matrix according to claim 57, characterized in that a plurality of redundant cell rows are provided and that the data input or the data output in or from the functional cell in a selected redundant Row in the same column as the addressed defective cell is made by the cell selector has been selected. 59. Matrix nach Anspruch 57» dadurch gekennzeichnet, daß mehrere redundante Zellenspalten vorgesehen sind, und daß die Dateneingabe oder die Datenausgabe in bzwe aus der Funktionszelle in einer ausgewählten redundanten Spalte in der gleichen Zeile wie die adressierte fehlerhafte Zelle erfolgt, die von der Zeilenauswahlvorrichtung ausgewählt worden ist.59. Matrix according to claim 57 'characterized in that a plurality of redundant columns of cells are provided and that the data input or the data output in or e is carried out from the function cell in a selected redundant column in the same line as the addressed defective cell of the row selection device has been selected. 60. Matrix nach Anspruch 53, dadurch gekennzeichnet, daß die Zellenauswahlvorrichtung in ausgewählter Weise die adressierten Zellen freigibt.60. Matrix according to claim 53, characterized in that the Cell selection device releases the addressed cells in a selected manner. 61. Matrix nach Anspruch 36, dadurch gekennzeichnet, daß mehrere Felder mit zeilen- und spaltenweise angeordneten Funktionszellen vorgesehen sind, daß jedem der Felder wenigstens eine redundante Zellenzeile oder Zellenspalte zugeordnet ist, daß die Zellenauswahlvorrichtung abhängig von Zeilenadressen-, Spaltenadressen- und Feldadressen-Codesignalen in ausgewählter Weise eine einzelne Zelle in einer jeweiligen Zeile, Spalte und in einem Feld adressiert und gleichzeitig eine entsprechende Zelle in der redundanten Zeile oder Spalte des Feldes adressiert, daß die Speichervorrichtung ein programmierbarer oder ein programmierter Speicher ist, der so angeschlossen ist, daß er die Zeilenadressen-, Spaltenadressen- und Feldadressen-Codesignale zur Feststellung der Adressencodesignale fehlerhafter Funktionszellen empfängt61. Matrix according to claim 36, characterized in that several fields with rows and columns arranged Function cells are provided that each of the fields has at least one redundant cell row or cell column is assigned that the cell selection device is dependent on row address, column address and field address code signals selectively a single cell in a respective row, column and field addressed and at the same time addressed a corresponding cell in the redundant row or column of the field, that the memory device is a programmable or a programmed memory connected in this way is that it uses the row address, column address and field address code signals to determine the Receives address code signals of defective function cells 6C-6C- und ein diese anzeigendes Signal erzeugt, wobei jede Speichervorrichtung einen Speicher zum Speichern der Zeilenadressen-, Spaltenadressen- und Feldadressen-Codesignale einer Dder mehrerer fehlerhafter Zellen der Felder mit Funkt ions ζ eil en enthält, und daß die Logikschaltung an die Speichervorrichtung angeschlossen ist und .abhängig von dein erzeugten Signal in ausgewählter Weise Daten in die und/oder aus der adressierten ZeD-Ie der Felder oder der redundanten Zeile oder Spalte abhängig von dem von der Speichervorrichtung erzeugten Signal leitet.and generates a signal indicative thereof, each Storage device a memory for storing the row address, column address and field address code signals one Dder of several defective cells of the fields with functional parts contains, and that the Logic circuit is connected to the memory device and .depending on your generated signal in selected Send data to and / or from the addressed ZeD-Ie of the fields or the redundant row or column depending on that generated by the storage device Signal conducts. 62« Matrixanordnung nach Anspruch 61, dadurch gekennzeichnet, daß die Felder integrierte Schaltungsmodule sind.62 «Matrix arrangement according to Claim 61, characterized in that the fields are integrated circuit modules. 6j3«. Matrixanordnung nach Anspruch 61, dadurch gekennzeichnet, daß die Felder als eine monolithische Halbleiterstruktur integriert sind.6j3 «. Matrix arrangement according to Claim 61, characterized in that that the fields as a monolithic semiconductor structure are integrated. 64. Matrixanordnung nach Anspruch 63, dadurch gekennzeichnet, daß die Zeilenauswahlvorrichtung, die Speichervorrichtung und die Logikschaltung auf der gleichen Struktur integriert sind.64. Matrix arrangement according to claim 63, characterized in that the row selection device, the memory device and the logic circuit are integrated on the same structure. 65β Matrixanordnung nach Anspruch 61, dadurch gekennzeichnet, daß wenigstens ein redundantes Feld mit Funktionszellen vorgesehen ist, daß dem redundanten Feld wenigstens eine redundante Zellenzeilo oder Zellenspalte zugeordnet ist und daß die Logikschaltung abhängig von dem erzeugten Signal Daten in eine und/oder aus einer Funktionszelle in dem redundanten Feld anstelle der fehlerhaften Zelle im adressierten Feld leitet.65β matrix arrangement according to claim 61, characterized in that that at least one redundant field with function cells is provided is that the redundant field is assigned at least one redundant cell row or cell column and that the logic circuit is dependent on the generated signal data into and / or from a function cell in the redundant Field instead of the faulty cell in the addressed field. 609883/0315609883/0315 SOSO LeerseiteBlank page
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