DE2554691C2 - Verfahren zum Herstellen elektrischer Leiter auf einem isolierenden Substrat und danach hergestellte Dünnschichtschaltung - Google Patents

Verfahren zum Herstellen elektrischer Leiter auf einem isolierenden Substrat und danach hergestellte Dünnschichtschaltung

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Description

Die Erfindung bezieht sich auf ein Verfahren gemäß dem Oberbegriff des Patentanspruchs 1 sowie auf eine Dünnschichtschaltung gemäß dem Oberbegriff des Patentanspruchs 11. Ein Verfahren und eine Dünnschichtschaltung dieser Art sind aus der Di-OS 21 08 730 bekannt.
Integrierte Dünnschicht- und Hybridschaltungen werden beispielsweise in Filtern und in Speichern für Vermittlungs- und Übertragungsanlagen eingesetzt. Die auf einem isolierenden Substrat aufgebrachten elektrischen Leiter einer integrierten Dünnschichtschaltung setzen sich aus einer mehrschichtigen Titan-Palladium-Gold-Struktur zusammen. Die Goldschicht übernimmt die Hauptlas' bei der Stromleitung und dient zugleich auch :'lsgute Bond-Schicht beim Verbinden (Bonden) mit den Anschlußklemmen der Dünnschichtschaltung. Eine derartige Ti-Pd-Au-Struktur hat zwar ein befriedigendes Verhalten, erfordert aber verhältnismäßig große Goldmengen. Im Regelfall ist die Goldschicht etvv.i soOOnm dick und muß über einem ziemlich großen Bereich des Verbindungsleitungsmusters erzeugt werden, was zu entsprechend hohen Materialkosten bei der Herstellung derartiger Dünnschithtschaltungen führt.
Zur Verringerung des Goldanteils bei Dünnschichtschaltungen ist es aus der DE-OS 21 08 730 bekannt, auf dem dielektrischen Substrat eine mehrschichtige Titan-Kupfer-Nickel'GoId-Struktur aufzubringen. Bei einer derartigen Struktur wird die Stromleitung im wesentlichen von der Kupferschicht übernommen, während die Goldschicht nur als Bondihg-Schicht dient und daher in ihrer Dicke gegenüber einer Ti-Pd-Au-Struktur deutlich
verringert werden kann. Die Timnschicht sorgt für eine gute Haftung der Kupferschicht am Substrat und die Nickelschicht dient als DilTusionssperre zwischen der Kupfer- und der Goldschicht. Bei der bekannten Ti-Cu-Ni-Au-Struktur ist indessen die Haftung der Kupferschicht auf der Tilanschicht nur bei Anwendung ganz spezieller Verfahren zur Schichtherstellung befriedigend, dagegen bei anderen Schichtiierstellungsverfahren unzureichend, obwohl an sich zu erwarten wäre, daß die Haftung zwischen den beiden Nicht-Edelmetallen Kupfer und Titan generell gut sein müßte.
Die Aufgabe der Erfindung besteht demgegenüber darin, bei einem Verfahren der eingangs erwähnten Art eine befriedigende Haftung zwischen derTitanschichl und der Kupferschicht unabhängig von der Art der Anbringung dieser beiden Schichten zu erzielen.
Diese Aufgabe wird durch die Merkmale des Patentanspruchs 1 gelöst.
Bei dem erfindungsgemäßen Verfuhren ist zur Verbesserung der Haftung zwischen der Titan- und der Kupferschichl eine Palladiumschicht angeordnet, deren Wirkung insofern überraschend ist, als Edelmetall rrt Nichl-Edehnetallen im allgemeinen keine starke Bindung eingehen. Der Grund für diese überraschende Haftungsverbesserung mittels der Palladiumschicht konnte bislang noch nicht geklärt werden.
Vorteilhafte Weiterbildungen und Ausgestaltungen des erfindungsgemäßen Verfahren ergeben sich aus den Unteransprüchen 2 bis 10. Eine Dünnschichtschaltunc. deren Veibindungsleitungen unter Verwendung des erfindungsgemäßen Verfahrens hergestellt sind, ist in dem Unteranspruch Il angegeben.
Nachstehend ist die Erfindung an Hand der Zeichnung im einzelnen beschrieben.
Es zeigen:
Fig. 1 eine perspektivische Ansicht eines Teils eines keramischen Substrates mit hierauf niedergeschlagenen Metalldünnschichten, wobei die einzelnen Schichten vergrößert dargestellt sind.
Fig. 2 eine f srspektivische Ansicht des Substrats nach Fig. 1 nach Herausarbeitung der Leiter- und Kontaktstellen aus den Dünnschichten.
Fig. 3 ein Flußdiagramm der ein/einen Verfahrensschritte für zwei alternative Verfahrensabläufe.
Fig. 4 eine perspektivische Ansicht einer Dünnschichtschall jng. die entsprechend εκ er Ausführungsform des vorliegenden Verfahrens hergestellt ist.
Fig. 5 einen vergrößerten Schnitt längs der Schnittlinie 3-3 in Fig. 4.
Bei der Ausführungsfor." nach Fig. 1 wird auf einem z. B. aus keramischem Material bestehenden Substrat 10 zunächst eine Titanschicht 12 in einer Dicke von etwa 170 bis 250 nm niedergeschlagen, vorzugsweise aufgedampft, um die Haftung der nachfolgend niedergeschlagenen Metallschicht /u erhöhen. Anschließend wird auf die TiLmschicht eine vorzugsweise 300 nm dicke Palladiumschicht 14 aufgedampft, aiii weiche wiederum eine mit Gold plattierte Kupferschicht 16 aufplattierl wird
Die Goldschicht benötigt man für eine gute, nicht oxidierte Bonding-Oberflache. Da jedoch Kupfer leicht durch üold hindurch diffundiert und die Bonding-Über* fläche zerstört, Wird eine als Diffusionssperre dienende Nickel-Schicht zwischen der Kupfer- und der Goldschicht angeordnet. Demgemäß besteht die zusammen^ gesetzte, leitende Dünnschicht 17 auf dem Substrat 10 aus Titan und Palladium, die aufeinanderfolgend auf das Substrat aufgedampft w^den, gefolgt Von Kupfer, Nickel und Gold, die aufeinanderfolgend auf das Palladium aufplattiert werden. Aus der Dünnschicht 17 wird in einem anschließenden HerstellungsschriU ein Muster 22 aus einzelnen Leitern 18 und Kontaktstellen 20 auf dem Substrat 10 ausgeformt (Fig. 2).
Nachstehend sind an Hand des Flußdiagramms nach F i g. 3 zwei Ausführungsformen des Verfahrens beschrieben.
Die in Fig. 3 dargestellte Folge von Verfahrensschritten beginnt vorzugsweise nach dem Niederschlagen der
ίο Widerstands- und Kondensatordemente, die üblicherweise aus Tantal oder Tantalnitrid aufgebaut sind, auf dem isolierenden, zumeist aus Aluminiumoxid bestehenden Substrat. Die Erzeugung des Musters 22 begann mit dem Niederschlagen einer Titanschicht auf praktisch der ganzen Oberfläche des Substrates. Hierzu bediente man sich der Elektronenstrahl-Verdampfung, was jedoch nicht zwingend ist, da auch andere allgemein bekannte Methoden, z. B. Zerstäuben, verwendet werden können. Die Dicke der Titanschicht liegt vorzugsweise zwischen 150 und 300 mn. um als adäquate Haftschicht dienen zu können und um Bonding-Probleme /.ti vermeiden, die üblicherweise dann auftreten, wenn die Dicke kleiner als etwa 150 nm ist. Eine Titanschichtdicke von etwa 250 nm bildet offensichtlich das Optimum. Sodann wurde eine etwa 50 nm dicke Palladiumschicht auf die Titanschicht vorzugsweise nach der gleichen Methode niedergeschlagen. Die Palladiumschicht dient zur Haftungsverbesserung zwischen der Titanschicht und der noch zu beschreibenden Kupferschicht. Eine geeignete Dicke für die PaI-ladiumschicht liegt zwischen 20 und 300nm.
Als nächstes wurde eine dünne Kupferschicht. im betrachteten Beispielsfall gleichfalls durch Elektronenstrahl-Verdampfung, auf die Palladiumschicht niedergeschlagen. Diese aufgedampfte Kupferschicht dient hauptsächlich zur Erzeugung einer elektrisch gutleitenden Schicht für die nachfolgenden Galvanisierungsschritte. Geeignete Schichtdicken für die aufgedampfte Kupferschicht liegen zwischen etwa 300 und 700 nm vorzugsweise bei etwa 500 nm.
Vor Durchführung der für die erwähnte Galvanisierung erforderlichen Fotolackmaskierung ist es günstig, die aufgedampfte Kupferschicht mit einer dünnen Chromschicht zu bedecken, um in bekannter Weise die Haftung des Fotolacks zu erhöhen. Im Anschluß an den fotolithographischen Maskierungsprozeß1' urde. wie aus Fig. 3 ersichtlich ist. auf die ausgewählten, nicht vom Fotolack bedeckten Teile der aufgedampften Kupferschicht weiteres Kupfer, galvanisch niedergeschlagen. Hierzu wurde beispielsweise das Substrat in einer elektrolytischen Zelle /ur Anode gemacht, wobei die Stromdichte 20 mA cm2 betrug und wobei das benutzte Bad etwa 68 Gramm Liter CuSO4 und 180(iramm Liter H2SO4 enthielt. Dieses Bad war zur vollständigen Belegung der aufgedampften Kupferschicht optimal. Die Gesamtdicke des aufgedampften und des galvanisch niedergeschlagenen Kupfers lag bei etwa 3500 nm. Der geeignete Dickenbereich in bezug auf den Dickenbereich der nachfolgenden Nickel- und Goldschichten soll nachstehend noch näher erörtert werdfi. Zu beachten ist. daß ein längeres Aussetzen der Kupferoberriäche gegenüber Luft eine Oxidation der Kupferobcrflächc verursacht und damit zu einer schlechten Haftung führt- Deshalb sol'te die Kupfergalvanisicrung dem Schritt der Kupferaufdampfung möglichst rasch folgen, wobei ferner das nachfolgende galvanische Niederschlugen von Nickel noch durchgeführt werden sollte, so lange das Kupfer noch naß ist. Als nächstes wurde Nickel auf die freiliegenden Bereiche der Kupferoberfläche galvanisch niedergeschlagen.
Das hierzu speziell benutzte Bad besteht im Prinzip aus Nickelsulfamat und Borsäure. Die Nickelschichl war etwa lOOOnm dick. Um eine adäquate Diffusionssperre zwischen der aufgalvanisierlen Kupferschicht und der nachfolgend niedergeschlagenen Goldschichl unter Erzielung eines vernünftigen Quadratfiäclienwiderstandcs zu erhalten, sollte die Dicke der Nickelschicht etwa zwischen 800 und 2000nrri liegen. Eine Schichtdicke unter etwa 800 nm führt zu einer porösen Schicht, die bei den hohen Temperaturen während der nachfolgenden Weiterverarbeitung die Diffusion von Kupfer in die Goldschicht nicht verhindert. Die Dicke der Nickelschicht ist deshalb ein wichtiger Parameter. Die benutzte Stromdichte war wiederum etwa 20mA cm2, die zu einer hinreichend dichten Schicht führte. Zum Erhalt einer hinreichend dichten Nickelschicht (in der Größenordnung von 9gr cm') sollte die Vlindeststromdichte bei der Nickelschichtahscheiduns bei etwa IOmA cm' liegen
Die Erzeugung der obersten Goldschicht kann, wie in Fig. 3 dargestellt ist, grundsätzlich nach zwei alternativen Verfahrensschritten erfolgen. Bei der ersten Alternative wurde die zuvor auf dem Substrat erzeugte Fotolackschicht als Maske zum galvanischen Niederschlagen der Goldschicht auf dem gesamten freiliegenden Bereich der darunter liegenden Nickelschicht benutzt. Bei der zweiten Alternative wurde die Fotolackschicht abgestreift und eine zweite Fotolackschicht aufgebracht, belichtel und entwickelt, um nur jene Bereiche der Nickelschicht freizulegen, die als Bonding-Stellen für integrierte Schultungsplättchen oder als Befestigungsstellen für Bauelemente außerhalb des Substrates verwendet werden. In beiden Fällen wurde als Galvanisierungsbad ein Goldzvanidbad mit 20gr I Kalium-Gold-Zyamd. 50gr I Ammoniuincitrat und 50 gr pro Liter Ammoniumsulfat bei einer Stromdichte von annähernd 2 mA cm' benutzt. Die Dicke der Goldschicht war etwa 2000 nm L'm eine gute Bonding-Oberfläche zu gewährleisten, sollte die Dicke der Goldschicht i.n Bereich zwischen 1500 und 2500 nm liegen.
Der nächste Verfahrenschntt bezieht sich auf das Ausformen des Verbindungsleitungsmusters durch Ätzen der aufgedampften Kupfer- und Titanschicht, die von den später aufgalvanisierten Schichten nicht bedeckt wurden Hierzu wurde zunächst der zur Galvanisierung benutzte Fotolack entfernt Bei beiden alternativen Verfahrensschritten zur Herstellung der Goldschicht wurden das aufgedampfte Kupfer mittels einer Ammoniumpersulfat-Iösung und die Titanschicht mittels Fluorwasserstoffsäure entfernt Bei der Entfernung des aufgedampften Kupfers ist darauf zu achten, daß eine Ätzung des Nickels und ein Unterschneiden der galvanisch niedergeschlagenen Kupferschicht vermieden wird. Üblicherweise beträgt die Ätzzeit zum Entfernen von 500 nm Kupfer mit Ammoniumpersulfat etwa 60 Sekunden. Als Vorsichtsmaßnahme wurden die Ätzlinge aus dem Ätzmittel entfernt, sobald alle sichtbaren Kupferanzeichen verschwunden waren, worauf die Ätrftnge sofort abgespült wurden, um ein weiteres Ätzen zu vermeiden.
Die Dicken der Kupfer-.Nickel- und Gold-Schichten für einen richtigen Quadratflächenwiderstand Rz lassen sich aus der nachstehenden Gleichung errechnen:
R= I
Hierin bedeuten f die Dicke und ρ den spezifischen Widerstand der angegebenen Metalle. Als stabiler Endwert ist ein Quadratfiächenwiderstand von etwa 0,005 Ohm oder weniger für die meisten AnwendungsfäJIe erwünscht. Für eine Nickelschichtdickc von 800 bis 2000 nm und eine Goldschichldicke von 1500 bis 2500 nm stellt eine Kupferschichldicke von 2500 bis 4000 nm das Optimum für einen richtigen Quadfatflächenwidersländ dar.
Nacli der Erzeugung des VcrbindungslciUingsmiisters findet die normale Weiterverarbeitung ;iuf bekannte Weise statt, beispielsweise das Ausformen der Widerstandsmustcr. das Warmpreß^Bonden, das Löten usw.
Eine perspektivische Ansicht einer einfachen Dünn^ schichtschaltunp unmittelbar nach der Frzcugung des Verbindungsleitungsmusters vor der Weiterverarbeitung ist in Fig 4 veranschaulicht Wie hieraus ersichtlich ist. definieren die im Inneren eines Ker.tmiksuhstrates 10 an der Stelle 42 vorgesehenen Bonding-Stellen 41 das Gebiet, in welchem das integrierte Schaltungspliittchen (nicht dargestellt) angeordnet werden kann. Bonding-Stellen 43 in der Nähe der Kanten erlauben die Beschallung mit Bauelementen außerhalb des Substrates. Die Dünnschichtschaltung umfaßt im dargestellten Beispielsfall ein erstes VViderstandselemenl 52 und ein zweites Widerstandselement 44 in Reihe mit einem Kondensalorelemcnt 45. wobei die Widerstandselcmente 44, 52 iiblicherwe.se aus Tantalnitnd und das Kondensatorelement 45 aus einer mehrschichtigen Tantal-Tantaloxid-Leiterstruk'ur in bekannter Weise aufgebaut sind. Die Leitungsvorbindungen zwischen den Bonding-Slellen und den Scfialtkreiselementen sind nach dem vorstehend beschriebenen Verfahren hergestellt. F.inen vergrößerten Schnitt längs der Schnittlinie 3-3 zeigt Fig. 5. Hierin ist nut 46 die aufgedampfte Titanschicht und mit 47 die Palladiumschicht bezeichnet, während die aus einer aufgedampften Dünnschicht und einer galvanisierten Verstärkungsschicht bestehende Kupferschicht mit 50 bezeichnet ist Wie aus Fig. 5 ersichtlich ist. wurde die Goldschicht 51 nur an jenen Gebieten gebildet, wo eine spätere Bonding-Behandlung vorgesehen ist: d.h . es wurde nach der zweiten Verfahrensalternative gearbeitet Während der nachfolgenden Warmbehandlung bilden sich zwar in geringem Umfang Legierungen von Kupfer.
Nickel und Gold hauptsächlich an den Grenzen der Nickelschicht, doch es bleibt dennoch die grundsätzliche Cu-Ni-Au-Mehrschichtstruktur aufrechterhalten.
Um zu zeigen, daß die Ti-Cu-Ni-Au-Schichtenfolge trot/ der erwähnten Veränderung in der Zusammensetzung mit allen Dünnschichtverarbeitungsfolgen verträglich ist. wurde das Ti-Cu-Ni-Au-Leitersystem auf unterschiedliche Temperaturen unterschiedlich lang entsprechend den Verhältnissen bei der üblichen Schalt ungsweiterverarbeitung erhitzt. Beispielsweise wurden 5"rukturenmit Nickelschichtdicken von etwa 1000 nm 5 Stunden lang auf 250'C erhitzt, was der üblichen Warmbehandlung zur Stabilisierung von Ta2N-Widerstände entspricht. Eine Auger-Analyse der resultierenden Struktur zeigte eine nicht nennenswerte Diffusion von Kupfer oder Gold durch die Nickelschicht und eine Änderung des Quadratflächenwiderstandes von nur 4%. Eine 1000 Stunden lange Warmbehandlung bei 1500C führte zu keiner feststellbaren Diffusion durch die Nickelschicht und zu einer Quadratflächenwiderstandsänderung von nur 1,5%. Die obere Grenze für eine Warmbehandlung des Leitersystems liegt bei 4 Stunden langem Erhitzen auf 3500C, da in diesem Fall eine beträchtliche Austauschdiffusion stattfand und die Quadratflächenwiderstandsänderung annähernd 17% betrug.
Das Ti-Cu-Ni-Au-System wurde ferner Umgebungsatmosphären aus Luft plus trockener und feuchter HCl bzw. feuchtem NO3 und SO2 ausgesetzt. In trockener
HCI zeigte das untersuchte System die gleiche gute Korrosionsbeständigkeit wie das bekannte Ti-Pd-Au-System. !n feuchten Umgebungen (HCl, SO2 oder NO,), d.h.. bei einer rigoroseren Korrosionsbeständigkeitsprüfung, zeigte das untersuchte System Kortlaklwidcr-Standsiindcfungen, die ungefähr denen bei trockener HCMJnigebung glichen.
Bei Dünnschichtschaltungen erfolgt üblicherweise nach Durchführung aller Hochlempefatufbehandlungen das Bonden mittels Warmpressung. Zur Prüfung der Verträglichkeit des betrachteten Systems hinsichtlich einer solchen Behandlung war es daher erforderlich, die Metallschichten über größere Zeiträume hinweg hohen Temperaturen auszusetzen. Das mit Nickelschichten in variierender Dicke zwischen 200 und 1000 um versehene Ti-Cu-Ni-Au-System wurde unterschiedlichen Warmbehandlungen bei 150, 250, 300 und 350°C unterworfen, gefolgt von dem Bonden und der Prüfung der Zugfestigkeit. Maximale Zugfestigkeiten ergaben sich generell bei einem System mit 1000 um Nickelschichtdicke, wobei sich ausreichende Festigkcilswerte nach Warmbehandlungen bei l50°Cbiszu 1000 Stunden, bei 250°C bis zu 10 Stunden, bei 3000C bis zu vier Stunden und bei 3500C bis zu 2 Stunden zeigten. Es empfiehlt sich, die Warmbehandlung mindestens 30 Minuten lang durchzuführen.
Im allgemeinen war die Zugfestigkeit bei dem betrachteten Leitersystem im wesentlichen das gleiche wie bei dem bekannten, ähnlich behandelten Ti-Pd-Au-System. Die durchgeführten Versuche zeigen daher, daß ein Wiirmpreß-Bonden nach einer 4 Stunden langen Wafmbehandlung der Ti-Cu-Ni-Au-Struklur bei 3000C möglich ist, was die üblicherweise angewandte Warmbehandlung darstellt, um die bei aufplatlierten Überkreuzungen benutzte Isolierschicht auszuhärten. Ferner ist aiich ein Wafmpfeß-Bönderi nach Warmbehandlungen von bis zu
ιό zwei Stunden bei 35O0C möglich, was die zur Widerstandsstabilisierung vordem Abgleich mit Laserstrahlen vorgesehene Warmbehandlung darstellt. Die Nickelschichldicke betrug dabei etwa 1000 nm.
Eine weitere überraschende Eigenschaft des bctrachlcten Leitersystems ist seine Verträglichkeit mit Lötverfahren. Das Löten des bekannten Ti-Pd-Au-Systems mit üblichen Sn-Pb-Lotmitteln führt zur Bildung brüchiger intermetallischer Sn-Au-Verbindungen. Bei dem betrachteten System ist die Goldschicht ausreichend dünn, so daß keine spröden intermetallischen Verbindungen entstehen. Des weiteren schützt das Gold die Nickeloberfläche vor Oxidation und gestattet daher ein leichtes Benetzen der Nickeloberflächc mit dem Lot. Die Lösungsgcschwindigkeil von Nickel im Lot ist ausreichend langsam, um hinreichend Zeit für Lötungen und Auslötungen zu Repcraturzweckcn verfügbar zu haben.
Hierzu 3 Blatt Zeichnungen

Claims (11)

Patentansprüche:
1. Verfahren zum Herstellen elektrischer Leiter auf einem isolierenden Substrat, bei dem
- auf dem Substrat eine Metallschicht aus Titan in einem gewünschten Muster hergestellt wird,
- oberhalb der Titanschicht eine Metallschicht aus Kupfer hergestellt wird,
- auf der Kupferschicht an ausgewählten Bereichen zusätzliches Kupfer galvanisch niedergeschlagen wird,
- auf der Kupferschicht eine Metallschicht aus Nickel galvanisch niedergeschlagen wird,
- zumindest abschnittsweise auf der Nickelschicht eine Metallschicht aus Gold galvanisch niedergeschlagen wird, und,
- diejenigen Bereiche der Titanschicht und der Kupferschic Mt entfernt werden, die nicht von den galva- üisch niedergeschlagenen Schichten bedeckt sind,
dadurch gekennzeichnet, daß auf der Titanschicht vor der Herstellung der Kupferschicht eine Palladiumschicht hergestellt wird. «
2. Verfahren nach Anspruch 1. dadurch gekennzeichnet, daß die Titanschieb' in einer Dicke von 150 bis 300 nm. die K upferschicht in einer Dicke von 2500 bis 4000nm. die Nickelschicht in einer Dicke von 800 bis 2000 nm und die Goldschicht in einer Dicke zwischen 1500 und 2000 nm hergestellt werden.
3. Verfa· :en nach Anspruch I. dadurch gekennzeichnet, daß zur Herstellu1"! der Palladiumschicht auf praktisch der gesamten Oberfläche der Titanschicht eine im wesentlichen d<-·· Palladium bestehende Metallschicht in einer Dicice von 20 bis 300 nm aufgedampft wird.
4. Verfahren nach Anspruch 3. dadurch gekennzeichnet, daß mm Herstellen der Kupferschicht zunächst praktisch auf der gesamten Oberfläche der Palladiumschicht ein Teil der im wesentlichen jus Kupfer bestehenden Kupferschicht in einer Dicke von 300 bis 700 nm aufgedampft wird und ansch!\e-Bend dem gewünschten Verbindungsmuster entsprechende, ausgewählte Bereiche der aufgedampften Kupferschicht mit zusätzlichem Kupfer galvanisch beschichtet werden, und /war in einer solchen Stärke, daß die Gesumtdicke der resultierenden Kupferschicht /wischen 2500 und 4000 nm liegt.
5 Verfahren nach Anspruch 3 oder 4. dadurch gekennzeichnet, daß der galvanisch aufgebrachte il der Kupferschirht unter Verwendung eines galvanischen Bades hergestellt wird, das CuSO4 und H2SO4 enthält, daß die Nickelschicht unter Verwendung eines a.ilvanischen Bades hergestellt wird, das Nickelsull.imat enthält und daß die Goldschicht aus einem galvanischen Bad hergestellt wird, das Gold/yanid enthält
6. Verfahren nach einem der Ansprüche I bis 5. dadurch gekennzeichnet, daß der resultierende Schichtenaufbau, tür eine Dauer vonetwa 30 Minuten bis LO Stunden auf eine Temperatur zwischen 2000C und 400-"5C erwärmt wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet* daß der Schichteriaufbatt für eine Dauer von etwa 30' Minuten bis 4 Stunden auf etwa 3000C erwärmt wird.
8. Verfahren nach; Anspruch 6, dadurch gekennzeichnet, daß derSchichtenaüfbaüfüreine Diuiervön etwa 30 Minuten bis 2 Stunden auf etwa 350°C erwärmt wird.
9. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß diejenigen Teile der aufgedampften Kupferschicht, die nicht von wenigstens einer der galvanisch niedergeschlagenen Schichten bedeckt sind, durch Eintauchen in eine Ätzlösung aus Ammoniumpersulfat entfernt werden und ciaß diejenigen Teile der aufgedampften Titanschicht, weiche nicht von wenigstens einer der galvanisch niedergeschlagenen Schichten bedeckt sind, durch Eintauchen in eine Ätzlösung aus Fluorwasserstoffsäure entfernt werden.
10. Verfahren nach einem der Ansprüche I bis 9, dadurch gekennzeichnet, daß die Goldschicht nur auf denjenigen Abschnitten der Nickelschicht hergestellt wird, weiche für die Verbindungsherstellung mit einer elektrischen Schaltung vorgesehen sind.
11. Dünnschichtschaltung, deren elektrische Bauelemente und Verbindungsleitungen aufder Hauptfläche eines isolierenden Substrates unter Anwendung des Verfahrens nach Anspruch 1 hergestellt sind, mit einer auf dem Substrat hergestellten Titanschicht, einer oberhalb der Titanschicht hergesiellten Kupferschicht.
einer auf der Kupferschichi herstellten Nickelschicht. und
einer zumindest abschnittsweise auf der Nickelschicht hergestellten Goldschicht,
dadurch gekennzeichnet, daß zwischen der Titanschicht und der Kupferschicht eine Palladiumschicht angeordnet ist.
DE2554691A 1974-12-10 1975-12-05 Verfahren zum Herstellen elektrischer Leiter auf einem isolierenden Substrat und danach hergestellte Dünnschichtschaltung Expired DE2554691C2 (de)

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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4153518A (en) * 1977-11-18 1979-05-08 Tektronix, Inc. Method of making a metalized substrate having a thin film barrier layer
JPS54127572A (en) * 1978-03-28 1979-10-03 Oki Electric Ind Co Ltd Thin film circuit
DE2833919C2 (de) * 1978-08-02 1982-06-09 Siemens AG, 1000 Berlin und 8000 München Verfahren zur Herstellung von elektrischen Schichtschaltungen auf Kunststoffolien
JPS5559795A (en) * 1978-10-30 1980-05-06 Nippon Electric Co Printed circuit board and method of manufacturing same
EP0016263B1 (de) * 1979-03-21 1983-07-06 BBC Brown Boveri AG Dünnschichtwiderstand mit grossem Temperaturkoeffizienten und Verfahren zu dessen Herstellung
FR2476913B1 (fr) * 1980-02-25 1985-09-13 Nippon Electric Co Circuit a plusieurs couches pour integration a grande echelle et procede de fabrication de ce circuit
DE3029382A1 (de) * 1980-08-01 1982-03-04 Siemens AG, 1000 Berlin und 8000 München Aufbau von metallschichten und verfahren zur herstellung dieses aufbaus
DE3029277C2 (de) * 1980-08-01 1983-10-20 Siemens AG, 1000 Berlin und 8000 München Aufbau von Metallschichten
DE3107943A1 (de) * 1981-03-02 1982-09-16 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung von loetbaren und temperfaehigen edelmetallfreien duennschichtleiterbahnen
JPS57198696A (en) * 1981-06-01 1982-12-06 Shimada Rika Kogyo Kk Method of producing thin film circuit
DE3207659A1 (de) * 1982-03-03 1983-09-15 Siemens AG, 1000 Berlin und 8000 München Duennfilmschaltungen mit durchkontaktierungen
US4463059A (en) * 1982-06-30 1984-07-31 International Business Machines Corporation Layered metal film structures for LSI chip carriers adapted for solder bonding and wire bonding
JPS59167096A (ja) * 1983-03-11 1984-09-20 日本電気株式会社 回路基板
JPS60140897A (ja) * 1983-12-28 1985-07-25 日本電気株式会社 樹脂絶縁多層基板
DE3433251A1 (de) * 1984-08-16 1986-02-27 Robert Bosch Gmbh, 7000 Stuttgart Verfahren zur herstellung von galvanischen lotschichten auf anorganischen substraten
US4808274A (en) * 1986-09-10 1989-02-28 Engelhard Corporation Metallized substrates and process for producing
DE3785720T2 (de) * 1986-09-25 1993-08-12 Toshiba Kawasaki Kk Verfahren zum herstellen eines filmtraegers.
JPH03108797A (ja) * 1989-09-22 1991-05-08 Ngk Spark Plug Co Ltd 多層配線基板およびその製造方法
DE4017181C2 (de) * 1990-05-29 1998-08-27 Daimler Benz Aerospace Ag Elektrisches Bauelement
EP0526656B1 (de) * 1991-02-25 1996-01-10 Sumitomo Electric Industries, Ltd. Leiterplatte
US5449955A (en) * 1994-04-01 1995-09-12 At&T Corp. Film circuit metal system for use with bumped IC packages
DE10004453B4 (de) * 2000-02-03 2009-08-13 Ust Umweltsensortechnik Gmbh Elektrische Sicherung und Verfahren zu deren Herstellung
JP2003101222A (ja) * 2001-09-21 2003-04-04 Sony Corp 薄膜回路基板装置及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE7106898U (de) * 1970-03-06 1971-05-27 Motorola Inc Integrierter Hybrid Schaltkreis

Also Published As

Publication number Publication date
NL185249C (nl) 1990-02-16
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NL185249B (nl) 1989-09-18
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FR2294610A1 (fr) 1976-07-09
SE427400B (sv) 1983-03-28
ES443346A1 (es) 1977-08-16
DE2554691A1 (de) 1976-06-16
IT1051461B (it) 1981-04-21
SE7513853L (sv) 1976-06-11
FR2294610B1 (de) 1980-03-21

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