DE2548157C2 - Arrangement for pulse regeneration - Google Patents

Description

Die Erfindung betrifft eine Anordnung zum Regenieren von RZ(return-to-zero)-Signalfolgen.The invention relates to an arrangement for regenerating RZ (return-to-zero) signal sequences.

Digitale über Leitungen übertragene Informationen werden verformt empfangen. Es ist daher notwendig, das Nutzsignal zu regenerieren und eine fehlerfreie Weiterverarbeitung zu gewährleisten.Digital information transmitted over lines are received deformed. It is therefore necessary to regenerate the useful signal and make it error-free To ensure further processing.

Eine Schaltung, bestehend aus einer Kippschaltung (D-Flip-Flop), wie in »The Integrated Circuits Catalog for Design Engineers« von Texas Instruments veröffentlicht, und einer nachgeschalteten Und-Schaltung löst zwar die genannte Aufgabe, hat aber eine zu große Übernahmezeit und ist deshalb nicht für extrem hohe Frequenzen geeignet, außerdem ist ihre Leistungsaufnahme verhältnismäßig groß.A circuit consisting of a toggle switch (D-Flip-Flop), as in »The Integrated Circuits Catalog for Design Engineers «published by Texas Instruments, and a downstream AND circuit solves the mentioned task, but has too long a takeover time and is therefore not for extremely high Frequencies suitable, in addition, their power consumption is relatively large.

Aus der US-PS 30 69 500 ist eine Schaltungsanordnung bekannt, die ebenfalls die oben genannte Aufgabe lösen kann. Der Nachteil dieser Schaltung ist, daß kein Sättigungsschutz der verwendeten Transistoren vorhanden ist, so daß diese Anordnung nicht für höhereFrom US-PS 30 69 500 a circuit arrangement is known, which also the above object can solve. The disadvantage of this circuit is that there is no saturation protection of the transistors used, so that this arrangement is not suitable for higher

Taktfrequenzen verwendet werden kann.Clock frequencies can be used.

Aus der US-PS 32 70 288 ist ebenfalls eine die genannte Aufgabe lösende Schaltungsanordnung bekannt, die ebenfalls nicht für hohe Taktfrequenzen s geeignet ist. Außerdem wird eine hohe Leistungsaufnahme wegen der Hintereinanderschaltung von bis zu 3 Transistorstufen und damit verbundener hoher Betriebsspannung benötigt Auch kann keine flankengesteuerte Übernahme der Daten in das Flip-FlopFrom US-PS 32 70 288 a circuit arrangement solving the stated problem is also known, which is also not suitable for high clock frequencies s is suitable. In addition, a high power consumption is due to the series connection of up to 3 transistor stages and the associated high operating voltage required. Edge-controlled transfer of the data to the flip-flop is also not possible

ίο erfolgen, sondern es müssen dazu Nadelimpulse erzeugt werden.ίο done, but needle pulses must be generated for this will.

Die zu der Erfindung führende Aufgabe war es, eine Schaltung anzugeben, die zu diskreten Zeitpunkten erkennen soll, ob ein Impuls vorhanden ist oder nichtThe task leading to the invention was to provide a Specify circuit that is to recognize at discrete times whether a pulse is present or not

is Dieses Erkennen soll in einer sehr kurzen Zeitspanne (Übernahmezeit) möglich sein. Ist der Impuls erkannt, liann soll er für die Dauer des an der Schaltung anliegenden Taktimpulses an den Ausgang weitergegeben werden. Die Schaltung soll von niederen bis sehris this cognition is said to be in a very short span of time (Takeover time) be possible. If the impulse is recognized, it should remain on the circuit for the duration of the applied clock pulse can be passed on to the output. The circuit should range from low to very high hohen Taktfrequenzen arbeiten, mit geringem Aufwand verwirklicht werden und eine kleine Leistungsaufnahme besitzen.work at high clock frequencies, can be implemented with little effort and have a low power consumption own.

Die Aufgabe wird gelöst wie im Ansprach 1 beschrieben. Zweckmäßige Ausführungsbeispiele sindThe object is achieved as described in spoke 1. Appropriate embodiments are in den Unteransprüchen beschrieben. Anhand eines Ausführungsbeispieles nach F i g. 1 und F i g. 2 und eines Impulsdiagramms nach Fig.3 wird im folgenden die Wirkungsweise erläutert Das Impulsdiagramm, F i g. 3, zeigt außer bei den Potentialen am Informationseingangdescribed in the subclaims. On the basis of an exemplary embodiment according to FIG. 1 and F i g. 2 and one Pulse diagram according to Figure 3, the mode of operation is explained below The pulse diagram, F i g. 3, shows except for the potentials at the information input D, am Takteingang T und am Signalausgang Q, jeweils leitende oder gesperrte Zustände der Transistoren, nicht jedoch deren Ausgangspegel. Dies ist deshalb zweckmäßig, weil am Ausgang eines einzelnen Transistorschalters trotz gesperrtem Zustand ein niedriger D, at the clock input T and at the signal output Q, the respective conductive or blocked states of the transistors, but not their output level. This is useful because the output of a single transistor switch has a lower output despite the locked state Pegel liegen kann, wenn ein anderer Transistorschalter, dessen Ausgang direkt mit dem Ausgang des gesperrten Transistorschalters verbunden ist, sich im leitenden Zustand befindet und damit den niedrigen Pegel am Ausgang des gesperrten Transistorschalters erzwingtLevel can be when another transistor switch, whose output is directly connected to the output of the blocked Transistor switch is connected, is in the conductive state and thus the low level on Forcing the output of the locked transistor switch

Der Pegel am Signalausgang Q wird durch die Schaltzustände der Transistorschalter 72, 7"4, Γ5 bestimmt Das Zusammenwirken aller Transistorschalter ergibt folgende Funktion der gesamten Anordnung: Am Signalausgang Q tritt nur dann ein Impuls mit derThe level at the signal output Q is determined by the switching states of the transistor switches 72, 7 "4, Γ5. The interaction of all transistor switches results in the following function of the entire arrangement: At the signal output Q there is only a pulse with the gleichen Dauer des Taktimpulses auf, wenn während der Übernahmezeit — im Impulsdiagramm kann dies das Zeitintervall 3 oder 7 sein — ein die Schwelle des Transistorschalters Ti überschreitender Pegel am Informationseingang D liegt In allen anderen Fällensame duration of the clock pulse if during the takeover time - in the pulse diagram this can be time interval 3 or 7 - there is a level at the information input D that exceeds the threshold of the transistor switch Ti In all other cases

Hegt am Signalausgang Q ein niedriger Pegel.The signal output Q has a low level.

Der Spannungssprung zwischen hohem und niedrigem Pegel am Signalausgang Q ist bei Verwendung von Transistorschaltern nach F i g. 2 in der Anordnung nach F i g. 1 gleich einer Diodenschwellspannung. DadurchThe voltage jump between high and low level at the signal output Q is when using transistor switches according to FIG. 2 in the arrangement according to FIG. 1 equals a diode threshold voltage. Through this kann die Schaltung bei sehr kleinen Strömen betrieben werden und hat deshalb einen geringen Leistungsverlustthe circuit can be operated with very small currents and therefore has a low power loss

Das verzögerte Abschalten des Transistorschalters T6 kann beispielsweise dadurch erreicht werden, daßThe delayed switching off of the transistor switch T6 can be achieved, for example, in that der Transistor durch Sättigungsschutzdioden mit unterschiedlicher Schwellspannung in den Sättigungsbereich gesteuert wird. Die dadurch erreichte Verzögerungszeit ist gleich der Übernahmezeit, in der die Schaltung ein Signal erkennen und an den Signalausthe transistor is controlled into the saturation range by saturation protection diodes with different threshold voltages. The delay time achieved in this way is equal to the takeover time in which the Circuit detect a signal and switch off the signal gang Q weitergeben kann.gang Q can pass on.

Im folgenden wird beschrieben, welche Schaltzustände die einzelnen Transistorschalter in den jeweiligen Zeitintervallen nach Fig.3 einnehmen. Im ZeitintervallThe following describes the switching states of the individual transistor switches in the respective Take time intervals according to Fig. 3. In the time interval

1 liegt am Informationseingang D ein niedriger Pegel an, der Takt T ist auf hohem Pegel. Dann sind die Transistoren von Tl, T3, TA gesperrt, die Transistoren von T2, TS, T6 sind leitend, d. h. T2 und T5 erzwingen am Signalausgang Q einen niedrigen Pegel.1 is at the information input D at a low level, the clock T is at a high level. Then the transistors of T1, T3, TA are blocked, the transistors of T2, TS, T6 are conductive, ie T2 and T5 force a low level at the signal output Q.

Im Zeitintervall 2 liegt am Informationseingang Dein hoher Pegel an, der Takt T ist auf hohem Pegel. Dann sind die Transistoren von T2, T3, TA gesperrt, die Transistoren von Tl, TS, T6 sind leitend, d.h. TS erzwingt am Signalausgang P einen niedrigen Pegel.In time interval 2, your information input is high, and clock T is high. Then the transistors of T2, T3, TA are blocked, the transistors of Tl, TS, T6 are conductive, ie TS forces the signal output P to be low.

Im Zeitintervall 3 liegt am informationseingang D ein hoher Pegel an, der Takt Tist jetzt auf niedrigem Pegel. Dann sind die Transistoren von T2, TA, TS gesperrt, die Transistoren von Ti, T3, 76 sind leitend, d. h. T2, TA, TS bringen den Signalausgcng Q gemeinsam auf einen hohen Pegel.In time interval 3, the information input D is at a high level, and the clock T is now at a low level. Then the transistors of T2, TA, TS are blocked, the transistors of Ti, T3, 76 are conductive, ie T2, TA, TS bring the signal output Q together to a high level.

Im Zeitintervall 4 liegt am informationseingang Dein hoher Pegel an, der Takt Tist auf niedrigem Pegel. Dann sind die Transistoren von Ti, T3 leitend, die Transistoren von T2, TA, T5, T6 sind gesperrt, d. h. T2, TA, TS halten den Signalausgang gemeinsam auf einem hohen Pegel.In time interval 4, your high level is applied to the information input, the clock T is at a low level. Then the transistors of Ti, T3 are conductive, the transistors of T2, TA, T5, T6 are blocked, ie T2, TA, TS keep the signal output together at a high level.

Im Zeitintervall 5 liegt am Informationseingap.i D ein niedriger Pegel an, der Takt Tist noch immer auf einem niedrigen Pegel. Dann ist der Transistor von T3 leitend, die Transistoren von Tl, T2, TA, T5, T6 sind gesperrt, d. h. weil der Takt T noch auf einem niedrigen Pegel liegt, erhalten T2, TA, TS den hohen Pegel am Signalausgang Q. In time interval 5, the information input i D is at a low level, and the clock T is still at a low level. Then the transistor of T3 is conductive, the transistors of T1, T2, TA, T5, T6 are blocked, ie because the clock T is still at a low level, T2, TA, TS receive the high level at the signal output Q.

Im Zeitintervall 6 liegt am Informationseingang Dein niedriger Pegel an, der Takt Tist jetzt auf hohem Pegel, Dann sind die Transistoren von Tl, TS, T6 leitend, die Transistoren von Tl, T3, TA sind gesperrt, d, h, T2 und TS erzwingen jetzt am Signalausgang Q einen niedrigen Pegel,In time interval 6, your information input is low, the clock T is now at a high level, then the transistors of Tl, TS, T6 are conductive, the transistors of Tl, T3, TA are blocked, i.e. force T2 and TS now at signal output Q a low level,

Im Zeitintervall 7 liegt am Informationseingang Dein niedriger Pegel an, der Takt Tist wieder auf niedrigem Pegel. Dann sind die Transistoren von Tl, T3, TA, TS gesperrt, die Transistoren von T2, T6 sind leitend,In time interval 7, the information input Dein is low, the clock T is again at a low level. Then the transistors of Tl, T3, TA, TS are blocked, the transistors of T2, T6 are conductive,

ίο obwohl der Takt Teine Übernahmezeitphase eingeleitet hat, wird der Signalausgang Q auf niedrigem Pegel gehalten, da T2 leitet aufgrund der Ansteuerung durch Tl.
Im Zeitintervall 8 liegt am Informationseingang D ein hoher Pegel, der Takt Tist auf niedrigem Pegel. Damit sind eigentlich die Voraussetzungen geschaffen, um am Signalausgang Q einen hohen Pegel zu erzeugen, aber inzwischen hat der Transistor von T6 verzögert abgeschaltet, so daß jetzt die Transistoren von T2, T3, T5, T6 gesperrt sind, die Transistoren von Ti, TA sind leitend, d. h. TA erzwingt am Signala»<rgang Q einen niedrigen Pegel.ίο although the clock has initiated a takeover time phase, the signal output Q is kept at a low level, since T2 conducts due to the control by Tl.
In the time interval 8, the information input D has a high level, the clock Tist is at a low level. This actually creates the conditions for generating a high level at the signal output Q , but in the meantime the transistor of T6 has switched off with a delay, so that the transistors of T2, T3, T5, T6 are now blocked, the transistors of Ti, TA conductive, ie TA forces the signal output Q to be low.

Im Zeitintervall 9 liegt am Informationsemgang D ein niedriger Pegel an, der Takt T sei noch auf niedrigemIn the time interval 9, there is a D at the information outlet low level, the clock T is still low

Pegel. Dann sind die Transistoren von Tl, T3, TS, T6 gesperrt, die Transistoren von T2, TA sind leitend, d. h.Level. Then the transistors of Tl, T3, TS, T6 are blocked, the transistors of T2, TA are conductive, ie

T2 und 7'4 erzwingen am Signalausgang Q einenT2 and 7'4 force a signal output Q.

niedrigen Pegel.low level.

Im Zeitintervall 10 besteht die gleiche Situation wie im Zeitintervall 1.The situation in time interval 10 is the same as in time interval 1.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims (3)

Patentansprüche;Claims; 1. Anordnung zum Regenerieren einer durch die Übertragungsleitung verformten RZ(retum-tozero)-SignaIfolge unter Verwendung von Transistorschaltern und einer auf die empfangenen Signale synchronisierten Taktfolge, wobei der Eingang eines ersten als Schwellwertschalter dienenden Transistorschalters den Eingang der gesamten Anordnung bildet, dadurch gekennzeichnet, daß ein zweiter, durch das Ausgangssignal des ersten, eines dritten und sechsten Transistorschalters steuerbarer Transistorschalter (T2) den Signalausgang (Q) der gesamten Anordnung kurzschließen kann, daß ein dritter vom Signalausgang (Q) und vom Ausgang des zweiten Transistorschalters steuerbarer Transistorschalter (T3) den Ausgang des ersten und sechsten Transistorschalters kurzschließen kann, daß ein vierter, vom Ausgang des dritten und sechsten Transistorschalters steuerbarer Transistorschalter (TA) den Signalausgang (Q) der gesamten Anordnung kurzschließen kann, daß ein fünfter, vom Takteingang (T) gesteuerter Transistorschalter (TS), den Signalausgang (Q) der gesamten Anordnung kurzschließen kann, daß ein sechster, vom Takteingang (T) gesteuerter, abschaltverzögerter Transistorschalter (T6) den Ausgang des ersten und dritten Transistorschalters kurzschließen kann (Fig. 1).1. Arrangement for regenerating an RZ (retum-to-zero) signal sequence deformed by the transmission line using transistor switches and a clock sequence synchronized with the received signals, the input of a first transistor switch serving as a threshold value switch forming the input of the entire arrangement, characterized in that that a second transistor switch (T2) controllable by the output signal of the first, a third and sixth transistor switch can short-circuit the signal output (Q) of the entire arrangement, that a third transistor switch (T3) controllable by the signal output (Q) and the output of the second transistor switch the output of the first and sixth transistor switch can short-circuit that a fourth transistor switch (TA) controllable by the output of the third and sixth transistor switch can short-circuit the signal output (Q) of the entire arrangement, that a fifth transistor controlled by the clock input (T) switch (TS), the signal output (Q) of the entire arrangement can short-circuit that a sixth, off-delayed transistor switch (T6) controlled by the clock input (T) can short-circuit the output of the first and third transistor switch (Fig. 1). 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Transistorschalter jeweils aus einem Transistor (Tr), einem Widerstand (R) und zwei Dioden (Di, D 2) aufgebaut sind, daß der Emitter mit dem Bezugspotential, der Kollektor mit dem Ausgang (A) verbunden ist, daß zwischen Basis und Emitter der Widerstand (R) geschaltet ist, daß die erste Diode (D 1) zwischen dem Eingang (E) und der Basis geschaltet ist, daß die zweite Diode (D 2) zwischen dem Eingang (E) und dem Ausgang (A) geschaltet ist (F ig. 2).2. Arrangement according to claim 1, characterized in that the transistor switches are each composed of a transistor (Tr), a resistor (R) and two diodes (Di, D 2) , that the emitter with the reference potential, the collector with the output (A) that the resistor (R) is connected between the base and the emitter, that the first diode (D 1) is connected between the input (E) and the base, that the second diode (D 2) is connected between the input (E) and the output (A) is switched (Fig. 2). 3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die erste Diode (D\)\m abschaltverzögerten Transistorschalter (T6) eine kleinere Schwellspannung besitzt als die zweite Diode (D 2) (F ig. 2).3. Arrangement according to claim 2, characterized in that the first diode (D \) \ m turn-off delayed transistor switch (T6) has a lower threshold voltage than the second diode (D 2) (Fig. 2).