DE2541551A1 - Automatic channel error compensation method - is used for multiple channel direction finding receivers - Google Patents

Abstract

In case when only one compensation of phase erros is to be carried out, phases of output voltages of all channels except one are split, so that they differ by 90 deg., and the two voltages of each pair are separately multiplied by the channel output voltage which has not been converted. They are passed through a filter and a latching circuit, multiplied by themselves and added in pairs to form a sum voltage. If in addition amplitude errors are to be compensated, either both voltages of each pair, or their sum voltage are in addition divided by the square of one or both voltages of the same pair, and passed through a filter and latching circuit. Or each of the two voltages in a pair is squared, passed through a filter and latching circuit and multiplied by both voltages of each other pair, or by their sum, and by the non-converted channel output voltage.

Description

Verfahren und Anordnungen zur Kanalfehlerkompensation1? Procedure and arrangements for channel error compensation1?

Die Erfindung betrifft ein Verfahren zur automatischen Kanalfehlerkompensation bei Mehrkanalempfängern, insbesondere mehrkanaligen Peileupfängern, sowie zwei Anordnungen zur Durchführung des Verfahrens.The invention relates to a method for automatic channel error compensation with multi-channel receivers, especially multi-channel DF receivers, as well as two arrangements to carry out the procedure.

Bei Mehrkanalempfangsgeräten kommt es - besonders wenn sie für Peilzwecke bestimmt sind - wesentlich auf die ständige Gleichheit der Verstärkungsfaktoren und der Phasenlaufzeiten aller Kanäle an. Diese ließ sich bei breiten Frequenzbändern und starken Dynamikunterschieden bislang nur mit Hilfe von Reglern erreichen.With multi-channel receivers it happens - especially if they are used for direction finding purposes are determined - essentially on the constant equality of the gain factors and the phase delays of all channels. This settled in broad frequency bands and strong dynamic differences have so far only been achieved with the help of controllers.

Bisher war es üblich, Amplituden- und Phasenfehler der Kanäle mittels in sich geschlossener XR§ckwärts"-Regelkreise in einer Eichphase auf dem Wege von Differenzregelprozessen zu kompensieren (vgl. DT-OS 2 053 542). Derartige Regelkreise weisen indessen eine Reihe von Eigenschaften auf, die sich vornehmlich beim Empfang kurzzeitiger Signale nachteilig auswirken.So far it was common to use amplitude and phase errors of the channels self-contained XR§backwards "control loops in a calibration phase on the way of To compensate for differential control processes (cf. DT-OS 2 053 542). Such control loops however, have a number of properties that mainly affect reception short-term signals have a detrimental effect.

So müssen die Zeitkonstanten in sich geschlossener Regelkreise z. B. in erster Linie zur Vermeidung von Regelschwingungen auf Regelstabilität hin dimensioniert werden, so daß die Regelgeschnindigkeit zwangsläufig darunter leidet und der Zeitaufwand für das Einregeln entsprechend hoch ist.So the time constants in closed control loops z. B. primarily to avoid control oscillations towards control stability be dimensioned so that the control speed inevitably suffers and the time required for adjustment is correspondingly high.

Außerdem haben Phasendifferenzregler Sprungstellen im Phasenmeßbereich. Eindeutigkeit in der Phase im Bereich von O bis 3600 läßt sich bei ihnen nur mittels besonderer Hilfsschaltungen erreichen. Beispielsweise kann es leicht vorkommen, daß zunächst in der falschen Richtung geregelt wird. Der Fehler muß dann mittels einer speziellen Erkennungsschaltung (Fehlerlogik) erkannt und der Regelvorgang von vorn begonnen werden1 wodurch Zeitverluste entstehen, die z. B. beim Peilen extrem kurzzeitiger Signale untragbar sind.In addition, phase difference regulators have jump points in the phase measurement range. Uniqueness in the phase in the range from 0 to 3600 can only be achieved with them by means of achieve special auxiliary circuits. For example, it can easily happen that it is initially regulated in the wrong direction. The error must then by means of a special detection circuit (error logic) recognized and the control process be started from the beginning1 which results in time losses, e.g. B. when bearing extremely short-term signals are intolerable.

Des weiteren benötigen herkömmliche Differenzregler bei komplizierten Modulationsarten besondere Erkennungsschaltungen zum Anzeigen des eingeregelten Zustandes. Ein weiterer Nachteil besteht in der Frequenzabhängigkeit des Phasengangs der Stellglieder sowie in der Tatsache, daß bei der Phasendifferenzregelung Begrensungsverstärker für hohe Frequenzen verwendet werden müssen, die schwer beherrschbare Strahlungs- und Siebungsprobleme aufwerfen.Furthermore, conventional differential regulators require complicated ones Modulation types special detection circuits for displaying the regulated State. Another disadvantage is the frequency dependence of the phase response the actuators as well as in the fact that in the phase difference control limiting amplifier must be used for high frequencies that are difficult to control radiation and raise screening problems.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und Anordnungen der eingangs genannten Art zu schaffen, bei denen die aufgezählten Nachteile vermieden werden, d. h. die vorrangig nach Schnelligkeitsgesichtspunkten dimensionierbar sind, keine besonderen Erkennungsschaltungen benötigen, aufgrund linearer Funktionsweise keinerlei Begrenzungsverstärker erforderlich machen, bei denen ein gemeinsames Stellglied für Amplitude und Phase eindeutige Steuereigenschaften hat und ein eventuell vorhandener Frequenzgang in der Phase der Stellglieder sich von selbst eliminiert.The invention is based on the object of a method and arrangements of the type mentioned above, in which the disadvantages listed are avoided be, d. H. which can primarily be dimensioned according to speed aspects, do not require any special detection circuits due to the linear mode of operation do not require any limiting amplifiers in which a common actuator has unique control properties for amplitude and phase and one that may be present Frequency response in the phase of the actuators eliminated by itself.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß im Fnlle, daß nur eine Kompensation von Phasenfehlern durchgeführt werden soll, die Ausgangsspannungen aller Kanäle außer einer durch Phasenaufspaltung jeweils in ein Paar von in der Phasenlage um s/2 gegeneinander verschobenen Spannungen umgewandelt werden1 daß die beiden Spannungen eines jeden Paares einzeln mit der nicht umgewandelten Kanalausgangsspannung multipliziert, über eine Sieb-und Halteschaltung geführt, mit sich selbst multipliziert und dann jeweils paarweise zueinander zu einer Summenspannung addiert werden und daß im Falle, daß außerdem gleichzeitig eine Kompensation von Amplitudenfehlern vorgenommen werden soll, entweder die beiden Spannungen eines jeden Paares bzw. die aus ihnen erzeugte 5w-enspannung zusätzlich durch ein über eine Sieb- und Halteschaltung geführtes Quadrat aus einer der beiden Spannungen desselben Paares dividiert werden oder aus einer der beiden Spannungen eines jeden Paares das Quadrat gebildet, über eine Sieb-und Halteschaltung geführt und zu beiden Spannungen eines jeden anderen Paares bzw. den aus ihnen erzeugten Summenspannungen sowie zu der nicht umgewandelten Kanalausgangsspannung multipliziert wird.This object is achieved according to the invention in that in the case that only a compensation of phase errors is to be carried out, the output voltages of all channels except one by phase splitting each into a pair of in the Phase position by s / 2 mutually shifted voltages are converted1 that the two voltages of each pair separately with the unconverted one Channel output voltage multiplied, passed through a filter and hold circuit, multiplied by itself and then added to each other in pairs to form a total voltage and that in the case that also at the same time a compensation of amplitude errors should be made, either the two voltages of each pair or the 5w voltage generated from them is additionally provided by a filter and hold circuit led square can be divided from one of the two voltages of the same pair or from one of the two voltages of each pair the square is formed over a filter and hold circuit is led to both voltages of each other Pair or the total voltages generated from them as well as to the unconverted Channel output voltage is multiplied.

Bei einer ersten bevorzugten erfindungsgemäßen Anordnung zur Durchführung des Verfahrens ist vorgesehen, daß zur Kompensation von Phasenfehlern zwei Spannungen U1 und U2 an zwei Eingänge gegelegt sind, daß der eine Eingang an einen Phasenaufspalter angeschlossen ist, der die Spannung U2 in zwei in der Phasenlage um w/2 gegeneinander verschobene Spannungen U20 und U21 aufspaltet, daß ein erster Ausgang des Phasenaufspalters mit je einem ersten Eingang eines ersten und zweiten Multiplizierers und ein zweiter Ausgang des Phasenaufspalters mit je einem ersten Eingang eines dritten und vierten Multiplizierers verbunden sind, daß je einem zweiten Eingang des zweiten und vierten Multiplizierers die an dem anderen Eingang anliegende Spannung U1 zuführbar ist, daß der zweite und der vierte Multiplizierer ausgangsseitig über je eine Sieb- und Halteschaltung Jeweils an einen zweiten Eingang des ersten bzw. dritten Multiplizierers angeschlossen sind und daß die Ausgänge des ersten und dritten Multiplizierers in einem Summierer zusammengeschaltet sind, an dessen Ausgang eine der Spannung U1 phasengleiche Spannung U2 abnehmbar ist, und daß zur gleichzeitigen Koipensation von Amplitudenfehlern zusätzlich zu der erläuterten Anordnung zur Phasenfehlerkompensation ein weiterer Multiplizi-rer vorgesehen ist, mit dessen Hilfe das Quadrat einer der beiden Spannungen U20 bzw. U21 erzeugbar ist, sowie eine diesem nachgeschaltete weitere Sieb- und Halteschaltung und zwei Dividierer, die zwischen die Ausgänge der Sieb- und Halteschaltungen und die zweiten Eingänge des ersten und dritten Multiplizierers eingefügt sind.In a first preferred arrangement according to the invention for implementation of the method it is provided that two voltages are used to compensate for phase errors U1 and U2 are placed on two inputs that one input is connected to a phase splitter is connected, the voltage U2 in two in the phase position by w / 2 against each other shifted voltages U20 and U21 splits that a first output of the phase splitter each with a first input of a first and second multiplier and a second Output of the phase splitter with a first input each one third and fourth multipliers are connected that each have a second input of the second and fourth multipliers the voltage applied to the other input U1 can be supplied that the second and fourth multipliers on the output side One filter and one hold circuit each to a second input of the first or third multiplier are connected and that the outputs of the first and third Multiplier are interconnected in a summer, at the output of a the voltage U1 in-phase voltage U2 can be removed, and that for the simultaneous Compensation of amplitude errors in addition to the explained arrangement for phase error compensation another multiplier is provided, with the help of which the square of one of the both voltages U20 and U21 can be generated, as well as a downstream one another filter and hold circuit and two dividers between the outputs the filter and hold circuits and the second inputs of the first and third multipliers are inserted.

Gemäß einer weiteren bevorzugten erfindungsgemäßen Anordnung zur Durchthrung des Verfahrens ist vorgesehen, daß zur Kompensation von Phasenfehlern zwei Spannungen U1 und U2 an zwei Eingänge gelegt sind, daß der eine Eingang an einen Phasenaufspalter angeschlossen ist, der die Spannung U2 in zwei in der Phasenlage um W/2 gegeneinander verschobenen Spannungen U20 und U21 aufspaltet, daß ein erster Ausgang des Phasenaufspalters mit je einem ersten Eingang eines ersten und zweiten Multiplizierers und ein zweiter Ausgang des Phasenaufspalters mit je einem ersten Eingang eines dritten und vierten Multiplizierers verbunden sind, daß Je einem zweiten Eingang des zweiten und vierten Multiplizierers die an dem anderen Eingang anliegende Spannung U1 zuführbar ist, daß der zweite und der vierte Multiplizierer ausgangsseitig über je eine Sieb- und Halteschaltung jeweils an einen zweiten Eingang des ersten bzw. dritten Multiplizierers angeschlossen sind und daß die Ausgänge des ersten und dritten Multiplizierers in einem Summierer zusammengeschaltet sind, an dessen Ausgang eine der Spannung Ui phasengleiche Spannung U2 abnehmbar ist, und daß zur gleichzeitigen Kompensation von Amplitudenfehlern zusätzlich zu der erläuterten Anordnung zur Phasenfehlerkompensation ein weiterer Multiplizierer vorgesehen ist, mit dessen Hilfe das Quadrat einer der beiden Spannungen U20 bzw. U21 erzeugbar ist, sowie eine diesem nachgeschaltete weitere Sieb- und Halteschaltung und ein zwischen den Eingang für die Spannung U1 und dem zugehörigen Ausgang eingefügter Multiplizierer.According to a further preferred arrangement according to the invention for implementation of the method it is provided that two voltages are used to compensate for phase errors U1 and U2 are connected to two inputs, one input to a phase splitter is connected, which converts the voltage U2 into two in the phase position W / 2 The voltages U20 and U21 shifted from one another are split into a first output of the phase splitter, each with a first input of a first and a second multiplier and a second output of the phase splitter, each with a first input of one third and fourth multipliers are connected that each have a second input of the second and fourth multipliers the voltage applied to the other input U1 can be supplied that the second and fourth multipliers on the output side one filter and one hold circuit each to a second input of the first or third multiplier are connected and that the outputs of the first and third Multiplier are interconnected in a summer, at the output of a the voltage Ui in-phase voltage U2 can be removed, and that for the simultaneous Compensation of amplitude errors in addition to the explained arrangement for phase error compensation another multiplier is provided, with the help of which the square of one of the both voltages U20 and U21 can be generated, as well as a downstream one another filter and hold circuit and one between the input for the voltage U1 and the associated output of inserted multipliers.

Alle Sieb- und Halteschaltungen wirken - gesteuert von einem gemeinsamen Steuersignal - während der Kompensationszeit als Siebschaltungen und sonst als Halteschaltungen.All filter and hold circuits work - controlled by a common one Control signal - during the compensation time as filter circuits and otherwise as holding circuits.

Zur Verbesserung der Haltefunktion ist es vorteilhaft, anstelle analoger Halteschaltungen jeweils eine digitale Zwischenspeicherung vorzusehen.To improve the hold function, it is advantageous instead of analog Hold circuits each provide a digital buffer.

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben.Embodiments of the invention are shown in the drawing and are described in more detail below.

Wesentliche Bestandteile der erfindungsgemäßen Anordnungen sind breitbandige Phasenspalte,deren Theorie und Realisierung zur Zeit schon vollständig beherrscht werden, sowie präzise Multiplizier- und Dividierschaltungen, die in integrierter, monolithischer Bauform handelsüblich sind.Major components of the arrangements according to the invention are broadband Phase gaps, the theory and realization of which are already fully mastered at the moment as well as precise multiplying and dividing circuits that are integrated in monolithic design are commercially available.

Fig. 1 und 2 zeigen zwei bevorzugte, speziell für Dreikanal-Watson-Watt-Peiler konzipierte Ausführungsbeispiele. Die Eingänge 1 bis 3 der dargestellten Anordnungen werden an die drei Ausgänge eines Dreikanalempfängers dos Watson-Watt-Peilers angeschlossen - beispielsweise der Eingang 1 an den Ausgang eines Peilkanals 1, der Eingang 2 an den Ausgang eines Peilkanais 2 und der Eingang 3 an den Ausgang eines Kanals für die Hilfsantennenspannung - , während die Ausgänge 1 bis 3* der Anordnungen mit der Anzeigevorrichtung des Peilers verbunden sind.Figures 1 and 2 show two preferred three-channel Watson-Watt direction finders designed exemplary embodiments. Inputs 1 to 3 of the arrangements shown are connected to the three outputs of a three-channel receiver dos Watson-Watt direction finder - For example, input 1 to the output of a bearing channel 1, input 2 to the output of a Peilkanais 2 and the input 3 to the output of a channel for the auxiliary antenna voltage - while outputs 1 to 3 * of the arrangements are connected to the direction finding device.

Die Eingänge des Dreikanalempfängers werden in einer Eichphase mit drei amplituden und phasengleichen Eichspannungen beaufschlagt. Wegen der Amplituden- und Phasenfehler der Kanäle erhält man an den Ausgängen des Dreikanalempfängers folgende i. a. amplituden- und phasenverschiedene Kanalausgangsspannungen: U1 = A1 . sin(#t + # U2 = A2 . sin(ut + U3 = A3 . sin(#t + Die Kanalfehler werden nun mit Hilfe der erfindungsgemäßen Anordnungen kompensiert, indem während der Eichung in einer kurzen Kompensationsphase von einigen Millisekunden alle Sieb- und Halteschaltungen 25 bis 27 sowie 35 und 36 in der Siebfunktion gehalten werden, wobei die Zeit für die Kompensationsphase so bemessen ist, daß die Siebschaltungen einschwingen können, und daß die Sieb-und Halteschaltungen anschließend in eine Haltephase umgesteuert werden, während der sie die im eingeschwungenen Zustand von den Siebschaltungen abgegebenen Gleichspannungen festhalten. In diesem Haltezustand kompensieren die Anordnungen dann bei beliebigen Eingangsspannungen an den Eingängen des Dreikanalempfängers gerade die Kanalfehler.The inputs of the three-channel receiver are in a calibration phase with three amplitudes and in-phase calibration voltages are applied. Because of the amplitude and phase errors of the channels are obtained at the outputs of the three-channel receiver following i. a. channel output voltages with different amplitudes and phases: U1 = A1. sin (#t + # U2 = A2. sin (ut + U3 = A3. sin (#t + The channel errors are now compensated with the aid of the arrangements according to the invention by during the calibration all filter and hold circuits in a short compensation phase of a few milliseconds 25 to 27 as well as 35 and 36 are kept in the sieve function, the time for the compensation phase is dimensioned so that the filter circuits can settle in, and that the filter and hold circuits are then reversed into a hold phase during which they are in the steady state of the filter circuits Record the delivered DC voltages. In this hold state, the compensate Arrangements then with any input voltages at the inputs of the three-channel receiver just the channel errors.

Da es bei einem Watson-Vatt-Peiler lediglich darauf ankommt, daß die beiden Peilkanäle gleiche Verstärkungsfaktoren und Phasenlaufzeiten haben, während der Kanal für die Hilfsantennenspannung wohl dieselben Phasenlaufzeiten, nicht jedoch auch denselben Verstärkungsfaktor haben muß, sind die Anordnungen gemäß Fig. 1 und 2 entsprechend ausgelegt, d. h. gibt man beispielsweise die erwähnten Spannungen U1 bis U3 auf die Eingänge 1 bis 3, so erhält man an den Ausgängen 1*bis 3*Ausgangsspannungen U1* bis U3», von denen alle drei gleiche Phase, aber nur zwei - nämlich die Spannungen U1* und U2* - auch gleiche Amplitude haben, was im folgenden gezeigt werden soll.Since the only thing that matters with a Watson-Vatt direction finder is that the both DF channels have the same gain factors and phase delays while the channel for the auxiliary antenna voltage probably has the same phase delay times, but not must also have the same gain factor, the arrangements according to FIG. 1 and 2 designed accordingly, d. H. one gives, for example, the voltages mentioned U1 to U3 on inputs 1 to 3, then one receives 1 * to 3 * output voltages at the outputs U1 * to U3 », all three of which have the same phase, but only two - namely the voltages U1 * and U2 * - also have the same amplitude, which will be shown in the following.

Bei der Anordnung gemäß Fig. 1 ist die an den Eingang 1 gelegte Spannung U1 = A1 . sin(#t + #1) identisch mit der Ausgangsspannung U1*.In the arrangement according to FIG. 1, the voltage applied to input 1 is U1 = A1. sin (#t + # 1) identical to the output voltage U1 *.

Die an den Eingang 3 gelegte Spannung U3 = A3 . sin(t + (P3) wird in einem Phasenaufspalter 301 in zwei Spannungen U30 und U31 umgewandelt; U30 = b . A3 . sin(#t + #3 + ß) U31 = b . A3 . sin(#t + #3 + ß - 90°) = = - b . A3 . cos(#t + #3 + ß).The voltage U3 = A3 applied to input 3. sin (t + (P3) becomes converted in a phase splitter 301 into two voltages U30 and U31; U30 = b. A3. sin (#t + # 3 + ß) U31 = b. A3. sin (#t + # 3 + ß - 90 °) = = - b. A3. cos (#t + # 3 + ß).

Durch Multiplikation mit der Spannung U1 in Multiplizierern 32 und 33 sind hieraus die Spannungen U33 = U1 . U30 = A1 . sin(#t + #1) . b . A3 . sin(#t + #3 + ß) = = b/2 . A1 . A3 . [ cos(#1 - #3 - ß) - cos(2#t + #1 + #3 + ß) ] U32 = U1.U31 = A1.sin(#t + #1) . (-b) . A3 . cos(#t + #3 + ß) = = -b/2 . A1.A3 [sin(#1-#3-ß) + sin(2#t + #1 + #2 + ß)] erzeugbar, aus denen in Sieb- und Halteschaltungen 36 und 35 die Gleichspannungen U36 = b/2 . A1 . A3 . cos(#1 - #3 - ß) U35 = b/2 . A1 . A3 . sin(#1 - #3 - ß) gewonnen werden.By multiplying by the voltage U1 in multipliers 32 and 33 from this the voltages U33 = U1. U30 = A1. sin (#t + # 1). b. A3. sin (#t + # 3 + ß) = = b / 2. A1. A3. [cos (# 1 - # 3 - ß) - cos (2 # t + # 1 + # 3 + ß)] U32 = U1.U31 = A1.sin (#t + # 1). (-b). A3. cos (#t + # 3 + ß) = = -b / 2. A1.A3 [sin (# 1- # 3-ß) + sin (2 # t + # 1 + # 2 + β)] can be generated, from which in filter and hold circuits 36 and 35 the DC voltages U36 = b / 2. A1. A3. cos (# 1 - # 3 - ß) U35 = b / 2. A1 . A3. sin (# 1 - # 3 - ß) can be obtained.

Diese Gleichspannungen werden in Multiplizierern 30 und 31 mit den Spannungen U30 und U31 multipliziert, wobei folgende Spannungen entstehen.These DC voltages are in multipliers 30 and 31 with the Voltages U30 and U31 are multiplied, resulting in the following voltages.

U30* = U30 . U36 = b . A3 . sin(#t + #3 + ß).b/2 . A1.A3 .cos(#1-#3-ß)= b² = . A1 . A3 . 1/2 . [ sin(#t + #3 + ß + #1 - #3 - ß) + 2 +sin(#t + #3 + ß - #1 + #3 + ß)] = b² = . A1 . A3² . [ sin(#t + #1) + sin(#t - #1 + 2#3 + 2ß)] 4 U31* = U31 . U35 = -b . A3 . cos(#t + #3 + ß).b/2 . A1.A3.sin(#1-#3-ß)= b² = . A1 . A3 . 1/2 . [ sin(#t + #3 + ß + #1 - #3 - ß) + 2 - sin(#t + #3 + ß - #1 + #3 + ß)] = b² = . A1 . A3² . [ sin(#t + #1) + sin(#t - #1 + 2#3 + 2ß)], 4 die in einem Summierer 39 zu einer am Ausgang 3 abnehmbaren Ausgangsspannung b² U3* = U30* + U31* = . A1 . A3² . sin(#t + #1) 2 zusammengefaßt werden. Die Spannung U3* ist zu der Ausgangsspannung U1* phasen-, nicht jedoch amplitudengleich. U30 * = U30. U36 = b. A3. sin (#t + # 3 + ß) .b / 2. A1.A3 .cos (# 1- # 3-ß) = b² =. A1. A3. 1/2. [sin (#t + # 3 + ß + # 1 - # 3 - ß) + 2 + sin (#t + # 3 + ß - # 1 + # 3 + ß)] = b² =. A1. A3². [sin (#t + # 1) + sin (#t - # 1 + 2 # 3 + 2ß)] 4 U31 * = U31. U35 = -b. A3. cos (#t + # 3 + ß) .b / 2. A1.A3.sin (# 1- # 3-ß) = b² =. A1. A3 . 1/2. [sin (#t + # 3 + ß + # 1 - # 3 - ß) + 2 - sin (#t + # 3 + ß - # 1 + # 3 + ß)] = b² =. A1. A3². [sin (#t + # 1) + sin (#t - # 1 + 2 # 3 + 2β)], 4 those in a summer 39 to an output voltage that can be removed at output 3 b² U3 * = U30 * + U31 * =. A1 . A3². sin (#t + # 1) 2 can be combined. The voltage U3 * is related to the output voltage U1 * in phase, but not in the same amplitude.

Der Schaltungsteil zur Korrektur der am Eingang 2 anliegenden Spannung U2 = A2 sin(#t + #2) entspricht im wesentlichen der gerade beschriebenen Schaltung für die Spannung U3 mit dem Unterschied, daß wegen der hier gleichzeitig angestrebten Amplitudengleichheit mit der Spannung U1* zusätzlich ein weiterer Multiplizierer 24 zum Quadrieren der Spannung U20,eine diesem nachgeschaltete weitere Sieb- und Halteschaltung 27 sowie zwei Dividierer 28 und 28' vorgesehen sind.The circuit part for correcting the voltage applied to input 2 U2 = A2 sin (#t + # 2) essentially corresponds to the circuit just described for the voltage U3 with the difference, that because of here at the same time If the desired amplitude is equal to the voltage U1 *, an additional multiplier is used 24 for squaring the voltage U20, followed by a further sieve and Holding circuit 27 and two dividers 28 and 28 'are provided.

Hier fallen folgende Spannungen an: U20 = a . A2 . sin(#t + #2 + α) U21 = a . A2 . sin(#t + #2 + α - 90°) = -a . A2 . cos(#t + #2 + α) U23 = U1 . U20 = A1 . sin(#t + #1) . a . A2 . sin(#t + #2 + α) = = a . A1 . A2 . 1/2 . [cos(#1 - #2 - α)- cos(2#t + #1 + #2 + α)] U22 = U1 . U21 = A1 .sin(#t + #1) . (-a) .A2 cos(#t + #2 + . ) = = -a . A1 . A2 . 1/2 . [sin(#1 - #2 - α) + sin(2#t + #1 + #2 + α)] U24 = U20² = a² . A2² . sin²(#t + #2 + α) = = a² . A2² . 1/2 [1 - cos(2#t + 2#2 + 2α)] U25 = -a/2 . A1 . A2 . sin (#1 - #2 - α) U26 = a/2 . A1 . A2 . cos (#1 - #2 - α) 2 U27 = a/2 . A2² 1 U20* = U20 . U29 = a . A2.sin(#t+#2#α) . 1/a . . cos(#1 - #2 - α) = A2 = A1 . 1/2 . [sin(#t + #2+α+#1-#2-α)+ sin(#t+#2+α - #1+#2 + α)] = A1 = . [sin(#t + #1) + sin (#t - #1 + 2#2 + 2α)] 2 A1 U21* = U21 . U28 =(-a) . A2 . cos(#t+#2+α).(-1/a) . . sin(#1 - #2 - α)= A2 = A1 . 1/2 . [sin(#t + #2+'+#1-#2-α) - sin(#t+#2#α-#1+#2+α)] = A1 = . [sin(#t + #1) - sin(#t - #1 + 2#2 + 2α)] 2 U2* = U20* + U21* = A1 . sin(#t + #1), d. h. die Ausgangsspannungen U1* und U2* sind phasen- und amplitudengleich.The following voltages occur here: U20 = a. A2. sin (#t + # 2 + α) U21 = a. A2. sin (#t + # 2 + α - 90 °) = -a. A2. cos (#t + # 2 + α) U23 = U1. U20 = A1. sin (#t + # 1). a. A2. sin (#t + # 2 + α) = = a. A1. A2. 1/2. [cos (# 1 - # 2 - α) - cos (2 # t + # 1 + # 2 + α)] U22 = U1. U21 = A1 .sin (#t + # 1). (-a) .A2 cos (#t + # 2 +.) = = -a. A1. A2. 1/2. [sin (# 1 - # 2 - α) + sin (2 # t + # 1 + # 2 + α)] U24 = U20² = a². A2². sin² (#t + # 2 + α) = = a². A2². 1/2 [1 - cos (2 # t + 2 # 2 + 2α)] U25 = -a / 2. A1. A2. sin (# 1 - # 2 - α) U26 = a / 2. A1. A2. cos (# 1 - # 2 - α) 2 U27 = a / 2. A2² 1 U20 * = U20. U29 = a. A2.sin (# t + # 2 # α). 1 / a. . cos (# 1 - # 2 - α) = A2 = A1. 1/2. [sin (#t + # 2 + α + # 1- # 2-α) + sin (# t + # 2 + α - # 1 + # 2 + α)] = A1 =. [sin (#t + # 1) + sin (#t - # 1 + 2 # 2 + 2α)] 2 A1 U21 * = U21. U28 = (- a). A2. cos (# t + # 2 + α). (- 1 / a). . sin (# 1 - # 2 - α) = A2 = A1. 1/2. [sin (#t + # 2 + '+ # 1- # 2-α) - sin (# t + # 2 # α- # 1 + # 2 + α)] = A1 =. [sin (#t + # 1) - sin (#t - # 1 + 2 # 2 + 2α)] 2 U2 * = U20 * + U21 * = A1. sin (#t + # 1), ie the output voltages U1 * and U2 * have the same phase and amplitude.

Die Division durch die Spannung U27 läßt sich natürlich auch zwischen dem Summierer 29 und dem Ausgang 2 * anstatt zwischen den Sieb- und Halteschaltungen 25 und 26 und den Multiplizierern 20 und 21 durchführen, wodurch ein Dividierer eingespart werden kann.The division by the voltage U27 can of course also be between the summer 29 and the output 2 * instead of between the filter and hold circuits 25 and 26 and multipliers 20 and 21 perform, creating a divider can be saved.

Diese Art der Division hat jedoch den Nachteil, daß die hochfrequente Signal spannung durch eine statisch auftretende Gleichspannung während des ganzen Peilbetriebs dividiert werden muß, während bei der Anordnung gemäß Fig. 1 nur zwei statisch auftretende Gleichspannungen gegenseitig dividiert werden und als statischer Wert weiterverarbeitet werden. Diesen Nachteil könnte man dadurch umgehen, daß man in einer Divisionsstufe den Kehrwert der Spannung U27, also 1 gewinnt und damit den zweiten Eingang 27 eines weiteren Multiplizierers speist, der zwischen dem Ausgang des Summierers 29 und dem Ausgang 2* liegt und das hochfrequente Signal überträgt.However, this type of division has the disadvantage that the high-frequency Signal voltage through a static DC voltage during the whole DF operation must be divided, while in the arrangement of FIG. 1 only two statically occurring DC voltages are mutually divided and as static Value can be further processed. This disadvantage could be avoided by in a division level the reciprocal value of the voltage U27, i.e. 1 wins and thus the second input 27 of a further multiplier feeds between the output of the summer 29 and the output 2 * and transmits the high-frequency signal.

Die Anordnung gemäß Fig. 2 unterscheidet sich von derjenigen nach Fig. 1 nur dadurch, daß die Ausgangsspannung U27 der Sieb-und Halteschaltung 27 nicht zwei Dividierern 28 und 28' zugeführt wird sondern einem weiteren Multiplizierer 10, der zwischen den Eingang 1 und den Ausgang 1* eingefügt ist. Die Anordnung liefert folgende Ausgangsspannungen: 1* 2 a22 . A1 . A2 . sin(#t + a² U2* = . A1 . A2² . sin(#t + #1) 2 b² U3* = . A1 . A3² . sin(#t + #1) 2 d. h. alle drei Spannungen U1* bis U3* sind phasengleich.The arrangement according to FIG. 2 differs from that according to 1 only in that the output voltage U27 of the filter and hold circuit 27 is not fed to two dividers 28 and 28 'but to a further multiplier 10, which is inserted between input 1 and output 1 *. The arrangement delivers the following output voltages: 1 * 2 a22. A1. A2. sin (#t + a² U2 * =. A1. A2². sin (#t + # 1) 2 b² U3 * =. A1. A3². sin (#t + # 1) 2 d. H. Everyone three voltages U1 * to U3 * are in phase.

Die Spannungen U1 und U2 haben außerdem gleiche Amplituden.The voltages U1 and U2 also have the same amplitudes.

a² b² Die Amplitudenfaktoren . A2² und . A3² spielen i. a.a² b² The amplitude factors. A2² and. A3² play i. a.

a² b² keine Rolle. Realisierbar ist # # 1,0. Da die Ge-2 2 nauigkeit von Dividierern mit kleiner werdendem Denominator abnimmt, ist die Anordnung gemäß Fig. 2 im Falle, daß der Denominator kleiner als eins wird, genauer als die Anordnung nach Fig. 1.a² b² does not matter. # # 1.0 is feasible. Because the Ge-2 2 accuracy of dividers decreases with decreasing denominator, the arrangement is according to Fig. 2, in the event that the denominator becomes smaller than one, more accurate than the arrangement according to Fig. 1.

L e e r s e i t eL e r s e i t e

Claims (7)

Patentansprüche i. Verfahren zur automatischen Kanalfehlerkompensation bei Mehrkanalempfängern, insbesondere aehrkanaligen Peilempfängern, dadurch gekennzeichnet, daß im Falle, daß nur eine Kompensation von Phasenfehlern durchgeführt werden soll, die Ausgangsspannungen aller Kanäle außer einer durch Phasenaufspaltung jeweils in ein Paar von in der Phasenlage um W/2 gegeneinander verschobenen Spannungen umgewandelt werden, daß die beiden Spannungen eines jeden Paares einzeln mit der nicht umgewandelten Kanalausgangsapannung multipliziert, über eine Sieb- und Halteschaltung geführt, mit sich selbst multipliziert und dann jeweils paarweise zueinander zu einer Summenspannung addiert werden und daß im Falle, daß außerdem gleichzeitig eine Kompensation von Amplitudenfehlern vorgenommen werden soll, entweder die beiden Spannungen eines jeden Paares bzw. die aus ihnen erzeugte Summenspannung zusätzlich durch ein über eine Sieb- und Halteschaltung geführtes Quadrat aus einer der beiden Spannungen desselben Paares dividiert werden oder aus einer der beiden Spannungen eines jeden Paares das Quadrat gebildet, über eine Sieb- und Halteschaltung geführt und zu beiden Spannungen eines jeden anderes Paares bzw. den aus ihnen erzeugten Summenspannungen sowie zu der nicht umgewandelten Kanalausgangsspannung multipliziert wird. Claims i. Procedure for automatic channel error compensation in the case of multi-channel receivers, in particular multi-channel direction finders, characterized in that that in the event that only a compensation of phase errors is to be carried out, the output voltages of all channels except one by phase splitting each converted into a pair of voltages shifted from one another in phase position by W / 2 that the two voltages of each pair are individually converted with the unconverted Channel output voltage multiplied, passed through a filter and hold circuit, multiplied by itself and then in pairs to each other to form a total voltage are added and that in the event that, at the same time, a compensation of Amplitude errors should be made, either the two voltages of one each pair or the total voltage generated from them additionally by an over a filter and hold circuit led square from one of the two voltages of the same pair or one of the two voltages of each Couple formed the square, passed through a filter and hold circuit and to both The voltages of each other pair or the total voltages generated from them and is multiplied to the unconverted channel output voltage. 2. Anordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß zur Kompensation von Phasenfehlern zwei Spannungen U1 und U2 an zwei Eingänge (1 und 2) gelegt sind, daß der eine Eingang (2) an einen Phasenaufspalter (201) angeschlossen ist, der die Spannung U2 in zwei in der Phasenlage um ist/2 gegeneinander verschobene Spannungen U20 und21 aufspaltet, daß ein erster Ausgang des Phasenaufspalters mit je einem ersten Eingang eines ersten und zweiten Multiplizierers (20 und 22) und ein zweiter Ausgang des Phasenaufspalters mit je einem ersten Eingang eines dritten und vierten Multiplizierers (21 und 23) verbunden sind, daß je einem zweiten Eingang des zweiten und vierten Multiplizierers (22 und 23) die an dem anderen Eingang (1) anliegende Spannung U1 zuführbar ist, daß der zweite und der vierte Multiplizierer ausgangsseitig über Je eine Sieb-und Halteschaltung (26 und 25) jeweils an einen zeiten Eingang des ersten bzw. dritten Multiplizierers (20 bzw. 21) angeschlossen sind und daß die Ausgänge des ersten und dritten Multiplizierers in einem Summierer (29) zusammengeschaltet sind, an dessen Ausgang (2*) eine der Spannung U1 phasengleiche Spannung U* 2 abnehmbar ist, und daß zur gleichzeitigen Kompensation von Amplitudenfehlern zusätzlich zu der erläuterten Anordnung zur Phasenfehlerkompensation ein weiterer Multiplizierer (24) vorgesehen ist, mit dessen Hilfe das Quadrat einer der beiden Spannungen U20 bzw. U21 erzeugbar ist, sowie eine diesem nachgeschaltete weitere Sieb- und Halteschaltung (27) und zwei Dividierer (28 und 28'), die zwischen die Ausgänge der Sieb- und Halteschaltungen (26 und 25) und die zweiten Eingänge des ersten und dritten Multiplizierers (20 und 21) eingefügt sind (Fig. 1).2. Arrangement for performing the method according to claim 1, characterized characterized in that to compensate for phase errors, two voltages U1 and U2 to two inputs (1 and 2) that one input (2) to a phase splitter (201) is connected, which is the voltage U2 in two in the phase position around / 2 voltages U20 and21 that are shifted from one another are split into a first output of the phase splitter, each with a first input of a first and a second multiplier (20 and 22) and a second output of the phase splitter, each with a first input a third and fourth multiplier (21 and 23) are connected that one each second input of the second and fourth multipliers (22 and 23) those at the other Input (1) applied voltage U1 can be fed that the second and fourth Multiplier on the output side via a filter and hold circuit (26 and 25) each connected to a second input of the first or third multiplier (20 or 21) and that the outputs of the first and third multipliers are in a summer (29) are interconnected, at the output (2 *) of which one of the voltage U1 is in phase Voltage U * 2 is removable, and that for the simultaneous compensation of amplitude errors in addition to the arrangement explained for phase error compensation, another Multiplier (24) is provided, with the help of which the square of one of the two Voltages U20 or U21 can be generated, as well as another downstream one Sieve- and holding circuit (27) and two dividers (28 and 28 ') connected between the outputs the filter and hold circuits (26 and 25) and the second inputs of the first and third multiplier (20 and 21) are inserted (Fig. 1). 3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß sie im Falle, daß n Kanäle mit n t 2 verwendet sind, bei allen Kanälen außer einem vorgesehen ist (Fig. i).3. Arrangement according to claim 2, characterized in that it in the case that n channels with n t 2 are used, provided for all channels except one is (Fig. i). 4. Anordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß zur Kompensation von Phasenfehlern zwei Spannungen U1 und U2 an zwei Eingänge (1 und 2) gelegt sind, daß der eine Eingang (2) an einen Phasenaufspalter (201) angeschlossen ist, der die Spannung U2 in zwei in der Phasenlage um ist/2 gegeneinander verschobene Spannungen U20 und U21 aufspaltet, daß ein erster Ausgang des Phasenaufspalters mit je einem ersten Eingang eines ersten und zweiten Multiplizierers (20 und 22) und ein zweiter Ausgang des Phasenaufspalters mit je einem ersten Eingang eines dritten und vierten Multiplizierers (21 und 23) verbunden sind, daß je einem zweiten Eingang des zweiten und vierten Nultiplizierers (22 und 23) die an dem anderen Eingang (i) anliegende Spannung U1 zuführbar ist, daß der zweite und der vierte Multiplizierer ausgangsseitig über je eine Sieb- und Halteschaltung (26 und 25) jeweils an einen zweiten Eingang des ersten bzw.4. Arrangement for performing the method according to claim 1, characterized characterized in that to compensate for phase errors, two voltages U1 and U2 to two inputs (1 and 2) that one input (2) to a phase splitter (201) is connected, which is the voltage U2 in two in the phase position around / 2 voltages U20 and U21 that are shifted from one another are split into a first output of the phase splitter, each with a first input of a first and a second multiplier (20 and 22) and a second output of the phase splitter, each with a first input a third and fourth multiplier (21 and 23) are connected that one each second input of the second and fourth multiplier (22 and 23) those at the other Input (i) applied voltage U1 can be fed that the second and fourth Multiplier on the output side via a filter and hold circuit (26 and 25) to a second input of the first resp. dritten Multiplizierers (20 bzw. 21) angeschlossen sind und daß die Ausgänge des ersten und dritten Multiplirierers in einem Summierer (29) zusammengeschaltet sind, an dessen Ausgang (2+) eine der Spannung U1 phasengleiche Spannung U2 abnehmbar ist, und daß zur gleichzeitigen Kompensation von Amplitudenfehlern zusätzlich zu der erläuterten Anordnung zur Phasenfehlerkompensation ein weiterer Multiplizierer (24) vorgesehen ist, mit dessen Hilfe das Quadrat einer der beiden Spannungen U20 bzw. U21 erzeugbar ist, sowie eine diesem nachgeschaltete weitere Sieb- und Halteschaltung (27) und ein zwischen den Eingang (i) für die Spannung U1 und den zugehörigen Ausgang ( eingefügter Multiplizierer (10) (Fig. 2).third multiplier (20 or 21) are connected and that the Outputs of the first and third multipliers are interconnected in a summer (29) are, at whose output (2+) a voltage U2 in phase with the voltage U1 can be removed is, and that for the simultaneous compensation of amplitude errors in addition to the arrangement explained for phase error compensation, a further multiplier (24) is provided, with the help of which the square of one of the two voltages U20 or U21 can be generated, as well as a further filter and hold circuit connected downstream of this (27) and one between the input (i) for the voltage U1 and the associated output (inserted multiplier (10) (Fig. 2). 5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß sie im Falle, daß n Kanäle mit nz 2 verwendet sind, bei allen Kanälen außer einem vorgesehen ist und daß die Summenspannung eines jeden derjenigen Kanäle, die alle dieselbe Amplitude haben sollen, mittels zusätzlicher Multiplizierer mit einer der Spannung U27 entsprechenden Spannung eines jeden anderen dieser Kanäle multiplizierbar ist (Fig. 2).5. Arrangement according to claim 4, characterized in that it in the case that n channels with nz 2 are used, is provided for all channels except one and that the total voltage of each of those channels all have the same amplitude should have, by means of additional multipliers with one of the voltage U27 Voltage of any other of these channels can be multiplied (Fig. 2). 6. Verfahren nach Anspruch 1 oder Anordnung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die Sieb- und Halteschaltungen während der Kompensationszeit als Siebschaltungen und sonst als Halteschaltungen wirken.6. The method according to claim 1 or arrangement according to one of the claims 2 to 5, characterized in that the filter and hold circuits during the Compensation time act as filter circuits and otherwise as holding circuits. 7. Verfahren nach Anspruch 1 oder 6 oder Anordnung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß zur Verbesserung der Haltefunktion anstelle analoger Halteschaltungen jeweils eine digitale Zwischenspeicherung vorgesehen ist.7. The method according to claim 1 or 6 or arrangement according to one of the Claims 2 to 6, characterized in that to improve the holding function instead of analog hold circuits, a digital buffer is provided in each case is.