DE2533370A1 - Information storage in linear storage element - with direct access to individual longitudinal sections differently magnetizable as storage cells - Google Patents

Abstract

Information storage in linear storage element has direct access to individual longitudinal sections. They are differently magnetizable as storage cells. Pulses are produced with an intensity and direction suitable for the magnetization required in one or more controlled longitudinal sections of the storage elment. Pulses with a strength not sufficient for the magnetization required move toward each other from both ends of the storage element and along the storage element. The delay of one pulse compared to the other is such that the pulses are superimposed in the controlled longitudinal sections of the storage element to a pulse of sufficient strength.

Description

Verfahren und Anordnung zum Speichern von Informationen in einem linearen magnetisierbaren Speicherelement Die Erfindung betrifft ein Verfahren zum Speichern von Informationen in einem linearen Speicherelement mit direktem Zugriff zu dessen einzelnen, als Speicherzellen unterschiedlich magnetisierbaren Längenabschnitten, durch Erzeugen von Stromimpulsen von für dietgewünschte Magnetisierung geeigneter Stärke und Richtung in je einem oder mehreren angesteuerten Längenabschnitten des Speicherelements.Method and arrangement for storing information in a linear Magnetizable Storage Element The invention relates to a method for storage of information in a linear storage element with direct access to its individual length sections that can be magnetized differently as memory cells, by generating current pulses suitable for the desired magnetization Strength and direction in each of one or more controlled length sections of the Storage element.

Lineare Magnetspeicher, z.B. in Form von Nagnetdrähten, Magnetbändern od.dgl., sind bekannt. In der Regel handelt es sich um bewegte Speicherelemente, die an einem feststehenden Schreib- und Lesekopf vorbeilaufen. Dabei ist kein direkter Zugriff zu den einzelnen Speicherzellen, die den selektiv magnetisierbaren Längenabschnitten des Speicherelementes entsprechen, möglich. Derartige Speicher haben somit relativ lange Zugriffzeiten; außerdem ist die Verwendung mechanisch bewegter Teile in der Regel unerwünscht. Es ist jedoch auch bekannt, lineare Speicherelemente wie Nagnetdrähte mit direktem Zugriff zu den einzelnen Speicherzellen zu verwenden, wobei für jede einzelne Speicherzelle ein das Speicherelement kreuzender und eventuell auch um ihn herumgewundener Schreib- und Lesedraht vorgesehen ist, so daß ein Natrixspeicher mit Speicherzellen an den Kreuzungspunkten entsteht. Ein solcher Speicher hat im Prinzip die Vor-und Nachteile eines Magnetkernspeichers, nämlich schnelle Zugriffzeiten durch direkten Zugriff, aber relativ komplizierten und kostspieligen Aufbau. Linear magnetic memories, e.g. in the form of magnetic wires, magnetic tapes Or the like. Are known. As a rule, these are moving storage elements, which pass a fixed read and write head. There is no direct one Access to the individual memory cells, which are the selectively magnetizable length sections of the storage element are possible. Such memory thus have a relative long access times; In addition, the use of mechanically moving parts is in the Usually undesirable. However, it is also known to use linear storage elements such as magnet wires to use with direct access to the individual memory cells, for each individual memory cell one that crosses the memory element and possibly also around it write and read wire wound around it is provided, so that a matrix memory with memory cells at the crossing points. Such a memory has im Principle of the advantages and disadvantages of a magnetic core memory, namely fast access times through direct access, but relatively complicated and expensive structure.

Aufgabe der Erfindung ist es, ein Verfahren und eine Anordnung zum Speichern von Informationen in einem linearen magnetisierbaren Speicherelement anzugeben, das keine matrixartige Anordnung mit direkten Zuleitungen zu den einzelnen Speicherzellen benötigt und dadurch mit einfacheren urdbilligeren Mitteln realisiert werden kann als Matrixspeicher, gleichwohl aber deren Vorteile des direkten Zugriffs und der kurzen Zugriffszeit bietet. The object of the invention is to provide a method and an arrangement for To indicate storage of information in a linear magnetizable storage element, This is not a matrix-like arrangement with direct leads to the individual memory cells is required and can therefore be implemented with simpler, less expensive means as matrix memory, nevertheless their advantages of the direct Access and the short access time.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß man von beiden Enden des Speicherelementes her Stromimpulse von für die gewünschte Magnetisierung nicht ausreichender Stärke längs des Speicherelementes gegeneinander laufen läßt mit einer solchen Verzögerung des einen gegenüber dem anderen Impuls, daß sie sich in den jeweils angesteuerten Längenabschnitten des Speicherelementes zu einem Stromimpuls ausreichender Stärke überlagern. According to the invention, this object is achieved in that one of both Ends of the storage element ago current pulses for the desired magnetization insufficient strength along the storage element can run against each other with such a delay of the one in relation to the other impulse that they become in the respective controlled length sections of the memory element to a current pulse overlay with sufficient thickness.

Man benötigt somit im Prinzip nur zwei Anschlüsse an das Speicherelement an dessen beiden Enden, und die Ansteuerung der einzelnen Speicherzellen erfolgt nur durch die Wahl der Verzögerung zwischen den an beiden Enden erzeugten Impulsen. Die bei Matrixspeichern nötigen Zuleitungen zu den einzelnen Speicherzellen können somit entfallen, und der zur Ansteuerung der Speicherzellen nötige Aufwand beschränkt sich auf die schaltungstechnischen Mittel zum Erzeugen der Kurzzeitimpulse mit gewählter Verzögerung. Diese schaltungstechnischen Mittel brauchen jedoch nur einmal für eine im Prinzip beliebige Anzahl von Speicherzellen vorhanden zu sein. In principle, only two connections to the storage element are therefore required at both ends, and the individual memory cells are controlled just by choosing the delay between the pulses generated at both ends. The leads to the individual memory cells required for matrix memories can thus omitted, and the effort required to control the memory cells is limited on the circuitry means for generating the short-term pulses with selected Delay. However, this circuit means only need once for one in principle any number of memory cells to be present.

Vorzugsweise läßt man die Impulse in einem oder je einem zum Speicherelement parallel laufenden, mit ihm induktiv gekoppelten Stromleiter laufen, wobei es von der Art des Schreibens (Verwendung von Impulsen gleicher oder entgegengesetzter Polarität) abhängt, ob zweckmäßigerweise ein Stromleiter oder zwei getrennte Stromleiter für die gegeneinander laufenden Impulse benutzt werden. Preferably one leaves the pulses in one or each one current conductors that run parallel to the storage element and are inductively coupled with it run, taking it on the type of writing (use of pulses same or opposite polarity) depends on whether it is expedient to use a conductor or two separate conductors can be used for the pulses running against each other.

Für das Lesen der gespeicherten Information wird erfindungsgemäß die jeweilige Speicherzelle in gleicher Weise durch zwei gegeneinander laufende, sich an der Speicherzelle überlagernde Impulse angesteuert. Das Zusammenwirken dieses Uberlagerungsimpulses mit der die Information darstellenden Magnetisierung wird eine Schwächung der beiden Ansteuerungsimpulse und/oder die Induzierung entgegengesetzter Impulse in den Stromleitungen oder einer zusätzlichen Lese-Stromleitung bewirken. Die eine oder andere Erscheinung kann erfindungsgemäß zum Erkennen der ausgelesenen Information herangezogen werden. For reading the stored information, according to the invention the respective memory cell in the same way by two mutually running, pulses superimposed on the memory cell. The interaction of this Superposition pulse with the magnetization representing the information is a weakening of the two control pulses and / or the induction of opposing ones Cause pulses in the power lines or an additional read power line. According to the invention, one or the other phenomenon can be used to recognize the read-out Information can be used.

Die Erfindung sieht auch eine Anordnung zum Speichern von Informationen in einem linearen Speicherelement mit direktem Zugriff zu dessen unterschiedlich magnetisierbaren Längenbereichen vor, wobei Mittel zum Ansteuern jedes einzelnen Längenabschnittes des Speicherelementes mit einem Stromimpuls von für dessen gewünschte Magnetisierung geeigneter Stärke und Richtung vorgesehen sind. Eine solche Anordnung ist erfindungsgemäß dadurch gekennzeichnet, daß an jedem Ende des Speicherelementes je ein Impulsgeber an einen Stromleiter, der in oder entlang dem Speicherelement verläuft, angeschlossen ist und die Impulsgeber durch eine gemeinsame Auslösevorrichtung ansteuerbar sind, die ein Verzögerungsglied zum Erzeugen einer willkürlich wählbaren Verzögerung des einen gegenüber demanderen Impulsgeber aufweist. The invention also provides an arrangement for storing information in a linear memory element with direct access to its different magnetizable length ranges, with means for controlling each individual Length of the memory element with a current pulse of for its desired Magnetization of suitable strength and direction are provided. Such an arrangement is according to the invention characterized in that at each end of the storage element one pulse generator each to a conductor in or along the storage element runs, is connected and the pulse generator by a common trigger device Are controllable that a delay element for generating an arbitrarily selectable Has delay of one compared to the other pulse generator.

Das Verzögerungsglied hat vorzugsweise eine Anzahl von wahlweise einzeln oder in Serie zueinander in den Weg der Auslöse signale schaltbaren Verzögerungsstrecken und mit unterschiedlich abgestufter Verzögerungszeit. The delay element preferably has a number of optional individually or in series to each other in the way of the trigger signals switchable delay lines and with differently graduated delay times.

Gemäß einer bevorzugten Ausführungsform der Erfindung ist die Anordnung des Speicherelementes so getroffen, daß parallel zu dem magnetisierbaren Speicherelement je ein an den einen und anderen Impulsgeber angeschlossener Schreibdraht und ein Lesedraht verlaufen. Eine vorteilhafte Anordnung ergibt sich, wenn die Schreibdrähte und der Lesedraht im Innern des rohrförmig ausgebildeten Speicherelementes angeordnet sind. According to a preferred embodiment of the invention, the arrangement is of the memory element so taken that parallel to the magnetizable memory element one writing wire and one each connected to one pulse generator and the other Reading wire run. An advantageous arrangement is obtained when the writing wires and the reading wire is arranged in the interior of the tubular storage element are.

Eine Ausführungsform der Erfindung wird im folgenden anhand der Zeichnungen näher erläutert. An embodiment of the invention is described below with reference to the drawings explained in more detail.

Fig. 1 zeigt ein schematisches Impulsdiagramm zur Verdeutlichung des Prinzips der Erfindung. Fig. 1 shows a schematic pulse diagram for clarification of the principle of invention.

Fig. 2 zeigt ein Prinzipschaltbild eines Linearspeichers mit zugehöriger Schaltungsanordnung gemäß einer Ausführungsform der Erfindung. Fig. 2 shows a basic circuit diagram of a linear memory with associated Circuit arrangement according to one embodiment of the invention.

Fig. 3 zeigen Prinzip schaltbilder für das Impulslängenbis 5 gatter, das Verzögerungsglied und die Schreibgatter der Schaltungsanordnung nach Fig. 1. Fig. 3 show principle circuit diagrams for the pulse length up to 5 gates, the delay element and the write gate of the circuit arrangement according to FIG. 1.

Fig. 6 zeigt einen Querschnitt durch eine bevorzugte Ausführungsform eines Linearspeicherelementes mit Stromleitern für Schreiben und Lesen. Fig. 6 shows a cross section through a preferred embodiment of a linear storage element with current conductors for writing and reading.

Fig. 1 zeigt in verschiedenen Phasen die Überlagerung zweier Stromimpulse gleicher Polarität, die in einem Stromleiter von dessen beiden Endpunkten A und 3 her gegeneinander laufen. Beide Impulse sind z.B. Rechteckimpulse mit der Amplitude 1, und der vom rechten Endpunkt 3 aus von rechts nach links laufende Impuls soll gegenüber dem anderen eine Verzögerung At haben, so daß der von A nach rechts laufende Impuls einen streckenmäßigen ~Vorsprung11 A 5 = v.2St hat, wenn v die Fortpflanzungsgeschwindigkeit der Impulse in dem Stromleiter ist. Die in Phase 1 startenden Impulse haben sich in Phase 2 einander angenähert, treffen in Phase 3 aufeinander und haben sich in den Phasen 4 und 5 teilweise bzw. Fig. 1 shows the superposition of two current pulses in different phases of the same polarity in a conductor from its two end points A and 3 run against each other. Both pulses are e.g. square-wave pulses with the amplitude 1, and the impulse running from right to left from right end point 3 should have a delay At compared to the other, so that the one running from A to the right Momentum has a distance-wise ~ projection11 A 5 = v.2St, if v is the speed of propagation the impulse is in the conductor. The impulses that started in phase 1 have become approached each other in phase 2, meet in phase 3 and have partially resp.

vollständig zu einem Impuls mit der doppelten Amplitude 21 überlagert, bevor sie in Phase 6 wieder auseinanderlaufen.completely superimposed to form a pulse with twice the amplitude 21, before they diverge again in phase 6.

Der Ort der Überlagerung, d.h. sein Abstand von den Endpunkten A und B, hängt ab von der Verzögerung des einen gegenüber dem anderen Impuls. Auf diese Weise läßt sich ein bestimmter Punkt des Stromleiters exakt ansteuern. Ist dieser Stromleiter nun ein magnetisierbarer Draht oder läuft zu einem solchen parallel und ist mit ihm induktiv gekoppelt, dann werden die Impulse in dem Magnetdraht eine Magnetisierung bewirken. Wählt man die Magnetisierbarkeit des Magnetdrahtes so, daß zur Magnetisierung bzw. Ummagnetisierung eine Mindeststromstärke erforderlich ist, die zwischen 1 und 21 liegt, dann wird nur am Ort der Überlagerung der Impulse in dem Magnetdraht M ein für die Magnetisierung ausreichender Magnetisierungsimpuls IM erzeugt. Damit kann an dieser Stelle ein Informationsbit gespeichert werden.The location of the overlay, i.e. its distance from the endpoints A and B, depends on the delay of one pulse compared to the other. To this A certain point of the conductor can be controlled exactly. Is this Conductor is now a magnetizable wire or runs parallel to one and is inductively coupled to it, then the pulses in the magnet wire become one Cause magnetization. If one chooses the magnetizability of the magnet wire so, that a minimum current strength is required for magnetization or remagnetization is between 1 and 21, then only at the place where the pulses are superimposed in the magnet wire M a sufficient magnetization pulse for magnetization IM generated. This means that an information bit can be saved at this point.

Jeder auf diese Weise ansteuerbare und selektiv magnetisierbare Längenabschnitt des Magnetdrahtes stellt eine Speicherzelle dar, wobei die Länge jeder Speicherzelle mindestens gleich der Weglänge eines Impulses entspricht. Verwendet man Rechteckimpulse von z.B. 10 10 sec. Dauer und rechnet mit einer Ausbreitungsgeschwindigkeit von 200 000 km/sec in dem Stromleiter, so beträgt die Weglänge jedes Impulses und damit die notwendige Länge jeder Speicherzelle 2 cm, und in einem 1 m langen Draht können 50 Bit gespeichert werden. Each length section that can be controlled and selectively magnetized in this way of the magnet wire represents a memory cell, with the length of each memory cell at least equal to the path length of a pulse. If you use square pulses of e.g. 10 10 sec. duration and calculates with a speed of propagation of 200,000 km / sec in the conductor, then the path length of each pulse is and thus the necessary length of each storage cell 2 cm, and in a 1 m long wire can 50 bits can be saved.

In Wirklichkeit kann die Länge des selektiv magnetisierbaren Längenabschnitts (Speicherzelle) sogar etwas kleiner als die Impulslänge sein. Der Magnetisierungsvorgang an einer bestimmten Stelle hängt nicht nur von der Amplitude des Überlagerungsimpulses, sondern auch von seiner Dauer ab. Man kann nun leicht erkennen, daß der überlagerte Impuls mit der Stromstärke 21 an der Stelle x, wo die Impulsfronten aufeinandertreffen, am längsten dauert, nämlich so lange, bis die ganze Impulslänge durchgelaufen ist, während die zeitliche Dauer des Überlagerungsimpulses beiderseits der Stelle x abnimmt und in einem Abstand davon, die der Länge der Einzelimpulse entspricht, auf Null abgesunken ist. Unmittelbar am Punkt X steht somit der Überlagerungsstrom 21 länger zur Verfügung als entfernt davon, und man kann diese Tatsache dazu ausnutzen, um die Magnetisierung auf einen kleinen Bereich am Punkt X zu konzentrieren. In reality, the length of the selectively magnetizable length section (Memory cell) can even be slightly smaller than the pulse length. The magnetization process at a certain point depends not only on the amplitude of the superimposition pulse, but also on its duration. One can now easily see that the superimposed Impulse with the current strength 21 at the point x where the impulse fronts meet, lasts the longest, namely until the entire pulse length has passed through, while the duration of the superimposition pulse decreases on both sides of the point x and at a distance therefrom, which corresponds to the length of the individual pulses, to zero has sunk. Immediately at point X, the overlay current 21 is therefore longer available as removed from it, and one can take advantage of this fact in order to focus the magnetization on a small area at point X.

Fig. 2 zeigt eine Schaltungsanordnung für die Ansteuerung des Linearspeichers M mit sechzehn Längenabschnitten (O, 1, 2 90O 15) als Speicherzellen. Dabei sind mit 51 und 52 die Schreibdrähte und mit L der Lesedraht gekennzeichnet. Die Schreibdrähte 51, S2 sind jeweils über die Schreibgatter SG1, SG3 und SG2, SG4 und die Transistoren T1, T6 und T2, T5 mit dem Verzögerungsglied VG und dieses wiederum mit dem Impulslängengatter ILG verbunden0 Über die Transistoren T4, T7 und T3, T8 sind die Zuleitungen der Schreibdrähte 51, S2 mit dem entsprechenden Pol verbunden. Der Lesedraht L ist über den Transistor T9 mit dem Ausgang Z verbunden0 Die Schaltungsanordnung arbeitet wie folgt: Ein an die Leitung a angelegter Stromimpuls löst den Schreib/Lese-Vorgang aus0 Durch den Stromimpuls wird im Impulslängengatter ILG ein Kurzzeitimpuls erzeugt, dessen Länge von der gewählten Bemessung des Impulslängengatters ILG abhängig isto Dieser Kurzzeitimpuls wird im Verzögerungsglied VG geteilt0 Dabei wird der eine Stromimpuls durch eine Anzahl von wahlweise einzeln oder in Serie zueinander schaltbaren Verzögerungsstrecken verzögert0 Die unterschiedliche Verzögerungszeit, die den Wegunterschied der beiden Stromimpulse festlegt und damit die gewünschte Speicherzelle auswählt, kann durch entsprechende Potentiale an den Leitungen bi, b2, b3 und b4 stufenweise eingestellt werden. Fig. 2 shows a circuit arrangement for controlling the linear memory M with sixteen length sections (0, 1, 2 90O 15) as storage cells. Are there marked with 51 and 52 the writing wires and with L the reading wire. The writing wires 51, S2 are each via the write gates SG1, SG3 and SG2, SG4 and the transistors T1, T6 and T2, T5 with the delay element VG and this in turn with the pulse length gate ILG connected0 The supply lines are connected via the transistors T4, T7 and T3, T8 the Writing wires 51, S2 connected to the corresponding pole. The reading wire L is over the transistor T9 connected to the output Z0 The circuit arrangement works as follows: A current pulse applied to line a triggers the read / write process off0 The current pulse generates a short-term pulse in the pulse length gate ILG, whose length depends on the selected dimensioning of the pulse length gate ILG o This short-term pulse is divided in the delay element VG Current pulse through a number of optionally switchable individually or in series with each other Delay distances delayed0 The different delay times that determine the path difference of the two current pulses and thus selects the desired memory cell, can be achieved in stages by means of corresponding potentials on lines bi, b2, b3 and b4 can be set.

Durch Anlegung eines unterschiedlichen Potentials an die beiden Leitungen dl, d2 (z.B. + und -) wird die Polarität der Stromimpulse und damit der Informationswert des zu schreibenden Bits festgelegt0 Bei dieser Wahl der Potentiale an den Leitungen dl, d2 sind die Transistoren T1, T3, T5 und T7 für die das Verzögerungsglied in einem bestimmten zeitlichen Abstand verlassenden Stromimpulse durchlässig, während die Transistoren T2, T4, T6 und T8 sperren0 Dabei öffnet der ~linke" (vgl. Figo 2) Stromimpuls das Schreibgatter SG1 für eine bestimmte Zeitdauer und erzeugt im Schreibdraht S1 einen von links nach rechts laufenden positiven Stromimpuls. Der ~rechte" Stromimpuls öffnet das Impulsgatter SG2 für eine bestimmte Zeitdauer und erzeugt im Schreibdraht S2 einen von rechts nach links laufenden positiven Stromimpuls. Die beiden einander entgegenlaufenden positiven Stromimpulse erzeugen am Ort der Uberlagerung in der Speicherzelle des Magnetdrahtes M einen für die Ummagnetisierung ausreichenden positiven Magnetisierungsimpuls IM, der eine Ummagnetisierung der Speicherzelle aber nur dann zur Folge hat, wenn diese nicht schon in dieser Richtung magnetisiert war. By applying a different potential to the two lines dl, d2 (e.g. + and -) become the polarity of the current pulses and thus the information value of the bit to be written 0 With this selection of the potentials on the lines dl, d2 are the transistors T1, T3, T5 and T7 for the delay element in a certain time interval leaving current pulses permeable, while the transistors T2, T4, T6 and T8 block0 The ~ left one opens (cf. Figo 2) Current pulse generated by the write gate SG1 for a certain period of time a positive current pulse running from left to right in the write wire S1. The "right" current pulse opens the pulse gate SG2 for a certain period of time and generates a positive current pulse running from right to left in the writing wire S2. The two opposing positive current pulses generate at the location of the Overlay in the memory cell of the magnet wire M one for the remagnetization Sufficient positive magnetization impulse IM that a reversal of magnetization of the However, this only results in a memory cell if it is not already in this direction was magnetized.

Bei der anderen Wahl der an die Leitungen di, d2 (- und +) angelegten Potentiale sind entsprechend die Transistoren T2, T4, T6 und T8 durchlässig und die Transistoren T1, T5, T5 undT? gesperrt0 Der linke Stromimpuls öffnet dann das Schreibgatter SG2 und erzeugt einen von links nach rechts laufenden negativen Stromimpuls, während der rechte Stromimpuls das Schreibgatter SG3 öffnet und einen von rechts nach links laufenden negativen Stromimpuls erzeugt. Die betreffende Speicherzelle des Magnetdrahtes M wird auch hier nur dann von dem negativen Magnetisierungsimpuls IM ummagnetisiert, wenn sie nicht schon in dieser Richtung magnetisiert war0 Beim Lesevorgang wird ebenfalls durch zwei einander entgegenlaufende Stromimpulse am Ort der Überlagerung ein Magnetisierimpuls IM ausgelöst. Erfolgt dabei eine Ummagne tisierung, dçhe die Speicherzelle hatte vorher eine andere Magnetisierungsrichtung, so wird im Lesedraht L ein positiver oder negativer Stromimpuls erzeugt, der in der Antwortleitung Z einen verstärkten Stromimpuls nach sich zieht. Damit kann der Inhalt der ausgewählten Speicherzelle erkannt werden0 Das in Figo 3 dargestellte Impulslängengatter ILG steuert mit Hilfe des an die Leitung a angelegten Potentials über die Transistoren TR1, TR2, TR3, TR4 und TR5 den Haupt~ stromweg u-v. Dieser Hauptstromweg ist zunächst durch TR5 gesperrt0 Wird das Potential der Leitung a negativ, dann sperrt TR4, und TR5 wird durchlässig. Dies erfolgt zum Zeitpunkt #1 = aTR4+ eTR5 + t4 + t5 + t6 wenn das negative Potential zum Zeitpunkt O an der Stelle X anliegt. Dabei wird mit "a" die Ausschaltzeit und mit 'e" die Einschaltzeit des entsprechenden Transistors bezeichnet und mit ntn die Zeit, die der Potentialsprung für den entsprechenden Zuleitungsweg benötigt0 Mit ~t4'I ist insbesondere eine Verzögerungsleitung gekennzeichnet, die in der Form eines mit einem Dielektrikum umgebenen Leiters realisiert werden kann. The other choice is the one applied to lines di, d2 (- and +) The transistors T2, T4, T6 and T8 are correspondingly permeable and the transistors T1, T5, T5 and T? blocked0 The left current pulse then opens the Write gate SG2 and generates a negative current pulse running from left to right, while the right current pulse opens the write gate SG3 and one from the right negative current pulse running to the left is generated. The memory cell in question of the magnet wire M is only then affected by the negative magnetization pulse IM has been remagnetized if it was not already magnetized in this direction0 At the The reading process is also carried out by two current pulses running in opposite directions on the A magnetizing pulse IM is triggered at the location of the superimposition. There is an ummagne tization, because the memory cell previously had a different direction of magnetization, in this way, a positive or negative current pulse is generated in the reading wire L, which in the response line Z entails an amplified current pulse. With that, the The contents of the selected memory cell are recognized0 that shown in FIG Pulse length gate ILG controls with the help of the potential applied to line a the main current path u-v via the transistors TR1, TR2, TR3, TR4 and TR5. This Main current path is initially blocked by TR5 0 If the potential of line a negative, then TR4 blocks and TR5 becomes permeable. This happens at time # 1 = aTR4 + eTR5 + t4 + t5 + t6 if the negative potential is at the point in time O X is present. With "a" the switch-off time and with 'e "the switch-on time of the corresponding transistor and with ntn the time that the potential jump required for the corresponding supply path 0 With ~ t4'I is in particular a delay line characterized, which is realized in the form of a conductor surrounded by a dielectric can be.

Andererseits sperrt der Transistor TR1, der Transistor TR2 wird durchlässig, und der ursprünglich durchlässige Transistor TR3 sperrt0 Dies erfolgt zum Zeitpunkt t aTRl + eTR2 +aTR3 + t1 + t2 + t3 Damit ergibt sich eine Durchlässigkeit des Hauptstromweges u-v im Zeitintervall T = t2 -Durch entsprechende Bemessung der Schaltungsanordnung des Impulslängengatters ILG kann damit eine gewünschte Zeitdauer erzielt werden0 Der dem Eingang des in Fig. 4 dargestellten Verzögerungsgliedes VG zugeführte Stromimpuls wird in einen ~linken" und ~rechten" Teilimpuls aufgeteilt. Dabei erfährt der rechte Teilimpuls entsprechend der an die Leitungen b1, b2, b3 und b4 angelegten Kombination aus positivem und negativem Potential eine entsprechende Verzögerung durch die Verzögerungsleitungen VL8> VL4, VL2 und VLI. Zum Beispiel tritt durch Anlegen eines negativen Potentials an b1 und b4 und eines positiven Potentials an b2 und b3 eine Verzögerung des Stromimpulses durch die Verzögerungsleitungen VL8 und VL1 auf e Damit kann bei geeigneter Kombination jeder Verzögerungswert zwischen O und 15 erhalten werden0 Der linke Impuls wird entsprechend so verzögert, daß bei der Kombination mit dem Verzögerungswert O die Speicherzelle O angesteuert wird. On the other hand, the transistor TR1 blocks, the transistor TR2 becomes conductive, and the originally conductive transistor TR3 blocks0 This occurs at the point in time t aTRl + eTR2 + aTR3 + t1 + t2 + t3 This results in the main flow path being permeable u-v in the time interval T = t2 -By appropriate dimensioning of the circuit arrangement of the pulse length gate ILG can thus be achieved a desired duration0 The current pulse fed to the input of the delay element VG shown in FIG is divided into a ~ left "and a ~ right" partial pulse. The right one finds out Partial pulse according to the combination applied to lines b1, b2, b3 and b4 a corresponding delay through the delay lines from positive and negative potential VL8> VL4, VL2 and VLI. For example, it occurs by applying a negative potential a delay of the current pulse at b1 and b4 and a positive potential at b2 and b3 through the delay lines VL8 and VL1 to e. With a suitable combination any delay value between 0 and 15 can be obtained 0 the left one pulse is delayed accordingly so that when combined with the delay value O the memory cell O is controlled.

In Fig. 5 ist die Schaltungsanordnung eines Schref> gatters SG in der Art einer monostabilen Kippstufe dargestellt. Im stabilen Zustand ist der linke Transistor durchlässig und der rechte gesperrt. Ein an ESG angelegter negativer Eingangsimpuls sperrt den linken Transistor und steuert den rechten durch, so daß am Ausgang ASG ein negativer Ausgangsimpuls auftritt. Nach einer von den Sigenschatten der Kippstufe bestimmten Zeit kehrt das Schreibgatter SG wieder in den stabilen Zustand zurück. 5 shows the circuit arrangement of a write gate SG shown in the manner of a monostable multivibrator. The is in a stable state left transistor permeable and the right one blocked. A negative applied to ESG Input pulse blocks the left transistor and controls the right one, so that a negative output pulse occurs at output ASG. According to one of the Sigenschatten the time specified in the flip-flop, the write gate SG returns to the stable state State back.

Fig. 6 zeigt im Querschnitt eine vorteilhafte Ausführungsform der Erfindung, bei der die Schreibdrähte 51 und 52 und der Lesedraht L im Inneren des rohrförmig ausgebildeten Speicherelements N angeordnet sind. Fig. 6 shows in cross section an advantageous embodiment of the Invention, in which the writing wires 51 and 52 and the reading wire L inside the tubular storage element N are arranged.

Änderungen und Ausgestaltungen der beschriebenen Ausführungsform sind für den Fachmann ohne weiteres möglich und fallen in den Rahmen der Erfindung. Changes and refinements of the embodiment described are easily possible for the person skilled in the art and fall within the scope of the invention.

Claims (9)

PATENTANSPRÜCHEPATENT CLAIMS Verfahren zum Speichern von Informationen in einem linearen Speicherelement mit direktem Zugriff zu dessen einzelnen, als Speicherzellen unterschiedlich magnetisierbaren Längenabschnitten, durch Erzeugen von Stromimpulsen von für die gewünschte Magnetisierung geeigneter Stärke und Richtung in je einem oder mehreren angesteuerten Längenabschnitten des Speicherelementes, dadurch g e k e n n -z e i c h n e t , daß man von beiden Enden des Speicherelementes (M) her Stromimpulse von für die gewünschte Magnetisierung nicht ausreichender Stärke längs des Speicherelementes (M) gegeneinander laufen läßt mit einer solchen Verzögerung des einen gegenüber dem anderen Impuls, daß sie sich in den jeweils angesteuerten Längenabschnitten des Speicherelementes (M) zu einem Stromimpuls ausreichender Stärke überlagern.Method for storing information in a linear memory element with direct access to its individual, differently magnetizable as memory cells Length sections, by generating current pulses for the desired magnetization suitable strength and direction in one or more controlled length sections of the storage element, thereby g e k e n n n -z e i c h n e t that one of both Ends of the storage element (M) produce current pulses for the desired magnetization insufficient strength along the storage element (M) run against each other leaves with such a delay of the one against the other impulse that it in the respectively controlled length sections of the memory element (M) superimpose a current pulse of sufficient strength. 2o Verfahren nach Anspruch 1, dadurch g e k e n n -z e i c h n e t , daß man die Impulse in einem oder je mit ihm einem zum Speicherelement parallel verlauSenden,induktiv gekoppelten Stromleiter (51, 52) laufen läßt0 30 Verfahren nach Anspruch 1, dadurch g e k e n n -z e i c h n e t , daß man auch zum Auslesen der Information in den jeweils angesteuerten Längenabschnitten des Speicherelementes (M) einen Uberlagerungsimpuls aus zwei einander entgegenlaufenden Einzelimpulsen erzeugte 2o The method according to claim 1, characterized in that it is indicated that one has the impulses in one or with it one parallel to the storage element Run, inductively coupled current conductor (51, 52) runs 0 30 process according to claim 1, characterized in that one can also read out the information in the respective controlled length sections of the Storage element (M) a superimposed pulse consisting of two individual pulses running in opposite directions generated 4. Verfahren nach Anspruch 1, dadurch g e k e n n -z e i c h n e t , daß man zum Erkennen der ausgelesenen Information die durch die Ent- oder Ummagnetisierung des angesteuerten Längenabschnitts bewirkte Schwächung des einen und/oder anderen Ansteuerimpulses benutzt.4. The method according to claim 1, characterized in that g e k e n n -z e i c h n e t that to recognize the information read out by the demagnetization or reversal of magnetization of the controlled length segment caused weakening of one and / or the other Control pulse used. 5. Verfahren nach Anspruch 1, dadurch g e k e n n -z e i c h n e t , daß man zum Erkennen der ausgelesenen en Information ein durch die Ent- oder Ummagnetisierung in dem Speicherelement (M) oder einem längs dazu verlaufenden Stromleiter (L) induzierten Stromimpuls benutzt.5. The method according to claim 1, characterized in that g e k e n n -z e i c h n e t that one can recognize the information read out by demagnetization or reversal of magnetization induced in the storage element (M) or a current conductor (L) running along it Current pulse used. 6. Anordnung zum Speichern von Informationen in einem linearen Speicherelement mit direktem Zugriff zu dessen unterschiedlich magnetisierbaren Längenabschnitten und mit Mitteln zum Ansteuern jedes einzelnen Längenabschnittes des Speicherelementes mit einem Stromimpuls von für dessen gewünscht Magnetisierung geeigneter Stärke und Richtung, dadurch g e k e n n z e i c h n e t , daß an jedem Ende des Speicherelementes (M) je ein Impulsgeber (SG1, SG2, SG3, SG4) an einen oder je einen Stromleiter (51, 52), der in oder entlang dem Speicherelement (M) verläuft, angeschlossen ist und die Impulsgeber durch eine gemeinsame Auslösevorrichtung angesteuert werden, die ein Verzögerungsglied (VG) zum Erzeugen einer willkürlich wählbaren Verzögerung des einen gegenüber dem anderen Impulsgeber aufweist.6. Arrangement for storing information in a linear storage element with direct access to its differently magnetizable length sections and with means for controlling each individual length section of the storage element with a current pulse of strength suitable for its desired magnetization and direction, indicated by the fact that at each end of the storage element (M) one pulse generator (SG1, SG2, SG3, SG4) to one or one conductor each (51, 52), which runs in or along the storage element (M), is connected and the pulse generator by a common triggering device controlled that a delay element (VG) for generating an arbitrarily selectable Has delay of one compared to the other pulse generator. 70 Anordnung nach Anspruch 6, dadurch g e k e n n -z e i c h n e t , daß das Verzögerungsglied (VG) eine Anzahl von wahlweise einzeln oder in Serie zueinander in den Weg der Auslöseimpulse schaltbaren Verzögerungsstrecken mit unterschiedlich abgestufter Verzögerungszeit aufweist.70 Arrangement according to claim 6, characterized in that it is indicated that the delay element (VG) a number of either individually or in series each other in the path of the trigger pulses switchable delay lines with different has graduated delay time. 8. Anordnung nach Anspruch 6, dadurch g e k e n n -z e i c h n e t , daß parallel zu dem Speicherelement (M) je ein an den einen und anderen Impulsgeber angeschlossener Stromleiter (S1, S2) und ein Lesestromleiter (L) verlaufen0 8. An arrangement according to claim 6, characterized in that g e k e n n -z e i c h n e t that parallel to the storage element (M) one to one and the other pulse generator Connected current conductors (S1, S2) and a read current conductor (L) run 0 9. Anordnung nach Anspruch 6, dadurch g e k e n n -z e i c h n e t , daß die Stromleiter (51, 52, L) im Inneren des rohrförmig ausgebildeten Speicherelementes angeordnet sind.9. Arrangement according to claim 6, characterized in that the current conductors (51, 52, L) are arranged in the interior of the tubular storage element. L e e r s e i t eL e r s e i t e