DE2515660B2 - Method for generating FM signals in an electronic route guidance system and circuit for carrying out the method - Google Patents

Description

Die Erfindung betrifft ein Verfahren gemäß dem Oberbegriff des Patentanspruchs 1.The invention relates to a method according to the preamble of claim 1.

Ein solches Verfahren ist aus der DE-OS 24 07 292 bekannt. Bei dem bekannten Verfahren wird ein rechteckförmiger Impulsstrom durch wechselseitiges Durchschalten zweier Hälften der Primärwicklung eines Transformators erzeugt. Das Verfahren weist den Nachteil auf, daß bei einer anschließenden Glättung des rechteckförmigen Impulsstroms ein sinusähnlicher Strom mit erheblichen Oberwellenanteilen erhalten wird. Ein weiterer Nachteil ist darin zu sehen, daß zur Ableitung einer treppenförmigen Spannung mit sinus-Such a method is known from DE-OS 24 07 292. In the known method, a Rectangular pulse current by alternately connecting two halves of the primary winding of one Transformer generated. The method has the disadvantage that with a subsequent smoothing of the Rectangular pulse current received a sinusoidal current with considerable harmonic components will. Another disadvantage is that to derive a step-shaped voltage with sinusoidal

ähnlicher Form durch Einprägung eines Stromes ein aufwendiger Ausgangsübertrager zwingend erforderlich istsimilar shape by impressing a current, an expensive output transformer is absolutely necessary is

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren und eine Schaltung nach der eingangs genannten Art anzugeben, bei welchem die vorgenannten Nachteile vermieden werden und wobei in hohem Grade digitale Bausteine zur Anwendung gelangen, um einen Aufbau in integrierter Schaltung zu ermöglicnen.The object of the present invention is to provide a method and a circuit according to the opening paragraph Specify mentioned type, in which the aforementioned disadvantages are avoided and with a high degree Digital building blocks are used to enable an integrated circuit structure.

Diese Aufgabe wird durch die im Kennzeichen des Patentanspruchs 1 angegebenen Merkmale gelöstThis object is achieved by the features specified in the characterizing part of claim 1

Die Erfindung hat den Vorteil, daß eine derart abgeleitete treppenförmige periodische Spannung nur einen geringen Anteil an Oberwellen aufweist, weil durch die Verwendung derselben Widerstände für die erste und zweite Viertelperiode einer Halbperiode der erzeugten Spannung eine exakte Symmetrierung der Kurvenform erzielt wird. Ferner kann durch Vergrößerung der Anzahl der Widerstände bereits "hne Glättung die Spannung nahezu beliebig genau einer Sinusform angenähert werden. Weiterhin wird nach der Erfindung im Wandler eine treppenförmige periodische Spannung mit bereits sinusähnlicher Form erzeugt, so daß dem Wandler nahezu jede beliebige Endstufe nachgeschaltet werden kann.The invention has the advantage that such a derived step-shaped periodic voltage only has a low proportion of harmonics, because by using the same resistors for the first and second quarter periods of a half period of the generated voltage an exact balancing of the Curve shape is achieved. Furthermore, by increasing the number of resistors, smoothing can be achieved the voltage can be approximated to a sinusoidal shape with almost any precision. Furthermore, according to the invention a stepped periodic voltage with an already sinusoidal shape is generated in the converter, so that the Converter almost any output stage can be connected downstream.

Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind den kennzeichnenden Teilen der Unteransprüche zu entnehmen. Besonders vorteilhaft ist, daß die Frequenz eines digitalen Signals durch einen externen Befehl geändert wird, so daß eine von außen steuerbare schnelle Frequenzumtastung möglich ist. Außerdem wird für eine Gegentaktendstufe nur ein einziges analoges Verstärkerteil benötigt.Advantageous developments and refinements of the invention are the characterizing parts of the Refer to subclaims. It is particularly advantageous that the frequency of a digital signal by a external command is changed, so that an externally controllable fast frequency shift keying is possible. In addition, only a single analog amplifier section is required for a push-pull output stage.

Weitere Vorteile und Einzelheiten der Erfindung werden im folgenden in einem Ausführungsbeispiel für ein Verkehrsführungssystem anhand einer Zeichnung mit einer Figur näher beschrieben und erläutert. Die Figur zeigt ein Schaltbild eines Sinusgenerators.Further advantages and details of the invention are given below in an exemplary embodiment for a traffic management system described and explained in more detail with reference to a drawing with a figure. the Figure shows a circuit diagram of a sine wave generator.

Der Sinusgenerator besteht im wesentlichen aus folgenden Baugruppen: Oszillatorschaltung 51, erste Frequenzverdopplerschaltung 52, umschaltbarer Frequenzteiler 53, zweite Frequenzverdopplerschaltung 54, Wandler 55, Endstufe 56.The sine wave generator consists essentially of the following assemblies: oscillator circuit 51, first Frequency doubler circuit 52, switchable frequency divider 53, second frequency doubler circuit 54, Converter 55, output stage 56.

In der Oszillatorschaltung 51, bei der dem Schwingquarz 15 eine Parallelschaltung aus einem einstellbaren Kondensator 57 und einem Festkondensator 58 vorgeschaltet ist und bei der dem Schwingquarz 15 ein erster Widerstand 59 parallel zu einem ersten Inverter 60, ein dritter Kondensator 61 und ein zweiter Widerstand 62 parallel zu einem zweiten Inverter 63 nachgeschaltet sind, wird ein digitales Taktsignal mit der Eigenfrequenz des Schwingquarzes 15 von 4,433 MHz erzeugt.In the oscillator circuit 51, in which the quartz crystal 15 is a parallel circuit of an adjustable Capacitor 57 and a fixed capacitor 58 is connected upstream and in which the quartz crystal 15 is a first resistor 59 in parallel with a first inverter 60, a third capacitor 61 and a second Resistor 62 are connected downstream in parallel to a second inverter 63, a digital clock signal with the Natural frequency of the quartz crystal 15 of 4.433 MHz is generated.

Das aus Ausgang A] der Oszillatorschaltung 51 anliegende Taktsignal wird zum einen über einen Inverter 64 einem Taktausgang Bi, zum anderen einem Eingang eines NAND-Gatters 65 zugeführt. An einem zweiten Eingang des NAND-Gatters 65 liegt ein über einen Eingang Cherangeführtes Befehlssignal.The clock signal present from output A] of the oscillator circuit 51 is fed to a clock output Bi via an inverter 64 and to an input of a NAND gate 65. At a second input of the NAND gate 65 is a command signal fed via an input Cheran.

Der Ausgang des NAND-Gatters 65 führt an die erste Frequenzverdopplerschaltung 52 und ist dort zum einen mit einem Eingang eines Inverters 66, zum anderen über einen ersten Kondensator 67 mit einem Eingang eines NOR-Gatters 68 verbunden. Dem ersten Kondensator 67 ist ein an Masse gelegter erster Widerstand 69 nachgeschaltet. Der Ausgang des Inverters 66 ist über einen zweiten Kondensator 70 mit einem zweiten Eingang des NOR-Gatters 68 verbunden. Dem zweiten Kondensator 70 ist ein an Masse gelegter zweiter Widerstand 71 nachgeschaltet Am Ausgang des NOR-Gatters 68, das gleichzeitig den Ausgang der ersten Frequenzverdopplerschaltung 52 bildet, liegt ein digitales Taktsignal von 8,866 MHz.The output of the NAND gate 65 leads to the first frequency doubler circuit 52 and is there on the one hand with one input of an inverter 66, on the other hand via a first capacitor 67 with an input of a NOR gate 68 connected. The first capacitor 67 has a first resistor 69 connected to ground downstream. The output of the inverter 66 is connected to a second capacitor 70 via a second capacitor 70 Input of NOR gate 68 connected. The second capacitor 70 is a grounded second one Resistor 71 connected downstream at the output of the NOR gate 68, which is also the output of the first frequency doubler circuit 52 forms, is a digital clock signal of 8.866 MHz.

Das digitale Taktsignal von 8,866MHz wird einem Zähleingang B eines 4-Bit-Binärzählers 72 vom Typ 7493 (siehe Siemens-Datenbuch 1974/75, Band I, Digitale Schaltungen MOS, Seite 178) zugeführt, der dasThe digital clock signal of 8.866MHz is fed to a counter input B of a 4-bit binary counter 72 of the 7493 type (see Siemens Data Book 1974/75, Volume I, Digital Circuits MOS, page 178), to which the

ι ο Kernstück der Frequenzteilerschaltung 53 bildetι ο the core of the frequency divider circuit 53 forms

Es ist anzumerken, daß im 4-Bit-Binärzähler 72 der Ausgang Qa nicht mit dem Zähleingang B verbunden ist, so daß der 4-Bit-Zähler 72 nur von null bis sieben zählt also acht Perioden der Zählfrequenz registriet It should be noted that the output Qa in the 4-bit binary counter 72 is not connected to the counting input B , so that the 4-bit counter 72 only counts from zero to seven, i.e. eight periods of the counting frequency

Je nachdem, ob an einem Eingang D ein Zustand L oder Zustand H eines Signals anliegt, teilt die Frequenzteilerschaltung 53 die Taktfrequenz von 8,866 MHz durch acht oder durch sechs. Dies geschieht auf folgende Weise: Die Ausgänge Qb und Qa und Qc des 4-Bit-Binär-Zählers 72 liegen an den Eingängen eines NAND-Gatters 73, der Ausgang Qd am Eingang eines Inverters 74. Die Ausgänge des NAND-Gatters 73 und des Inverters 74 sind mit den Eingängen eines weiteren NAND-Gatters 75 verbunden.Depending on whether a state L or state H of a signal is present at an input D , the frequency divider circuit 53 divides the clock frequency of 8.866 MHz by eight or by six. This is done in the following way: the outputs Qb and Qa and Qc of the 4-bit binary counter 72 are at the inputs of a NAND gate 73, the output Qd at the input of an inverter 74. The outputs of the NAND gate 73 and des Inverters 74 are connected to the inputs of a further NAND gate 75.

Durch diese logische Verknüpfung erscheint am Ausgang lies NAND-Gatters 75 für die Dezimalzahlen null bis zwei der Zustand L, für die Dezimalzahlen drei bis sieben der Zustand H. Wie noch gezeigt wird, wird der 4-Bit-Binär-Zähler 72 beim Teilen durch sechs durch As a result of this logic operation, the state L appears at the output read NAND gate 75 for the decimal numbers zero to two , and the state H for the decimal numbers three to seven six through

ju den der Dezimalzahl sechs entsprechenden Zustand zurückgesetzt. Somit liegt am Ausgang des NAND-Gliedes 75 für die Dezimalzahlen null bis zwei der Zustand L und für die Dezimalzahlen drei bei fünf der Zustand H an. Dies bedeutet, daß die durch sechsju is reset to the state corresponding to the decimal number six. Thus the state L is present at the output of the NAND gate 75 for the decimal numbers zero to two and the state H for the decimal numbers three with five. This means that the through six

r> geteilte Zählfrequenz von 8,855 MHz anliegt. Sie wird einem Eingang eines NAND-Gatters 76 zugeführt.r> divided counting frequency of 8.855 MHz is applied. she will fed to an input of a NAND gate 76.

Am Zählerausgang Qa der bekanntlich von null bis drei den Zustand L und von vier bis sieben den Zustand //besitzt, kann die durch acht geteilte Zählfrequenz vonAt the counter output Qa, which is known to have the state L from zero to three and the state // from four to seven, the counting frequency divided by eight can be measured by

4(i 8,866 MHz direkt abgegriffen werden, und sie wird einem Eingang eines NAND-Gatters 77 zugeführt.4 (i 8.866 MHz can be tapped directly, and it will fed to an input of a NAND gate 77.

Die Zählerausgänge Qc und Qd liegen weiterhin an den Eingängen eines NAND-Gatters 78, dem ein Inverter 79 nachgeschaltet ist, dessen Ausgang mit demThe counter outputs Qc and Qd are still at the inputs of a NAND gate 78, which is followed by an inverter 79, the output of which with the

r, ersten Rückstelleingang R_m des 4-Bit-Binär-Zählers 72 verbunden ist.r, first reset input R _{m of} the 4-bit binary counter 72 is connected.

Der Eingang D der Schaltung ist mit einem Eingang eines NAND-Gatters 80 und über einen Inverter 81 mit einem Eingang eines NAND-Gatters 82 verbunden. DerThe input D of the circuit is connected to an input of a NAND gate 80 and via an inverter 81 to an input of a NAND gate 82. Of the

>o Ausgang des NAND-Gatters 75 ist über einen Inverter 83 jeweils mit einem zweiten Eingang der NAND-Gatter 80 und 82 verbunden. Die Ausgänge der NAND-Gatter 80 und 82 liegen an den Eingängen eines Flip-Flops, das aus NAND-Gattern 84 und 85 aufgebaut> o Output of NAND gate 75 is via an inverter 83 each connected to a second input of the NAND gates 80 and 82. The outputs of the NAND gates 80 and 82 are connected to the inputs of a flip-flop made up of NAND gates 84 and 85

5·) ist. Der Ausgang des NAND-Gatters 84 ist mit einem Eingang des NAND-Gatters 76 und mit dem zweiten Rückstell-Eingang /?02 des 4-Bit-Binär-Zählers 72 verbunden. 5 ·) is. The output of NAND gate 84 is a Input of the NAND gate 76 and connected to the second reset input /? 02 of the 4-bit binary counter 72.

Der Ausgang des NAND-Gatters 85 liegt an einemThe output of NAND gate 85 is on one

in Eingang des NAND-Gatters 77.in input of NAND gate 77.

Nach dem Beschreiben der Schaltung soll nun die Funktionsweise der Frequenzteilerschaltung 53 erläutert werden. Es wird davon ausgegangen, daß am Eingang D und somit an einem Eingang desAfter the circuit has been described, the mode of operation of the frequency divider circuit 53 will now be explained. It is assumed that at input D and thus at an input of the

. ■. NAND-Gatters 80 der Zustand L vorliegt. Dieses bewirkt unabhängig vom Zustand des anderen Eingangs am Ausgang des NAND-Gatters 80 einen Zustand H.
Der Zustand L am Einsane D bewirkt weeen des. ■. NAND gate 80 the state L is present. This causes a state H at the output of the NAND gate 80 regardless of the state of the other input.
The state L at Einsane D causes weeen des

Inverters 81 einen Zustand H am ersten Eingang des NAND-Gatters 82. Da am Ausgang des NAND-Gatters 75 von null bis zwei der Zustand fund von drei bis sieben der Zustand H vorherrscht, liegen wegen des Inverters 83 an den zweiten Eingängen der NAND-Gatter 80 und 82 von null bis zwei der Zustand H und von drei bis sieben der Zustand L Inverter 81 H a state prevails at the first input of NAND gate 82. Since at the output of NAND gate 75 from zero to two of the fund state of three to seven of the state H, are due to the inverter 83 at the second inputs of the NAND Gates 80 and 82 the state H from zero to two and the state L from three to seven

Es wurde davon ausgegangen, daß der Ausgang des NAND-Gatters 85 den Zustand //besitzt, so daß dieser Zustand auch an einem Eingang des NAND-Gatters 77 liegt. Der Ausgang des zweiten NAND-Gatters 84 des Flip-Flop hat dann den Zustand L, so daß das NAND-Gatter 76 gesperrt ist. An seinem Ausgang liegt in diesem Fall der Zustand H. It was assumed that the output of the NAND gate 85 has the state //, so that this state is also at an input of the NAND gate 77. The output of the second NAND gate 84 of the flip-flop then has the state L, so that the NAND gate 76 is blocked. In this case, the status H is at its output.

Somit gelangt die am ersten Eingang des N AN D-Gatters 77 liegende durch acht geteilte Zählfrequenz über ein NAND-Gatter 86, dessen Eingänge mit den Ausgängen der NAND-Gatter 76 und 77 verbunden sind, in die zweite Frequenzverdopplerschaltung 54, und es wird in der Frequenzteilerschaltung 53 laufend durch acht geteilt.Thus, the counting frequency, which is at the first input of the N AN D gate 77, is divided by eight a NAND gate 86, the inputs of which are connected to the outputs of the NAND gates 76 and 77 are, into the second frequency doubler circuit 54, and it is continuously through in the frequency divider circuit 53 eight shared.

Es wird nun der Fall betrachtet, bei dem der Schaltungseingang D und somit der eine Eingang des NAND-Gatters 80 den Zustand //annimmt. Da für die Dezimalzahlen null bis zwei auch der zweite Eingang des NAND-Gatters 70 den Zustand //besitzt, erscheint am Ausgang der Zustand L, der wiederum das Flip-Flop kippt, so daß am Ausgang des NAND-Gatters 84 der Zustand H auftritt, während der Ausgang des NAND-Gatters 85 den Zustand L annimmt und das NAND-Gatter 77 sperrt.The case is now considered in which the circuit input D and thus one input of the NAND gate 80 assumes the state //. Since the second input of the NAND gate 70 also has the state // for the decimal numbers zero to two, the state L appears at the output, which in turn toggles the flip-flop, so that the state H occurs at the output of the NAND gate 84 , while the output of the NAND gate 85 assumes the state L and the NAND gate 77 blocks.

Es liegen nunmehr sowohl an einem Eingang des NAND-Gatters 76 als auch am zweiten Rückstelleingang /?02 die Zustände H, so daß das am anderen Eingang des NAND-Gatters 76 liegende Signal über das NAND-Gatter 86 in die zweite Frequenzverdopplerschaltung 54 gelangt. Durch die logische Verknüpfung des 4-Bit-Zählers 72 mit dem NAND-Gatter 78 und dem Inverter 79 nimmt der erste Rückstelleingang Ä01 genau dann den Zustand H an, wenn sowohl der Zählerausgang Qc als auch der Zählerausgang Qo den Zustand H besitzt; dies ist bei der Dezimalzahl sechs der Fall. Da die Rückstelleingänge /?oi und Λ02 intern durch ein UND-Glied verknüpft sind, wird im vorliegenden Fall der 4-Bit-Binärzähler 72 bei der Dezimalzahl sechs zurückgesetzt, und es gelangt die durch sechs geteilte Zählfrequenz von 8,866MHz in die zweite Freqjenzverdopplerschaltung 54. The states H are now both at one input of the NAND gate 76 and at the second reset input /? 02, so that the signal at the other input of the NAND gate 76 reaches the second frequency doubler circuit 54 via the NAND gate 86. As a result of the logical combination of the 4-bit counter 72 with the NAND gate 78 and the inverter 79, the first reset input A01 assumes the state H precisely when both the counter output Qc and the counter output Qo have the state H ; this is the case with the decimal number six. Since the reset inputs /? Oi and Λ02 are linked internally by an AND element, in the present case the 4-bit binary counter 72 is reset when the decimal number is six, and the counting frequency of 8.866 MHz, divided by six, enters the second frequency doubler circuit 54 .

Ein erneutes Auftreten des Zustandes L am Eingang D bewirkt ein Umschalten des Teilungsverhältnisses auf acht.A renewed occurrence of the L state at input D causes the division ratio to switch to eight.

Das Teilungsverhältnis darf in der Frequenzteilerschaltung 53 nur dann geändert werden, wenn gewährleistet ist, daß die Periodendauer nach der Tastung eine durch das Teilungsverhältnis vorgegebene Dauer hat Dies ist stets in der Null-Stellung des Zählers der Fall.The division ratio may only be changed in the frequency divider circuit 53 if it is guaranteed that the period after the keying is a predetermined one by the division ratio Has duration This is always the case when the counter is in the zero position.

Da die zweite Frequenzverdopplerschaltung 54 mit der ersten 52 identisch ist, braucht auf sie nicht näher eingegangen zu werden. Ihr Ausgang ist mit dem Zähleingang A eines zweiten 4-Bit-Binärzählers 87 im Frequenzwandler 55 verbunden.Since the second frequency doubler circuit 54 is identical to the first 52, it does not need to be discussed in more detail. Its output is connected to the counting input A of a second 4-bit binary counter 87 in the frequency converter 55.

Die beiden Frequenzverdopplerschaltungen 52, 54 werden verwendet, weil für die Auslegung der vorliegenden Schaltung die vierfache Taktfrequenz eines Farbträgerquarzes benötigt wird.The two frequency doubler circuits 52, 54 are used because for the design of the The present circuit requires four times the clock frequency of a color carrier crystal.

Da beim 4-Bit-Binärzähler 87 der Ausgang Qa mit dem zweiten Zähleingang B verbunden ist, kann der Since the output Qa of the 4-bit binary counter 87 is connected to the second counter input B , the

Zähler von null bis fünfzehn zählen. Die Ausgänge Qb und Qd sind mit den Eingängen eines NAND-Gatters 88 verbunden, dessen Ausgang über einen Inverter 89 mit den beiden Rückstelleingängen /?oi, Ro₂ verbunden ist. Durch diese logische Verknüpfung wird der 4-Bit-Binärzähler 87 bei der Binärzahl HLHL, die der Dezimalzahl zehn entspricht, zurückgesetzt.Counters count from zero to fifteen. The outputs Qb and Qd are connected to the inputs of a NAND gate 88 , the output of which is connected to the two reset inputs /? Oi, Ro ₂ via an inverter 89. As a result of this logical combination, the 4-bit binary counter 87 is reset in the case of the binary number HLHL, which corresponds to the decimal number ten.

Die Ausgänge Qa, Qb, Qc und Qd sind über logische Verknüpfungsglieder 90 bis 108, die aus NAND- und NOR-Gattern sowie Invertem bestehen, mit parallelgeschalteten Widerständen R\ bis Rs verbunden. Die Widerstände R\ bis Rs liegen andererseits an einer Verbindungsleitung 109 zur Endstufe 56. Zwischen einer Spannungsquelle Ub von in diesem Beispiel 5 V und der Verbindungsleitung 109 liegt ein weiterer Widerstand Rf₁. Durch die Art der Beschallung wirken die Verknüpfungsglieder 90 bis 108 wie ein Folgeschalter, der mit der Frequenz des Taktsignals am Zählereingang A jeweils einen der Widerstände R] bis Rs zur Endstufe 56 durchschaltet.The outputs Qa, Qb, Qc and Qd are connected to parallel connected resistors R \ to Rs via logic gates 90 to 108, which consist of NAND and NOR gates and inverters. The resistors R \ to Rs , on the other hand, are connected to a connecting line 109 to the output stage 56. A further resistor Rf ₁ is located between a voltage source Ub of 5 V in this example and the connecting line 109 . Due to the type of sound, the logic elements 90 to 108 act like a sequence switch which switches through one of the resistors R] to Rs to the output stage 56 at the frequency of the clock signal at the counter input A.

Durch die Beschallung des 4-Bit-Binärzählers 87 mit NOR- und NAND-Gattern, wobei die Ausgänge für den niedrigsten Zählerstand und für den höchsten Zählerstand an den Eingängen der dem Widerstand Ri vorgeschalteten NOR- bzw. NAND-Glieder liegen, die Ausgänge für den zweitniedrigsten Zählerstand und für den zweithöchsten Zählerstand an den Eingängen der dem Widerstand R₂ vorgeschalteten NOR- bzw. NAND-Glieder liegen usw., wirkt die Schaltung wie ein Vorwärts/Rückwärts-Zähler, der von null bis vier zählt, wobei die Zählerstellung vier doppelt bewertet wird.By sounding the 4-bit binary counter 87 with NOR and NAND gates, the outputs for the lowest count and for the highest count at the inputs of the NOR and NAND elements connected upstream of the resistor Ri, the outputs for the second lowest count and for the second highest count are at the inputs of the NOR or NAND elements connected upstream of the resistor R ₂ , etc., the circuit acts like an up / down counter that counts from zero to four, the counter position being four is rated twice.

Ist z. B. der Widerstand R\ durchgeschaltet, so gilt für die Spannung an der Verbindungsleitung 109 Is z. If, for example, the resistor R \ is switched through, then the following applies to the voltage on the connecting line 109

U\l U₈= R\IRb +Ri-U \ l U ₈ = R \ IRb + Ri-

In der nächsten Zählstufe ist R₂ durchgeschaltet, und es giltIn the next counting stage, R _{2 is switched} through and it applies

U₂/ Ub= R₂/ Re + R₂.U ₂ / Ub = R ₂ / Re + R ₂ .

In der fünften Zählstufe (Zählerstand vier) ist Rs durchgeschaltet, und es giltIn the fifth counting stage (count four) Rs is switched through and it applies

Us/Ub= RsI R% +Rs-Us / Ub = RsI R% + Rs-

In der sechsten Zählstufe ist ebenfalls Rs durchgeschaltet, in der siebten Ri und in der zehnten R\. In the sixth counting stage Rs is also switched through, in the seventh Ri and in the tenth R \.

Die Widerstände /?i bis Rs und Re sind so dimensioniert daß die Spannungen Ui (/= 1... 5) derart bis U% zunehmen und dann wieder bis U\ abnehmen, daß eine ansteigende und abfallende Treppenform entsteht wobei der Hüllkurve der beiden Treppen eine halbe Periode einer Sinuskurve darstellt. Am Ausgang des Wandlers 55 liegt somit eine treppenförmige Spannung, wobei die Hüllkurve positive Halbwellen einer Sinusschwingung darstellt Es wird also aus einem rein digitalen Signal am Ausgang des zweiten Frequenzverdopplers 54 ein bereits sinusähnliches Signal mit einer um den Faktor 10 geteilten Frequenz gewonnen.The resistors /? I to Rs and Re are dimensioned in such a way that the voltages Ui (/ = 1 ... 5) increase to U% and then decrease again to U \ that a rising and falling staircase is created, the envelope of the two Stairs represents half a period of a sine wave. At the output of the converter 55 there is thus a step-shaped voltage, the envelope curve representing positive half-waves of a sinusoidal oscillation.

Wegen der Verwendung von rein ohmschen Widerständen im Widerstandsnetzwerk des Wandlers 55 weist die Schaltung ein aperiodisches Verhalten auf, so daß keine Einschwingvorgänge beim Umtasten von einer Frequenz f_o zu einer zweiten f_u auftreten.Because of the use of purely ohmic resistances in the resistor network of the converter 55, the circuit has an aperiodic behavior, so that no transient processes occur when keying from one frequency f _o to a second f _u .

Das über die Verbindungsleitung 109 der Endstufe 56 zugeführte Ausgangssignal des Wandlers 55 wird in zwei als Emitterfolger geschalteten Transistoren 110, 111 verstärkt und dann an die Mittenanzapfung der Primärwicklung eines Ausgangsübertragers gelegt Die Primärwicklung besteht aus zwei Wicklungshälften il2, The output signal of the converter 55 fed via the connecting line 109 to the output stage 56 is amplified in two transistors 110, 111 connected as emitter followers and then applied to the center tap of the primary winding of an output transformer.

113. In diesem Ausführungsbeispiel besitzt jede der Wicklungshälften 112,113 zwanzig Windungen. 113. In this exemplary embodiment, each of the winding halves 1 12, 1 13 has twenty turns.

Parallel zu den beiden Wicklungshälften 112,113 liegt ein Parallelkreis aus einem Widerstand 114 und einem Kondensator 115. Die Wicklungshälfte 112 ist über einen Ausgangstransistor eines Leistungstreibers 116, die Wicklungshälfte 113 über einen Ausgangstransistor eines zweiten Leistungstreibers 117 gegen Masse geschaltet. Die beiden Leistungstreiber 116, 117 gehören zu einem digitalen Baustein vom Typ 49 700 (siehe Siemens-Datenbuch 1974/75, Band I, Digitale Schaltungen MOS, Seite 289), der aus zwei UND-Leistungstreibern 116, 117 und zwei NAND-Gliedern 118, 119 mit je zwei Eingängen besteht.Parallel to the two winding halves 1 12, 1 13 is a parallel circuit made up of a resistor 114 and a capacitor 115. The winding half 112 is connected to ground via an output transistor of a power driver 116, and the winding half 113 is connected to ground via an output transistor of a second power driver 117. The two power drivers 116, 117 belong to a digital component of the type 49 700 (see Siemens data book 1974/75, Volume I, Digitale Schaltungen MOS, page 289), which consists of two AND power drivers 116, 117 and two NAND elements 118 , 119 with two entrances each.

An je einem Eingang der NAND-Glieder 118, 119 liegt das am Beiehiseingang C vorhandene Signal, das dem NAND-Gatter 65 zugeführt wurde. Am zweiten Eingang des NAND-Gliedes 119 liegt das Ausgangssignal eines Flip-Flops 120, dessen Eingang mit dem Ausgang des NAN D-Gatters 88 im Wandler 55 verbunden ist. Wie bereits erläutert wurde, liegt am Ausgang des NAN D-Gatters 88 ein Rechtecksignal mit einer Frequenz, die gegenüber der des am Zähleingang A des 4-Bit-Binärzählers 87 anliegenden Signals durch den Faktor zehn geteilt ist. In eine Periode der am Ausgang des NAN D-Gatters 88 und somit am Eingang des Flip-Flops 120 liegenden Frequenz fällt genau eine Halbperiode der über die Verbindungsleitung 109 der Endstufe 56 zugeführten treppenförmigen Spannung. Demzufolge fallen zwei Halbperioden der treppenförmigen Spannung in eine Periode des am Ausgang des Flip-Flop 120 liegenden Rechtecksignals.The signal present at the reference input C , which was fed to the NAND gate 65, is applied to each input of the NAND gates 118, 119. The output signal of a flip-flop 120, the input of which is connected to the output of the NAN D gate 88 in the converter 55 , is applied to the second input of the NAND element 119. As already explained, at the output of the NAN D gate 88 there is a square-wave signal with a frequency which is divided by a factor of ten compared to that of the signal present at the counting input A of the 4-bit binary counter 87. In one period of the frequency at the output of the NAN D gate 88 and thus at the input of the flip-flop 120 , exactly one half period of the step-shaped voltage supplied via the connecting line 109 to the output stage 56 falls. As a result, two half-periods of the step-shaped voltage fall into one period of the square-wave signal present at the output of flip-flop 120.

Das am Befehlseingang C liegende Signal hat in diesem Ausführungsbeispiel die Bedeutung Zustand H = »Sender ein« und entsprechend Zustand L = »Sender aus«.In this exemplary embodiment, the signal at command input C has the meaning of state H = "transmitter on" and, correspondingly, state L = "transmitter off".

Es werde von einem Zustand H ausgegangen, der somit an je einem Eingang der NAND-Glieder 118,119 anliegt. Hat die Rechteckschwingung am Ausgang des Flip-Flops 120 ebenfalls einesn Zustand H, dann bewirkt das einen Zustand L am Ausgang des NAND-Gliedes 119 und somit am zweiten Eingang des NAND-GliedesA state H is assumed, which is thus applied to one input of each of the NAND gates 118, 119 . If the square wave at the output of the flip-flop 120 also has a state H, this causes a state L at the output of the NAND element 119 and thus at the second input of the NAND element

118. Daraus resuliert ein Zustand H am Ausgang des NAND-Gliedes im Leistungstreiber 117, und der Ausgangstransistor wird leitend. Gleichfalls resultiert ein Zustand Ham Ausgang des NAND-Gliedes 118 und somit ein Zustand L am Ausgang des NAND-Gliedes im Leistungstreiber 116, so daß dessen Ausgangstransistor gesperrt ist. Eine Halbwelle der an der Mittenanzapfung zwischen den beiden Wicklungshälften 112, 113 anliegenden treppenförmigen Spannung bewirkt also einen Strom, der durch die Wicklungshälfte 113 gegen Masse fließt. 118. This results in a state H at the output of the NAND gate in power driver 117, and the output transistor becomes conductive. This also results in a state Ham output of the NAND element 118 and thus a state L at the output of the NAND element in the power driver 116, so that its output transistor is blocked. A half-wave of the step-shaped voltage present at the center tap between the two winding halves 112, 113 thus causes a current that flows through the winding half 113 to ground.

Während der nachfolgenden Halbperiode der treppenförmigen Spannung besitzt die aus Ausgang des Flip-Flops 120 stehende Rechteckschwingung den Zustand L, der in analoger Weise nun den zum Leistungsireiber 116 gehörenden Ausgangstransistor öffnet und den zum Leistungstreiber 117 gehörenden Ausgangstransistor sperrt. Während dieser Halbperiode der treppenförmigen Spannung fließt ein Strom über die Wicklungshälfte 112 nach Masse.During the following half-cycle of the stepped voltage, the square wave from the output of the flip-flop 120 has the state L, which now opens the output transistor belonging to the power driver 116 and blocks the output transistor belonging to the power driver 117 in an analogous manner. During this half cycle of the stepped voltage, a current flows through the winding half 112 to ground.

Mit Hilfe der Wicklungshälften 112, 113 der Ansteuerung über das Flip-Flop 120 und des digitalen Bausteins vom Typ 49 700 wird die treppenförmige Spannung mit einer Hüllkurve aus positiven Halbwellen in eine Spannung mit einer sinusförmigen Hüllkurve umgeformt.With the help of the winding halves 112, 113 of the control via the flip-flop 120 and the digital module of type 49 700, the step-shaped voltage with an envelope curve of positive half-waves is converted into a voltage with a sinusoidal envelope curve.

Durch die Eigenkapazität des Ausgangsübertragers sowie die Parallelschaltung aus dem Widerstand 114 und dem Kondensator 115 wird eine Glättung der treppenförmigen Spannung erreicht, so daß eine reine Sinusschwingung zur Übertragung gelangt.The internal capacitance of the output transformer and the parallel connection of the resistor 114 and the capacitor 115 smooth the step-shaped voltage so that a pure sine wave is transmitted.

Durch die gewählte Art der Ansteuerung des Ausgangsübertragers mit dem Flip-Flop 120 und dem digitalen Baustein vom Typ 49 700 wird zusätzlich erreicht, daß bei einem Zustand L am Befehlseingang C, d. h. bei einem Zustand »Sender aus« beide Transistoren in den Leistungstreibern 116, 117 gesperrt sind, so daß Verluste durch ein Abfließen von Strömen behindert werden.The selected type of control of the output transformer with the flip-flop 120 and the digital component of the 49 700 type also ensures that both transistors in the power drivers 116, with a state L at the command input C, ie with a "transmitter off" state 117 are blocked, so that losses are hindered by a flow of currents.

In der vorliegenden Endstufe, die als Gegentaktendstufe arbeitet, kommt man mit nur einem analogen Verstärkerteil aus.In the present output stage, the push-pull output stage works, you can get by with just one analog amplifier.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims (14)

Patentansprüche:Patent claims: 1. Verfahren zum Erzeugen von FM-Signalen in einem elektronischen Zielführungssystem für den Straßenverkehr, bei dem einem Wandler Digitalsignale zugeführt werden, dadurch gekennzeichnet, daß im Wandler (55) mittels logischer Bausteine (87—108) und eines Widerstandsnetzwerkes (R\ bis Re) aus einer Gleichspannung eine to treppenförmige periodische Spannung gewonnen wird, daß die ansteigenden und die abfallenden Treppen der treppenförmigen periodischen Spannung aus jeweils denselben Widerständen (R\ bis /?₅) erzeugt werden und daß die Frequenz der treppenförmigen periodischen Spannung in einem bestimmten Verhältnis zu der Frequenz der zugeführten Digitalsignal steht1. A method for generating FM signals in an electronic route guidance system for road traffic, in which a converter is supplied with digital signals, characterized in that in the converter (55) by means of logic modules (87-108 ) and a resistor network (R \ to Re ) A stepped periodic voltage is obtained from a DC voltage, that the rising and falling steps of the stepped periodic voltage are generated from the same resistances (R \ to /? ₅ ) and that the frequency of the stepped periodic voltage increases in a certain ratio the frequency of the supplied digital signal 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß aus einer in einer Oszillatorschaltung (51) erzeugten Taktfrequenz in einer zwischen Oszillatorschaltung (51) und Wandler (55) gelegten Frequenzteilerschaltung (53) Digitalsignale mit mindestens zwei Frequenzen gewonnen werden und daß die Frequenzen ein definiertes Teilungsverhältnis aufweisen.2. The method according to claim 1, characterized in that that from a clock frequency generated in an oscillator circuit (51) in a between Oscillator circuit (51) and converter (55) placed frequency divider circuit (53) digital signals with at least two frequencies are obtained and that the frequencies have a defined division ratio exhibit. 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß durch ein externes Steuersignal in der Frequenzteilerschaltung (53) von einem Digitalsignal mit einer oberen Frequenz zu einem Digitalsignal mit einer unteren Frequenz umgetastet wird.3. The method according to claim 2, characterized in that by an external control signal in the Frequency dividing circuit (53) from a digital signal having an upper frequency to a digital signal is keyed with a lower frequency. 4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß mit einem externen Befehl der Ausgangsübertrager einer Endstufe (56) gesteuert wird, wann ein Signal vom Ausgangsübertrager abgegeben wird.4. The method according to claim 1, characterized in that the with an external command Output transformer of an output stage (56) controls when a signal from the output transformer is delivered. 5. Schaltung zur Durchführung des Verfahrens nach Anspruch 1 bis 4, bei der einer Oszillatorschaltung eine Frequenzteilerschaliung, ein Wandler und eine Endstufe nachgeschaltet sind, dadurch gekennzeichnet, daß der Wandler (55) einen Zähler (87) enthält, der über digitale Bausteine (90 bis 108) mit parallelgeschalteten Widerständen (R\ bis Rs) in der Weise verbunden ist, daß mit Hilfe einer an einem Widerstand (Rt) anliegenden Gleichspannung an einem ersten Ausgang des Wandlers (55) eine treppenförmige periodische Spannung erzeugt wird, deren Hüllkurve aus positiven Sinushalbwellen besteht und deren Frequenz von der Taktfrequenz des Zählers (87) abhängt, daß die treppenförmige periodische Spannung über eine Ankoppelverstärkerschaltung (110,111) einem Ausgangsübertrager zugeführt wird und daß sie mittels einer Ansteuerschaltung und eines Tiefpasses (114,115) im Ausgangsübertrager einen sinusförmigen Strom v> erzeugt.5. A circuit for carrying out the method according to claim 1 to 4, in which an oscillator circuit is followed by a frequency divider circuit, a converter and an output stage, characterized in that the converter (55) contains a counter (87) which, via digital modules (90 to 108) with parallel connected resistors (R \ to Rs) is connected in such a way that with the help of a direct voltage applied to a resistor (Rt) at a first output of the converter (55) a step-shaped periodic voltage is generated, the envelope of which is positive Sine half-waves and the frequency of which depends on the clock frequency of the counter (87), that the stepped periodic voltage is fed to an output transformer via a coupling amplifier circuit (110, 111) and that it generates a sinusoidal current in the output transformer by means of a control circuit and a low-pass filter (1 14, 115) v> generated. 6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Primärseite des Ausgangsübertragers aus zwei Wicklungshälften (112, 113) besteht, zwischen denen die treppenförmige periodische w> Spannung anliegt, daß zwischen Wicklungshälften (112, 113) und Masse Treiberstufen (116, 117) geschaltet sind, die derart angesteuert werden, daß für die Dauer einer ersten Halbperiode der treppenförmigen Spannung ein Strom durch die f> erste Wicklungshälfte (112) fließt und für die Dauer der nachfolgenden Halbperiode ein Strom durch die zweite Wicklungshälfte (113) fließt.6. A circuit according to claim 5, characterized in that the primary side of the output transformer consists of two winding halves (112, 113) , between which the step-shaped periodic w> voltage is applied, that between winding halves (112, 113) and ground driver stages (116, 117 ) , which are controlled in such a way that a current flows through the first half of the winding (112) for the duration of a first half cycle of the stepped voltage and a current flows through the second half of the winding (113) for the duration of the subsequent half cycle. 7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Treiberstufen (116, 117) aus UN D-Leistungstreibern besiehen.7. A circuit as claimed in Claim 6, characterized in that the driver stages (116, 117) are made up of UN D power drivers. 8. Schaltung nach den Ansprüchen 6 und 7, dadurch gekennzeichnet, daß den Treiberstufen (116, il7) je ein NAND-Glied (118,119) vorgeschaltet ist, daß ein zweiter Ausgang des Wandlers (55), der ein digitales Signal mit. einer Periode gleich einer Halbperiode der treppenförmigen Spannung führt, mit einem Flip-Flop (120) verbunden ist, dessen Ausgang an je einem Eingang der NAND-Glieder (118,119) anliegt, während ein zweiter Eingang des NAND-Gliedes (119) mit einem Befehlseingang (C) verbunden ist und der Ausgang des NAND-Gliedes (119) an einem zweiten Eingang des NAND-Gliedes (118) anliegt8. A circuit according to claims 6 and 7, characterized in that the driver stages (116, il7) are each preceded by a NAND element (118,119) , that a second output of the converter (55) which has a digital signal. a period equal to a half period of the staircase-shaped voltage is connected to a flip-flop (120) , the output of which is applied to one input of each of the NAND elements (118,119) , while a second input of the NAND element (119) has a command input (C) is connected and the output of the NAND gate (119) is applied to a second input of the NAND gate (118) 9. Schaltung nach Anspruch 6, dadurch gekennzeichnet daß parallel zu den Wicklungshälften (112, 113) ein Tiefpaß aus einem Widerstand (114) und einem Kondensator (115) liegt9. A circuit according to claim 6, characterized in that a low-pass filter consisting of a resistor (114) and a capacitor (115) is parallel to the winding halves (112, 113) 10. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Ankoppelverstärkerschaltung aus als Emitterfolger geschalteten Transistoren (110, 111) besteht10. A circuit according to claim 5, characterized in that the coupling amplifier circuit consists of transistors (110, 111) connected as emitter followers 11. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Frequenzteilerschaltung (53) einen Zähler (72), digitale Bausteine (73 bis 33,86) und ein bistahrles Flip-Flop (84,85) enthält, die in der Weise geschaltet sind, daß über einen Steuereingang (D) von einem Teilungsverhältnis in ein anderes umgetastet wird.11. A circuit according to claim 5, characterized in that the frequency divider circuit (53) contains a counter (72), digital components (73 to 33, 86) and a bistable flip-flop (84, 85) which are connected in this way that a control input (D) is keyed from one division ratio to another. 12. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß zwischen Oszillatorschaltung (51) und Frequenzteilerschaltung (53) ein Frequenzverdoppler (52) geschaltet ist12. A circuit according to claim 5, characterized in that between the oscillator circuit (51) and Frequency divider circuit (53) a frequency doubler (52) is connected 13. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß zwischen Frequenzteilerschaltung (53) und Wandler (55) ein zweiter Frequenzverdoppler (54; geschaltet ist.13. Circuit according to claim 12, characterized in that that between the frequency divider circuit (53) and converter (55) a second frequency doubler (54; is switched. 14. Schaltung nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß der Eingang des Frequenzverdopplers (52) zum einen über einen Inverter (66) und einen ersten Kondensator (70) mit einem ersten Eingang eines NOR-Gliedes (68), zum anderen über einen zweiten Kondensator (67) mit einem zweiten Eingang des NOR-Gliedes (68) verbunden ist, daß dem ersten Kondensator ein erster gegen Masse geschalteter Widerstand (7) und dem zweiten Kondensator (67) ein zweiter gegen Masse geschalteter Widerstand (69) nachgeschaltet sind und daß der Ausgang des NOR-Gliedes (68) den Ausgang des Frequenzverdopplers (52) bildet.14. A circuit according to claim 12 or 13, characterized in that the input of the frequency doubler (52) on the one hand via an inverter (66) and a first capacitor (70) with a first one Input of a NOR element (68), on the other hand via a second capacitor (67) with a second Input of the NOR gate (68) is connected that the first capacitor a first to ground connected resistor (7) and the second capacitor (67) a second connected to ground Resistor (69) are connected downstream and that the output of the NOR gate (68) the output of the Frequency doubler (52) forms.