DE2510989A1 - Directional relay for unearthed networks - has control for reference voltage generating binary test signal and directional memory at output - Google Patents

Abstract

The directional relay is intended for short interruption and receives a switching command signal in the form of an overcurrent and reference voltage combination for generating a non-directional overcurrent signal, together with an overcurrent signal indicating the network fault in front or behind the relay. The relay has a control device used for transmitting a binary test signal for the reference voltage. The output for the directional overcurrent signals contains a directional memory which incorporates a switching command signal store and a logic circuit, controlled by the test signal, for storing a switching command signal in case of reliable reference voltage for a preset time period. This circuit reads out the stored switching command signal in case of an unreliable reference voltage.

Description

Richtungsrelais für ungeerdete Netze mit Kurzunterbrechung Die Erfindung betrifft ein Richtungsrelais für ungeerdete Netze mit Kurzunterbrechung, welches Ueberstrom- und mit einer Referenzspannung beaufschlagte Richtungsglieder in einer Schaltungsanordnung zur Gewinnung eines ungerichteten Ueberstromsignals und eines die Lage der Netzstörung vor und hinter dem Relais bezeichnenden gerichteten Ueberstromsignals als Schaltbefehlsignal für ein Relais-Schaltglied enthält.Directional relay for ungrounded networks with short interruption The invention relates to a direction relay for ungrounded networks with short interruption, which Overcurrent and a reference voltage applied directional elements in one Circuit arrangement for obtaining an undirected overcurrent signal and one the directional overcurrent signal indicative of the location of the network fault in front of and behind the relay contains as a switching command signal for a relay switching element.

Bei einem Richtungsrelais dieser Art ist das Erhalten eines einwandfreien und zuverlässigen Richtungsentscheides auf direktem Wege nur bei -genügender Spannung im Netz möglich. Liegt beim Wiedereinschalten nach der Pause zeit ein dreiphasiger Fehler in Relais-Nähe vor, so ist der Richtungsentscheid unsicher und es kann zu einer Fehlschaltung kommen, weil dem Schaltglied vom Richtungsrelais statt eines Auslösebefehls ein Sperrbefehl oder umgekehrt erteilt wurde. Massgebend für den Richtungsentscheid ist die Referenzspannung, die fr einen genauen Phasenvergleich üblicherweise eine Reehteckspannung ist. Im einfachsten Falle kann die Referenzspannung mittels eines Rechteck-Spannungsgenerators aus der Netzspannung erhalten werden. Vermindert sich die Netzspannung sprunghaft, z.B. infolge eines in unmittelbarer Nähe des Richtungsrelais auftretenden satten Kurzschlusses, so wird die Referenzspannung aus dem Rechteck-Spannungsgenerator für eine Richtungsbestimmung unbrauchbar. Man kann die Referenzspannung aus einem Spannungsgedächtnis beziehen, für das eine Schaltungsanordnung in dem schweiz. Patent Nr. (Patentanmeldung Nr. ) ausführlich behandelt ist. Die dort beschriebene Spannungsgedächtnis-Schaltungsanordnung enthält einen Oszillator und mindestens einen Regelkreis, durch den der Oszillator zur Fortsetzung der Abgabe von bezüglich Frequenz und Phasenlage in fester Beziehung zur angelegten Netzspannung stehenden Spannung ssignalen für eine bestimmte Dauer nach einer sprunghaften Aenderung der Netzspannung angeregt ist. In einem ungeerdeten Netz mit Kurzunterbrechung würde ein solches Spannungs gedächtnis zwar einen zuverlässigen Richtungsentscheid beim Auftreten einer zu einer Netzabschaltung führenden Störung gewährleisten, der Richtungsentscheid wäre jedoch auch hier beim Wiedereinschalten des gestörten Netzes unsicher, da, abgesehen davon, dass das Spannungsgedächtnis die Referenzspannung während des ganzen Kurzunterbrechungszyklus von z.B. 0,5 sec Dauer einwandfrei aufrechterhalten müsste, die Zeitspannung von dem letzten auf gesunde Netzspannung basierenden Richtungsentscheid bis zum Wiedereinschalten bereits so gross ist, dass bei der Netzspannung Veränderungen in der Phase und Frequenz aufgetreten sein können und die in dem Spannungs gedächtnis erhaltene Referenzspannung mit der tatsächlichen Netzspannung nicht mehr übereinstimmt. With a directional relay of this type, getting a flawless and reliable directional decision on a direct route only if there is sufficient tension possible in the network. If there is a three-phase when switching on again after the break time If there is a fault in the vicinity of the relay, the directional decision is uncertain and it can lead to a faulty switching, because the switching element of the direction relay instead of a Tripping command a locking command or vice versa has been issued. Relevant for the The directional decision is the reference voltage, which is necessary for an exact phase comparison is usually a rectangular tension. In the simplest case, the reference voltage can be obtained from the mains voltage by means of a square-wave voltage generator. If the mains voltage drops suddenly, e.g. as a result of an immediate In the vicinity of the direction relay, there is a full short circuit, so the reference voltage from the square-wave voltage generator to determine the direction unusable. The reference voltage can be obtained from a voltage memory for the one Circuit arrangement in Switzerland. Patent No. (Patent Application No.) in detail is treated. Contains the voltage memory circuit arrangement described there an oscillator and at least one control loop through which the oscillator continues the output of in terms of frequency and phase position in a fixed relationship to the applied Mains voltage standing voltage signals for a certain duration after an erratic Change of the mains voltage is stimulated. In an ungrounded network with short interruptions Such a stress memory would make a reliable directional decision in the event of a fault leading to a power cut, ensure that However, the directional decision would also be here when the disrupted network is switched on again unsure because, apart from the fact that the voltage memory is the reference voltage Maintained faultlessly during the entire short interruption cycle of e.g. 0.5 sec would have to be the time voltage from the last directional decision based on healthy mains voltage by the time it is switched on again is so great that changes in the mains voltage may have occurred in phase and frequency and in the voltage memory reference voltage received no longer corresponds to the actual mains voltage.

In der Praxis hat sich nun gezeigt, dass während einer Kurzunterbrechung von üblicher Dauer, meist 0,5 sec, jeweils nur ein Netzfehler zu behandeln ist, beziehungsweise, dass, wenn mehrere Fehler vorhanden sind, diese während der Kurzunterbrechung am gleichen Ort bleiben. Die Wahrscheinlichkeit dafür, dass innerhalb eines Kurzunterbrechungszyklus der Fehlerort wechselt, d.h., dass während dieser Zeitspannung ein Fehler vor und ein Fehler hinter dem Richtungsrelais oder umgekehrt auftritt und der zweite Fehler jeweils für eine unsichere Referenzspannung ausreichend ist, ist daher sehr niedrig. In practice it has now been shown that during a short break of the usual duration, usually 0.5 seconds, only one network fault needs to be dealt with at a time, or that, if there are several errors, these during the short break stay in the same place. The likelihood of that within a short break cycle the location of the error changes, i.e. during this time an error occurs before and one error occurs behind the direction relay or vice versa and the second error is sufficient for an unsafe reference voltage in each case is therefore very low.

Für ein in ein ungeerdetes Netz mit Kurzunterbrechung geschaltetes Richtungsrelais ist somit die Annahme gerechtfertigt, dass der beim Wiedereinschalten nach der Pause zeit gegebenenfalls noch vorhandene Fehler in der gleichen Richtung wie zu Beginn der Kurzunterbrechung liegt.For a connected to an ungrounded network with short interruption Directional relay is thus justified the assumption that when switched on again after the break if necessary still existing errors in the same direction as at the beginning of the short break.

Es ist Aufgabe der Erfindung unter Zugrundelegung der bei üblicher Kurzunterbrechung statthaften Annahme einer in der Pausezeit unveränderlichen Fehlerrichtung ein Richtungsrelais der eingangs genannten Art zu schaffen, das auch beim Wiedereinihalten nach der Pause zeit ein für einen in der Praxis sicheren Netzschutz zuverlässiges.Schaltbefehlsignai für das Relais-Schaltglied abgibt. It is the object of the invention on the basis of the usual Short interruption allow the assumption of an error direction that cannot be changed in the pause time To create a direction relay of the type mentioned above, which also applies when you comply after the break, there is a reliable switching command signal for network protection that is safe in practice outputs for the relay switching element.

Die Lösung der Aufgabe besteht erfindungsgemäss darin, dass für die Referenzspannung eine zur Abgabe eines binären Prüfsignals für zuverlässige und nicht zuverlässige Referenzspannung eingerichtete Kontrolleinrichtung vorgesehen und an den Ausgang für die gerichteten Ueberstromsignale ein Richtungsgedächtnis angeschlossen ist, welches einen Schaltbefehl-Signalspeicher und eine durch das Prüfsignal gesteuerte.logische Schaltungsanordnung zur Einspeicherung eines Schaltbefehlsignals bei zuverlässiger Referenzspannung in den Signalspeicher für eine bestimmte Zeitspanne und zum Auslesen des gespeicherten Schaltbefehlsignals aus den Signalspeicher bei nicht zuverlässiger Referenzspannung umfasst. Beim Einsatz der durch das gerichtete Ueberstromsignal ausgelösten Kurzunterbrechung ist das gerichtete Ueberstromsignal wegen der zuverlässigen Referenzspannung sicher und vom Relais wird, je nach Schutzkonzept, ein Sperrsignal oder ein Auslösesignal für das Schaltglied abgegeben und zudem wird das Schaltbefehlsignal in den Signalspeicher des Richtungsgedächtnisses eingespeichert. Wird nach der Pausezeit wieder eingeschaltet, so ist entweder der Fehler so weit behoben, dass die Referenzspannung zuverlässig ist, dann bewirkt das entsprechende Prüfsignal, dass aus dem Signalspeicher kein Schaltbefehlsignal ausgelesen wird und der Signalspeicher ist nach Ablauf der Speicherzeitspanne für die Aufnahme eines neuen Schaltbefehlsignals vorbereitet, oder die Referenzspannung infolge eines noch andauernden Fehlers unzuverlässig, dann bewirkt das dieser entsprechende Prüfsignal, dass aus dem Speicher das noch mit der zuverlässigen Referenzspannung erhaltene Schaltbefehlsignal ausgelesen wird, und zwar so lange, bis die Speicherzeit abgelaufen ist oder das Signalauslesen durch eine Aenderung des Prüfsignals auf zuverlässige Referenzspannung beendet wird. Bei dem Schaltbefehl-Signalspeicher kann die Speicher zeit des Schaltbefehlsignals durch Zeitablauf bestimmt sein, wobei die dann dem Richtungsrelais eigene Speicherzeit so bemessen sein kann, dass auch ein auf einen vorübergehenden Fehler praktischsofort nach der Pausezeit auftretender Fehler, z.B. Kurzschluss, durch das Richtungsrelais erfasst und so zwischen zwei aufeinanderfolgende Störungen unterschieden wird.Bei dem Schaltbefehl-Signalspeicher kann die Speicherzeit des Schaltbefehlsignals statt dessen auch durch Löschkriterien bestimmt sein, durch die Bedingungen für das Vorliegen einer zuverlässigen Referenzspannung, wie z.B. wieder gesundes Netz, erfasst sind. Zur Erzeugung der Referenzspannung kann ein Referenzspannungsgeber verwendet werden, wobei als Kontrolleinrichtung für de Referenzspannung für die Eingangs spannung eine Amplituden-Ueberwachungsvorrichtung.vorgesehen sein kann, die ein binäres Ausgangssignal mit einem Binärwert für oberhalb einer bestimmten Mindestamplitude liegender Eingangs spannung und dem anderen Binärwert für unterhalb dieser Mindestamplitude liegender Eingangs spannung abgibt und deren Ausgangssignal das Prüfsignal für zuverlässige und nicht zuverlässige Referenzspannung ist. Das Spannungsgedächtnis kann hierbei eine Synchronisations-Ueberwachungsvorrichtung enthalten, die ein binäres Ausgangssignal mit einem Binärwert für intakte Synchronisation und dem anderen Binärwert für gestörte Synchronisation abgibt, wobei eine logische Schaltung zur Verknüpfung der von der Amplituden-Ueberwachungsvorrichtung und von der Synchronisations-Ueberwachungsvorrichtung erhaltenen Ausgangssignale zum Prüfsignal vorgesehen ist. The solution to the problem is, according to the invention, that for the Reference voltage a for outputting a binary test signal for reliable and non-reliable reference voltage set up control device provided and a direction memory at the output for the directed overcurrent signals is connected, which has a switching command signal memory and a through the Test signal controlled logic circuit arrangement for storing a switching command signal with a reliable reference voltage in the signal memory for a certain period of time and for reading out the stored switching command signal from the signal memory includes not reliable reference voltage. When using the directed by the The short interruption triggered by the overcurrent signal is the directed overcurrent signal safe due to the reliable reference voltage and the relay, depending on the protection concept, a blocking signal or a trigger signal for the switching element is issued and also is the switching command signal is stored in the signal memory of the direction memory. If it is switched on again after the pause, either the error has gone so far corrected that the reference voltage is reliable, then causes the corresponding Test signal that no switching command signal is read from the signal memory and the signal memory is after the storage period for the recording of a new switching command signal prepared, or the reference voltage as a result of a still persistent error unreliable, then this causes the corresponding test signal, that the switching command signal still received with the reliable reference voltage from the memory is read out until the storage time has expired or the Signal readout by changing the test signal to a reliable reference voltage is terminated. In the case of the switch command signal memory, the memory time of the switch command signal be determined by the lapse of time, the storage time then inherent in the direction relay can be dimensioned in such a way that a temporary fault can be detected immediately Error occurring after the pause, e.g. short circuit, due to the direction relay detected and thus differentiated between two successive faults the storage time of the switching command signal can take place in the switching command signal memory which must also be determined by deletion criteria, by the conditions for the presence a reliable reference voltage, such as a healthy network again. A reference voltage transmitter can be used to generate the reference voltage, being used as a control device for the reference voltage for the input voltage an amplitude monitoring device can be provided which has a binary output signal with a binary value for input that is above a certain minimum amplitude voltage and the other binary value for below this minimum amplitude Emits input voltage and its output signal is the test signal for reliable and is not a reliable reference voltage. The tension memory can do this contain a synchronization monitoring device, which has a binary output signal with one binary value for intact synchronization and the other binary value for faulty Synchronization emits, with a logic circuit for linking the of the Amplitude monitoring device and from the synchronization monitoring device received output signals is provided for the test signal.

Im folgenden wird die Erfindung anhand von in der beiliegenden Zeichnung wiedergegebenen Ausführungsbeispielen ausführlich erläutert. Es zeigen: Fig. 1 ein Blockschaltbild eines Richtungsrelais mit Spannungsgedächtnis und einem Richtungsgedächtnis, dessen Schaltbefehl-Signalspeicher für die Aufnahme eines Sperrbefehls und Löschen des gespeicherten Schaltbefehls durch Zeitablauf eingerichtet ist, Fig. 2 das Richtungsrelais der Fig. 1 mit einem zur Aufnahme eines Auslösebefehls abgeänderten Richtungsgedächtnis, Fig. 3 ein Blockschaltbild für ein Richtungsgedächtnis mit einem Haltekreis als Schaltbefehl-Signalspeicher für die Aufnahme eines Sperrbefehls und Löschen des gespeicherten Schaltbefehls durch Löschkriterien, Fig. 4 einen der Fig. 3 entsprechenden Haltekreis, der zur Aufnahme eines Auslösebefehls in dem Richtungsgedächtnis geschaltet ist, und Fig. 5 ein Blockschaltbild für einen Referenzspannungsgeber mit Rechteck-Spannungsgenerator, Spannungs gedächtnis und Kontrolleinrichtung für die Referenzspannung. In the following the invention with reference to in the accompanying drawing illustrated embodiments explained in detail. Show it: Fig. 1 is a block diagram of a direction relay with a voltage memory and a direction memory, its switching command signal memory for receiving a locking command and deleting it of the stored switching command is set up by the lapse of time, Fig. 2 the direction relay 1 with a direction memory modified to receive a trigger command, Fig. 3 is a block diagram for a direction memory with a hold circle as Switching command signal memory for receiving a locking command and deleting the stored switching command by deletion criteria, FIG. 4 one of FIG. 3 corresponding Holding circuit which is switched to receive a trigger command in the direction memory and FIG. 5 is a block diagram for a reference voltage generator with a square-wave voltage generator, Voltage memory and control device for the reference voltage.

In Fig. 1 ist ein vereinfachtes Blockschaltbild eines Richtungsrelais in beispielsweise zweiphasiger Ausführung für mit Kurzunterbrechung ausgestatteten Netzen mit nicht geerdetem Sternpunkt wiedergegeben. Der Netzstrom in den Phasenleitern R und T ist durch je einen Stromwandler 1 bzw. 2 erfasst. An die Stromwandler 1, 2 sind je ein Ueberstromglied 4 bzw. 5 und ein Richtungsglied 6 bzw. 7 angeschlossen. Die beiden Ueberstromglieder 4 und 5 sind Ueberstromrelais mit Ueberstrom-Ansprechfunktion und ihre Ausgangssignale sind durch ein Oder-Tor 10 verknüpft, das an den minen Ausgang 10a ein unverzögertes, ungerichtetes Ueberstromsignal 1 (H) abgibt, sobald mindestens einer der beiden Phasenleiter R, T Ueberstrom führt. Bei vorgesehener Zeitstaffelung wird an den Ausgang 10a ein Zeitglied 11 angeschlossen. Die beiden Richtungsglieder 6, 7 sind Richtungsrelais, in denen ein Phasenvergleich zwischen dem Stromsignal 1R bzw. IT und einem Referenzspannungssignal URr bzw. UTr vorgenommen wird und die, wenn die Phasenbeziehung für Auslösung erfüllt ist, ein Richtungssignal "1" abgeben. Zur Erzeugung der Referenzspannungssignale URr, UTr ist ein Referenzspannungsgeber 13 vorgesehen, der einen Rechteck-Spannungsgenerator 14 und ein Spannungs gedächtnis 15 enthält. An den Referenzspannungsgeber 13 ist die mittels eines Spannungswandlers 3 abgegriffene Netzspannung URs angelegt. Die Referenzspannungssignale URr, UTr sind Rechteckspannungen, die bezüglich Frequenz und Phasenlage zu der angelegten Netzspannung in fester Beziehung stehen und auch nach einer sprunghaften Aenderung der angelegten Netzspannung noch für eine bestimmte Zeitspanne zur Verfügung sind. In Fig. 1 is a simplified block diagram of a directional relay in, for example, a two-phase version for those equipped with a short break Networks with a non-grounded star point are shown. The mains current in the phase conductors R and T are recorded by a current transformer 1 and 2 respectively. To the current transformer 1, 2 an overcurrent element 4 or 5 and a directional element 6 or 7 are connected. The two overcurrent elements 4 and 5 are overcurrent relays with an overcurrent response function and their output signals are linked by an OR gate 10, which is connected to the mines Output 10a emits an undelayed, non-directional overcurrent signal 1 (H) as soon as at least one of the two phase conductors R, T carries overcurrent. With intended A timing element 11 is connected to the output 10a at a time graduation. The two Direction elements 6, 7 are directional relays in which a phase comparison between the current signal 1R or IT and a reference voltage signal URr or UTr will and the when the phase relationship for tripping is fulfilled, emit a direction signal "1". To generate the reference voltage signals URr, UTr a reference voltage generator 13 is provided which has a square-wave voltage generator 14 and a voltage memory 15 contains. To the reference voltage generator 13 is the mains voltage URs tapped by means of a voltage converter 3 is applied. the Reference voltage signals URr, UTr are square-wave voltages with respect to frequency and phase position to the applied mains voltage are in a fixed relationship and also after a sudden change in the applied mains voltage for a certain Time span are available.

Die Ausgänge des an den Stromwandler 1 angeschlossenen Ueberstromgliedes 4 und Richtungsgliedes 6 sind miteinander durch ein Und-Tor 8 und ebenso die Ausgänge des an den Stromwandler 2 angeschlossenen Ueberstromgliedes 5 und Richtungsgliedes 7 durch ein Und-Tor 9 verbunden, wobei, entsprechend dem vorstehenden Konzept, durch ein Ausgangssignal "1" des Und-Tores 8 bzw. 9 Ueberstrom und Strömung der elektrischen Leistung in Auslöserichtung angezeigtwird. Im übrigen haben die Ausgangssignale der Und-Tore 8, 9 den Pegel 0, also insbesondere auch dann, wenn Ueberstrom und Strömung der Leistung in entgegengesetzter Richtung vorhanden sind. Die Ausgangssignale der Und-Tore 8, 9 sind miteinander durch ein Oder-Tor 12 verknipft, dessen Ausgang 12a bei mindestens in einem der Phasenleiter R, T vorhandenem Ueberstrom und Leistungsströmung in Auslöserichtung l-Signal, d.h. das gerichtete Ueberstrom-Auslösesignal führt, das unverzögert ist. Der Ausgang 12a des Oder-Tores 12 ist durch eine logische Schaitungsanordnung 16 mit dem anderen Ausgang 17a des Richtungsrelais verbunden, an welchem das gerichtete, unverzögerte Ueberstrom-Signal als Schaltbefehlsignal für die an ihn angeschlossene Erregungswicklung 19 des Schaltgliedes ansteht, dessen Schaltkontakte 20 in die Phasenleiter R, S, T eingeschaltet sind. Bei vorgesehener Zeitstaffelung ist zwischen Erregungswicklung 19 und Relaisausgang 17a ein Zeitglied 18 geschaltet. Ein l-Signal am Relaisausgang 17a, welches mindestens solange ansteht, dass das Zeitglied 18 und die Anzugszeit des Magneten 19 ablaufen können, bedeutet Auslösung des Schaltgliedes 19, 20 und ein 0-Signal Sperrung desselben. The outputs of the overcurrent element connected to the current transformer 1 4 and direction element 6 are connected to one another by an AND gate 8 and likewise the outputs of the overcurrent element 5 and directional element connected to the current transformer 2 7 connected by an AND gate 9, whereby, according to the above concept, by an output signal "1" of the AND gate 8 or 9 overcurrent and flow of the electrical Power in triggering direction is displayed. Otherwise, the output signals the AND gates 8, 9 the level 0, so in particular when overcurrent and There is a flow of power in the opposite direction. The output signals the AND gates 8, 9 are linked to one another by an OR gate 12, the exit of which 12a with overcurrent and power flow present in at least one of the phase conductors R, T l-signal in the tripping direction, i.e. the directional overcurrent tripping signal carries, that is instantaneous. The output 12a of the OR gate 12 is through a logic circuit arrangement 16 connected to the other output 17a of the directional relay at which the directional, instantaneous overcurrent signal as a switching command signal for the one connected to it Excitation winding 19 of the switching element is pending, the switching contacts 20 in the Phase conductors R, S, T are switched on. If there is a staggered schedule, between Excitation winding 19 and relay output 17a a timer 18 is switched. An I signal at relay output 17a, which is pending at least until the Timing element 18 and the attraction time of magnet 19 can expire, means tripping of the switching element 19, 20 and a 0 signal blocking the same.

Der Referenzspannungsgeber 13 ist für die Abgabe eines die Zuverlässigkeit der Referenzspannungssignale URr, UTr bezeichnenden binären Prüfsignals UF eingerichtet,. -worauf ausführlicher an späterer Stelle eingegangen wird. Das Prüfsignal UF hat den Spannungspegel 0, wenn die Referenzspannungssignale URr, UTr zuverlässig und in Ordnung sind, und den Spannungspegel "1", wenn die Bedingungen zum Erhalten zuverlässiger Referenzspannungssignale nicht gegeben sind, also wenn z.B. die Amplitude der Eingangsspannung URs zu stark abgefallen ist und in dem Spannungsgedächtnis 14 die letzte Synchronisierung zu lange zurückliegt oder gestört ist. Ein Prüfglied UF mit dem Spannungspegel 0 bedeutet demnach, dass am Ausgang 12a des Oder-Tores 12 ein sicheres gerichtetes Ueberstromsignal ansteht, und der Spannungspegel 1 des Prüfsignals UF, dass das abgegebene gerichtete Ueberstromsignal unsicher ist. The reference voltage generator 13 is responsible for the output of a reliability the reference voltage signals URr, UTr designating binary test signal UF set up. - which will be discussed in more detail later. The test signal UF has the voltage level 0 if the reference voltage signals URr, UTr and reliable are okay, and the voltage level "1" when the conditions to get more reliable Reference voltage signals are not given, e.g. if the amplitude of the input voltage URs has dropped too much and the last synchronization in voltage memory 14 too long ago or is disturbed. A test element UF with voltage level 0 therefore means that at the output 12a of the OR gate 12 a safe directional Overcurrent signal is present, and the voltage level 1 of the test signal UF that the directed overcurrent signal is unsafe.

Die zwischen den Ausgang 12a des Oder-Tores 12 und den Relaisausgang 17a geschaltete logische Schaltungsanordnung 16 enthält zwei Signalkanäle 21, 22-, welche in logischer Verknüpfung, im in Fig.l gezeigten Beispiel durch ein Oder-Tor 23, an den Relaisausgang 17a angeschlossen sind. Der eine Signalkanal 21 ist ein direkter Kanal und der andere Signalkanal 22 enthält einen Signalspeicher 24, der in dem Richtungsrelais der Fig. 1 durch Zeitablauf tM oder, wie für andere Ausführungen erläutert wird; durch Löschkriterien gelöscht wird. Jeder Signalkanal 21, 22 enthält einen durch das Prüfsignal UF auf Durchlass oder Sperrung gestellten elektronischen Schalter bzw. Bei Bei dem in Fig. 1 gezeigten Richtungsrelais ist der in den direkten Signalkanal 21 geschaltete Schalter ein Und-Tor 25 mit einem invertierten Eingang, an den das Prüfsignal UF angelegt ist. Der Ausgang 12a des Oder-Tores 12 ist an den anderen Eingang des Und-Tores 25 angeschlossen und der Ausgang des Und-Tores 25 ist direkt mit dem einen Eingang des Oder-Tores 23 verbunden. Von dem Ausgang 12a des Oder-Tores 12 gelangt ein Ueberstrom-Auslösesignal "i" demnach nur dann an den Relaisausgang 17a, wenn das Prüfsignal UF den Spannungspegel 0 hat, d.h. das Ueberstrom-Auslösesignal sicher ist. Der in den Speicher-Signalkanal 22 eingeschaltete Schalter S2 ist hier ein Und-Tor 26 mit drei Eingängen, dessen Ausgang an den anderen Eingang des Oder-Tores 23 angeschlossen ist. An den einen Eingang des Und-Tores 26 ist das Prüfsignal U, F angelegt und an den zweiten Eingang desselben ist der Signalspeicher 24 angeschlossen. Nur wenn das Prüfsignal UF den Spannungspegel "1" hat, d.h. das am Ausgang 12a des Oder-Tores 12 entstehende gerichtete Ueberstromsignal 0 oder 1 unsicher ist, kann ein l-Signal durch das Und-Tor 26 über das Oder-Tor 23 an den Relaisausgang 17a gelangen. The one between the output 12a of the OR gate 12 and the relay output 17a switched logic circuit arrangement 16 contains two signal channels 21, 22-, which in logical connection, in the example shown in Fig.l by an OR gate 23, are connected to the relay output 17a. The one signal channel 21 is a direct channel and the other signal channel 22 contains a signal memory 24, the in the direction relay of Fig. 1 by timing tM or, as for other versions is explained; is deleted by deletion criteria. Each signal channel 21,22 contains an electronic one set to pass or block by the test signal UF Switch or In the direction relay shown in Fig. 1 is in the direct Signal channel 21 switched switch an AND gate 25 with an inverted input, to the that Test signal UF is applied. The exit 12a of the Oder gate 12 is connected to the other input of the AND gate 25 and the output of the AND gate 25 is directly connected to one input of the OR gate 23. Of the Output 12a of the OR gate 12 therefore only receives an overcurrent trip signal "i" then to the relay output 17a when the test signal UF has the voltage level 0, i.e. the overcurrent trip signal is safe. The into the memory signal channel 22 switched on switch S2 is an AND gate 26 with three inputs, its output is connected to the other input of the OR gate 23. At one entrance of the AND gate 26, the test signal U, F is applied and to the second input of the same the signal memory 24 is connected. Only if the test signal UF exceeds the voltage level "1", i.e. the directed overcurrent signal arising at the output 12a of the OR gate 12 0 or 1 is uncertain, an 1 signal can be sent through the AND gate 26 via the OR gate 23 get to relay output 17a.

Bei dem Richtungsrelais der Fig. 1 dird in dem Signalspeicher 24 für die Zeit tM ein Sperrsignal gespeichert. Dem Signalspeicher 24 ist ein Und-Tor 27 vorgeschaltet, dessen einer Eingang über einen Inverter 28 mit dem Ausgang des als Schalter S1 dienenden Und-Tores 25 verbunden ist und an dessen anderen Eingang das ungerichtete Ueberstromsignal vom Ausgang des Oder-Tores 10 angelegt ist. Der Ausgang des Speichers 24 ist über einen Inverter 29 mit dem zweiten Eingang des als Schalter 2 dienenden Und-Tores 26 verbunden. An den dritten Eingang des Und-Tores 26 ist das Ueberstromsignal vom Oder-Tor 10 angelegt. In the case of the direction relay in FIG. 1, it is in the signal memory 24 a locking signal is stored for the time tM. The signal memory 24 is an AND gate 27 upstream, one input of which via an inverter 28 with the output of the and gate 25 serving as switch S1 is connected and at its other input the non-directional overcurrent signal from the output of the OR gate 10 is applied. Of the The output of the memory 24 is connected to the second input of the via an inverter 29 and gate 26 serving as switch 2. At the third entrance of the And gate 26, the overcurrent signal from the OR gate 10 is applied.

Tritt ein satter Kurzschluss in Auslöserichtung auf, so werden zur sofortigen Richtungsbestimmung die Referenzspannungssignale URr und UTr vom Spannungsgedächtnis 15 benutzt, die wegen der unmittelbar vor dem Auftreten des Kurzschlusses noch ausreichend hohen Eingangsspannung RRS und richtiger Synchronisierung in Ordnung sind, was durch ein Prüfsignal RF = 0 angezeigt wird. Das vom Oder-Tor 10 abgegebene ungerichtete Ueberstromsignal ist ein l-Signal und das vom Oder-Tor 12 abgegebene gerichtete Ueberstromsignal ein Auslösesignal 1. Bei einsetzendem Kurzschluss ist wegen UF = ° das als Schalter S1 dienende Und-Tor 25 auf Durchlass geschaltet und am Relaisausgang 17a liegt das vom Oder-Tor 12 abgegebene Ueberstrom-Auslösesignal 1. Wegen des Inverters 28 gibt das dem Speicher 24 vorgeschaltete Und-Tor 27 ein Ausgangssignal 0 ab, d.h. im Speicher 24 wird kein Sperrsignal (1) gespeichert. Wegen des Inverters 29 am Ausgang des Speichers 24 liegt am in Fig. lmittleren Eingang des als Schalter 2 dienenden Und-Tores 26 l-Signal und sein linker Eingang führt ebenfalls l-Signal vom Oder-Tor 10. Am rechten Eingang des Und-Tores 26 liegt das Prüfsignal UF = 0, so dass das Und-Tor 26 gesperrt ist. Läuft nun ein Kurzunterbrechungszyklus, so dass die Eingangsspannung URS des Spannungsgedächtnisses 15 ausfällt, so wird das Prüfsignal RF : 1, wodurch das Und-Tor 25 (Schalter S ) gesperrt und das Und-Tor 26 (Schalter S2), nun auf Durchlass geschaltet, über das Oder-Tor 23 ein'gegebenenfalls vom Ausgang des Oder-Tores 10 abgegebenes Auslösesignal 1 an den Relaisausgang 17 anlegt. Dieser Zustand bleibt solange aufrecht, bis das Prüfsignal UF wieder den Spannungspegel 0 hat und damit eine neue sichere Richtungsbestimmung möglich ist. If a full short circuit occurs in the tripping direction, the immediate direction determination the reference voltage signals URr and UTr from the voltage memory 15 is used, which is still sufficient because of the short circuit immediately before the occurrence of the short circuit high input voltage RRS and proper synchronization are fine, what through a Test signal RF = 0 is displayed. The one handed in from the Oder gate 10 The undirected overcurrent signal is an I signal and the one emitted by the OR gate 12 directional overcurrent signal is a trigger signal 1. When a short circuit begins because of UF = ° the AND gate 25 serving as switch S1 is switched to open and The overcurrent triggering signal emitted by the OR gate 12 is at the relay output 17a 1. Because of the inverter 28, the AND gate 27 connected upstream of the memory 24 is input Output signal 0 off, i.e. no blocking signal (1) is stored in memory 24. Because of the inverter 29 at the output of the memory 24, it is at the central input in FIG of the AND gate 26 serving as switch 2 l-signal and its left input leads also 1-signal from the OR gate 10. This is at the right input of the AND gate 26 Test signal UF = 0, so that the AND gate 26 is blocked. If a short interruption cycle is now running, so that the input voltage URS of the voltage memory 15 fails, so will the test signal RF: 1, whereby the AND gate 25 (switch S) is blocked and the AND gate 26 (switch S2), now switched to pass, via the OR gate 23 if necessary Trigger signal 1 issued by the output of the OR gate 10 to the relay output 17 applies. This state remains until the test signal UF again Has voltage level 0 and thus a new, reliable determination of direction is possible.

Ist beim Wiedereinschalten nach der Pause zeit der satte Kurzschluss noch vorhanden, so ist die Richtungsbestimmung unsicher, d.h. Oder-Tor 12 kann ein 1- oder ein 0-Signal abgeben.Wegen des dann anstehenden Prüfsignals UF = 0 ist das Und-Tor 25 gesperrt und sein Ausgang führt in beiden Fällen 0-Signal.Is the full short circuit when switching on again after the break is still available, the determination of the direction is uncertain, i.e. OR gate 12 can be a Output a 1 or a 0 signal, because of the test signal UF = 0 that is then present AND gate 25 is blocked and its output has a 0 signal in both cases.

Liegt der satte Kurzschluss in Sperr-Richtung, so ist bei einsetzendem Kurzschluss das Prüfsignal UF = 0, das vom Oder-Tor 10 abgegebene ungerichtete Ueberstromsignal ein l-Shgnal und das vom Oder-Tor 12 abgegebene gerichtete Ueberstromsignal ein Sperrsignal-0. Mit dem Prüfsignal UF : 0 gibt das als Schalter S1 dienende Und-Tor 25 ein 0-Signal an das Oder-Tor 23 und gleichzeitig auch in den-Speicherkanal 22 ab. Ueber den Inverter 28 und das Und-Tor 27 wird dem Speicher 24 ein l-Signal zugeführt, das als Sperrsignal während der Zeit tM gespeichert wird. Mit dem Prüfsignal UF = 1 liegen eingangsseitig am als Schalter 2 dienenden Und-Tor 26 noch das L-Signal des Oder-Tores 10 und das durch den Inverter 29 zu einem 0-Signal invertierte gespeicherte Signal. Am Oder-Tor 23 liegen dann die Eingangssignale 0,0 und der Relaisausgang 17a führt Sperrsignal 0. If the full short circuit is in the blocking direction, it is when the Short circuit the test signal UF = 0, the non-directional overcurrent signal emitted by the OR gate 10 an I signal and the directional overcurrent signal emitted by the OR gate 12 Lock signal-0. The AND gate serving as switch S1 gives the test signal UF: 0 25 has a 0 signal the OR gate 23 and at the same time also in the memory channel 22 from. Via the inverter 28 and the AND gate 27, the memory 24 receives an I signal supplied, which is stored as a locking signal during the time tM. With the test signal UF = 1 is still the L signal on the input side at the AND gate 26 serving as switch 2 of the OR gate 10 and the inverted by the inverter 29 to a 0 signal stored Signal. The input signals 0,0 and the relay output are then at the OR gate 23 17a carries blocking signal 0.

Beim Einschalten auf einen satten Kurzschluss ohne vorhergegangenem Normalbetrieb kann in dem Speicher 24 kein Sperrsignal gespeichert sein. In diesem Ausnahmefall arbeitet das Relais wie ein ungerichtetes Relais für gewöhnlichen Ueberstromschutz. When switching on for a full short circuit without a previous one During normal operation, no blocking signal can be stored in the memory 24. In this In exceptional cases the relay works like an omnidirectional relay for normal overcurrent protection.

Die Speicher zeit tM ist entsprechend dem jeweils vorliegenden Schutzsystem angepasst. Sie kann insbesondere eo gewählt werden, dass bei einem vorübergehenden Fehler und nicht sofort nach dem Zuschalten wieder auftretenden Kurzschluss zwischen den aufeinanderfolgenden Ströungen des Netztes unterschieden werden kann. The storage time tM corresponds to the respective protection system customized. It can be chosen in particular eo that in the case of a temporary one Error and short circuit between the successive currents of the network can be distinguished.

Fig. 2 zeigt für das Richtungsrelais der Fig.l eine etwas vereinfachte logische Schaltungsanordnung 16. In dieser Schaltungsanordnung ist auf die Bildung eines Sperrsignals verzichtet und in dem Signalspeicher 24 wird lediglich das gesicherte Auslösesignal während einer Zeitspanne tM. zwar 3 sec, gespeichert. Der Eingang des Signalspeichers 24 ist hier direkt an den Ausgang des als Schalter S1 dienenden Und-Tores 24 angeschlossen und der Ausgang des Signal speichers 24 liegt auch direkt am einen Eingang des als Schalter dienenden Und-Tores 26. Ist das Ausgangssignal des Oder-Tores 12 ein gesichertes (Prüfsignal UF = 0) Auslösesignal 1, so wird es durch das Und-Tor 25 und das Oder-Tor 23 auf den Relaisausgang 17a durchgeschaltet und gleichzeitig für die Zeitspanne tM in dem Signalspeicher 24 gespeichert. Ist die Kurzunterbrechung erfolglos, so wird das Prüfsignal F = 1 und damit das Und-Tor 25 gesperrt, so dass sein Ausgang 0-Signal führt. An den Eingängen des Und-Tores 26 liegen dann das ungerichtete Ueberstrom-Signal 1 des Oder-Tores 10, vom Speicher 24 das gespeicherte Auslösesignal 1 und das Prüfsignal UF = 1, so dass der Ausgang des Und-Tores 26 l-Signal führt, das über das Oder-Tor 23 für die Zeitspanne tM an den Relaisausgang 17a angelegt ist. Bei Einschaltung auf einen satten Kurzschluss ohne vorhergehendem Normalbetrieb kann in den Signalspeicher 24 kein Auslösesignal gespeichert sein. In diesem Falle kommt es zu keiner Auslösung. Fig. 2 shows a somewhat simplified for the direction relay of Fig.l logic circuit arrangement 16. This circuit arrangement is based on the formation a blocking signal is dispensed with and only the secured one is stored in the signal memory 24 Trip signal during a period of time tM. 3 sec, saved. The entrance of the signal memory 24 is here directly at the output of the switch S1 used And gate 24 connected and the output of the signal memory 24 is also directly at one input of the AND gate 26 serving as a switch. The output signal is of the OR gate 12 a secured (test signal UF = 0) trigger signal 1, so it will switched through by the AND gate 25 and the OR gate 23 to the relay output 17a and at the same time stored in the signal memory 24 for the period of time tM. is the If the short interruption is unsuccessful, the test signal F = 1 and thus the AND gate 25 is blocked so that its output has a 0 signal. At the entrances of the AND gate 26 are then the undirected overcurrent signal 1 of the OR gate 10, the stored trigger signal 1 and the test signal UF = 1 from memory 24, so that the output of the AND gate 26 leads to the l signal that is passed through the OR gate 23 for the time period tM is applied to the relay output 17a. When switched on to a A full short circuit without previous normal operation can be stored in the signal memory 24 no trip signal can be stored. In this case there is no release.

Der Signal speicher 24 zusammen mit der logischen Schaltungsanordnung 16 stellt für das Richtungsrelais ein Richtungsgedächtnis 17 dar, das sich bei der Ausführung nach Fig. 1 einen gegebenen Sperrbefehl und bei der Ausführung nach Fig. 2 einen gegebenen Auslösebefehl für eine bestimmte Zeit tM bzw. t' merkt. The signal memory 24 together with the logic circuit arrangement 16 represents a direction memory 17 for the direction relay, which is located in the Execution according to Fig. 1 a given locking command and in the embodiment according to Fig. 2 notices a given trip command for a certain time tM or t '.

M Die Fig. 3 und 4 zeigen Ausführungsbeispiele für Richtungsgedächtnisse bei denen die Speicherzeit für das Befehlsignal nicht fest vorgegeben, sondern durch das Auftreten eines ein zuverlässiges Referenzspannungssignal und damit eine sichere Richtungsbestimmung gewährleistenden Betriebszustandes des Richtungsrelais bestimmt ist. Das Löschen des gespeicherten Befehlsignals kann von verschiedenen Bedingungen abhängig gemacht werden, wie Vorhandensein der Eingangsspannung URs eine Mindestamplitude der Eingangsspannung URS) kein RS, Ueberstrom usw., wobei die Löschung des Befehlsignals in dem Augenblick erfolgt, in welchem im einfachsten Falle mindestens eine der Bedingungen erfüllt ist. Jede der Bedingungen ist durch ein separates binäres Signal V1, V2, ... erfasst und diese Signale V1, V2, ... sind dann die Löschkriterien für das Richtungsgedächtnis. Aus den Löschkriterien-Signalen V1, V2,... M FIGS. 3 and 4 show exemplary embodiments for directional memories where the storage time for the command signal is not fixed, but rather through the occurrence of a reliable reference voltage signal and thus a safe one Direction determination ensuring the operating state of the direction relay is determined is. The deletion of the stored command signal can depend on various conditions can be made dependent on the presence of the input voltage URs and a minimum amplitude the input voltage URS) no RS, overcurrent, etc., with the deletion of the command signal takes place at the moment in which, in the simplest case, at least one of the conditions is satisfied. Each of the conditions is represented by a separate binary signal V1, V2, ... detected and these signals V1, V2, ... are then the deletion criteria for the directional memory. From the deletion criteria signals V1, V2, ...

wird durch logische Verknüpfung ein binäres Löschsignal UL gebildet, durch das der Signalspeicher 24 gelöscht und für die Aufnahme, eines neuen, aus einem gesicherten gerichteteten Ueberstromsignal resultierenden Befehlsignals vorbereitet wird, -sobald die Löschbedingungen erfüllt sind.a binary extinguishing signal UL is formed by a logical combination, by which the signal memory 24 is deleted and for the Recording, a new one resulting from a secured, directed overcurrent signal Command signal is prepared as soon as the delete conditions are met.

Bei den in Fig. 3 und 4 gezeigten Ausführungsbeispielen für ein solches Richtungsgedächtnis besteht der Signalspeicher 24 aus einem Haltekreis mit einem Oder-Tor 30 und einem an seinen Ausgang angeschlossenen Und-Tor 31, dessen Ausgang durch eine Rückführung 32 mit dem einen Eingang des Oder-Tores 30 verbunden ist. Der andere Eingang des Oder-Tores 30 ist als Richtungsgedächtnis-Eingang für ein zu speicherndes Sperrsignal (Fig.l) an das Und-Tor 27 und für ein zu speicherndes Auslösesignal (Fig.2) an den Ausgang des Und-Tores 25 angeschlossen, wie dies in den Fig. 3 und 4 gezeigt ist. Der Ausgang des Und-Tores 31 ist entsprechend entweder durch den Inverter 29 (Fig.3) oder direkt (Fig.4) mit einem Eingang des den Schalter darstellenden Und-Tores 26 verbunden. An den zweiten Eingang des Und-Tores 31 ist das Löschsignal L angelegt. Die Löschkriterien-Signale V1, V2 ... sind an die Eingänge 34 einer negativen Oder-Schaltung 33 angelegt, die ein Löschsignal UL = 0 abgibt, wenn mindestens eines der Löschkriterien erfüllt ist. In the exemplary embodiments shown in FIGS. 3 and 4 for such a The signal memory 24 consists of a hold circuit with a directional memory OR gate 30 and an AND gate 31 connected to its output, its output is connected to one input of the OR gate 30 by a return 32. The other input of the OR gate 30 is used as a direction memory input for a to be stored locking signal (Fig.l) to the AND gate 27 and for a to be stored Trigger signal (Fig.2) connected to the output of the AND gate 25, as shown in Figs. 3 and 4 is shown. The output of the AND gate 31 is either accordingly through the inverter 29 (Fig.3) or directly (Fig.4) with an input of the switch and port 26 depicting connected. At the second entrance of the AND gate 31 is the erase signal L is applied. The deletion criteria signals V1, V2 ... are at the inputs 34 a negative OR circuit 33 is applied, which emits a cancellation signal UL = 0, if at least one of the deletion criteria is met.

Wie bereits erwähnt, ist für eine sichere Richtungsbestimmung eine einwandfreie Referenzspannung erforderlich. As already mentioned, a safe directional determination is a correct reference voltage required.

Das Prüfsignal UF soll angeben, ob die vorhandene Referenzspannung zuverlässig ist oder nicht. Die Referenzspannung ist eine Rechteckspannung, die bei einer Netzspannung URs ausreichend hoher Amplitude von einem durch die Netzspannung RRS gesteuerten Rechteck-Spannungsgeber 14 und bei zu niedriger Amplitude oder fehlender Netzspannung von einem Referenz-Spannungsgedächtnis 15 (Fig.l) erhalten wird. Fig.- 5 zeigt ein Blockschaltbild eines solchen Referenz-Spannungsgebers mit einer Schaltungsanordnung zur Gewinnung des Prüfsignals UF.The test signal UF should indicate whether the existing reference voltage is reliable or not. The reference voltage is a square wave voltage, the at a line voltage URs sufficiently high amplitude of one through the line voltage RRS controlled square-wave voltage generator 14 and if the amplitude is too low or missing Mains voltage from a reference voltage memory 15 (Fig.l) is obtained. Fig.- 5 shows a block diagram of such a reference voltage generator with a circuit arrangement for obtaining the test signal UF.

Die Netzspannung URs wird von den Phasenleitern R, S mit einem Spannungswandler 3 (Fig. 1) abgenommen.The mains voltage URs is supplied by the phase conductors R, S with a voltage converter 3 (Fig. 1) removed.

In der vorliegenden Anordnung ist dieser jedoch völlig unkritisch; er kann z.B. durch einen Transformator in Schaltung ersetzt sein, welcher an der Eingangsklemme 35 angeschlossen ist. An die Eingangsklemme 35 (Fig.5) sind ein Amplitudenüberwachungsgerät -38 und der Rechteck-Spannungsgeber 14 angeschlossen. Dem Rechteck-Spannungsgeber 14 ist ein Phasenschieber 36 nachgeschaltet, mit dem allenfalls notwendige Phasenkorrekturza vorgenommen werden können. Der Phasenschieber 36 ist an einem Eingang eines Und-Tores 37 angeschlossen. Das Amplitudenüberwachungsgerät 38 gibt ein-"l"-Signal ab, wenn die Amplitude der Eingangsspannung URS grösser als ein bestimmter Minimalwert Umin ist. Das Ausgangssignal des Amplitudenüberwachungsgerätes 38 ist an den anderen Eingang des Und-Tores 37 angelegt, so dass die von dem Spannungsgeber 14 und Phasenschieber 36 abgegebene Rechteckspannung durch das Und-Tor 37 und ein diesem nachgeschaltetes Oder-Tor 39 als Referenzspannung URr an den Ausgang 40 gelangen kann, wenn UR5 7imin ist. Die Phasenverschiebung für die Referenzspannung Sr am Ausgang 42 und die Referenzspannung UTr am Ausgang 44 wird durch die Phasenschieber 41 und 43 bewirkt. Diese Anordnung gilt für dreiphasige Richtungsbestimmung; für die in Fig. 1 und 2 gezeigten Ausführungsbeispiele sind nur zwei Referenzspannungen nötig. Die Zeit des Phasenschiebers 41 wird dann passend gewahlt, z.B. 2T 3 , die Spannung 42 als UTr verwendet, und die Glieder 43 und 44 werden weggelassen. An den Ausgang des Amplitudenüberwachungs-. In the present arrangement, however, this is completely uncritical; it can e.g. be replaced by a transformer in circuit, which is connected to the Input terminal 35 is connected. An amplitude monitoring device is connected to input terminal 35 (Fig. 5) -38 and the square-wave voltage generator 14 connected. The square-wave voltage generator 14 is followed by a phase shifter 36, with the phase correction tooth, if necessary can be made. The phase shifter 36 is at an input of an AND gate 37 connected. The amplitude monitor 38 outputs a "1" signal when the amplitude of the input voltage URS is greater than a certain minimum value Umin is. The output of the amplitude monitor 38 is to the other Input of the AND gate 37 applied so that the voltage generator 14 and phase shifter 36 emitted square-wave voltage through the AND gate 37 and a downstream one OR gate 39 can reach output 40 as reference voltage URr if UR5 7imin is. The phase shift for the reference voltage Sr at the output 42 and the reference voltage UTr at output 44 is brought about by phase shifters 41 and 43. This arrangement applies to three-phase direction determination; for the exemplary embodiments shown in FIGS. 1 and 2 only two reference voltages are required. The time of the phase shifter 41 then becomes chosen appropriately, e.g. 2T 3, the voltage 42 used as UTr, and the links 43 and 44 are omitted. To the output of the amplitude monitoring.

gerätes 38 ist ein Eingang einer negativen Oder-Schaltung 49 angeschlossen, deren Ausgang 50 das Prüfsignal UF abgibt.device 38, one input of a negative OR circuit 49 is connected, whose output 50 emits the test signal UF.

Die vom Phasenschieber 36 erhaltene Rechteckspannung ist dem Spannungsgedächtnis 15 zugeführt, das von ihr gesteuert nach einem kurzen Einschwingvorgang mit sehr guter Phasentreue mitschwingt und dessen Ausgang durch ein Und-Tor 46 mit dem anderen Eingang des Oder-Tores 39 verbunden ist, so dass bei durch das Amplitudenüberwachungsgerät 38 gesperrtem Und-Tor 37 die vom Spannungsgedächtnis 15 abgegebene Referenzspannung durch das Oder-Tor 39 zum Ausgang 40 gelangt. Das Spannungsgedächtnis 15 ist mit einer Synchronisationsüberwachung 45 ausgestattet, die ein 11111-Signal abgibt, wenn die Synchronisierung nicht in Ordnung ist. Dieses Synchronis4tions-Ueberwachungssignal ist über einen Inverter 48 an den anderen Eingang der negativen Oder-Schaltung 49 angelegt, so dass die Oder-Schaltung 49 ein Prüfsignal UF = "1" immer'dann abgibt, wenn die Synchronisierung nicht in Ordnung und die Eingangsspannung URS zu niedrig ist. The square wave voltage obtained from the phase shifter 36 is the voltage memory 15 supplied, which is controlled by her after a short settling process with very good phase fidelity and its output through an AND gate 46 with the other Input of the OR gate 39 is connected, so that when by the amplitude monitoring device 38 blocked AND gate 37 the output from the voltage memory 15 Reference voltage reaches output 40 through OR gate 39. The tension memory 15 is equipped with a synchronization monitor 45, which receives an 11111 signal returns when the synchronization is not OK. This synchronization monitoring signal is connected to the other input of the negative OR circuit 49 via an inverter 48 applied so that the OR circuit 49 always emits a test signal UF = "1", if the synchronization is not OK and the input voltage URS is too low is.

Die beiden Ueberwachungssignale für Amplitude der Netzspannung URS und Synchronisation sind miteinander durch eine zweite negative Oder-Schaltung 47 verknüpft, die ein "l"-Signal abgibt, wenn die Netzspannung URs zu niedrig und die Synchronisation in Ordnung ist. Mit dem l-Signal der Oder-Schaltung 47 ist das Und-Tor 46 aufgesteuert, so dass nur bei diesem Signal die im Spannungsgedächtnis 15 gespeicherte Referenzspannung über das Und-Tor 46 und das Oder-Tor 39 zum Ausgang 40 gelangen kann. Ist der Synchronlauf des Spannungsgedächtnisses oder dessen einwandfreie Extrapolation nicht gewährleistet, so dass das Ausgangssignal der Synchronisationsüberwachung 45 l-Pegel hat, was hauptsächlich während des Einschwingvorganges des Spannungsgedächtnisses der Fall ist, so gibt die negative Oder-Schaltung 47 ein 0-Signal ab, durch das das Und-Tor 46 gesperrt wird. Ist zudem die Eingangsspannung URs zu niedrig, so dass das Ausgangssignal der Amplitudenüberwachung 38 O-Pegel hat, so wird auch das Und-Tor 37 gesperrt, und es gelangt keine Referenzspannung mehr an den Ausgang 40. Ein solcher Zustand kann leicht beim Einschalten des Richtungsrelais auftreten. Es ist dann eine Frage der angewandten Schutzphilosophie und der Netzanordnungen, ob bei fehlendem Richtungssignal reine Ueberstromauslösung oder Auslösesperrung erfolgen soll. The two monitoring signals for the amplitude of the mains voltage URS and synchronization are with each other by a second negative OR circuit 47 linked, which emits an "l" signal when the mains voltage URs is too low and the Synchronization is ok. With the I signal of the OR circuit 47 is the AND gate 46 turned on, so that the signal stored in the voltage memory 15 is only available for this signal Reference voltage reach output 40 via AND gate 46 and OR gate 39 can. Is the synchronous operation of the voltage memory or its perfect extrapolation not guaranteed, so the output signal of the synchronization monitoring 45 l level, which mainly occurs during the transient process of the voltage memory is the case, the negative OR circuit 47 emits a 0 signal through which the AND gate 46 is blocked. If the input voltage URs is too low, so that the output signal of the amplitude monitoring 38 has a 0 level, so will that too AND gate 37 is blocked and a reference voltage no longer reaches output 40. Such a condition can easily occur when the direction relay is switched on. It is then a question of the applied protection philosophy and the network arrangements, whether in the absence of a directional signal, pure overcurrent tripping or tripping blocked should take place.

Wie bereits erwähnt, sind die in der Zeichnung wiedergegebenen Blockschaltbilder stark vereinfacht. So sind z.B. As already mentioned, the block diagrams shown in the drawing are greatly simplified. E.g.

die- Aufbereitungskreise für die Stromsignale weggelassen.the processing circuits for the current signals are omitted.

Vorausgesetzt ist auch, dass die Eingangssignale des Schaltbefehlspeichers 24 durch angepasstes Uebergangsverhalten der Schaltkreise zeitlich so abgestimmt sind, dass keine Fehlfunktion möglich ist. Es kann beispielsweise zweckmässig sein, den Signalspeicher 24 in dem Richtungsrelais nach Fig. lund 2 nicht nur mit einer Rückstellzeit tM bzw. tM1 ç sondern auch mit einer sorgfältig auf die Auslöseimpulszeiten abgestimmten Anzugsverzögerung auszustatten, wobei im Hinblick auf Störsicherheit integrierende Kreise differenzierenden Kreisen vor zuziehen sind.It is also a prerequisite that the input signals of the switching command memory 24 so timed by adapted transition behavior of the circuits are that no malfunction is possible. It can be useful, for example, the signal memory 24 in the direction relay according to Fig. 1 and 2 not only with one Reset time tM or tM1 ç but also with a careful attention to the trigger pulse times Equipped with coordinated pick-up delay, with a view to interference immunity integrating circles are preferable to differentiating circles.

Claims (15)

PatentansprücheClaims 1. Richtungsrelais für ungeerdete Netze mit Kurzunterbrech welches Ueberstrom- und mit einer Referenzspannung beaufschlagte Richtungsglieder in einer Schaltungsanordnung zur Gewinnung eines ungerichteten Ueberstromsignals und eines die Lage der Netzstörung vor bzw. hinter dem Relais bezeichnenden gerichteten Ueberstromsignals als Schaltbefehlsignal für ein Relais-Schaltglied enthält, dadurch gekennzeichnet, dass für die Referenzspannung (URr UTr) eine zur Abgabe eines binären Prüfsignals (U ) für zuverlässige und nicht zuverlässige Re-F ferenzspannung eingerichtete Kontrolleinrichtung (38,45,48,49) vorgesehen und an den Ausgang (12a) für die gerichteten Ueberstromsignale ein Richtungsgedächtnis (17) angeschlossen ist, welches einen Schaltbefehl-Signalspeicher (24) und eine durch das Prüfsignal (UF) gesteuerte logische Schaltungsanordnung (16) zur Einspeicherung eines Schaltbefehlsignals bei zuverlässiger Referenzspannung in den Signalspeicher (24) für eine bestimmte Zeitspanne und zum Auslesen des gespeicherten Schaltbefehlsignals aus den Signalspeicher (24) bei nicht zuverlässiger Referenzspannung umfasst. 1. Directional relay for ungrounded networks with short interruption which Overcurrent and a reference voltage applied directional elements in one Circuit arrangement for obtaining an undirected overcurrent signal and one the directional overcurrent signal indicative of the location of the network fault in front of or behind the relay contains as a switching command signal for a relay switching element, characterized in that that for the reference voltage (URr UTr) one for the output of a binary test signal (U) control device set up for reliable and non-reliable reference voltage (38,45,48,49) and to the output (12a) for the directed overcurrent signals a direction memory (17) is connected, which has a switching command signal memory (24) and a logic circuit arrangement controlled by the test signal (UF) (16) for storing a switching command signal with a reliable reference voltage into the signal memory (24) for a certain period of time and to read out the stored Switching command signal from the signal memory (24) when the reference voltage is not reliable includes. 2. Richtungsrelais nach Anspruch 1, dadurch gekennzeichnet, dass bei dem Schaltbefehl-Signalspeicher (24) die Speicherzeit des Schaltbefehlsignals durch Zeitablauf (tM; tM) bestimmt ist. 2. Directional relay according to claim 1, characterized in that in the case of the switching command signal memory (24), the storage time of the switching command signal is determined by the lapse of time (tM; tM). 3. Richtungsrelais nach Anspruch 1, dadurch gekennzeichnet, dass bei dem Schaltbefehl-Signalspeicher (24) die Speicherzeit des Schaltbefehlsignals durch Löschkriterien (V1, V2 . .3 bestimmt ist, durch die Bedingungen für die Erhaltung einer zuverlässigen Referenzspannung (UR , UTr) und über diese eines sicheren gerichteten Ueberstromsignals erfasst sind. 3. Directional relay according to claim 1, characterized in that in the case of the switching command signal memory (24), the storage time of the switching command signal is determined by deletion criteria (V1, V2. .3, by the conditions for preservation a reliable reference voltage (UR, UTr) and, via this, a safely directed Overcurrent signal are detected. 4. Richtungsrelais nach Anspruch 1, dadurch gekennzeichnet, dass in der logischen Schaltungsanordnung (16) des Richtungsgedächtnisses (17) ein erster, direkter Signalkanal (21) und ein zweiter, den Schaltbefehl-Signalspeicher (24) enthaltender Signalkanal (22) vorgesehen ist, und die beiden Signalkanäle (21,22) durch eine logische Schaltung (23) zusammengefasst mit dem Richtungsrelais-Ausgang (l7a)~ verbunden sind, wobei in jeden Signalkanal (21,22) ein durch das Prüfsignal (UF) ) gesteuerter Schalter (S1 1 bzw. S2) geschaltet F 2 ist, um bei zuverlässiger Referenzspannung (URr, UTr) den Ausgang (12) für die gerichteten Ueberstromsignale über den ersten Signalkanal (21) mit dem Richtungsrelais-Ausgang (17a) zu verbinden und den zweiten Signalkanal (22) zu sperren und bei nicht zuverlässiger Referenzspannung (URr) UTr) den ersten Signalkanal (21) zu sperren und den zweiten Signalkanal (22) mit dem Richtungsrelais-Ausgang (17a) zu verbinden. 4. Directional relay according to claim 1, characterized in that in the logic circuit arrangement (16) of the direction memory (17) a first, direct signal channel (21) and a second, the switching command signal memory (24) containing signal channel (22) is provided, and the two signal channels (21,22) by a logic circuit (23) combined with the direction relay output (l7a) ~ are connected, whereby in each signal channel (21,22) one through the test signal (UF)) controlled switch (S1 1 or S2) switched F 2 is to be more reliable Reference voltage (URr, UTr) the output (12) for the directed overcurrent signals to be connected to the direction relay output (17a) via the first signal channel (21) and to block the second signal channel (22) and if the reference voltage is not reliable (URr) UTr) to block the first signal channel (21) and the second signal channel (22) to be connected to the direction relay output (17a). 5. Richtungsrelais nach Anspruch 4, dadurch gekennzeichnet, dass der in den ersten Signalkanal (21) eingeschaltete Schalter (S1) ) ein Und-Tor (25) ist, an dessen einen Eingang der Ausgang (12a) für das gerichtete Ueberstromsignal angeschlossen und an dessen zweiten, invertierten Eingang das Prüfsignal (UF) angelegt ist, dass der in den zweiten Signalkanal (22) eingeschaltete Schalter (S2) 2 ein Und-Tor (26) ist, mit dessen einen Eingang der Ausgang des Schaltbefehl-Signalspeichers (24) verbunden und bei dem an einen anderen Eingang das Prüfsignal (UF)angelegt ist, und dass der Eingang des Schaltbefehl-Signalspeichers (24) für die Aufnahme eines Schaltbefehlsignals mit dem Ausgang des in den ersten Signalkanal (21) eingeschalteten Und-Tores (25) verbunden ist. 5. Directional relay according to claim 4, characterized in that the switch (S1) switched on in the first signal channel (21) an AND gate (25) is, at one input of which the output (12a) for the directed overcurrent signal connected and the test signal (UF) applied to its second, inverted input is that the switch (S2) 2 switched on in the second signal channel (22) is on AND gate (26), one input of which is the output of the switching command signal memory (24) and the test signal (UF) is applied to another input is, and that the input of the switching command signal memory (24) for the recording a switching command signal with the output of the switched on in the first signal channel (21) And-Tores (25) is connected. 6. Richtungsrelais nach Anspruch 1, dadurch gekennzeichnet, dass das Richtungsgedächtnis (17) zur Aufnahme eines Sperrbefehls eingerichtet ist. 6. Directional relay according to claim 1, characterized in that the direction memory (17) is set up to receive a locking command. 7. Richtungsrelais nach den Ansprüchen 5 und 6, dadurch gekennzeichnet, dass dem Eingang des Schaltbefehl-Signalspeichers (24) für die Aufnahme eines Sperrbefehlsignals ein Und-Tor (27) vorgeschaltet ist, an dessen einen Eingang das ungerichtete Ueberstromsignal angelegt und dessen anderer Eingang über einen Inverter (28) mit dem Ausgang des in den ersten Signalkanal (21) als Schalter (S1) ) eingeschalteten Und-Tores (25) verbunden ist, wobei der Ausgang des Schaltbefehl-Signalspeichers (24) durch einen Inverter (29) mit einem Eingang des in den zweiten Signalkanal (22) als Schalter (S2) 2 eingeschalteten Und-Tores (26) verbunden ist. 7. Directional relay according to Claims 5 and 6, characterized in that that the input of the switching command signal memory (24) for the Recording a locking command signal is preceded by an AND gate (27) at which the undirected overcurrent signal is applied to one input and the other input via an inverter (28) to the output of the in the first signal channel (21) as Switch (S1)) switched on AND gate (25) is connected, the output of the switching command signal memory (24) by an inverter (29) with an input of the AND gate switched on in the second signal channel (22) as switch (S2) 2 (26) is connected. 8. Richtungsrelais nach Anspruch 1, dadurch gekennzeichnet, dass das Richtungsgedächtnis (17) zur Aufnahme eines Auslösebefehls eingerichtet ist. 8. Directional relay according to claim 1, characterized in that the direction memory (17) is set up to receive a trigger command. 9. Richtungsrelais nach den Ansprüchen 5 und 8, dadurch gekennzeichnet, dass für die Aufnahme eines Auslösebefehlsignals der Schaltbefehl-Signalspeicher (24) eingangsseitig an den Ausgang des in den ersten Signalkanal (21) als Schalter (S1) eingeschalteten Und-Tores (25) und ausgangsseitig an einen Eingang des in den zweiten Signalkanal (22) als Schalter eingeschalteten Und-Tores (26) angeschlossen ist. 9. Directional relay according to claims 5 and 8, characterized in that that for receiving a trip command signal, the switching command signal memory (24) on the input side to the output of the first signal channel (21) as a switch (S1) switched on AND gate (25) and on the output side to an input of the in the second signal channel (22) connected as a switch and-gate (26) is. 10. Richtungsrelais nach den Ansprüchen 5 und 9, dadurch gekennzeichnet, dass der Schaltbefehl-Signalspeicher (24) ein Haltekreis aus logischen Schaltungen (30,31) ist. 10. Directional relay according to Claims 5 and 9, characterized in that that the switching command signal memory (24) is a holding circuit made up of logic circuits (30,31) is. 11. Richtungsrelais nach Anspruch 10, dadurch gekennzeichnet, dass der Schaltbefehl-Signalspeicher (24) aus einem Oder-Tor (30) am Eingang und einem Und-Tor (31) am Ausgang besteht, wobei der Ausgang des Und-Tores (31) auf einen Eingang des Oder-Tores (30) zurückgeführt und an einen Eingang des Und-Tores (31) ein Löschsignal (UL) angelegt ist, durch das über die Haltezeit die Speicherzeit für das Schaltbefehlsignal bestimmt ist. 11. Directional relay according to claim 10, characterized in that the switching command signal memory (24) consists of an OR gate (30) at the input and one And gate (31) at the output, the output of the AND gate (31) on a Entrance of the OR gate (30) fed back to an entrance of the AND gate (31) an erase signal (UL) is applied, through which the storage time over the hold time is intended for the switching command signal. 12. Richtungsrelais nach den Ansprüchen 3 und 11, dadurch gekennzeichnet, dass der Lösch-Eingang des Und-Tores (31) des den Schaltbefehl-Signalspeicher bildenden Haltekreises an eine logische Schaltung (33) angeschlossen ist, an deren Eingänge Löschkriterien erfassende binäre Signale (val, V2, ...) angelegt sind, deren logische Verknüpfung das Löschsignal (UL) am Ausgang der logischen Schaltung (33) ergibt. 12. Directional relay according to claims 3 and 11, characterized in that that the delete input of the AND gate (31) of the switching command signal memory forming Holding circuit is connected to a logic circuit (33) whose Binary signals (val, V2, ...) that record deletion criteria are applied, the logical combination of which the erase signal (UL) at the output of the logic circuit (33) yields. 13. Richtungsrelais nach Anspruch 1, dadurch gekennzeichnet, dass die Referenzspannung (URr' UTr) aus der Netzspannung (URS) mittels eines einen Rechteck-Spannungsgeber (14), an den die Netzspannung (URS) angelegt ist, und eine Spannungsgedächtnis-Schaltanordnung (15), die durch die Ausgangsspannung des Rechteck-Spannungsgebers (14) gesteuert ist, enthaltenden Referenzspannungsgeber (13) erzeugt ist, und dass die Kontrolleinrichtung für die Zuverlässigkeit der Referenzspannung (URr, UTr) ein Amplituden-Ueberwachungsgerät (38) enthält, an das die Netzspannung (URS) angelegt ist und das ein binäres Kontrollsignal mit dem einen Binärwert bei einer Netzspannungsamplitude kleiner als eine bestimmte Mindestamplitude und dem anderen Binärwert bei einer Netzspannungsamplitude grösser als die Mindestamplitude abgibt, wobei eine durch das Kontrollsignal des Amplitudenüberwachungsgerätes (38) gesteuerte Weiche (37,39,46) vorgesehen ist, um bei höherer Netzspannung (uns) die Ausgangsspannung des Rechteck-Spannungsgebers (14) und bei niedrigerer Netzspannung (URS) die Ausgangsspannung (UG) des Spannungsgedächtnisses (15) als eine Referenzspannung (URr) an einen Referenzspannungs-Ausgang (40) anzulegen, an den zur Gewinnung weiterer Referenzspannungen (ussr, UTr) Phasenschieber (41,43) angeschlossen sind. 13. Directional relay according to claim 1, characterized in that the reference voltage (URr 'UTr) from the mains voltage (URS) by means of a square-wave voltage transmitter (14), to which the mains voltage (URS) is applied, and a voltage memory circuit arrangement (15) controlled by the output voltage of the square-wave voltage generator (14) is, containing reference voltage generator (13) is generated, and that the control device an amplitude monitoring device for the reliability of the reference voltage (URr, UTr) (38) to which the mains voltage (URS) is applied and which has a binary control signal with one binary value at a mains voltage amplitude smaller than a certain one Minimum amplitude and the other binary value for a mains voltage amplitude greater than the minimum amplitude, one by the control signal of the amplitude monitoring device (38) controlled switch (37,39,46) is provided in order to avoid higher mains voltage (us) the output voltage of the square-wave voltage generator (14) and with a lower mains voltage (URS) the output voltage (UG) of the voltage memory (15) as a reference voltage (URr) to be applied to a reference voltage output (40) to obtain further Reference voltages (ussr, UTr) phase shifters (41, 43) are connected. 14. Richtungsrelais nach Anspruch 13, dadurch gekennzeichnet, dass die Kontrolleinrichtung für die Zuverlässigkeit der Referenzspannung (URr, UTr) ein für das Spannungsgedächtnis (15) vorgesehenes Synchronisations-Ueberwachungsgerät (45) enthält und die Ausgangssignale des Amplituden-Ueberwachunsgerätes (38) und des Synchronisationsüberwachungsgerätes (45) durch eine logische Schaltung (48,49) zum Prüfsignal (UF) verknüpft sind. 14. Directional relay according to claim 13, characterized in that the control device for the reliability of the reference voltage (URr, UTr) a synchronization monitoring device provided for the voltage memory (15) (45) contains and the output signals of the amplitude monitoring device (38) and the synchronization monitoring device (45) by a logic circuit (48,49) are linked to the test signal (UF). 15. Richtungsrelais nach den Ansprüchen 13 und 14, dadurch gekennzeichnet, dass das Amplituden-Kontrollsignal für zu niedrige Netzspannung (URS) und das Synchronisations-Kontrollsignal für fehlerhafte Synchronisation in einer logischen Schaltung (4) zu einem Sperrsignal für ein in der Weiche (37,39,46) enthaltenes Schaltelement (46) verknüpft sind, durch das die Abgabe der im Spannungsgedächtnis (15) gespeicherten Referenzspannung an den Referenzspannungs-Ausgang (40) bei zu niedriger Netzspannung (URS) und mangelnder Synchronisation gesperrt ist. 15. Directional relay according to Claims 13 and 14, characterized in that that the amplitude control signal for mains voltage too low (URS) and the synchronization control signal for incorrect synchronization in a logic circuit (4) to a blocking signal for a switching element (46) contained in the switch (37,39,46) are linked, by the delivery of the reference voltage stored in the voltage memory (15) to the reference voltage output (40) if the mains voltage (URS) is too low and insufficient Synchronization is blocked.