DE2504102A1 - Anordnung zur zeitmultiplex-uebertragung von analog-messwerten und digital- meldungen - Google Patents

Description

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Dlpf-lng. K. LAMPRECHT

Diving. R..B E E T Z Jr. • Ml..I_19n S2, SteloMbrfetr. 1«

125-23.742P 31. 1. ₁₉₇₅

KRONE GmbH, Berlin 37, Goerzallee 311

Anordnung zur Zeitmultiplex-Ubertragung von Analog-Meßwerten und Digita3-Meldungen

Die Erfindung betrifft eine Anordnung gemäß dem Oberbegriff des Anspruchs 1.

Bei einer derartigen bekannten Anordnung (vgl. Prospekt TELEMIN der DT-Firma Ziegler, 407 Rheydt) wird das zur Zeit gebräuchliche Zeitmultiplex-Verfahren eingesetzt, bei dem die Zuordnung der übertragenen Digital-Informationen auf der Empfängerseite dadurch erfolgt, daß mit jeder Information eine 5-Bit-Adresse übertragen wird. Die zur Verfugung stehenden Informationen werden "gebündelt" und nacheinander übertragen. Am Anfang des Impulstelegramms steht ein Startimpuls, auf den sich die Empfängersteuerung synchronisieren kann. Für die Erzeugung und die Verarbeitung

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des Impulstelegramms ist ein erheblicher Logikaufwand erforderlich.

Bei der bekannten Anordnung sind für die Ausgabe und Speicherung der Analogsignale (Meßwerte) auf jeder der zwei vorhandenen Analog-Ausgabekarten vier Digital/Analog-Unisetzer untergebracht, die ständig vier Meßwerte in Analog-Form (0 bis 10 raA oder O bis 20 inA) als Steuersignal oder zur Weiterverarbeitung mit einem Schreiber oder mit einem Anzeigeinstrument anbieten.

Die große Anzahl der für die Rückgewinnung und Speicherung der Analog-Meßwerte verwendeten Digital/Analog-Urasetzer sowie der Digitalspeicher bzw. -register im Empfangs- und Wiedergabeteil der bekannten Anordnung macht diese sehr aufwendig.

Es ist Aufgabe der Erfindung, die Anordnung der eingangs genannten Art in. ihrem baulichen Aufwand sowohl im Erfassungs- und Sendeteil als auch im Empfangs- und Wiedergabeteil beträchtlich zu vereinfachen, insbesondere durch Wegfall der Adressen und gleichzeitig die Übertragungskapazität besser zu nutzen, indem eine beliebige gemischte Übertragung mehrerer Meßwerte und Meldungen ermöglicht wird, ohne daß ein Verlust an Übertragungssicherheit eintritt.

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Diese Aufgabe wird erfindungsgeinäß gelöst durch die Lehre des Kennzeichens des Anspruchs 1.

Der Wegfall der Adressen führt zu einer Vereinfachung des Erfassungs- und Sendeteils liegen des Wegfalls des Adressengenerators.

Andererseits gewährleistet die rahmenweise Alternierung der Synchronbits eine große Fehlersicherheit, z.B. kann in der ersten und zweiten Bit-Gruppe jedes Impulsrahmens je ein Synchronbit vorgesehen sein, die zusammen der Impulsrahmensynchronisation dienen. Ihr logischer Zustand wird mit jedem Impulsrahmenbeginn geändert bzw. alterniert. Diese sich ständig wiederholende Veränderung erfahren im gesamten Impulsrahmen ausschließlich die beiden Sychronbits. Gegenüber den bisher bei Zeitmultiplex-Anlagen verwendeten statischen Synchronbit-Mustern (vgl. z.B. DT-Zeitschrift VFI 4/73, S. 28) bedeutet die erfindungsgemäß verwendete Synchronisation eine wesentlich sicherere Erkennungsmöglichkeit.

Eine besonders kurze Fangzeit für die Synchronisation wird dadurch erreicht, daß die digitale Überwachungs- und Taktsynchronisier-Logik des Empfangs- und Wiedergabeteils, wenn

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sie Synchronbits erkennt, gleichzeitig die anliegenden Informationsbits auf gültige Parität überprüft und, falls sich das Prüfbit als ungültig erweist, keine Synchronisierung auslöst. Auf diese Weise unterbleibt ein Synchronisierversuch, der sich dann ohnehin kurze Zeit später (z.B. für 2 s) nämlich nach Ablauf eines Impulsrahmens als ungültig herausstellen würde.

Ferner wird durch das beliebige Umschalten der Übertragung

zwischen Digital-Meldungen und Analog-Meßwerten die Übertraft

gungskapazität der Anordnung wirksam ausgenutzt. Dadurch wird auch ein freizügigerer Entwurf von Meßwert- und Meldungs-Übertragungsanordnungen gestattet.

Schließlich ist nur noch ein Digital/Analog-Umsetzer zur Rückgewinnung der Analog-Meßwerte notwendig, deren Speicherung vorteilhafterweise erst im rückgewonnenen Zustand durch einfache Kurzzeit-Analogspeicher erfolgt, die nicht so aufwendig wie bekannte Anordnungen mit je einem Digital-Speicher und dem dazugehörenden Digital-Analog'-Umsetzer für jeden Analogkanal sind.

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In diesem Zusammenhang ist zweckmäßig die Lehre des Anspruchs Wenn über mehrere Kanäle hinweg alle Informationsbits nur den Zustand H oder den Zustand L besitzen, nimmt das Prüfbit jeweils den entgegengesetzten Zustand an, so daß genügend Bitflanken vorhanden sind, um die Phasenlage im Empfangs- und Wiedergabeteil rückgewonnenen Taktes für die Synchronisation korrigieren zu können.

Bei einem Defekt der Übertragungsstrecke sind zwei Fehler denkbar. Am Eingang des Empfängers kann entweder der Zustand H oder der Zustand L dauernd auftreten. Der Prüfbiterzeuger sollte daher so ausgelegt sein, daß bei der Übertragung von lauter Zuständen L das Prüfbit den Zustand H annimmt. Umgekehrt sollte das Prüfbit den Zustand L annehmen, wenn alle übertragenen Informationsbits den Zustand H besitzen. Wenn in diesem Sinn auch der Paritäts-Prüfer des Empfangs- und Wiedergabeteils aufgebaut ist, wird eine Störung der Übertragungsstrecke, insbesondere ein Leitungsbruch, sofort erkannt, und das fehlerhafte Dauersignal am Empfängereingang wird nicht mehr auf die Ausgänge durchgeschaltet. Würde man z.B. (in an sich bekannter Weise)einem Codewort aus sechs Informationsbits, die sämtlich den Zustand L annehmen, das Prüfbit L zuordnen, das auch auftreten würde, wenn alle seches Informations-

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bits den Zustand H annehmen, dann könnte man einen Leitungsbruch, der am Empfängereingang eine Dauerfolge von L-Zuständen bewirkt, nicht als Fehler der Ubertragungsstrecke erkennen und würde demnach ein derartiges Codewort auswerten. Demgegenüber wird bei der vorteilhaften Ausgestaltung der Erfindung nach dem Anspruch 2 zusätzlich zu den z.B. sechs Informationsbits eines Kanals des sich zyklisch wiederholenden Impulsrahmens das zuletzt übertragene Bit des vorhergehenden Kanals mit zur Prüfbiterzeugung herangezogen. Danach wird für z.B. hieben Bits mit gleichem Logikzustand ein Prüfbit entgegengesetzten Logikzustands erzeugt, so daß ein durch Leitungsbruch verursachter statischer Logikzustand L am Empfängereingang sofort als ungültig erkannt wird. Eine derartige Prüfbiterzeugung ist aber nur möglich bei einer ungeraden Zahl von Informationsbits. Diese ungerade Zahl von Informationsbits wird dadurch erreicht, daß das letzte Informationsbit der vorher üHertragenen Informationsbit-Gruppe noch einmal zur Prüfbiterzeugung herangezogen wird.

Außerdem ist auf diese Weise gewährleistet, daß innerhalb jeder Informationsbit-Gruppe wenigstens ein Bitwechsel erfolgt,

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und zwar auch dann, wenn alle übertragenen Inf orniationsbits den Zustand H oder den Zustand L besitzen, was den Vorteil hat, daß in dichter Folge Bitflanken vorhanden sind, mit denen die Phasenlage des Taktsynchronisierers im Empfangs- und Wiedergabeteil laufend korrigiert werden kann.

Hierbei empfiehlt sich die Lehre des Anspruchs 3·

Auf diese Weise wird im Zusammenhang mit dem alternierenden Synchronbit und der alternierenden Abfrage mit Sicherheit

ein zweimaliges fehlerhaftes Synchronisieren auf vorgetäuschte Synchronbits verhindert. Erst nach zweimaliger erfolgreicher Synchronisation erlaubt das zweite Synchroraitätsüberwaehungsglied die Auswertung der Informationen an den Parallelausgängen des Serien/Parallel-Wandlers.

Im Zusammenhang mit den Lehren der Ansprüche 2 und 3 wird vorzugsweise die Lehre nach dem Anspruch 4 angewendet.

Bei einer Ausbildung der Anordnung gemäß dem Oberbegriff * des Anspruchs 5 ist die Lehre des Kennzeichens des Anspruchs 5 sehr zweckmäßig.

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Danach wird die Entscheidung darüber, ob mit der jeweiligen Informationsbit-Gruppe Meldungen oder ein Meßwert übertragen werden sollen bzw. soll, allein dadurch getroffen, daß die zur jeweiligen Informationsbit-Gruppe gehörende
Meldungs-Eingabekarte gesteckt oder entfernt wird. Somit ist in einfacher Weise eine beliebige gemischte Übertragung von Meldungen und Meßwerten ohne Verdrahtungsänderung der Anordnung gewährleistet.

Bei einer Anordnung mit dem Merkmal des Oberbegriffs 6
empfiehlt sich die Lehre des Kennzeichens des Anspruchs

In der praktischen Ausgestaltung der Erfindung ist zweckmäßig die Lehre des Anspruchs 7· Diese hat den besonderen Vorteil, eines wesentlich verringerten schaltungstechnischen Aufwandes.

Werden nämlich nach Laden des Speicherkondensators vom
Digital/Analog-Umsetzer die Verbindungen durch die beiden Analogschalter aufgetrennt, so kann der Speicherkondensator die an ihm liegende Spannung, die dem wiederhergestellten (d.h. aus der digitalen in die analoge Form rückgewonnen) Meßwertsignal proportional ist, als Gatter-Spannung des
Feldeffekttransistors über einen beträchtlichen Zeitraum

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(mehrere Impulsrahmenperiöden) unterhalten, so daß unabhängig vom Operationsverstärker auch der vom Feldeffekttransistor abgegebene Strom konstant gehalten werden kann. Das Gatter des Feldeffekttransistors zieht keinen Steuerstrom, wobei der hochohmige Gatter-Eingang' des Feldeffekttransistors und der gesperrte Analögschalter keine nennenswerte Umladung des Speicherkondensators bewirken.

Die Beschaltung des Operationsverstärkers als sog. "Spannungs- ^spiegel" ermöglicht, daß die Versorgungsspannung nicht die sonst übliche große Genauigkeit und Stabilität besitzen muß und vor allem, daß nur eine Versorungsspannung benötigt wird und daß die Last einseitig geerdet werden kann.

Dabei wird eine weitere Ausgestaltung erreicht durch die Lehre des Anspruchs 8.

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Auf diese Weise wird sehr einfach eine ggf. erwünschte digitale Weiterverarbeitung der Meßwerte ermöglicht.

Die Erfindung wird anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 das Blockschaltbild eines Ausführungsbeispiels des Erfassungs- und Sendeteils der erfindungsgemäßen Anordnung;

Fig. 2 das Blockschaltbild eines Ausführungsbeispiels des Empfangs- und Wiedergabeteils der erfindungsgemäßen Anordnung;

Fig.'3 ein detaillierteres Ausführungsbeispiel des Serien/ Paralle1-Wandlers und der Uberwachungs- und Taktsynchronisχer-Logik im Empfangs- und Wiedergabeteil von Fig. 2;

Fig. 4 ein detailliertes Ausfiihrungsbeispiel eines Abschnitts des Empfangs- und Wiedergabeteils von Fig. 2, nämlich einer Stufe der Analogspeicher- und Anpassungseinrichtung der Meßwertsignale einschließlich einer Stufe des Analog-Demultiplexers J

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1 -

Fig. 5 Diagramme zur Erläuterung der Prüfbiterzeugung und zwar Fig. .5a bei einer herkömmlichen Anordnung und Fig. 5b bei einem Ausführungsbeispiel der erfindungsgemäßen Anordnung; und

Fig. 6 a und b zwei aufeinanderfolgende vollständige Impulsrahmen einschließlich der Synchronbits beim betreffenden Ausführungsbeispiel der erfindungsgemäßen Anordnung.

Die an den dargestellten einzelnen Leitungen angebrachten Pfeile zeigen jeweils die Richtung des Signalflusses an.

Gemäß Fig. 1 haben (hier) vier steckbare Meldungs-Eingabekarten MEK. - MEK. jeweils sechs Meldungs-Eingänge E₁-Eg, E₇ - E₁₂, E₁₃ - E₁₈ bzw. E - E₂^, die über Schalter S - S,-, S_ - S₁₀, S.- - S _A bzw. S-

- S_n, zu Meldungs-Ausgängen A. -A^, A_ - A._ot A._ - A.«

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bzw. A_4n- Α-· führen, während L-Potential über einpolige Umschalter US₄, US₀, US- bzw. US^ an Umschaltausgänge UA., UA , UA- bzw. UA. legbar ist.

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Die Meldungs- Eingabekarten ME - ME. sind mit ihren Meldungs-Ausgängen A - Ag, A₇ - A ₂, A - - A₁Q bzw. A_-1- - A . in Meldungs-Buchsen B₄ - By-, B_ - B₁₀, B₁-

- B^_n bzw. B₄₀- B_., ferner mit ihren Umschalt-Ausgängen UA - UA. in UmschaIt-Buchsen

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_ ίο -

sowie mit Schalt-Eingängen SE - SEi, deren Funktion ebenfalls noch ersichtlich sein wird, in Schalt-Buchsen SB - SB, einsteckbar, wie schematisch in Fig. 1 angedeutet ist. Die Buchsen B. - B . sind sämtlich direkt zu den Parallel-Eingängen eines vorzugsweise als Schieberegister ausgebildeten Parallel-Serien-Wandlers PSW geführt, dessen Ausgang an den Eingang eines (nicht gezeigten) Tonfrequenzsenders angeschlossen ist, dessen gesendetes Tonfrequenzsignal durch den Parallel/Serien-Wandler PSW in für sich bekannter Weise amplitudenmoduliert wird. Dieses amplitudenmodulierte Tonfrequenz-Sendesignal liegt an einem Punkt SPu an, von dem es z. B. über eine Drahtleitung zum Empfangs- und Wiedergabeteil (vgl. Fig. 2) übertragen wird.

Weiter gemäß Fig. 1 gehen von vier Meßwert-Eingängen MWE - MWE, Leitungen zu einem Analogmultiplexer AM an sich bekannten Aufbaus, der nur schematisch angedeutet ist. Der Ausgang des Analogmultiplexers AM ist mit einem Eingang eines Analog/Digital-Umsetzers ADU verbunden, dessen anderer Eingang von einem Taktgeber TG über eine Steckverbindung beaufschlagt ist.

Die steckbaren Ausgänge des Analog-Digital-Umsetzers ADU sind ihrerseits über einen mehrpoligen Meßwert/Meldungs-Umschalter MMU an die Paralleleingänge des Parallel/ Serien-Wandlers PSW angeschlossen.

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Ein Steuereingang StE des mehrpoligen Meßwert/Meldungs-Umschalters MMU ist über die Umschalt-Buchsen UB - UB, mit den Umschalt-Ausgängen UA - UA^ verbunden.

Zwei weitere Ausgänge des Taktgebers TG führen zu den Schalt-Buchsen SB - SBi bei den Meldungs-Eingabekarten MEK - MEKr bzw. zu einem gesonderten Eingang des Parallel/ Serien-Wandlers PSW.

Der Erfassungs- und Sendeteil vun Fig. 1 arbeitet folgendermaßen:

Wenn an den Meldungs-Eingängen E. - E , der Meldungs-Eingabekarten MEK_-1 - MEK. jeweils eine Digital-Meldung anliegt, d. h. H (logische "1" oder Versorgungspluspotential) oder L (logische "0" oder Versorgungsminuspotential), werden diese durch Betätigen der Schalter S - S . mittels des Taktgebers TG über die Schalt-Eingänge SE - SE. zum Parallel/Serien-Wandler PSW weitergegeben und dann entsprechend ausgesendet; d. h. es sei von einem Fall ausgegangen, daß nur Digital-Meldungen zu übertragen sind. Genauer gesagt, alle sechs Schalter der einzelnen Meldungs-Eingabekarten MEK. - MEK. werden jeweils gleichzeitig betätigt, was für alle Meldungs-Eingabekarten MEK - MEK^ nacheinander zyklisch durch ein Kanal-Taktsignal (jeder Meldungs-Eingabekarte entspricht ein Zeitmultiplex-Kanal) mit den Pegel H (Versorgungspluspotential) vom Taktgeber TG erfolgt. Die Gesamtheit der Meldungs-

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Eingabekarten MEK - MEK, wirkt also unter aufeinanderfolgender Steuerung durch den Taktgeber TG hinsichtlich ihrer Schalter S₁ - Sg, S - S₁₂, S- - Sg bzw. S - S . als Multiplexer, so daß sich am Ausgang des Parallel/ Serien-Wandlers PSVi ein Zeitraultiplex-Impulsrahmen ergibt, der vier Gruppen zu je sechs Informationsbits enthält, deren jedes einer der an den Meldungs-Eingängen E - E₀. anstehenden Digital-Meldungen zugeordnet ist. Zusätzlich sind im Impulsrahmen jeder Gruppe oder jedem Kanal von sechs Informationsbits jeweils am Ende noch ein Prüfoder Paritätsbit zur Feststellung von Übertragungsfehlern sowie am Anfang ein Synchronbit zugeordnet, um den Empfangsund Wiedergabeteil starr auf den also aus insgesamt 32 Bits bzw. 32 Impulsen bestehenden Inipul sr ahmen zu synchronisieren.

Das Prüf- und das Synchronbit werden jeweils unter Steuerung durch den Taktgeber TG im Parallel/Serien-Wandler PSW zugesetzt, wie anhand von Fig. k erläutert werden wird.

Bei einem Defekt der Ubertragungsstrecke sind zwei Fehler denkbar. Am Eingang des Empfängers kann entweder der Zustand H oder der Zustand L andauernd auftreten. Der Prüfbiterzeuger sollte nun so ausgelegt sein, daß bei der Übertragung von lauter Zuständen L das Prüfbit den Zustand H

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annimmt. Umgekehrt soll das Prüfbit den Zustand L annehmen, wenn alle übertragenen Inforrnationsbits den Zustand H besitzen. Wenn der Prüfbiterzeuger des Empfängers in diesem Sinn programmiert ist, wird eine Unterbrechung der Übertragimgsstrecke, insbesondere ein Leitungsbruch, sofort erkannt und das fehlerhafte Dauersignal am Empfängereingang nicht mehr auf die Ausgänge durchgeschaltet.

Wie Fig. h a zeigt, ist daher eine Prüfbiterzeugung aus sechs Bits sehr unvorteilhaft. Zu einem Codewort aus sfechs Zuständen L gehört das Prüfbit L. Wenn infolge eines Leitungsbruchs am Empfangereingang eine Dauerfolge aus Zuständen L auftritt, wird die fehlerhafte Information trotzdem als gültig erkannt und ausgewertet.

Die Erfindung wird ausgestaltet,. indem zusätzlich zu den sechs Informationsbits eines Kanals (Informationsbit-Gruppe) das zuletzt übertragene Bit des vorhergehenden Kanals mit zur Prüfbiterzeugung herangezogen, wird. Wie Fig. 4b zeigt, wird zu sieben Informationsbits mit gleichem Logikpegel bzw. Zustand ein Prüfbit des entgegengesetzten Zustande erzeugt. Ein durch Leitungsstörung verursachter statischer Zustand L am Empfängereingang wird sofort als ungültig erkannt. Diese Prüfbiterzeuguag ist allerdings nur möglich bei oner

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ungeraden Anzahl von Informationsbits. Die erfindungsgemäße Besonderheit der Prüfbiterzeugung besteht also darin, daß das letzte Bit der zuvor übertragenen Informationsbit-Gruppe noch einmal zur Prüferzeugung mit herangezogen wird, um eine ungerade Anzahl von zugrundeliegenden Informationsbits zu erhalten. Ferner erfolgt die Prüfbiterzeugung gerade, d. h. das Prüfbit nimmt bei einer geraden Anzahl von L-Informationsbits oder bei überhaupt keinem L-Informationsbit den Zustand L an.

Außerdem ist auf diese Weise gewährleistet, daß innerhalb jeder Inf ormationsbJ-t-Gruppe (Kanal) wenigstens ein Bitwechsel erfolgt, auch dann, wenn alle übertragenen Informationsbits den Zustand H oder den Zustand L besitzen. Somit sind in dichter Folge Bitflanken vorhanden, mit denen die Phasenlage des Taktsynchronisierers TS (vgl. weiter unten Erläuterung von Fig. 3) laufend korrigiert werden kann.

Es sei jetzt die erfindungsgemäße Einfügung der Synchronbits in die Impulsrahmen anhand von Fig. 6 erläutert.

Fig. 6a und 6b zeigen jeweils einen vollständigen, aus vier Bitgruppen bzw. Kanälen Gr. 1 - Gr. k bestehenden Impulsrahmen des vorliegenden Ausführungsbeispiels der

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erfindungsgemäßen Anordnung, wobei der Impulsrahmen von Fig. 6a zeitlich vor dem vor. Fig. 6b liegt.

Dabei sind die Synchronbits jeweils die mit S bezeichneten Bits der Gruppen bzw. Kanäle 1 und 2 in jedem Impulsrahmen. Der logische Zustand der Synchronbits S wird mit jedem Rahmenbeginan geändert oder alterniert, weshalb die Synchronbits des Impulcrahmens von Fig. 6a den Zustand 1 (bzw. H) und des Inipulsrahmens von Fig. 6b den Zustand O (bzw. L) einnehmen.

Diese Änderung des logischen Zustandes der Synchronbits wird durch eine einfache bistabile Kippstufe (Flipflop) vorgenommen, die mit jedsm Impulsrahraenbegxnn umgeworfen wird. Diese sich ständig wiederholende Änderung des logischen Zustands erfahren im gesamten Impulsrahmen ausschließlich die beiden Synchronbits S.

Gegenüber den bisher bei Zeitmultiplex-Anlagen verwendeten statischen Synchronbit-Mustern bedeutet die Charakteristik der erfindungsgemäß verwendeten Synchronisation eine wesentlich sicherere Erkennungsmöglichkeit, weil mit Sicherheit auszuschließen ist, daß zwei andere Bits innerhalb des Impulsrahmens laufend dieselbe charakteristische Veränderung erfahren, worauf eine fehlerhafte Synchronisierung erfolgen könnte. Die beiden mit "0" gekennzeichneten

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Bits df.T Gruppen 3 und k werden nicht, benutzt und behalten ständig den Zustand "L".

Wenn nur Digital-Meldungpn und keine Meßwerte zu übertragen sind, ist gleichzeitig der mehrpolige Meßwert/ Meldungs-Umschalter MMU ständig geöffnet, und zwar durch Beaufschlagung von seinem Steuereingang StE mit L-Potential über die nacheinander geschlossenen einpoligen Umschalter US - US^, so daß der Parallel/Serien-Wandler PSW an seinen ParalJel-Eingängen nur mit Digital-Meldungen gespeist wird.

Wenn dagegen nur Meßwerte zu übertragen sind, werden mit Hilfe des vom Taktgeber TG abgegebenen Kanaltaktes die an den Eingängen MWE - MWE. des Analogmultiplexers AM anliegenden Analog-Meßwerte nacheinander zum Analog/Digital-Umsetzer ADU durchgeschaltet, von dem sie als digitalisierte Meßwerte zum mehrpoligen Meßwert/Meldungs-Umschalter MMU weitergehen, wobei (vgl. Fig. l) jeder Meßwert einem 6-Bit-Codewort oder einem Kanal des Impulsrahmens entspricht. In diesem Fall sind die einpoligen Umschalter US₁ - US^ der Meldungs-Eingabekarten ΜΕΚ_± - MEK^ nicht betätigt, d. h. am Steuereingang StE des Meßwert/Meldungs-Umschalters MMU liegt aufgrund interner Beschaltung ein Η-Potential (Versorgungspluspotential) an, so daß die parallel anstehenden Meßwert-Bits zum Parallel/Serien-

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Wandler PSW gelangen und von diesem zum Modulieren -des (nicht gezeigten) Sonders ausgegeben werden, dex* dann entsprechend amplitudenmodulierte Tonfrequenz-Signale zum Punkt SPU am Anfang der Übertragungsstrecke abgibt.

Ein besonderer Vorteil der Erfindung besteht nun in der Möglichkeit, die in jedem Impulsrahmen vorhandenen vier Gruppen aus je sechs Informationsbits für eine sogenannte gemischte Übertragung von Meldungen und Meßwerten zu verwenden.

Solange nämlich keine der Meldungs-Eingabekarten MEK MEK. gesteckt ist, ist der Steuereingang StE des Meßwert/ Meldungs-Umschalters MMU mit dem Potential H beaufschlagt, so daß er während aller vier den vier 6-Informationsbit-Gruppen entsprechenden Kanalzeiten geschlossen ist, also nur die aus dem Analog-Digital-Umsetzer ADU gewonnenen digitalisierten Meßwerte in den Parallel/Serien-Wandler PSW eingelesen werden. Sollen aber z. B. nur mit der ersten 6-Informationsbit-Gruppe Meldungen übertragen werden, so wird nur die erste MeIdungs-Eingabekarte MEK gesteckt. Durch den ersten Kanaltakt vom Taktgeber TG werden dann in der Meldungs-Eingabekarte MEK, die Schalter S - Sr und US. geschlossen, so daß einerseits

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die an d*?n Eingängen E - E,- anstehenden Meldungen zum Parallel-Serien-Wandler PSW durchgeschaltet werden und andererseits gleichzeitig in besonders einfacher Weise mit dem einpoligen Umschalter US das Signal L zum Steuereingang StE des mehrpoligen Meßwert/Meldungs-Umschalters MMU gegeben wird, so daß dieser geöffnet und damit die unerwünschte gleichzeitige Übertragung eines (ersten) digitalisierten Meßwertes (vom Meßwert-Eingang MWE )
ausgeschlossen wird. Sind die übrigen Meldungs-Eingabekarten nicht gesteckt, so werden jedoch anschließend
die Meßwerte entsprechend den Meßwert-Eingängen MWE -

tit

MWE. übertragen.

Die Entscheidung darüber, ob mit der jeweiligen Informationsbit-Gruppe Meldungen oder ein Meßwert übertragen werden sollen bzw. soll, wird also allein dadurch
getroffen, daß die zur jeweiligen Informationsbit-Gruppe gehörende Meldungs-Eingabekarte gesteckt oder entfernt wird. Ist nämlich die entsprechende Meldungs-Eingabekarte nicht gesteckt, so kann auch ihr zugehöriger einpoliger Umschalter US. nicht vom Taktgeber TG betätigt werden, da er gar nicht im Erfassungs- und Sendeteil vorhanden ist, so daß der Steuereingang StE des Meßwert/Meldungs-Umschalters MMU insoweit unbetätigt und damit der Meßwert/

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Meldungs-Umschalter MMU selbst geschlossen, bloi.bt , um den digitalisierten Meßwert vom Analog/Digital-Umsetzer ADU zum Parallel/Serien-Wandler PSW durchzulassen. Ist dagegen eine faeldungs-Eingabekarte gesteckt, so wird ihr einpoliger Umschalter US. vom Taktgeber TG auf jeden Fall betätigt.

Somit ist vorteilhafterweiso eine beliebig gemischte Übertragung von Meldungen und Meßwerten ohne Verdrahtungsänderung möglich.

Gemäß Fig. 2 gelangt im Empfangs- und Wiedergabeteil der übertragene Impulsrahmen über einen Empfangspunkt EPu und einen vorgeschalteten (nicht gezeigten) Empfänger in einen Serien/Parallel-Wandler SPW. Der Serien/ Parallel-Wandler SPW ist mit 3echs Ausgangsleitungen AL. AL/-an die Eingänge von Meldungs-Ausgabe/Speicher-Karten MASpK - MASpKi über schematisch angedeutete Steckverbindungen verbunden.

Eine Steuerleitungseinheit StL. (schematisch nur als einzelne Leitung angedeutet) schließt einen weiteren Parallel-Ausgang des Serien/Parallel-Wandlers SpW an eine Uberwachungs- und Taktsynchronisier-Logik ÜTSL an, und zwar eine Überwachungsvorrichtung Ü davon, die ihrerseits

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über Steuerleitungen StL₀ und STL mit einem Bit- und Kanal-Taktsynchronisierer TS verbunden ist, die über eine weitere Steuerleitung StL₁ direkt mit dem an EPu empfangenen Impulsrahmen beaufschlagt wird, um daraus den Synchron-Takt rückzugewinnen.

Ein weiterer Ausgang der Überwachungsvorrichtung Ü steuert einen Digital/Analοg-Umsetζer DAU über eine (steckbare) Steuerleitung StL-.

Sechs weitere Eingänge des Digital/Analog-Umsetzers DÄU sind (steckbar) an die sechs Ausgangsleitungen AL. - ALv- des Serien/Parallel-Wnndlers SPW angeschlossen.

Der Ausgang des Digital-Analog-Umsetzers DAU führt zu einem Analog-Demultiplexer ADM und einer diesem nachgeschalteten parallelstufigen Analogspeicher- und Anpassungseinrichtung SpAnp zur kurzzeitigen Analogspeicherung und Anpassung der wiederhergestellten Analog-Meßwertsignale an an Meßwert-Ausgängen MWA - MWAt liegende Verbraucher.

Vorteilhafterweise ist auch eine zusätzliche digitale Ausgabe jedes übertragenen Meßwertes möglich, indem

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eine gesonderte, an sich für die Ausgabe von'Digital-."."■ Meldungen vorgesehene Meldungs-Ausgabe/Speicher-Karte in Steckverbindung mit den Ausgangsleitiingen. AL.. - AL^ des SerJen/Parallel-Wandlers SPW gebracht wird» Das heißt, die digitale Ausgabe des Meßwerts erfolgt einfach dadurch, daß parallel zur Meßwert-Ausgcibekarte die Meldimgs— Ausgabekarte für die gleiche Informationsbit-Gruppe gesteckt wird. Damit erfolgt gleichzeitig die Ausgabe des Meßwerts in analoger sowie in digitaler Form.

Der Bit- und Kanal-Taktsynchronisierer TS steuert über eine weitere vieradrige Stguerleitung StL^ einerseits den Analog-Demultiplexer ADM und andererseits jede Me1dungs-Ausg*be/Speicher-Karte MASpK - MASpK. über jeweils einen gesonderten Steuereingajig StE - StEi davon, d. h. jede Meldungs-Ausgabe/Speicher-Karte wird über einen getrennten Steuertakt angesteuert.

Die Steuerleitung StL/- führt dabei den wiedergewonnenen Kanaltakt, mit dessen Hilfe der Analog-Demultiplexer ADM ,-die aus dem Digital/Analog-Umsetzer DAU wiedergewonnenen Analog-Meßwerte nacheinander an die zugehörigen Kurzzeit-Analogspeicher in Form von Speicherkondensatoren in der Analogspeicher- und Anpassungseinrichtung SpAnp anschaltet bzw. die Digital-Meldungen vom Serien/Parallel-Wandler SPsT zu dem jeweiligen Digitalspeicher auf der zugehörigen

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Meldungs-Ausgabe/Speicher-Karte MASpK. durchläßt.

Die Takt-WiederKevrinnung vollzieht sich in der Überwachungs- und Taktsynchrcnisier-Logik ÜTSL folgendermaßen:

Im unsynchronisierten Zustand versucht der Taktsynchronisierer TS über die Steuerleitung StL„ mittels der überwachungsvorrichtung U über die Steuerleitungseinheit StLr den Irapulsrahmenanfang zu erkennen. In dieser Phase ist ein Bit- und Kanal-Zähler Z (vgl. dazu Fig.3) des Taktsynchronisierers TS auf Null eingestellt. Sobald der Impulsrahmenanfang erkannt ist, gibt die Überwachungsschaltung U über die Steuerleitung StL~ einen Startimpuls an den Bit- und Kanal-Zähler Z des Taktsynchronisierers TS, so daß dieser zu laufen beginnt. Derselbe ^berwachungsvorgang wiederholt sich mit jedem neuen Impulsrahraen. Zusätzlich führt die Überwachungsvorrichtung U während jeder Kanalzeit über die Steuerleitungseinheit StL. eine Prüfung auf gültige Parität der im betreffenden Kanal übertragenen Informationsbit-Gruppe durch und verhindert bei ungültiger Parität über die Steuerleitung StL. die Ausgabe der übertragenen Informationen vom Digital/ Analog-Umsetzer DAU.

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Über die Steuerleitung StL werden dabei die am Empfangspunkt EPu seriell auftretenden Bits vom Takt synchroiiisierer TS laufend überprüft, um dessen Phasenlage ständig zu korrigieren.

Es wird nun anhand von Fig. 3 ein genaueres Schaltbild der Überwachungs- und Taktsynchronisier-Logik UTSL in Verbindung mit dem Serien/Parallel-Wandler SPW angegeben.

Der Serien/Parallel-Wandler SPW ist als ein Schieberegister SR ausgebildet, das, wie im einzelnen aus Fig. 3 ersichtlich ist, aus zwei Teilen besteht, der eine, größere Teil hat acht Stufen, die jeweils ein Bit und zusammen alle Bits einer Gruppe bzw. eines Kanals des Impulsrahmens (vgl. Fig. 6) aufnehmen, nämlich eine erste Stufe S. für das Synchronbit, zweite bis siebte Stufe 6. - 1. für die Informationsbits und eine achte Stufe P. für das Prüfoder Paritätsbit. Der andere Teil des Schieberegisters SR umfaßt nur zwei Stufen, nämlich eine Stufe S. für das Synchronbit der unmittelbar vorhergehenden Bit-Gruppe bzw. des vorhergehenden Kanals des Impulsrahmens und die Stufe 6. , für das letzte, hier das sechste Bit ebenfalls der unmittelbar vorangehenden Bit-Gruppe. Mit den Eingängen eines Paritäts-Prüfers PP sind nicht nur die Stufen 6. _Ί und P. des Schieberegisters SR verbunden, sondern auch

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der Ausgang der Stufe 6. des Schieberegisters SR, was darauf hindeutet, daß das letzte Bit (hier Nr. 6) der jeweils vorhergehenden Bit-Gruppe noch einmal zur Paritätsprüfung, und zwar der dann folgenden Bit-Gruppe herangezogen wird.

Der Paritäts-Prüfer selbst besteht aus einem einzigen Logik-Baustein, der aus dner größeren Anzahl von Exklusiv-ODER-Gliedern zusainmmengesetzt ist.

An. den Ausgängen der einzelnen Stufen des Schieberegisters SR können jeweils die Bits parallel ausgelesen w er den.

Im folgenden sei vorausgesetzt, daß zwischen Sende- und Empfangsteil noch keine Synchronisation hergestellt ist: Die Synchronüberwachung findet so statt, daß die beiden Stufen S. und S. , des Schieberegisters SR gleichzeitig mit Hilfe von zwei Exklusiv-ODER-Gliedern EX und EX_ abgefragt werden. Ein Taktsynchronisierglied TSG, das im wesentlichen ein Monoflop ist, stellt über die Steuerleitung StL. zwischen den am Empfangspunkt EPu anstehenden Impulsrahmen-Bits und dem Takt eines kontinuierlich laufenden Bit-Taktgeneratros TE Phasengleichheit her.

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Der Bittaktgenerator TE kann jedoch trotz seines kontinuierlichen Betriebs den nachgeschalteten mehrstufigen Bit- und Kanal-Zähler Z zunächst nicht weltersteilen, da dieser durch ein erstes Synchronitätsüberwachungsglied SÜ-. in Form eines D-Fllpflops, das zusammen mit einem zweiten Synchronitätsüberwachungsgli ed SU₂ - ebenfalls in Form eines D-Flipflops als Schieberegister geschaltet ist, auf Null festgehalten wird, bis dieses einen Impuls von einem vorgeschalteten NOR-Glied NOR erhält, dessen Eingänge vom Paritäts-Prüfer PP und einem ODER-Glied OR beaufschlagt sind.

Die Verknüpfungsglieder EX^, EXp und OR bilden also einen binären Vergleicher, der das Ausgangssignal der bistabilen Kippstufe KS mit dem Inhalt der für die Synchronbits der laufenden und der unmittelbar vorhergehenden Bit-Gruppe vorgesehenen Stufen S., und S«-^ des Serien/Parallel-Wandlers SPW vergleicht.

Bei dem Zähler Z handelt es sich um einen Binärzähler, der insgesamt 32 Zustände durchläuft. Aus dem Zähler Z werden mit Hilfe eines (nicht gezeigten) Ringzählers die vier Kanaltakte (vgl. Fig. 6) erzeugt. Deshalb erscheint nur einmal je Impulsrähinenablauf, nämlich nach Durchzählen von 32 Bits, am Ausgang des Zählers Z eine positive Flanke. Ein positives Signal am Takteingang des Synchronitätsüberwachungsglieds SU₁ bewirkt, daß das an dessen D-Eingang anliegende Signal übernommen wird.

Die erstmalige Synchronisation soll hier noch einmal anhand der Fig. 3 erklärt werden. Der Zähler Z wird in seiner Anfangsstellung festgehalten, d. h. am Ausgang liegt

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statisch, ein positives Signal. Dieses positive Signal hält das Syrichronitätsüberwachungsglied SU. dauernd durchgeschalίet. Falls der Ausgang einer dem Zähler Z nachgeschalteten bistabilen Kippstufe KS in Form eines D-Flipflops den Zustand H besitzt, erzeugen die als binäre Vergleicher arbeitenden Exklusiv-ODER-Gli-eder EX. und EX an ihren Ausgängen den Zustand L, wenn sich in den beiden Stufen S. und S. des Schieberegisters SPW Bits mit dem Zustand H befinden. Somit besteht die Möglichkeit, daß es sich bei den beiden erkanntei Bits aus den Stufen S und S. ₁ um die gesuchten Synchronbits S handelt. Wenn die Ausgänge von den Exklusiv-ODER-Gliedern EX₁ und EX beide den Zustand L besitzen, nimmt der Ausgang des ODER-Glieds OR ebenfa3.1s den Zustand L an. Wenn es sich bei den in den beiden Stufen S. und S. befindlichen Bits tatsächlich um die gesuchten Synchronbits handelt, müssen die gleichzeitig in den Schieberegister SR in den Stufen "6^· - "1." und "6. " anliegenden Informationsbits der Gruppe 1 ein-

X ■"■ J-

schließlich des letzten Informationsbits der vorhergehenden Gruppe eine gültige Parität aufweisen. Das NOR-Glied NOR erzeugt nur dann den Zustand H, wenn sowohl die Synchronitätsprüfung als auch die vom Paritäts-Prüfer PP vorgenommene Paritätsprüfung gültig erfolgt sind. Das Synchronitätsüberwachungsglied SÜ übernimmt den Zustand H und startet den Zähler Z. Nach Ablauf von 32 Bits erscheint am Ausgang des Zählers Z erneut eine positive Flanke, die bewirkt, daß

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die Kippstufe KS umkippt und den Ausgangszust and L annimmt. Die positive Flanke am Ausgang des Zählers Z hat gleichzeitig zur Folge, daß der Ausgang des ODER-Glieds OR erneut durch das Synchronitätsübenfachungsglied SU abgefragt wird. Weil der mit den Exklxisiv-ODER-Gliedern EX. und EX verbundene Ausgang der Kippstufe KS inzwischen den Zustand L angenommen hat, müssen die beiden Stufen S. und S. ₁ ebenfalls den Zustand L besitzen, um einen gültigen Vergleich zu bewirken. Verläuft der Vergleich gültig, so sind die Bits in den beiden Stufen S. und S. _ mit größter Sicherheit als Synchronbits identifiziert worden. Wenn auch die Paritätsprüfung erneut positiv verläuft, erscheint am Ausgang des NOR-Glieds NOR wiederum der Zustand H, der Zähler Z bleibt weiterhin freigegeben, und der Ausgang des Synchronitäts-Uberwachungsglieds SÜ nimmt ebenfalls den Zustand H an. Dies ist immer dann der Fall, wenn zweimal aufeinanderfolgend eine gültige Prüfung der Synchronbits erfolgt ist. Erst von diesem Moment an kann eine auf ein dem zweiten Synchronitätsüberwachungsglied SU nachgeschaltetes NAND-Glied NAND folgende Logik die Taktimpulse bis an die Ausgabe-Gruppen durchschalten, so daß die Informationen an den Ausgängen erscheinen. Es wird hier von alternierenden Synchronbits gesprochen, weil sich der Zustand der Bits S mit jedem Impulsrahmen ändert (vgl. auch Fig. 5) ι und von einer alternierenden Abfage, weil sich der als Ver-

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gleich herangezogene Zustand am Ausgang der Kippstufe KS ebenfalls nach Ablauf eines Impulsrnhmens ändert. Solange der Zähler Z steht und der Empfanger sich im nichtsynchronisierten Zustand befindet, werden alle Bits, die die beiden Stufen S. und S. des Schieberegisters SR durchlaufen, auf den zufällig am Ausgang der Kippstufe KS herrschenden Zustand abgefragt. Mit großer Wahrscheinlichkeit erscheint die gewünschte Bit-Konfiguration mehrfach innerhalb des übertragenen Bit-Rahmens, ohne daß es sich dabei um die gewünschten Synchronbits S handelt. In diesem Fall spricht man von "vorgetäuschten Synchronbits". Normalerweise startet aber die Steuerung den Zähler Z und unternimmt einen Synchronisierversuch., der dann abgebrochen wird, wenn nach Ablauf eines Rahmens die Bits in den Stufen S. und S. ,

χ x-1

nicht den invertierten Zustand angenommen haben. Auf diese Weise würde sich die Fangzeit, die der Empfänger braucht, um die wirklichen Synchronbits S zu finden, erheblich verlängern. Bei der erfindungsgemäßen PCM-Anordnung wird dagegen die Fangzeit dadurch verkürzt, daß schon der erste Synchronisxerversuch unterbleibt, wenn die gleichzeitig anliegenden Informationsbits (von den Stufen "6." - "1." und "6_± ") keine gültige Parität ergeben.

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_: - 31 -

Die Anzahl der fehlterhaften Synchronisierversuche wird dabei um die Hälfte reduziert, da die Schaltung nach Fig. 3 einen Synchronisierversuch nur dann vornimmt, wenn die Informationsbits axis den Stufen "1." - "6.¹*

.χ - - ι

und ^M6. " eine gültige Paritat besitzen. Das Resultat ist eine geringere Fangzeit nach dem Einschalten der PCM-Anordnuiig oder nach einem SynchronisationsausfaXl. Anders ausgedrückt, wenn in den beiden Stufen S. und S, des Schieberegisters SR vorgetäuschte Synchronbits erscheinen, besteht eine statistiiiche Wahrscheinlichkeit von 5O ?o, daß die gleichzeitig anliegenden Informationsbits eine ungültige Parität aufweisen. Aufgrund der gleichzeitig erfolgenden Paritätsprüfung im Paritäts-Prüfer PP kann die Überwachung das anliegende Bit-Muster " als ungültig erkennen. Die Fangzeit der Synchronisation wird dadurch verkürzt, daß in 50 % der Fälle, bei denen vorgetäuschte Synchronbits·erscheinen, ein Synchronisierversuch gar nicht erst vorgenommen wird, weil die gleichzeitige Paritätsprüfung ungültig verläuft.

In Fig. 4 ist eine Stufe der mehrstufigen Analogspeicherund Anpassungseinrichtung SpAnp zur kurzzeitigen Analogspeicherung und Anpassung der wiederhergestellten Analog-Meßwertsignale an die Verbraucher einschließlich eines Teils des Analog-Demultiplexers ADM gezeigt.

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Ein Operationsverstärker OP ist mit seinem invertierenden Eingang (-) über einen Widerstand R an einen Eingangsanschluß E geführt, der seinerseits mit dem Ausgang des Digital/Analog-Umsetzers DATJ von Fig. 2 verbunden ist. Der nichtinvertierende Eingang (+) des Operationsverstärkers OP ist mit dem Mittelpunkt eines aus zwei Widerständen R_ und R. bestehenden Spannungsteilers verbunden, der an einem Ende an das Versorgungspulspotential + und am anderen Ende an einen weiteren Eingangsanschluß ß der Stufe angeschlossen ist, der ebenfalls mit dem Ausgang des Digital/Analog-Umsetzers DAU verbunden ist, so daß ein inzwischen den Eingängen E und E liegende Steuerspannung U_ allein vom Digital/Analog-Umsetzer DAU kommt. Die Steuerspannung U„ ist auf das Versorgungsnullpotential (0 V) bezogen, allerdings mittels einer hinzuaddierten, gegen Null stabilen Referenzspannung U _, die erforderlich ist, damit der zulässige Eingangsspannungsbereich des unsymmetrisch betriebenen Operationsverstärkers OP nicht überschritten wird. .

Der invertierende Eingang (-) des Operationsverstärkers OP ist ferner über einen Widerstand R₁ und einen Analog-Schalter S zwischen Punkten C undD mit einem strombestimmenden. Widerstand R_c verbunden, damit die am .strombestimmenden Widerstand R eingestellte Spannung

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abgofx'a&t worden kann. Eine auf den Eingang der Stromquellenschaltung gegebene Steuersnannung (hier das Ausgangssignni des Digital/Analog-Wnndlers) erscheint am Ausgang eines Pufferverstärkers wieder, wo sie auf den strombestimmenden Widerstand R gegeben wird» Diese Steuerspannung läßt durch RS einen definierten Strom fließen, der als Konstantstrom den Verbraucher R_T durchfließt.

Der Operationsverstärker OP ist als sogenannter "Spcinnungsspiegel" geschaltet, so daß nur eine Versorgungsspannung benötigt wird, die zudem die sonst übliche Genauigkeit und Stabilität nicht besitzen muß. Ein weiterer Vorteil dieser Anordnung besteht darin, daß der angeschlossene Verbraucher einseitig gegen das Massepotential angeschlossen werden kann. Ein sogenannter "Drehpunkt", auch virtuelles Festpotential genannt, füx- die Spiegelung ist dabei die Spannung, die mittels des Spannungsteilers R„, R_/ zwischen dem Versorgungspluspotential + und der .unteren Aussteuergrenze der Steuerspannung U erzeugt und an den nichtinvertierenden Eingang (+) des Operationsverstärkers OP geführt ist. Eine Änderung der Versorgungsspannung verlagert sich wegen des mit dem Spannungsteiler R_ , R^ erzeugten virtuellen Festpotentials derart, daß die Eingangs- oder Steuerspannung U„ immer in gleicher Größe, jedoch invertiert, am strombnstittimenden Widerstand R„ erscheint. Die Versorgungsspminung der Anpassungseinrichtung kann daher ohne Einfluß auf deren Funktion in weiten

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: - 3k -

Grenzen geändert werden. Die Bezeichnung "Spaiimingsspiegel" soll hier auf die besonders originelle Anwendung des invertierenden Operationsverstärkers OP hinweisen, d. h. besagen, daß die am Eingang der Stromquelleiischaltung anliegende Steuerspannung invertiert ("gespiegelt") in den Bereich unterhalb der positiven Betriebsspannung gelegt wird. Als Spiegelachse dient ein aus den Widerständen R_ und Rr erzeugtes virtuelles Festpotential, das sich mit der Betriebsspannung ändert« Im Gegensatz zu üblichen Stromquellenschaltungen, die mit nichtinvertierenden Operationsverstärkern arbeiten, wird hier der Operationsverstärker OP invertierend betrieben.

Am Ausgang des Operationsverstärkers OP liegt ein weiterer Analog-Schalter S₁ zwischen Punkt A und B, der dem bereits erwähntenAnalog-Schalter S_p zwischen den Punkten C und D gegenüber angeordnet ist. Die Analog-Schalter S und S werden jeweils gemeinsam geschaltet vom Taktsynchronisierer TS über die den Kanaltakt führende Steuerleitungen StL/-. Die beiden Analog-Schalter S und S gehören also letztlich zum Analog-Demultiplexer ADM. Zwischen dem Punkt B und dem Eingang eines P-Kanal-MOS-Feldeflekttransistors FET befindet sich der eine Anschluß eines Kurzzeit-Analogspeichers in Form eines Speicher-

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Icon der» s at or s C, dessen anderer Anschluß mit dem Versorgungspluspotential + beaufschlagt ist. Die am Punkt B eingestellte Spannung des Gatters des-" Feldeffekttransistors FET, die etwa -1 bis -kV beträgt, ist bestimmend für den vom Feldeffekttransistor FET abgegebenen Strom. Diese Gatter-Spannung ist für den P-Kanal-MOS-Feldeffekttranaistor FET₁ d. h. vom Anreicherungstyp, erforderlich und bewirkt, daß sich der Ausgang des vorgeschalteten Operationsverstärkers OP immer im zulässigen Aussteuerbereich befindet.

Werden nach Laden des Speicherkondensators C vom Digital/ Analog-Umsetzer DAU die Verbindungen A/B und C/D durch die Analog-Schalter S. bzw. S aufgetrennt, so kann der Speicherkondensator C die an ihm liegende Spannung, die dem wiederhergestellten (d. h. aus der digitalen in die analoge Form rückgewonnenen) Meßwertsignal porportional ist, al« Gatter-Spannung des Feldeffekttransistors FET über einen beträchtlichen Zeitraum hinweg unterhalten, so daß unabhängig vom Operationsverstärker OP auch der vom Feldeffekttransistor FET abgegebene Strom konstant ' gehalten werden kann. Das Gatter des Feldeffekttransistors FET benötigt nämlich keinen Steuerstrom, so daß der Strom durch den strombestimmenden Widerstand R₀ und der Strom zu Last- oder Verbraucherwiderstand R_T über einen bipolaren Transistor Tr (vgl. dazu weiter unten) identisch

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sind. Der hochohmige Gatter-Eingang des Feldeffekttransiptors FET und der gesperrte Analog-Schalter S bewirken dp.bei keine nennenswerte Umladung des Speicherkondensators C. Während der Offenzeit der Analog-Schalter S und S der betrachteten Stufe kann derselbe Operationsverstärker OP dazu benutzt werden, (nicht gezeigte) gleichartige Feldeffekttransistro-Ausgangs- und Speicherstufen für die anderen Meßwerte zyklisch einzustellen, was allerdings hier nicht in allen Einzelheiten gezeigt ist, jodoch leicht zu Fig.- 4 hinzugedacht werden kann.

Die beschriebene Stromquellenschaltung arbeitet auch clme den Transistor Tr, der dem Feldeffekt-Transistor FET deshalb nachgeschaltet worden ist (in Kaskadenschaltung), weil die Stromquelle unter Umständen einen so großen Strom liefern muß, daß die Verlustleistung für den Feldeffekt-Transistor FET allein zu groß wäre. An der prinzipiellen Wirkungsweise der Schaltung ändert sich dadurch nichts.

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Claims (8)

1. Patentansprüche

   Anordnung zur Zeitmultiplex-Übertragung' von Analog-Meßwerten und Digital-Meldungen, vorzugsweise über eine Fernmeldeleitung mittels eines Tonfrequenzkanals; mit einerseits einem Erfassungs- und "Sendeteil und andererseits einem Empfangs- und Wiedergabeteil; wobei der Erfassungs- und Sendeteil mittels erstens Meldungs-Eingabeeinheiten und/oder zweitens Meßwert-Eingabeeinheiten mit einem nachgeschalteten Analog-Multiplexer und einem diesem nachgeschalteten Analog/Digital-Umsetzer sowie drittens eines mit sowohl den Meldungs-Eingabeeinheiten als auch dem Analog/Digital-Umsetzer verbundenen Parallel/Serien-Wandlers Informationsbit-Gruppen sowie Prüf- und Synchronbits über einen Sender auf eine Ubertragungsstrecke zum Empfangsund Wiedergabeteil gibt; wobei der Empfangs- und Wiedergabeteil aufweist:

   erstens einen einem Empfänger hachgeschalteten Serien/ Parallel-Wandler, diesem nachgeschaltet zweitens Meldungs-Ausgabeeinheiten und/oder drittens eine Meßwert-Ausgabeeinheit, zwischen der und dem Serien/Parallel-Wandler eine Digital/Analog-Umsetzeinheit, eine Speichereinheit mit einer Speicherzeit von mindestens mehreren Impulsrahmenperioden und ein Demultiplexer liegen, d a d u r ch g e k e η ri-

   zeichnet, ~_ΛΛΛ~^,_Λ/ΓΪ,

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   daß dei" Erfassungs- und Sendeteil aufweist: einen Taktgeber (TG), der die Meldungs-Eingabeeinheiten (MEK-MEK₂), die Meßwert-Eingabeeinheiten (MWE -MWE^), den Analog-Multiplexer (AM), den Analog/Digital-Umsetzer (ADU) sowie den Parallel/Serien-Wandler (PSW) so steuert, daß die Informationsbit-Gruppen als Kanäle eines sich zyklisch wiederholenden Impulsrahmens übertragen werden" eine Einrichtung, um die Synchronbits (S in Fig. 6) in jedem zweiten Impulsrahmen invertiert zu übertragen; und eine Meßwert/Meldungs-Umschalteinheit', um verschiedene Informationsbit-Gruppen des Impulsrahmens wahlweise für die Übertragung von Meldungen oder digitalisierten Meßwerten zu benutzen,J daß der Empfangsund Wiedergabeteil aufweist: eine Uberwachungs- und Taktsynchronisier-Logik und eine Einrichtung, die jeweils das Synchronbit zusammen mit dem Prüfbit zur Synchronisation

   heranzieht; und die Speichereinheit bildende Kurzzeiten
   Analogspeichereinheit/ zwischen dem einem einzigen Digital/ Analog-Umsetzer (DAU) nachgeschalteten Analog-Demultiplexer (ADM) und der Meßwert-Ausgabeeinheit (Fig. 1 und 2) .
2. 2. Anordnung nach Anspruch 1, mit einem im Erfassungs- und Sendeteil angeordneten Prüfbiterzeuger, wobei jede Informationsbit-Gruppe aus einer geraden Anzahl von Informationsbits besteht, da durch gekennzeichnet,

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   — 3 —

   *>■

   daß der Prüfbiterzeuger das Prüfbit jeder Informationsbit-Gruppe aus allen deren Informationsbits und dem letzten Informationsbit der jeweils vorhergehenden Informationsbit-Gruppe erzeugt.
3. 3· Anordnung nach einem der vorhergehenden Ansprüche, d adurch gekennzeichnet, daß die Überwachungs- und Taktsynchronisier-Logik (ÜTSL) eine Synchron- und Paritätsüberwachungsvorrichtung (U) sowie einen Bit- und Kanal-Taktsynchroni sierer (TS) aufweist; daß der Taktsynchronisierer (TS) ein mit dem Eingang des Serien/Parallel-¥andlers (SPW) verbundenes Taktsynchronisierglied (TSG) hat, um Phasengleichheit zwischen den am Serien/Parallel-Wandler (SPW) anstehenden Impulsrahmenbits und dem Takt eines dem Taktsynchronisierglied (TSG) unmittelbar nachgeschalteten Bittaktgenerators (TE) herzustellen, der seinerseits einen Bit- und Kanaltakt-Zähler (Z) beaufschlagt, der mit seinem Ausgang einerseits direkt den Kanaltakt abgibt und andererseits zu einer bistabilen Kippstufe (KS) geführt ist; und daß di'e Synchron- und Paritätsüberwachungsvorrichtting (Ü) einen sowohl an die die Informationsbits der laufenden Bit-Gruppe als auch das letzte Informationsbit der unmittelbar vorhergehenden Bit-Gruppe abgebenden Ausgänge C6.-1.* 6. ) als

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   auch den Prüfbit-Ausgang (P₁) des Serien/Parallel-Wandlers (SPW) angeschlossenen Paritäts-Prüfer (PP) sowie einen binären Vergleicher (BV) aufweist, der das Ausgangssignal der bistabilen Kippstufe (KS) mit dem Inhalt der für die Synchronbits der laufenden und der unmittelbar vorhergehenden Bit-Gruppe (S. und S. ·,) des Serien/Parallel-Wandlers (SPW) vergleicht, wobei die Ausgänge des Paritätsprüfers (PP) und des binären Vergleichers (BV) über ein Verknüpfungsglied (NOR) mit dem Eingang eines ersten Synchronüberwachungsglieds (SiJ-, ) verbunden sind, dessen einer Ausgang an einen Freigabe-Eingang (StL,) des Zählers (Z) und dessen anderer Ausgang an ein zweites Synchronitätsüberwachungsglied (SÜp) angeschlossen ist, von dem der Ausgang den einen Eingang eines weiteren Verknüpfungsglieds (NAND) bildet, dessen anderer Eingang mit dem Ausgang des Zählers (Z) verbunden ist (Fig. J5) „

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4. 4. Anordnung nach Anspruch"! 3i d\& durch geken nzeichnet, daß der Serien/P,- llel-Wandler (SPW) ain Schieberegister (SR) ist, dessen Stufen (S., 6.-1., P.,
5. 5. , 6. ) in Richtung weg vom Eingang nacheinander das Synchronbit, die Informationsbits und das.-JPrüfbit der laufenden Bit-Gruppe sowie das Synchronbit und das letzte Informationsbit der unmittelbar vorhergehenden Bit-Gruppe speichern (Fig. 3)·

   5*. Anordnung nach einem dBr vorhergehenden Ansprüche, wobei die Meldungs-Eingabeeinheiten steckbare Meldungs-Eingabekarten mit den Meldungs-Eingängen zugeordneten Schaltern sind, dadurch gekennzeichnet, daß die Meßwert/Meldungs-Umsachalteinheit aufweist: jeweils einen einpoligen Umschalter (US - USi ) auf jeder Melduiigs-Eingabekarte (MEK - MEK,), der synchron mit den Schaltern (z. B. S - S^) der Meldungs-Eingänge (z. B. E - E) auf der betreffenden Meldungs-Eingabekarte durch den Taktgeber (TG) betätigbar ist, und einen zwischen dem Analog/Digital-Umsetzer (ADU) und dem Parallel/Serien-Wandler (PSW) liegenden mehrpoligen Meßwert/Meldungs-Uinschalter (MMU), der jeweils durch den betätigten der einpoligen Umschalter (US - ^us/,) in Offenstellung kommt.

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6. 6. Anordnung nach einem der vorhergehenden Ansprüche, mit einer im Empfangs- und Wiedergabeteil vorgesehenen parallelstufigen Anpassungseinrichtung zur Anpassung der wiederhergestellten Analog-Meßwertsignale an die Verbraucher, wobei die Anzahl der Stufen der Anzahl der Meßwerte entspricht, dadurch gekennzeichnet, daß jede einen dem jeweiligen Meßwert proportionalen Strom abgebende Stufe der Anpassungseinrichtung eine Anpassungseinheit enthält, mittels der bei unsymmetrischer Versorgungsspannung d^r Verbraucher (R_T) einseitig gegen Erde anschließbar und bei hochohmigem Verbraucher die verfügbare Spannung im wesentlichen voll nutzbar ist,
7. 7. Anordnung nach Anspruch 6, dadurch geken nzeichnet, daß jede Stufe der Anpassungseinrichtung zur Umwandlung einer dem Meßwert proportionalen Spannung am Ausgang des zugehörigen Kurzzeit-Analogspeichers in raeßwertproportionalen Strom einen Spannung/Strom-Wandler mit einem P-Kanal - MOS- Feldeffekttransistor (FET)aufweist, dessen Senke mit der Basis eines bipolaren NPN-Transistors (Tr) verbunden ist, zwischen dessen Kollektor und dem Versorgungspluspotential (+} ein strombestimmender Widerstand (R_) liegt und dessen Emitter den Ausgang der Stufe der Anpassungseinrichtung biidet, und daß der Kurzzeit-Analagspeicher ein Speicherkondensator (C) ist, der über einen zum Analog-Demultiplexer (ADM) gehörenden integrierten

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   ernten Analogschalter (5 ) auf eine dem Meßwert proportionale Spannung aufladbar und von der Gatter-Elektrode des Feldeffekttransistors (FET) abfragbar ist ,

   Und daß die Änpassungsejn -

   richtung aufweist: einen Operationsverstärkei* (OP), mittels

   jeder einzelnen 'Stufe), dessen der Speicherkondensator (Oviiber den integrierten ersten Analogschalter (S ) kurzzeitig anschaltbar ist, und einen ebenfalls zum Analog-Demultiplexer gehörenden zweiten Analogschalter (S )» mittels dessen der mit dem Kollektor des NPN-Transistors (Tr) verbundene Anschluß des strombestimtnenden Widerstands (R-) über einen zweiten Widerstand (R₀) an den invertierenden Eingang {-) des Operationsverstärkers (OP) anschaltbar ist, welcher Eingang über einen dritten Widerstand

   (-R) mit dem Ausgang des Digital/Analog-Umsetzers (DAU) ver-1 *

   bund en ist_T während der nichtinvertierende Eingang (+■) des Operationsverstärkers (OP) mit dem Abgriff eines Spannungsteilers (R,, R«) verbunden ist, der einerseits mit dem Ver~ eorgungspluspotential (+) und andererseits mit einer Spannung (U .,) , entsprechend der unteren Aussteuer grenze des Digital/ Analog-Umsetzers (DAIJ), beaufschlagt ist* wobei der Operationsverstärker (OP) mit seiner vor dem ersten und d*m zweiten Analogschalter (S*, S*) liegende Beschaltung für · «lie Stufen der Anpassungseinrichtung gemeinsam vorgesehen ist

   (Fig. 4). '

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8. 8. Anordnung nach einem der %^rorhergeilenden Ansprüche, gekennzeichnet durch eine von der Überwachungs- und Taktsynchronisier-Logik (UTEL) gesteuerte Zusatz-Einrichtung, um zusätzlich die übertragenen Meßwerte digital auszugeben, wobei die Zusatz-Einrichtung eine zusätzliche Meldungs-Ausgabeeinheit (MASp) ist.

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