DE2435892A1 - Verfahren zur herstellung von moshalbleiteranordnungen - Google Patents
Verfahren zur herstellung von moshalbleiteranordnungenInfo
- Publication number
- DE2435892A1 DE2435892A1 DE2435892A DE2435892A DE2435892A1 DE 2435892 A1 DE2435892 A1 DE 2435892A1 DE 2435892 A DE2435892 A DE 2435892A DE 2435892 A DE2435892 A DE 2435892A DE 2435892 A1 DE2435892 A1 DE 2435892A1
- Authority
- DE
- Germany
- Prior art keywords
- silicon
- layer
- insulating
- areas
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000004020 conductor Substances 0.000 title claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 37
- 239000010703 silicon Substances 0.000 claims description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 34
- 239000004065 semiconductor Substances 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 229910052594 sapphire Inorganic materials 0.000 claims description 2
- 239000010980 sapphire Substances 0.000 claims description 2
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 229910052596 spinel Inorganic materials 0.000 claims description 2
- 239000011029 spinel Substances 0.000 claims description 2
- 230000015654 memory Effects 0.000 description 12
- 238000003860 storage Methods 0.000 description 5
- 230000006399 behavior Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- FRIKWZARTBPWBN-UHFFFAOYSA-N [Si].O=[Si]=O Chemical compound [Si].O=[Si]=O FRIKWZARTBPWBN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000012549 training Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4825—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body for devices consisting of semiconductor layers on insulating or semi-insulating substrates, e.g. silicon on sapphire devices, i.e. SOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
PATZNTANWÄLTE
DSPL.-SNG. LEO FLEUGHÄUS
DR.-!NG. HANS LEYH
Dipl. -Ing. Ernst Rathmann
München 71. den 24. Juli 1974
Malehloretr. 42
.. _,. MO153P-1184
Unser Zeichen:
Motorola, Inc.
5725 East River Road
USA
Verfahren zur Herstellung von MOS-Halbleiteranordnungen
Die Erfindung betrifft ein Verfahren zur Herstellung von MOS-HaIbleiteranordnungen
auf einem isolierenden Substrat, wobei auf dem Substrat Siliciumbereiche in einem vorgegebenen Muster angebracht
werden und insbesondere die Ausbildung von Feldern elektrischer Speichereinrichtungen,
wobei vorzugsweise Metall-Nitrid-Oxyd-Siliciumtransistoren
(MNOS) Verwendung finden.
Die Verwendung von MNOS-Transistoren als Speicherelemente, welche
relativ beständig und elektrisch veränderbar sind, stößt bei der Herstellung zuverlässiger Elemente auf beträchtliche Schwierigkeiten. Derartige
MNOS-Transistoren sind bekannt (Proceedings of the IEEE, Band 58, Nr. 8, August 1970, S. 1207). MNOS-Speichertransistoren, die einen bistabilen
logischen Schaltzustand durch eine flache Bandverschiebung infolge
Fs/mü der
509808/0771
der gespeicherten Ladung an der Siliciumdioxyd-Siliciumnitridjjrensschicht
während des Binwirkens von Polarisationsimpulsen einnehmen^,
umfassen zwei spaltenförmige Ansteuerleitungen für die Source= und
Drain-Bereiche sowie eine reihenförmig verlaufende Adressenleitung
für die Gate-Bereiche der Transistoren. Dabei findet für Speicherzellen
eine metallische Ädressenleitung Verwendung, womit ohmischi Kontakte
für diese Adressenleitung an den Gates der Transistoren vermieden werden können. Bei dieser Technologie ist jedoch eine Selbstausrichtung der
metallischen Gate-Elektrode und der Source- und Drain-Bereiche nicht
möglich. Die Gate-Source- und Gate-Drain-Überlappungstoler=nzen müssen
bei der Herstellung der Elemente berücksichtigt werden. Dadurch müssen
die Speicherelemente zwangsweise größer ausgeführt werden,, was zu einer
Verschlechterung ihres charakteristischen Verhaltens durch'die Überlappungskapazitäten"
führt. Durch Selbstausrichtung hergestellte Feldeffekttransistoren
verwenden eine polykristalline Siliciumschicht als Gate-Elektrode, welche
zur selben Zeit dotiert wird wie die Source- und Drain-Bereiche» Derartige
selbstausrichtende Verfahren erfordern jedoch ohmische Kontakte zwischen
der metallischen Ädressenleitung und den dotierten polykristallinen Gate-Elektroden
aus (Silicium, wodurch eine weitere Vergrößerung des für ein Halbleiterelement benötigten Bereiches erforderlich wird.
Der Erfindung liegt deshalb die Aufgabe zugrunde, ein Verfahren zu schaffen,
mit dem MOS-Halbleiteranordnungen und insbesondere MNOS-Halbleiteranordnungen
aus spaltenartig verlaufenden Siliciummaterialstreifen,auf einem isolierenden Substrat hergestellt werden können, um Speicherelemente
zu schaffen, für welche keine ohmischenKontakte benötigt werden. Diese
Speicherelemente sollen in Form integrierter Schaltungen in einem matrizenartigen
Feld angeordnet sein und mit· hoher Packungsdichte in einem selbst=
ausrichtenden Verfahren hergestellt werden.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß auf den Silicium=
\ ~ 2™ ' bereichen
509808/0771
bereichen isolierende Schichten ausgebildet werden, die als Masken zur
Herstellung erster und zweiter Unterbereiche sowie von schmalen Zwischenbereichen
auf dem Substrat dienen, wobei die isolierenden Schichten als Gate-Isolator jeweils die ersten und zweiten Unterbereiche teilweise
und den Zwischenbereich überdecken sowie beiderseits jedes Zwischenbereiches auf dem Substrat aufliegen, daß die freiliegenden Teile der
Unterbereiche unter Verwendung der isolierenden Schichten als Masken in einem Diffusionsschritt dotiert werden, und daß über die isolierenden
Schichten verlaufend leitende Schichten als Gate-Elektrode angebracht
werden.
Eine Weiterbildung der Erfindung besteht darin, daß auf dem. isolierenden
Substrat eine erste Schicht eines leicht dotierten HalbleitermEiterials einer
ersten Leitfähigkeit angebracht wird, daß Teile dieser Schiet.": zur Ausbildung
einer Vielzahl langgestreckter Siliciumbereiche entfernt werden,
wobei diese langgestreckten Siliciumbereiche gegeneinander isoliert J
sind, daß in den langgestreckten Siliciumbereichen eine Vielzahl von in j
einem Abstand nebeneinander angeordneten Öffnungen ausgebildet werden;
in denen das isolierende Substrat freiliegt, daß die isolierende Schicht |
auf den langgestreckten Siliciumbereichen ausgebildet wird und Teile dieser j
isolierenden Schicht-derart entfernt werden, daß nur die zwischen den Öffnungen
liegenden Bereiche überdeckt sind, so daß die Gate-Isolatoren auf den langgestreckten Siliciumbereichen entstehen, daß die seitlich neben
den isolierenden Schichten freiliegenden ersten und zweiten Unterbereiche :
der langgestreckten Siliciumbereiche stark dotiert werden, wobei die isolierte
Schicht als Maske dient, daß die ersten und zweiten Unterbereiche mit einer isolierenden Schicht überzogen werden, daß über die gesamte Oberfläche
der integrierten Schaltung eine leitende Schicht aufgebracht wird, und daß von dieser leitenden Schicht Teile derart entfernt werden, daß eine Vielzahl
in einem Abstand voneinander verlaufender Leiter geschaffen werden, als Gate-Elektrode für die zugeordneten Halbleiteranordnungen wirksam
- 3 - sind.
50 9 808/0771
2.Λ.35892
Weitere Ausgestaltungen der Erfindung sind Gegenstand von weiteren
Ansprüchen.
Die Merkmale und Vorteile der Erfindung ergeben sich auch aus der nachfolgenden Beschreibung eines Ausführungsbeispieles in Verbindung
mit den Ansprüchen und der Zeichnung. Es zeigen:
Fig. 1 einen Teil einer auf einem isolierenden Substrat angebrachten
Halbleiterscheibe;
Fig. 2A eine Draufsicht auf den Halbleiteraufbau gemäß Fig. 1
nach einem ersten Verfahrensschritt;
Fig. 2B einen Schnitt längs der Linie 2B-2B der Fig. 2A
Fig. 3A eine Draufsicht auf den Halbleiteraufbau nach einem
weiteren Verfahrensschritt;
Fig. 3B einen Schnitt längs der Linie 3B-3B der Fig. 3A;
Fig. 4 einen Schnitt in der Ebene des Schnittes gemäß Fig. 2B
nach einem weiteren Verfahrensschritt;
Fig. 5A eine Draufsicht auf die Halbleiteranordnung nach der
Fertigstellung;
Fig. 5B einen Schnitt längs der Linie 5B-5B der Fig. 5A.
Die Erfindung wird anhand eines bevorzugten Ausführungsbeiapieles beschrieben,
um ein dichtgepacktes Feld elektrisch veränderbarer Speicher-
- 4 - elemente
509808/0771
elemente herzustellen, die aus Metall-Nitrid-Oxyd-Silicium-Transistoren
(MNOS-Transistoren) bestehen. Diese Speicherelemente können in sogenannten nur auslesbaren Speichern (ROM-Speicher) oder in Speichern
mit direktem Zugriff (RAM-Speicher) Verwendung finden. Für das Herstellungsverfahren
wird von einem Grundelement gemäß Fig. I ausgegangen, das aus einer einkristallinen Siliciumschicht 12 auf e:.nem
isolierenden Substrat 10 besteht, wobei die Siliciumschicht epitaxial aufgewachsen
sein kann. Das isolierende Substrat 10 kann z.B. aus Spinell oder Saphir bestehen. Die Siliciumschicht 12 ist verhältnismäßig leicht
dotiert und hat eine Störstellenkonzentration, die so eingestellt ist, daß sich die gewünschte Schwellspannung für die anschließend darauf hergestellten
MNOS-Transistoren einstellt.
Gemäß Fig. 2A wird die Siliciumschicht 12 mit Hilfe eines herkömmlichen
lithographischen Verfahrens unter Verwendung einer Ätzung mit einem Muster versehen, das vorzugsweise aus einer Vielzahl im wesentlichen
parallel zueinander verlaufenden Siliciumbereichen 14 und 16 besteht, in denen Öffnungen 18, 20 und 22 sowie 24, 26 und 28 ausgebildet sind.
Diese Öffnungen verlaufen durch die ganze Schicht und legen einen Teil der Oberfläche des Substrates 10, wie aus Fig. 2B hervorgeht, frei.
Im nächsten Verfahrensschritt wird gemäß den Fig. 3A und 3B eine Vielzahl von zusammengesetzten dielektrischen Bereichen 30, 32, 34
und 36 hergestellt, wobei sich der Bereich 30 über den stegförmigen Teil der Siliciumschicht zwischen den Öffnungen 18 und 20, der Bereich 32
über den stegförmigen Teil zwischen den Öffnungen 18 und 22, der Bereich 32 über den stegförmigen Teil der Siliciumschicht zwischen den
öffnungen 24 und 26 und der Bereich 36 über den stegförmigen Teil der Siliciumschicht zwischen den Öffnungen 24 und 28 erstreckt. Diese
zusammengesetzten dielektrischen Bereiche bzw. Schichten 'AQ, 32, 34
und 36 werden vorzugsweise dadurch hergestellt, daß thermisch eine dünne Siliciumdioxydschicht aufgewachsen wird. Die Dicke dieser dünnen Silicium-
- 5 - dioxyd-
50 98 08/0771
dioxydschicht kann in der Größenordnung von etwa 15 Abis etwa 200 A :
liegen, je nachdem, welches charakteristische Verhalten das spätere
Speicherelement bezüglich der Schreibspannung, der Schreibimpulsbreite und der Beständigkeit aufweisen soll. Die Schreibspannurig ist
die Spannung, welche benötigt wird, um den Zustand eines Speicherelementes
zu ändern. Anschließend wird eine verhältnismäßig dicke, beispielsweise zwischen etwa 200 A und 1500 A liegende Siliciumnitrid- ',
schicht aufgebracht, wobei diese Schicht vorzugsweise auf der dünnen
Siliciumdioxydschicht in herkömmlicher Weise niedergeschlagen wird. |
Mit Hilfe des bekannten lithographischen Maskier- und anschließenden ;
Ätzverfahrens werden die zusammengesetzten dielektrischen Bereiche i
30, 32, 34 und 36 hergestellt. Die verbleibenden zusammengesetzten
dielektrischen Bereiche bestehen somit aus einer Siliciumnitrid-Silicium- j
dioxydschicht, die sich bis auf die Oberfläche des Substrates 10 in den .
Öffnungen erstreckt und die Wirkung eines Isolators hat. Die dünne Silicium- ι
dioxydschicht des Isolators ist mit den Bezugszeichen 30b und 34b gemäß ■
Fig. 3B und die Siliciumnitridschicht mit den Bezugszeichen 30a und 34a ;
gemäß Fig. 3B bezeichnet.
Mit dem nächsten Verfahrensschritt werden die freiliegenden Teile der j
Siliciumbereiche 14 und 16 dotiert, um eine Störstellenkonzentration in '
entgegengesetzter Leitfähigkeit zu der ursprünglichen leichten Dotierung j
der Siliciumbereiche herzustellen. Dabei dienen die Isolatoren bzw. die
dielektrischen Bereiche 30, 32, 34 und 36 als Masken. Die freiliegenden j
Teile der Siliciumbereiche 14 und 16 werden somit in Längsrichtung mit * j
stark dotierten Bereichen versehen, die im wesentlichen vertikal und I
parallel zueinander verlaufen. Diese dotierten Bereiche sind später für die
Source- und Drain-Bereiche der MNOS-Transistoren vorgesehen. Die dotierten Bereiche sind für den Siliciumbereich 14 in Fig. 3A mit den Bezugszeichen
52 und 54 versehen, wogegen die dotierten Bereiche für den Siliciumbereich 16 mit der, Bezugs zeichen 56 und 58 gekennzeichnet sind.
- 6 - Die
50 9 8 08/0771
Die Dotierung wird vorzugsweise in einem herkömmlichen Verfahren !
durchgeführt, wobei im ersten Vorfahrensschritt eine Aufdampiung :
und im zweiten Verfahrensschritt ein Eindiffundieren erfolgt. Es ist
auch möglich, andere Verfahren anzuwenden, wie z.B. Ionenimplantation. Bei all diesen Verfahren wirken die isolierenden Schichten der dielektrischen
Bereiche als Masken. Der Kanalbereich der jeweiligen Transistoren verläuft
in den leicht dotierten Bereichen der ursprünglichen Siliciumschicht. In Fig. 3B sind zwei solche Kanalbereiche mit den Bezugszeichen 35 und
angedeutet. Entsprechendes gilt auch für die Bezugszeichen 60 und 64 gemäß Fig. 5A.
In Fig. 4 ist ein Schnitt im wesentlichen längs derselben Schnittebene wie
in Fig. 2B dargestellt, der den Halbleiteraufbau nach dem nächsten Ver fahrensschritt
zeigt, während welchem eine Oxydschicht 40 thermisch auf die freiliegenden Teile der Siliciumbereiche aufgebracht wird. Dabei wirken
die Isolationsschichten der dielektrischen Bereiche wieder als Maske.
Die Darstellungen gemäß den Fig. 5A und 5B zeigen den Halbleiteraufbau
nach dem abschließenden Verfahrensschritt, während welchem die leitenden Schichten 42 und 44 auf der Oberfläche der Halbleiteranordnung angebracht
werden. Diese leitenden Schichten 42 und 44 verlaufen in einem Abstand nebeneinander im wesentlich horizontal über die Halbleiteranordnung, wobei
jede einzelne Schicht als Gate-Elektrode für eine Reihe der MNOS-Transistoren dient. So dient die isolierende Schicht 42 als Gate-Elektrode
für die MNOS-Transistoren 60 und 64, indem sie über die isolierenden Schichten 30 und 34 verläuft. Entsprechendes gilt für die leitence Schicht 44,
die als Gate-Elektrode über den isolierenden Schichten 32 und 36 verläuft
und damit die MNOS-Transistoren 62 und 64 bildet. Der Halbleiteraufbau
kann entsprechend der vorstehenden Beschreibung ein Feld mit einer beliebigen Anzahl von Spalten und Reihen aus solchen MNOS-Speicherelementen
umfassen.
- 7 - Die
509808/0771
Die leitenden Schichten 42 und 44 können entweder aus einem Motall
bestehen oder auch eine stark dotierte polykristalline Siliciumsehicht
sein. Die Source- und Drain-Bereiche sind allen MNOS-Transistoren einer Spalte gemeinsam und werden durch die langgestreckten dotierten
Bereiche 52 und 54 bzw. 56, 58 gebildet.
Aus der vorstehenden Beschreibung geht hervor, daß mit Hilfe der
Maßnahmen der Erfindung eine matrixartige Anordnung eines Feldes von MNOS-Transistorspeicherelementen in vorteilhafter Weise geschaffen
werden kann, wobei die Source- und Drain-Bereiche unter Verwendung der Gate-Isolationsbereiche als selbstausrichtende Maske
beim Dotierungsprozeß in Form langgestreckter und vertikal verlaufender '
Streifen hergestellt werden können. Dadurch läßt sich die Komponentendichte innerhalb einer Schaltung wesentlich vergrößern und ferner das
Verhalten der Schaltung verbessern aufgrund der verringerten, durch j
Überlappung entstehenden Streukapazitäten. Außerdem wird durch das
Verfahren gemäß der Erfindung ein Halbleiteraufbau möglich, bei dem vorohmische Kontakte (preohmic contacts) an jedem einzelnen Transistor
nicht mehr benötigt werden, was auch für Silicium-Gate-Halbleiteranordnungen
gilt.
- 8 - Patentansprüche
509808/0771
Claims (7)
- Patentansprüchel.J Verfahren zur Herstellung von MOS-Halbleiteranordnungen auf einem isolierenden Substrat, wobei auf dem Substrat Siliciumbereiche in einem vorgegebenen Muster angebracht werden, dadurch gekennzeichnet, daß auf den Siliciumbereichen (14; 16) isolierende Schichten (dielektrische Bereiche 30, 32; 34, 36) ausgebildet werden, die als Masken zur Herstellung erster und zweiter Unterbereiche (52, 54; 56, 58) sowie von schmalen Zwischenbereichen auf dem Substrat (10) dienen, wobei die isolierenden Schichten als Gate-Isolator jeweils die ersten und zweiten Unterbereiche teilweise und den Zwischenbereich überdecken sowie beiderseits jedes Zwischenbereiches auf dem Substrat (10) aufliegen, daß die freiliegenden Teile der Unterbereiche unter Verwendung derisolierenden Schichten als Masken in einem Diffusionsschritt dotiert werden, und daß über die isolierenden Schichten verlaufend leitende Schichten als Gate-Elektrode angebracht werden.
- 2. Verfahren nach Anspruch 1 zur Herstellung einer integrierten matrizenartig aufgebauten Schaltung, dadurch gekennzeichnet, daß auf dem isolierenden Substrat (10) eine erste Schicht (12) eines leicht dotierten Halbleiter mate rials einer ersten Leitfähigkeit angebracht wird, daß Teile dieser Schicht (12) zur Ausbildung einer Vielzahl langgestreckter Siliciumbereiche (14, 16) entfernt werden, wobei diese langgestreckten Siliciumbereiche gegeneinander isoliert sind, daß in den langgestreckten Siliciumbereichen eine Vielzahl von in einem Abstand nebeneinander angeordneten öffnungen (18, 20, 24, 28)509808/0771ausgebildet werden, in denen das isolierende Substrat (10) freiliegt, daß die isolierende Schicht auf den langgestreckten Siliciumbereichen ausgebildet wird und Teile dieser isolierenden Schicht derart entfernt werden, daß nur die zwischen den Öffnungen liegenden Bereiche überdeckt sind, so daß die Gate-Isolatoren (30, 32; 34, 36) auf den langgestreckten Siliciumbereichen entstehen, 'daß die seitlich neben .den isolierenden Schichten freiliegenden ersten und zweiten Unterbe- [reiche der langgestreckten Siliciumbereiche stark dotiert werden, wo- jbei die isolierte Schicht als Maske dient, daß die ersten und zweiten IUnterbereiche mit einer isolierenden Schicht (40) überzogen werden, fdaß über die gesamte Oberfläche der integrierten Schaltung eine leiten- jde Schicht aufgebracht wird, und daß von dieser leitenden Schicht Teile ;derart entfernt werden, daß eine Vielzahl in einem Abstand von-einander jverlaufenderLeiter (42, 44) geschaffen werden, die als Gate-Elektrode jfür die zugeordneten Halbleiteranordnungen wirksam sind. '
- 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die isolierenden Schichten (30, 32, 34, 36) aus zwei Schichten bestehen.
- 4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das isolierende Substrat aus Spinell oder Saphir ausgebildet ist.
- 5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die erste isolierende Schicht aus Siliciumdioxyd mit einer Dicke von etwa 15 Abis etwa 200 Aund die zweite isolierende Schicht aus Siliciumnitrid mit einer Dicke von etwa 200 A bis etwa 1 500 ä ausgebildet wird.
- 6. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Dotierung der ersten und zweiten Unterbereiche in einem Diffusionsverfahren erfolgt.50 9 808/07 71
- 7. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Dotierung der ersten und zweiten Unterbereiche durch eine Ionenimplantation erfolgt.9 * · ♦509808/0771Leerse ite
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US382626A US3875656A (en) | 1973-07-25 | 1973-07-25 | Fabrication technique for high density integrated circuits |
Publications (1)
Publication Number | Publication Date |
---|---|
DE2435892A1 true DE2435892A1 (de) | 1975-02-20 |
Family
ID=23509791
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2435892A Pending DE2435892A1 (de) | 1973-07-25 | 1974-07-25 | Verfahren zur herstellung von moshalbleiteranordnungen |
Country Status (3)
Country | Link |
---|---|
US (1) | US3875656A (de) |
JP (1) | JPS5044782A (de) |
DE (1) | DE2435892A1 (de) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2294544A1 (fr) * | 1974-12-13 | 1976-07-09 | Thomson Csf | Procede de fabrication, en circuit integre, de transistors a effet de champ destines a fonctionner en tres haute frequence, et structure ou dispositifs obtenus |
US3983620A (en) * | 1975-05-08 | 1976-10-05 | National Semiconductor Corporation | Self-aligned CMOS process for bulk silicon and insulating substrate device |
US4043025A (en) * | 1975-05-08 | 1977-08-23 | National Semiconductor Corporation | Self-aligned CMOS process for bulk silicon and insulating substrate device |
US4335504A (en) * | 1980-09-24 | 1982-06-22 | Rockwell International Corporation | Method of making CMOS devices |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3636418A (en) * | 1969-08-06 | 1972-01-18 | Rca Corp | Epitaxial semiconductor device having adherent bonding pads |
-
1973
- 1973-07-25 US US382626A patent/US3875656A/en not_active Expired - Lifetime
-
1974
- 1974-07-25 DE DE2435892A patent/DE2435892A1/de active Pending
- 1974-07-25 JP JP49085598A patent/JPS5044782A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
JPS5044782A (de) | 1975-04-22 |
US3875656A (en) | 1975-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3037431C2 (de) | ||
DE2814973C2 (de) | Verfahren zur Herstellung eines Speicher-Feldeffekttransistors | |
DE69130163T2 (de) | Verfahren zur Herstellung einer MOS-EEPROM-Transistorzelle mit schwebendem Gate | |
DE3816358C2 (de) | ||
DE3788499T2 (de) | Halbleiter-Grabenkondensator-Struktur. | |
DE3937502C2 (de) | Isoliereinrichtung für eine integrierte Schaltung und Verfahren zu deren Herstellung | |
DE4224793C2 (de) | Dünnfilmfeldeffektelement und Herstellungsverfahren dafür | |
DE19747776C2 (de) | Flash-Halbleiterspeicher mit Stapelgate und Verfahren zu dessen Herstellung | |
DE69013094T2 (de) | Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung. | |
DE2547828A1 (de) | Halbleiter-speicherelement und verfahren zur herstellung desselben | |
DE69017863T2 (de) | Nichtflüchtige EPROM-Speicherzelle mit geteiltem Gate und selbstausrichtendes Feldisolierungsverfahren zur Herstellung. | |
DE2242026A1 (de) | Mis-feldeffekttransistor | |
DE2716691A1 (de) | Feldeffekttransistor und verfahren zu dessen herstellung | |
DE2654728A1 (de) | Programmierbarer festwertspeicher und verfahren zu seiner herstellung | |
DE19642538A1 (de) | Halbleitereinrichtung und Herstellungsverfahren derselben | |
DE2750209A1 (de) | Integrierte halbleiterschaltung und verfahren zu ihrer herstellung | |
DE2502235A1 (de) | Ladungskopplungs-halbleiteranordnung | |
DE69505348T2 (de) | Hochspannungs-MOSFET mit Feldplatten-Elektrode und Verfahren zur Herstellung | |
DE3780484T2 (de) | Loeschbarer programmierbarer nurlesespeicher mit gleitgate-feldeffekttransistoren. | |
DE69207386T2 (de) | Verfahren zur Herstellung hochintegrierter kontaktloser EPROM's | |
EP0033003A2 (de) | Zweifach diffundierter Metalloxidsilicium-Feldeffekttransistor und Verfahren zu seiner Herstellung | |
DE69226223T2 (de) | Kontaktausrichtung für Festwertspeicher | |
DE102005040847B4 (de) | Single-Poly-EPROM-Baustein und Verfahren zur Herstellung | |
DE2133184A1 (de) | Verfahren zum Herstellen von Halbleiterbauteilen | |
DE2644832A1 (de) | Feldeffekt-transistor und verfahren zu seiner herstellung |