DE2432373A1 - BROADBAND SPLITTING CIRCUIT - Google Patents

Description

PatentanwältePatent attorneys

DIpI.-ing. E. EderDIpI.-ing. E. Eder

Dipl.-Ing. K. SchieschkeDipl.-Ing. K. Schieschke

8 München 13, Elisabethstra3e 348 Munich 13, Elisabethstra3e 34

Coulter Electronics Limited, Harpenden, Herts./EnglandCoulter Electronics Limited, Harpenden, Herts./England

Breitband-SplittingschaltungBroadband splitting circuit

Die Erfindung bezieht sich auf die Impulsamplitudenanalyse unter Verwendung eines Analog-Digital-Wandlers und insbesondere auf eine Breitband-Splittingschaltung zur wirksamen Dehnung des begrenzten Bereiches oder Bandes eines Analog-Digital-Wandlers (AD), der als Impulsamplitudenverarbeiter dient.The invention relates to pulse amplitude analysis using an analog-to-digital converter, and more particularly to a broadband splitting circuit to effectively stretch the limited area or band of an analog-to-digital converter (AD), which serves as a pulse amplitude processor.

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Die Erfindung eignet sich beispielsweise zur Anwendung bei Teilchenanalysatoren, die unter dem Warenzeichen "Coulter-Zähler¹¹ bekannt sind und die nach dem Coulter-Prinzip gemäß den US-Patentschriften 2 656 508 und 3 259 842 arbeiten. Ein derartiger Analysator spricht auf die Größe eines Teilchens an, indem er einen diskreten, amplitudenabhängigen Impuls liefert. ·The invention is suitable, for example, for use in particle ^{analyzers known under the trademark "Coulter Counter 11} " which operate on the Coulter principle according to US Patents 2,656,508 and 3,259,842. Such an analyzer speaks to the size of one Particle by delivering a discrete, amplitude-dependent momentum.

Der Teilchengrößenbereich partikulierter Populationen kann sehr groß sein. Es ist nicht ungewöhnlich, daß die kleinen Teilchen mehrere tausendmal kleiner sind als die großen Teilchen. Das Auftreten dieser Teilchen, d.h. ihre Größenverteilung in einer partikulierten Probe folgt einem allgemeinen Muster, wobei die Anzahl der kleinen Teilchen erheblich größer ist als diejenige der großen Teilchen. Beispielsweise können zig-Millionen von Teilchen mit einem Durchmesser von einigen Mikron vorhanden sein, im Vergleich zu einigen hundert Teilchen mit einem Durchmesser von 100 Mikron oder mehr.The particle size range of particulate populations can be very large. It is not uncommon for the small particles to be several thousand times smaller than the large particles. The appearance of these particles, ie their size distribution in a particulate sample, follows a general pattern, the number of small particles being considerably greater than that of large particles. For example, tens of millions of particles may be present with a diameter of a few microns, compared to several hundred particles with a diameter of 100 microns or more.

Die üblichen, wenig aufwendigen AD-Wandler besitzen eine Auflösung von 6 Bit, d.h. ein analoges Eingangssignal kann in 64 Größenstufen unterteilt werden.The usual, inexpensive AD converters have a resolution of 6 bits, i.e. an analog input signal can be divided into 64 size levels.

Wandler mit höherer Auflösung werden allzu aufwendig und/oder für viele Anwendungszwecke zu langsam. Der 6-Bit-AD-Wandler kann ein analoges Eingangssignal über einen Eingangssignalbereich von 64:1 in sein digitales Gegenstück verwandeln, wobei jedoch die Auflösung von annähernd gleichen Signalen, mit jedoch meßbar unterschiedlichen Amplituden sehr schlecht ist. Der Amplitudenannahmebereich und die Auflösung eines AD-Impulsamplitudenverarbeiters ist deshalb meist enger, als zur Analyse von Signalen mit breitem Größenbereich erforderlich. Converters with higher resolution become too expensive and / or too slow for many applications. The 6-bit AD converter can convert an analog input signal into its digital counterpart over an input signal range of 64: 1, However, the resolution of approximately the same signals, but with measurably different amplitudes, is very poor is. The amplitude acceptance range and the resolution of an AD pulse amplitude processor is therefore usually narrower, than required for analyzing signals with a wide range of magnitudes.

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Die Erfindung betrifft deshalb eine Splittingschaltung für einen breiten Signalbereich mit einem AD-Wandler als Impulsamplitudenverarbeiter, der beispielsweise einen Anfangsbereich von 64:1 hat, der sich auf über 30 000:1 dehnen läßt, wie im folgenden erläutert wird.The invention therefore relates to a splitting circuit for a wide signal range with an AD converter as pulse amplitude processor, which, for example, has an initial range of 64: 1 that can be expanded to over 30,000: 1, as in is explained below.

Die Erfindung betrifft somit eine Bereichs-Splittingschaltung für einen AD-Wandler eines Impulsamplitudenverarbeiters mit einem Amplitudenannahmebereich, der enger ist als der zu verarbeitende Bereich der analogen Impulsamplituden, und mit mehreren digitalen Ausgängen, wobei die Splittingschaltung den Amplitudenbereich der analogen Incise so einengt, daß sie innerhalb des Annahmebereiches des Impulsamplitudenverarbeiters liegen, und wobei die Splittingschaltung einen Eingangsanschluß zur Aufnahme aller zu verarbeitenden Impulse, mehrere parallele Stufen, die zur Aufnahme der zu verarbeitenden Impulse mit dem Eingangsanschluß verbunden sind, und einen gemeinsamen Ausgangsanschluß aufweist, der mit einem analogen Eingang des Impulsamplitudenverarbeiters verbindbar ist. Die Splittingschaltung ist gekennzeichnet durch Teilbereichgrenzendefinitionsmittel in jeder Stufe, die die untere Grenze eines Impulsamplitudenbereiches definieren und die so angeschlossen sind, daß sie auf jeden Impuls vom Eingangsanschluß ansprechen und jeden Teilbereich so definieren, daß der Teilbereich jeder Stufe nicht breiter ist als der Annahmebereich des Verarbeiters, durch eine derartige Anordnung der Teilbereichdefinitionsmittel in allen Stufen mit Ausnahme der ersten Stufe, daß die Amplitude ' jedes in dieser Stufe aufgenommenen Impulses so geändert wird, daß die resultierende Amplitude nur in einem Teilbereich einer der Stufen liegt, wobei nur die Amplitude des Impulses am Ausgang dieser einen Stufe im Annahmebereich des Impulsverarbeiters liegt, durch gesteuerte Mittel in jedem der Kanäle, die abhängig von den Teilbereichdefinitionsmitteln einen der _■ Kanäle selektiv aktivieren und verhindern, daß die übrigen KanäleThe invention thus relates to a range splitting circuit for an AD converter of a pulse amplitude processor an amplitude acceptance range that is narrower than the range of the analog pulse amplitudes to be processed, and with several digital outputs, whereby the splitting circuit narrows the amplitude range of the analog incise so that it lie within the acceptance range of the pulse amplitude processor, and wherein the splitting circuit has an input terminal for receiving all the impulses to be processed, several parallel stages that are used for receiving the impulses to be processed are connected to the input terminal, and has a common output terminal which is connected to an analog input of the Pulse amplitude processor is connectable. The splitting circuit is characterized by means for defining partial area limits in each stage, which define the lower limit of a pulse amplitude range and which are connected in this way, that they respond to any pulse from the input port and define each sub-area so that the sub-area is each The level is not wider than the processor's acceptance range by arranging the sub-range definition means in this way in all stages, with the exception of the first stage, that the amplitude of each pulse recorded in this stage is changed in such a way that that the resulting amplitude is only in a partial range of one of the stages, with only the amplitude of the pulse am The output of this one stage is in the acceptance range of the pulse processor, through controlled means in each of the channels, one of the _ ■ Activate channels selectively and prevent the remaining channels

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einen analogen Impuls zum Ausgangsanschluß durchlassen, durch Mittel in jeder Stufe zur Entwicklung eines Ausgangssteuersignales, wenn, die Amplitude eines Impulses innerhalb des Teilbereiches dieser Stufe liegt, und durch Ausgangsmittel, die die digitalen Ausgänge vom Verarbeiter und die AusgangsSteuersignale der Stufen aufnehmen und die von den Ausgangssteuersignalen zur Identifizierung des Stufenteilbereiches gesteuert werden, der den analogen Impuls zur Erzeugung der digitalen Ausgänge lieferte.pass an analog pulse to the output terminal by means in each stage for developing an output control signal if the amplitude of a pulse is within the sub-range of that stage and output means receiving the digital outputs from the processor and the output control signals from the stages and those from the Output control signals to identify the stage sub-range that supplied the analog pulse for generating the digital outputs.

Zur Erläuterung bevorzugter Ausführungsformen der Erfindung wird auf die Zeichnung Bezug genommen. Die beiden Fig. 1 und 2 zeigen je ein Blockschaltbild der Erfindung.To explain preferred embodiments of the invention, reference is made to the drawing. The two FIGS. 1 and 2 show each a block diagram of the invention.

Gemäß Fig. 1 erzeugt ein Impulsgenerator 12 einzelne Impulse mit einem breiten Amplitudenbereich. Für die Form der erzeugten Impulse als auch für die Art des Generatoreinganges besteht keine Beschränkung. Zur einfacheren Erläuterung dieser Ausführungsform sei angenommen, daß der Impulsgenerator 12 Teil eines Teilchengrößenanalysators, etwa eines "Coulter-Zählers" ist, der bei jedem erfaßten Teilchen einen Impuls erzeugt, wobei die Impulsamplitude der Teilchengröße proportional ist. Der Ausgang des Impuls gen era tors 12 liegt: über eine Ausgangsleitung 16 an einem Anschluß 14« Mit ddi Ausgang 14 sind mindestens zwei parallele Schaltungsstuicn verbunden* Eine erste Stufe 18 umfaßt eine Teilbereichdefinüions-Schwellwertschaltraig bzw. eine Schwelle 20, ein bistabiles Element 22 und einen elektronischen Analogschalter 24. Die Schwellwertschaltung bzw. Schwelle 20 liegt mit einem Eingang am Anschluß 14, während ihr Ausgang mit dem Setzeingang S des bistabilen Elementes 22 verbunden ist. Wenn die Amplitude eines zum Eingang der Schwelle 20 gelangenden Impulses größer ist als deren Schwellenspannung, geht ein "Setzsignal¹¹ zum Setzeingang des bistabilen Elementes 22, das dann eine binäre "1" als Steuersignal aufAccording to FIG. 1, a pulse generator 12 generates individual pulses with a wide range of amplitudes. There is no restriction on the form of the generated pulses or on the type of generator input. To simplify the explanation of this embodiment, it is assumed that the pulse generator 12 is part of a particle size analyzer, such as a "Coulter counter", which generates a pulse for each detected particle, the pulse amplitude being proportional to the particle size. The output of the pulse generator 12 is: Via an output line 16 at a connection 14 «At least two parallel circuit elements are connected to the ddi output 14 an electronic analog switch 24. The threshold value circuit or threshold 20 has an input at the connection 14, while its output is connected to the set input S of the bistable element 22. If the amplitude of a pulse arriving at the input of the threshold 20 is greater than its threshold voltage, a "set signal ¹¹ " goes to the set input of the bistable element 22, which then receives a binary "1" as the control signal

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seiner Ausgangsleitung 25 zum Steuereingang des analogen Schalters 24 liefert. Der analoge Eingangsanschluß des Schalters 24 ist mit dem Anschluß 14 und sein Ausgangsanschluß mit der Leitung 27 verbunden. Wenn eine binäre "1" als Signal am Steuereingang des Schalters 24 ansteht, geht der Impuls am Anschluß 14 auf die Leitung 27. Das bistabile Element 22 und der analoge Schalter werden somit von der Teilbereichdefinitions-Schwellwertschaltung 20 gesteuert.its output line 25 to the control input of the analog switch 24 supplies. The analog input connection of the switch 24 is connected to the connection 14 and its output connection to the line 27 tied together. If a binary "1" is the signal at the control input of the switch 24 is present, the pulse at the connection 14 goes to the line 27. The bistable element 22 and the analog switch are thus controlled by the sub-area definition threshold value circuit 20.

Am Anschluß 14 liegt über einen Verstärker 28 eine zweite Stufe 26 mit einer Schwellwertschaltung 30, einem bistabilen Element 32, einem Und-Gatter 34 und einem analogen Schalter 36. Die Teile dieser zweiten Stufe sind auf die gleiche Weise geschaltet wie diejenigen der ersten Stufe 18, wobei der binäre Ausgang des bistabilen Elementes 22 der ersten Stufe 18 zu einem invertierenden oder Vetoeingangssignal 37 des Und-Gatters 34 führt. Einen zweiten Eingang erhält das Und-Gatter 34 vom Ausgang der Schwellwertschaltung 30 über das bistabile Element 32. Der Ausgang des Und-Gatters 34 liegt über die Ausgangssteuerleitung 38 am Steuereingang des analogen Schalters 36. Der Ausgang der analogen Schalter 24 und 36 ist über die Leitung 27 verbunden. Wenn ein Impuls an der Schwellwertschaltung 20 den Schwellwert überschreitet, gibt das bistabile Element 22 ein Signal "1" zum invertierenden Eingang 37 des Und-Gatters 34, das ein binäres Signal "0" auf den Steuereingang des Schalters 36 gibt und dadurch verhindert, daß der Impuls am Eingang der Schwellwertschaltung 30 auf die Schalterausgangsleitung 27 gegeben wird.A second stage 26 with a threshold value circuit 30, a bistable element 32, an AND gate 34 and an analog switch 36 is connected via an amplifier 28 to the connection 14. The parts of this second stage are connected in the same way as those of the first stage 18 , wherein the binary output of the bistable element 22 of the first stage 18 leads to an inverting or veto input signal 37 of the AND gate 34. The AND gate 34 receives a second input from the output of the threshold circuit 30 via the bistable element 32. The output of the AND gate 34 is via the output control line 38 at the control input of the analog switch 36. The output of the analog switches 24 and 36 is via the Line 27 connected. If a pulse at the threshold value circuit 20 exceeds the threshold value, the bistable element 22 gives a signal "1" to the inverting input 37 of the AND gate 34, which gives a binary signal "0" to the control input of the switch 36 and thereby prevents the pulse at the input of the threshold value circuit 30 is sent to the switch output line 27.

Die Schwellwertschaltung 30 definiert so die untere Grenze des Teilbereiches der Stufe 26, während der Verstärker 28 mit der Schwellwertschaltung 30 diesen Teilbereich definiert, dessen obere Grenze von der unteren Grenze des nächsten Teilbereiches gebildet wird, ler durch die Schwellwertschaltung 20 in der Stufe 18 d2fi.ni.3rt int. Ebenso /„ilen da? bistabile Element 32,The threshold value circuit 30 thus defines the lower limit of the sub-range of the stage 26, while the amplifier 28 also the threshold value circuit 30 defines this sub-area, the upper limit of which is different from the lower limit of the next sub-area is formed by the threshold circuit 20 in the Level 18 d2fi.ni.3rt int. Likewise / "ilen da? bistable element 32,

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das Und-Gatter 34 und der analoge Schalter 36 durch die Schaltungselemente zur Teilbereichdefinition in den Stufen und 26 gesteuert·the AND gate 34 and the analog switch 36 by the Circuit elements for sub-area definition in stages and 26 controlled

Die Leitung 27 führt zum analogen Eingang eines AD-Wandlers mit einem Ruckstellanschlufl 42-1, einem Ausgangsbesetztanschluß 42-2 und binär kodierten Ausgängen. Die analoge Amplitude eines auf die Leitung 27 gegebenen Impulses wird in sein binär kodiertes, digitales Äquivalent umgewandelt, das am Ausgang des AD-Wandlers 42 auftritt. Da der Impuls an der Leitung 27 in seine binäre Darstellung umgewandelt wird, steht am Ausgangsbesetztanschluß 42-2 ein Besetztsignal an, das auf"eine Rückstellschaltung 44 gegeben wird. Die Rückstellung des Wandlers erfolgt durch einen Rucksteilimpuls am Anschluß 42-1 von der Rückstellschaltung 44. Mit dem Ausdruck "digital¹¹ werden auch dezimale Werte bzw. Werte mit der Basis 10 erfaßt. Die Rückstellschaltung 44 liegt mit einem anderen Eingangsanschluß am Eingangsanschluß 14/mit einem Ausgangsanschluß an den Rückstell— anschlüssen der bistabilen Elemente 22 und 32 und dem Rückstellanschluß 42-1 des AD-Wandlers 42.The line 27 leads to the analog input of an AD converter with a Ruckstellanschlufl 42-1, an output busy connection 42-2 and binary coded outputs. The analog amplitude of a pulse given on the line 27 is converted into its binary-coded, digital equivalent, which occurs at the output of the AD converter 42. Since the pulse on line 27 is converted into its binary representation, a busy signal is present at output busy connection 42-2, which is sent to a reset circuit 44 With the expression "digital ¹¹ " decimal values or values with the base 10 are also recorded. The reset circuit 44 has another input connection at the input connection 14 / with an output connection at the reset connections of the bistable elements 22 and 32 and the reset connection 42-1 of the AD converter 42.

Die Rückstellschaltung 44 kann eine Schwellwertschaltung enthalten und eine Impulsflänkendetektorschaltung zur Lieferung eines Rückstellimpulses, wenn die hintere Flanke der sowohl vom Anschluß 14 als auch vom Besetztanschluß 42-2 gelieferten Signale aufgetreten ist, so daß die Schaltung nach Fig. 1 dann zur Aufnahme des nächsten, zu analysierenden Impulses bereit ist.The reset circuit 44 may include a threshold circuit and a pulse edge detector circuit for delivery a reset pulse when the trailing edge of the one provided by both port 14 and busy port 42-2 Signals has occurred so that the circuit of FIG. 1 is then ready to receive the next pulse to be analyzed is.

Die Verstärker 46, 48 und.50 liegen in Kaskadenschaltung am Ausgang des Verstärkers 28. Ein am Anschluß 14 auftretender Impuls wird deshalb in seiner Amplitude um einen Faktor vergrößert, der von der Verstärkung oder dem Gewinn dieser Verstärker abhängt. Die dritte, vierte und fünfte Stufe 51, 52 bzw.The amplifiers 46, 48 and 50 are connected in cascade Output of amplifier 28. A pulse occurring at connection 14 is therefore increased in amplitude by a factor, which depends on the gain or gain of these amplifiers. The third, fourth and fifth stages 51, 52 and

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53 sind mit der zweiten Stufe 26 identisch und bilden zusammen mit der zweiten Stufe vier identische Kanäle, deren Eingang über die entsprechenden Kaskadenverstärker 28, 46, 48 bzw. angeschlossen ist« Der Vetoanschluß des Und-Gatters jeder Stufe liegt am binären Steuerausgang des bistabilen Elementes der vorhergehenden Stufe. Die Teilbereichdefinitionselemente und die gesteuerten Elemente der Stufen sind deshalb so ausgeführt, wie bei der Stufe 26 erläutert. Die analogen Ausgänge der Stufen 51, 52 und 53 liegen über die Leitung 27 gemeinsam am AD-Wandler 42. Der Rüclcstelleingang des bistabilen Elementes jeder Stufe ist mit der Rückstellschaltung 44 verbunden. Die Leitungen 54, 55 bzw. 56 liefern Steuersignalausgänge für die Stufen 51, bzw. 53, ähnlich dem Steuerausgang 38 der Stufe 26.53 are identical to the second stage 26 and together with the second stage form four identical channels, their input via the corresponding cascade amplifiers 28, 46, 48 or is connected «The veto connection of the AND gate of each stage is connected to the binary control output of the bistable element of the previous stage. The sub-area definition elements and the controlled elements of the stages are therefore designed as explained at step 26. The analog outputs of stages 51, 52 and 53 are jointly connected to the AD converter via line 27 42. The return input of the bistable element of each stage is connected to the reset circuit 44. Lines 54, 55 and 56 provide control signal outputs for stages 51, or 53, similar to control output 38 of stage 26.

Die Steuerausgänge der Stufen 18, 26, 51, 52 bzw. 53 gehen zu den Logikschaltungen 57 bis 61. Da diese Schaltungen von identischer Struktur sind, wird nur die Logikschaltung 57 erläutert. Diese Logikschaltung besitzt sieben duale Eingangs-Und-Gatter 62 bis 67. Der erste Eingang der Und-Gatter ist verbunden und bildet einen gemeinsamen Anschluß mit der Leitung 25 der Stufe 18. Der zweite Eirgmg der Und-Gatter 62 bis 67 liegt an den binär kodierten, digitalen Ausgangsleitungen bis 73 des AD-Wandlers 42. Der Ausgang der Und-Gatter 62 bis kann auf einen Volladdierer 74 gegeben werden. Der Volladdierer 74 besitzt beispielsweise die Zellen 75 bis 96, wobei der Ausgang der Und-Gi tier 62 bis 67 entsprechend mit den Zellen 91 bis 96 verbunden ist. Zwischen dem Ausgang der Und-Gatter 62 und und dem Eingang zu den Zellen 91 und 92 liegen Oder-Gatter bzw. 98. Die Eingänge der Oder-Gatter 99 und 98 sind mit dem Ausgang der .uogikschaltung 58 verbunden und bewirken eine Kompensation der Bereichsüberlappimg zwischen denStufen 18 und 26.The control outputs of the stages 18, 26, 51, 52 and 53 go to the logic circuits 57 to 61. Since these circuits of are identical in structure, only the logic circuit 57 will be explained. This logic circuit has seven dual input AND gates 62 to 67. The first input of the AND gates is connected and forms a common connection with the line 25 of level 18. The second setting of the AND gates 62 to 67 is on the binary-coded, digital output lines to 73 of the AD converter 42. The output of the AND gates 62 to can be given to a full adder 74. The full adder 74 has cells 75 to 96, for example, with the output the And-Gi tier 62 to 67 corresponding to the cells 91 to 96 is connected. OR gates are located between the output of the AND gates 62 and and the input to the cells 91 and 92 or 98. The inputs of the OR gates 99 and 98 are connected to the Output of the .uogik circuit 58 connected and cause a Compensation for the area overlap between the stages 18 and 26.

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Die zweiten Eingänge der Und-Gatter der Logikschaltungen 58 bis 61 sind auf die gleiche Weise mit den binär kodierten, digitalen Ausgangsleitungen 68 bis 73 des AD-Wandlers 42 verbunden. Die Ausgänge der Logikschaltungen 58 bis 61 führen zu den entsprechenden Zellen des Volladdierers 74.The second inputs of the AND gates of the logic circuits 58 to 61 are connected in the same way to the binary-coded, digital output lines 68 to 73 of the AD converter 42. the Outputs of the logic circuits 58 to 61 lead to the corresponding cells of the full adder 74.

In der dargestellten Ausführungsform der Erfindung hat jeder der Verstärker 28, 46, 48 und 50 eine 16-fache Verstärkung. Der Eingangsbereich des AD-Wandlers 42 beträgt ebenfalls 16:1, vas sich durch die üblichen 6-Bit-Wandler ohne weiteres erreichen läßt.In the illustrated embodiment of the invention, each of the amplifiers 28, 46, 48 and 50 has a gain of 16 times. The input range of the AD converter 42 is also 16: 1, vas can be easily achieved with the usual 6-bit converter leaves.

Zur Erläuterung der Ausführungsform nach Fig. 1 sei angenommen, daß ein großer Impuls vom Impulsgenerator 12 auf den Anschluß 14 gegeben und von den Verstärkern 28, 46, 48 und 50 verstärkt wird. Es sei ferner angenommen, daß dieser Impuls so groß ist, daß er die Schwelle der Schwellwertschaltung 20 der Stufe 18 überschreitet. Der gleiche Impuls wird vom Verstärker 28 mit dem Verstärkungsfaktor 16 multipliziert, wodurch gewährleistet ist, daß der so verstärkte Impuls die Schwelle der Schwellwertschaltung 30 überschreitet. Auf die gleiche Weise wird die Schwelle der Schwellwertschaltungen 51, 52 bzw. 53 durch die zugeführten und verstärkten Impulse überschritten, wobei diese durch die Verstärker 46, 48 bzw. 50 verstärkt wurden. Der am Eingang der Bereichdefinitionsschwellwertschaltung 20 der Stufe 18 auftretende Impuls, der deren Schwelle überschritten hat, bewirkt ein Setzsignal für das bistabile Element 22, das, nachdem es durch die Rückstellschaltung 44, wie oben erläutert, zurückgestellt wurde, ein binäres Steuersignal "1" auf den analogen Schalter 24 gibt und über die Leitung 25 ein Steuersignal für die Logikschaltung 57 liefert. Wenn der Schalter 24 das Steuersignal vom bistabilen Element 22 erhält,To explain the embodiment according to FIG. 1, it is assumed that a large pulse is applied from the pulse generator 12 to the connection 14 and is amplified by the amplifiers 28, 46, 48 and 50. It is also assumed that this pulse is so great that it exceeds the threshold of the threshold circuit 20 of the stage 18. The same pulse is multiplied by the amplification factor 16 by the amplifier 28, which ensures that the pulse amplified in this way exceeds the threshold of the threshold circuit 30. In the same way, the threshold of the threshold value circuits 51 , 52 or 53 is exceeded by the supplied and amplified pulses, these being amplified by the amplifiers 46, 48 and 50, respectively. The pulse occurring at the input of the range definition threshold value circuit 20 of the stage 18, which has exceeded its threshold, causes a set signal for the bistable element 22 which, after it has been reset by the reset circuit 44, as explained above, has a binary control signal "1" the analog switch 24 gives and a control signal for the logic circuit 57 delivers via the line 25. When the switch 24 receives the control signal from the bistable element 22,

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wird er geschlossen, und der am Eingang der Schwellwertschaltung 20 auftretende Eingangsimpuls geht direkt über die Leitung 27 zum AD-Wandler 42. Gleichzeitig erhält das Und-Gatter 34 der zweiten Stufe 26 über den Anschluß 37 ein Vetosignal von der vorhergehenden Stufe, das das Und-Gatter 34 sperrt und einen Ausgang "0" auf der Leitung 38 bewirkt. Auf die gleiche Weise wird der analoge Schalter 36 offengehalten und dadurch verhindert, daß der Eingang der Schwellwertschaltung 30 über die Leitungen 45 und 27 auf den AD-Wandler 42 geht. Ebenso wird verhindert, daß das analoge Signal am Ausgang der Verstärker 46, 48 bzw. 50 auf den AD-Wandler 42 gegeben wird, infolge des Vetoimpulses, der von den entsprechenden Und-Gattern aus den entsprechenden vorhergehenden Stufen 26, 51 bzw. 52 aufgenommen wird. Infolge des Vetosignales aus der vorhergehenden Stufe tritt auch kein binärer Steuerausgang "1" auf den Leitungen 54, 55 und 56 auf. Das einzige Signal am Eingang 27 des AD-Wandlers 42 ist der Impuls am Eingang der Schwellwertschaltung 20, so daß der AD-Wandler auf der Leitung 42-2 ein Besetztsignal zur Rückstellschaltung 44 gibt.it is closed, and the one at the input of the threshold value circuit 20 occurring input impulse goes directly over the line 27 to the AD converter 42. At the same time, the AND gate 34 receives the second stage 26 via the terminal 37 a veto signal from the previous stage, which blocks the AND gate 34 and one Output "0" on line 38 causes. In the same way, the analog switch 36 is kept open and thereby prevents that the input of the threshold value circuit 30 goes to the AD converter 42 via the lines 45 and 27. Likewise will prevents the analog signal at the output of the amplifier 46, 48 or 50 from being given to the AD converter 42, as a result of the Veto pulse recorded by the corresponding AND gates from the corresponding preceding stages 26, 51 and 52, respectively will. As a result of the veto signal from the previous stage, there is also no binary control output "1" on lines 54, 55 and 56 on. The only signal at the input 27 of the AD converter 42 is the pulse at the input of the threshold value circuit 20, so that the AD converter on line 42-2 gives a busy signal to reset circuit 44.

Der analoge Impuls wird danach in einen binär kodierten, digitalen Wert umgewandelt, der über die Ausgangsleitungen 68 bis 73 des AD-Wandlers 42 zur Logikschaltung 57 geht. Der gleiche digitale Wert auf den Leitungen 68 bis 73 geht außerdem zu den Logikschaltungen 58 bis 61. Die Und-Gatter in diesen Logikschaltungen sind jedoch durch das Vetosteuersignal auf den Leitungen 38, 54, 55 und 56 desaktiviert. Infolge des günstigen Steuersignales auf der Leitung 25 werden die Und-Gatter 62 bis aktiviert und lassen den digitalen Wert auf den Leitungen 68 bis 73 beispielsweise zu den Zellen 91 bis 96 des Volladdierers 74 oder zu einer anderen, bekannten und digitalen Ausgangsanalysiereinrichtung durch. Der Volladdierer 74 speichert somit in den Zellen 91 bis 96 eine digitale Darstellung des analogenThe analog impulse is then converted into a binary coded, digital one Value converted, which goes to the logic circuit 57 via the output lines 68 to 73 of the AD converter 42. The same The digital value on lines 68 through 73 also goes to logic circuits 58 through 61. The AND gates in those logic circuits however, are deactivated by the veto control signal on lines 38, 54, 55 and 56. As a result of the favorable Control signal on the line 25, the AND gates 62 to 62 are activated and leave the digital value on the lines 68 to 73, for example, to cells 91 to 96 of full adder 74 or to another known and digital output analyzer by. The full adder 74 thus stores a digital representation of the analog in cells 91 to 96

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Eingangsimpulses vom Impulsgenerator 12. Darauf nimmt der AD-Wandler 42 das Besetztsignal von der Rückstellschaltung 44, die die bistabilen. Elemente 22 und 32 und den AD-Wandler 42 zurückstellt.Input pulse from pulse generator 12. Then the AD converter takes 42 the busy signal from the reset circuit 44, which the bistable. Elements 22 and 32 and the AD converter 42 resets.

Es wird nun ein sehr kleiner Impuls des Impulsgenerators 12 angenommen, beispielsweise von 10 Mikrovolt (10""^ Volt), was zum Überschreiten der Schweilenspannung der Schwellwertschaltung 20 zu "klein ist· Die gleiche Impulsamplitude ist auch nach Verstärkung um den Faktor 16 durch den Verstärker 28 zu klein, um die Schwelle der Schwellwertschaltung 30 überschreiten zu können. Ebenso ist nach Verstärkung des Impulses durch die Verstärker 46 und 43 die Amplitude des Impulses immer noch zu klein, um die Schwelle der dritten bzw. vierten Stufe 51 bzw. überschreiten zu können. Nach Verstärkung durch den Verstärker überschreitet jedoch die Amplitude des Impulses den Schwellwert der fünften Stufe 53. Da der Impuls keine der Schwellen der vorhergehenden Stufen überschreiten konnte, führen die Leitungen 25* 38, 54 und 55 der ersten bis vierten Stufe keine Aktivierungssignale. Die Logikschaltungen 57 bis 60 sind deshalb nicht aktiviert. Ebenso bleiben die analogen Schalter der Stufen 18, 26, 51 und 52 offen und verhindern dadurch, daß ein analoges Signal von den Eingangsanschlüssen dieser Stufen zum AD-Wandler geht. Da die Amplitude des verstärkten und auf die fünfte Stufe 53 gegebenen Impulses zum überschreiten der Schwelle ihrer Schwellwertschaltung ausreichte, geht der Ausgang des Verstärkers 50 über die Leitung 27 zum AD-Wandler 42. Ein Steuersignal erscheint auf der Ausgangsleitung 56, das die Logikschaltung 61 aktiviert und dadurch die digitale Darstellung des Signales am Ausgang des AD-Wandlers 42 auf den Leitungen 68 bis 73 auf die Zellen 75 bis 80 des Volladdierers 74 gibt. Da der Impuls am Ausgang des Verstärkers 50 genau 16 -mal (65 536-mal) größer ist als der Impuls am Anschluß 14, ist er nun zur Analyse durch den AD-Wandler 42 mit guter Auflösung, dargestellt durch mehrere binäre Bits, groß genug· Er erscheint mit ca. 0,66 Volt am Eingang des AD-Wandlers 42 und kann zur weiteren Analyse in einer entsprechenden Speicherstelle digitalisiertThere is now a very small pulse from the pulse generator 12 suppose, for example, of 10 microvolts (10 "" ^ volts) what to exceed the threshold voltage of the threshold circuit 20 is too "small · The same pulse amplitude is also after amplification too small by a factor of 16 due to the amplifier 28, in order to be able to exceed the threshold of the threshold value circuit 30. Likewise, after the impulse has been amplified by the Amplifiers 46 and 43 keep the amplitude of the pulse increasing small in order to be able to exceed the threshold of the third or fourth stage 51 or respectively. After reinforcement by the amplifier However, if the amplitude of the pulse exceeds the threshold value of the fifth stage 53. Since the pulse is none of the thresholds of the could exceed previous stages, lines 25 * 38, 54 and 55 of the first to fourth stages do not carry any activation signals. The logic circuits 57 to 60 are therefore not activated. The analogue switches of the steps also remain 18, 26, 51 and 52 open and thereby prevent an analog Signal from the input terminals of these stages goes to the AD converter. As the amplitude of the amplified and on the fifth level 53 given pulse is sufficient to exceed the threshold of their threshold value circuit, the output of the amplifier goes 50 via line 27 to AD converter 42. A control signal appears on the output line 56, which activates the logic circuit 61 and thereby the digital representation of the signal at the output of AD converter 42 on lines 68 to 73 to cells 75 to 80 of full adder 74. Since the pulse at the output of amplifier 50 is exactly 16 times (65,536 times) greater than the pulse at terminal 14, is it is now large enough for analysis by the AD converter 42 with good resolution, represented by several binary bits. It appears with about 0.66 volts at the input of the AD converter 42 and can be digitized for further analysis in a corresponding memory location

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und gespeichert werden.and saved.

Es wird nun angenommen, daß ein Impuls mittlerer Größe am Ausgang des Impulsgenerators 12 auftritt, dessen Amplitude so groß ist, daß die Spannung des verstärkten Impulses die Spannungsschwellen der Stufen 51» 52 und 53 überschreitet, die Schwellen dar Schwellwertschaltungen 20 oder 30 der Stufen 18 und 26 jedoch nicht überschreitet. Bei Überschreitung des Schwellwertes der Stufe 52 geht ein Vetoimpuls zum Und-Gatter der StufeIt is now assumed that an average size of pulse occurs at the output of the pulse generator 12, the amplitude of which is so large that the voltage of the amplified pulse exceeds the voltage thresholds of the stages 51 '52 and 53, the thresholds are threshold circuits 20 or 30 of the stages 18 and does not exceed 26. If the threshold value of stage 52 is exceeded, a veto pulse goes to the AND gate of the stage

53 und verhindert dadurch, daß der Steuerausgang auf der Leitung 56 auftritt und daß die Logikschaltung 61 aktiviert wird. Das gleiche Vetosignal verhindert, daß der Ausgang des Verstärkers 50 auf den AD-Wandler 42 gegeben wird. Ebenso geht bei Überschreitung des Schwellwertes der Stufe 51 ein Vetosignal zur Stufe 52 und verhindert, daß ein Ausgang auf der Leitung 55 auftritt und daß die Logikschaltung 60 aktiviert wird. Das Vetosignal von der Stufe 51 verhindert, daß der Ausgang des Verstärkers 48 auf den Eingang des AD-Wandlers 42 gegeben wird.53 and thereby prevents the control output from appearing on line 56 and the logic circuit 61 from being activated. That The same veto signal prevents the output of amplifier 50 from being passed to AD converter 42. The same goes when it is exceeded of the threshold value of stage 51 a veto signal to stage 52 and prevents an output on line 55 from occurring and that the logic circuit 60 is activated. The veto signal from stage 51 prevents the output of the amplifier 48 is applied to the input of the AD converter 42.

Da der Impuls am Eingang der Schwellwertschaltung 30 diese Schwelle nicht überschreiten kann, geht kein Vetoimpuls zur Stufe 51 und deren Aktivierungssignal erscheint auf der LeitungSince the pulse at the input of the threshold value circuit 30 cannot exceed this threshold, there is no veto pulse Stage 51 and its activation signal appear on the line

54 und aktiviert die Und-Gatter der Logikschaltung 59. Ebenso ist der Impuls an der Stufe 18 nicht groß genug, um die Schwelle der Schwellwertschaltung 20 überschreiten zu können, wodurch verhindert wird, daß ein Aktivierungsimpuls auf der Leitung 25 auftritt und daß der Impuls am Eingang der Schwellwertschaltung 20 auf den AD-Wandler 42 gegeben wird.54 and activates the AND gate of the logic circuit 59. Likewise, the pulse at stage 18 is not large enough to pass the threshold to be able to exceed the threshold value circuit 20, which prevents an activation pulse on the line 25 occurs and that the pulse at the input of the threshold value circuit 20 is given to the AD converter 42.

Der Ausgang des Verstärkers 46 geht über die Leitung 27 zum AD-Wandler 42, der den zugeführten analogen Impuls als digitales Signal wiedergibt, das als binäres Muster auf den Leitungen 68 bis 73 erscheint. Durch die Aktivierung der Logikschaltung 59The output of the amplifier 46 goes via the line 27 to the AD converter 42, which converts the supplied analog pulse as a digital one Represents signal appearing as a binary pattern on lines 68-73. By activating the logic circuit 59

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sind die Leitungen 68 bis 73 direkt auf den Volladdierer 74 geschaltet und das binäre Muster wird in den Zellen 83 bis als digitale Information der Amplitude eines Eingangsimpulses am Anschluß 14 gespeichert, infolge ihrer Lage im Addierer mit dem Faktor 256 multipliziert. Rechts von der Zelle 83 befinden sich acht Plätze (die Zellen 75 bis 82). Die Zelle stellt eine Zahl dar, die 2 -mal oder 256-mal größer ist als eine Zahl in der Zelle 75·lines 68 to 73 are direct to full adder 74 switched and the binary pattern is in cells 83 to as digital information of the amplitude of an input pulse stored at terminal 14, multiplied by a factor of 256 due to their position in the adder. To the right of cell 83 there are eight places (cells 75 to 82). The cell represents a number 2 times or 256 times greater than a number in cell 75

Aus dem Vorhergehenden folgt, daß ein Eingangsimpuls des Generators 12, der das binäre Bit "1" in die Zelle 96 bringt, tatsächlich 2 -mal (2 097 152-mal) größer ist als ein Signal, das eine "1" in die Zelle 75 bringt. Der nutzbare Bereich des AD-Wandlers ist nicht nur durch die Gesamtzahl der Bits begrenzt, sondern auch durch die minimale Zahl signifikanter Bits, die man zur Darstellung des kleinsten, umzuwandelnden Impulses verwenden will· Selbst bei einem AD-Wandler 42 mit sechs Bits ο und einem Spannungsannahmebereich von 64:1, der sich in 64 gleiche Schritte oder Stufen unterteilen läßt, können die kleinsten Schritte eine ungenügende Datenauflösung zur Folge haben. Kommerzielle 6-Bit-AD-Wandler sind mit einem 1:64-Annahmebereich von 0,156 bis 10 Volt verfügbar. Die kleine Signalauflösung läßt sich jedoch ohne größeren praktischen Verlust der gesamten Systemausnutzung durch Verwendung des 1:16-Bereiches von 0,625 bis 10 Volt wesentlich verbessern.From the foregoing it follows that an input pulse from the generator 12, which brings the binary bit "1" into cell 96, is actually 2 times (2 097 152 times) larger than a signal, that puts a "1" in cell 75. The usable range of the AD converter is not only limited by the total number of bits, but also by the minimum number of significant bits that are used to represent the smallest pulse to be converted wants to use · Even with an AD converter 42 with six bits ο and a voltage acceptance range of 64: 1, which can be divided into 64 equal steps or levels, the The smallest steps result in insufficient data resolution. Commercial 6-bit AD converters come with a 1: 64 acceptance range from 0.156 to 10 volts available. However, the small signal resolution can be achieved without any major practical loss Significantly improve overall system utilization by using the 1:16 range from 0.625 to 10 volts.

Nicht-Bei/Verwendung von 0,156 bis 0,625 Volt reduziert sich die Anzahl der Größenschritte auf 60, liefert jedoch immer noch einen Gesamtbereich für das System von mehr als 30 000:1Not using / using 0.156 to 0.625 volts reduces the Number of size steps to 60, but still provides a total range for the system of more than 30,000: 1

(2 dividiert durch 60). Die Kompadibilität mit dem 1:16-Bereich des AD-Wandlers erreicht man durch einen Verstärkungsfaktor 16:1 bei jedem Verstärker 28, 46, 48 und 50.(2 divided by 60). The compatibility with the 1:16 range of the AD converter can be achieved by a gain factor of 16: 1 for each amplifier 28, 46, 48 and 50.

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In der Ausführungsform nach Fig. 1 sind vier Verstärker mit 16-facher Verstärkung und vier Stufen gleich der Stufe 26 vorhandene Man kann jedoch auch mit mehr oder weniger Verstärkern und Stufen arbeiten und die Verstärker können außer 2 (16) auch andere Exponenten von 2 haben_o Wenn man die Verstärkung verringert, kann man die Anzahl der Bits im AD-Wandler bei gleicher Auflösung reduzieren ₉ da die Bereichanforderurig des AD-Wandlers sich proportional reduziert ₉ so daß eine minimale Anzahl von Bits zur Darstellung des kleinsten Teilchens eingehalten wird.In the embodiment according to FIG. 1, there are four amplifiers with 16-fold amplification and four stages equal to stage 26. However, it is also possible to work with more or fewer amplifiers and stages and the amplifiers can also have exponents of 2 other than 2 (16) _o If the gain is reduced, the number of bits in the AD converter can be reduced with the same resolution ₉ since the range requirement of the AD converter is reduced proportionally ₉ so that a minimum number of bits is maintained to represent the smallest particle.

Bei der Ausführungsform der Erfindung gemäß Fig. 1 arbeitet der AD-Wandler 42 innerhalb eines Bereiches von 16:1 (0,065 Volt bis 10 VoIt)₀ Die kleinste₉ vom AD-Wandler darzustellende Zahl ist deshalb 1/16 der größten Zahlo Durch den Wandler lassen sich somit nur Teilchenimpulse analysieren^ die mindestens 1/16 der Spannung des größten Impulses erreichen. Wenn die Ver-Stärkung der Verstärker zu 2^J (8) gewählt wird, muß der Bereich des AD-Wandlers 42 nur 8s1 sein_o . In the embodiment of the invention shown in Figure 1, the AD converter 42 operates within a range of 16: 1 (0.065 volts to 10 Voit) ₀ The smallest ₉ to be displayed by the AD converter is thus 1/16 of the largest number Zahlo by the transducer thus only particle impulses can be analyzed ^ which reach at least 1/16 of the voltage of the largest impulse. If the gain of the amplifiers is ^{chosen to be 2 J} (8), the range of the AD converter 42 need only be 8s1 _{or the like}

Es sei darauf hingewiesen, daßρ wenn die Verstärkung einen anderen Exponenten von 2 erreicht, die Und-Gatter der Logikschaltung so anzuordnen sind, daß die Bits des AD-Wandlers 42 in die entsprechenden Zellen des Addierers 74 gegeben werden. Wenn beispielsweise die Verstärker eine Verstärkung von 2 (8) und nicht 2 (16) haben, wird der Ausgang des AD-Wandlers 42 um 3 Bits und nicht um 4 Bits, wie im Ausführungsbeispiel, verschoben.It should be noted that when the gain is ρ reached other exponent of 2, the AND gates of the logic circuit are to be arranged so that the bits of the AD converter 42 into the appropriate cells of the adder 74. For example, if the amplifiers have a gain of 2 (8) and not have 2 (16), the output of AD converter becomes 42 shifted by 3 bits and not by 4 bits, as in the exemplary embodiment.

Fig. 2 zeigt eine alternative Ausführungsform für die Kopplung der verstärkten Impulse auf die parallelen Stufen 18, 26, 51, 52 und 53 nach Fig. 1. Der Impulsgenerator 12 erzeugt einen Impuls, der auf den Anschluß 14 gegeben wird. Mit dem AnschlußFig. 2 shows an alternative embodiment for the coupling of the amplified pulses to the parallel stages 18, 26, 51, 52 and 53 of FIG. 1. The pulse generator 12 generates a Pulse that is given to terminal 14. With the connection

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sind parallele Leitungen 100, 102, 104, 106 und 108 verbunden. Die Leitung 100 liegt an der Stufe 18 in Fig. 1. Die Leitung 102 führt zum Verstärker 28 in Fig. 1. Der Verstärker 28 besitzt, wie erwähnt, eine 16-fache Verstärkung und liegt an der Stufe 26, Die Leitung 104 führt zum Verstärker 46·, der eine Verstärkung von 256 (16 ) besitzt, d.h. 16-mal mehr als der vorhergehende Verstärker 28. Der Ausgang des Verstärkers 46⁸ geht zur Stufe 51.parallel lines 100, 102, 104, 106 and 108 are connected. The line 100 is connected to the stage 18 in FIG. 1. The line 102 leads to the amplifier 28 in FIG. 1. The amplifier 28, as mentioned, has a 16-fold gain and is connected to the stage 26 Amplifier 46 · which has a gain of 256 (16), ie 16 times more than the previous amplifier 28. The output of amplifier 46 ⁸ goes to stage 51.

Die Leitung 106 führt zum Verstärker 48', der eine Verstärkung von 4 096 (16^J) besitzt und ausgangsseitig mit der Stufe 52 verbunden ist· Die Leitung 108 geht zum Verstärker 50·, der * eine Verstärkung von 65 536 (16⁴) besitzt und mit der Stufe verbunden ist.Line 106 leads to amplifier 48 ', which has a gain of 4096 (16 ^J ) and is connected on the output side to stage 52 · Line 108 goes to amplifier 50 · which * has a gain of 65 536 (16 ⁴ ) and is connected to the stage.

Die Arbeitsweise der Ausführungsform nach Fig. 2 summt mit derjenigen nach Fig. 1 überein, mit der Ausnahme, daß die Verstärker parallelgeschaltet sind und nicht in Kaskade wie in Fig. 1.The operation of the embodiment of FIG. 2 hums with that 1, with the exception that the amplifiers are connected in parallel and not in cascade as in FIG Fig. 1.

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DIpI.-ing. E. EderDIpI.-ing. E. Eder

DIpI.-ing. K. SchieschJceDIpI.-ing. K. SchieschJce

8 Mönchen 13. Elisabethstraße 348 monks 13. Elisabethstraße 34

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Claims (1)

PatentanwältePatent attorneys DIpF.-mg. E. EdQf 2 4 O L O /ODIpF.-mg. E. EdQf 2 4 O L O / O DIpI.-Ing. K. Schieschk^DIpI.-Ing. K. Schieschk ^ 8 München 13, ElisabethstraBe 348 Munich 13, Elisabethstrasse 34 PatentansprücheClaims ("1 J Bereichsplittingschaltung für einen AD-Wandler eines Tjnpulsamplitudenverarbeiters (42) mit einem Amplitudenannahmebereich, der enger ist, als der zu verarbeitende Bereich der analogen Impulsamplituden und mit mehreren digitalen Ausgängen (68 bis 73), wobei die Splittingschaltung den Amplitudenbereich der analogen Impulse so einengt, daß sie innerhalb des Annahmebereiches des Impulsamplitudenverarbeiters liegen und wobei die Splittingschaltung einen Eingangsanschluß (14) zur Aufnahme aller zu verarbeitenden Impulse, mehrere parallele Stufen (18, 26, 51, 52, 53), die zur Aufnahme der zu verarbeitenden Impulse mit dem Eingangsanschluß verbunden sind, urd einen gemeinsamen Ausgangsanschluß (27) aufweist, der mit einem analogen Eingang des Impulsamplitudenverarbeiters verbindbar ist, gekennzeichnet durch Teilbereichgrenzendefinitionsmittel (20, 28, 30, 46, 48, 50) in jeder Stufe, die die untere Grenze eines Impulsamplitudenbereiches definieren und die so angeschlossen sind, daß sie auf jeden Impuls vom Eingangsanschluß ansprechen und jeden Teilbereich sodefinieren, daß der Teilbereich jeder Stufe nicht breiter ist als der Annahmebereich des Verarbeiters, durch eine derartige Anordnung (28, 46, 48, 50) der Teilbereichdefinitionsmittel in allen Stufen mit Ausnahme der ersten Stufe (18), daß die Amplitude jedes in dieser Stufe aufgenommenen Impulses so geändert wird, daß die resultierende Amplitude nur in einem Teilbereich einer der Stufen liegt, wobei nur die Amplitude des Impulses am Ausgang dieser einen Stufe im Amplitudenbereich des Impulsverarbeiters liegt, durch gesteuerte Mittel (24, 34, 36) in jeder der Kanäle, die abhängig von den Teilbereichdefinitionsmitteln einen der Kanäle selektiv aktivieren und verhindern, daß die übrigen Kanäle einen analogen Impuls zum Ausgangsanschluß durchlassen,("1 J range splitting circuit for an AD converter one Tjnpulsamplitudeprocessers (42) with an amplitude acceptance range, which is narrower than the range of analog pulse amplitudes to be processed and with several digital ones Outputs (68 to 73), the splitting circuit narrowing the amplitude range of the analog pulses so that they lie within the acceptance range of the pulse amplitude processor and wherein the splitting circuit has an input terminal (14) for receiving all the impulses to be processed, several parallel stages (18, 26, 51, 52, 53) connected to the input terminal for receiving the pulses to be processed are, urd has a common output terminal (27) which is connected to an analog input of the pulse amplitude processor is connectable, characterized by sub-area boundary definition means (20, 28, 30, 46, 48, 50) in each stage, which define the lower limit of a pulse amplitude range and which are connected so that they respond to any pulse from the input port and define each sub-area so that the sub-area of each step is not wider than the processor's acceptance area, due to such an arrangement (28, 46, 48, 50) the sub-range definition means in all stages with the exception of the first stage (18) that the amplitude of each recorded in this stage pulse is changed so that the resulting amplitude is only in a portion of one of the Steps, with only the amplitude of the pulse at the output of this one step in the amplitude range of the pulse processor is, by controlled means (24, 34, 36) in each of the channels which, depending on the sub-area definition means, one of the Activate channels selectively and prevent the other channels from passing an analog pulse to the output connection, 509808/1083509808/1083 durch Mittel (22, 25, 34, 38) in jeder Stufe zur Entwicklung eines Ausgangs*teuersignales, wenn die Amplitude eines Impulses innerhalb des Teilbereiches dieser Stufe liegt, und durch Ausgangsmittel (57 bis 67, 74 bis 96), die die digitalen Ausgänge (68 bis 73) vom Verarbeiter (42) und die Ausgangssteuersignale der Stufen aufnehmen und die von den Ausgangssteuersignalen zur Identifizierung des Stufenteilbereiches gesteuert werden, der den analogen Impuls zur Erzeugung der digitalen Ausgänge lieferte.by means (22, 25, 34, 38) at each stage for development of an output * control signal when the amplitude of a pulse is within the sub-range of this stage, and by output means (57 to 67, 74 to 96) which the digital outputs (68 to 73) from the processor (42) and receive the output control signals of the stages and those from the output control signals to identify the step sub-area that uses the analog pulse to generate the digital outputs delivered. 2· Schaltung nach Anspruch 1, dadurch gekennzeichnfc, daß die Teilbereichdefinitionsmittel eine Schwellwertschaltung (20, 30) in jeder Stufe enthalten, die die in der ersten Stufe zu verarbeitenden Impulse und die in der Amplitude geänderten Impulse jeder der übrigen Stufen erhält.2 · Circuit according to Claim 1, characterized in that the Sub-area definition means contain a threshold value circuit (20, 30) in each stage, which is to be processed in the first stage Pulses and the pulses, which have changed in amplitude, are received by each of the other stages. 3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Teilbereichdefinitionsmittel mehrere Verstärker (28, 46, 48, 50) umfaßt, wobei ein Verstärker an den Eingang jeder Stufe angeschlossen ist, mit Ausnahme der ersten Stufe (18), wobei die Verstärker in Kaskadenschaltung liegen und das Eingangsende der Kaskade mit dem Eingangsanschluß (14) verbunden ist.3. A circuit according to claim 1 or 2, characterized in that the sub-range definition means has a plurality of amplifiers (28, 46, 48, 50), with an amplifier connected to the input of each stage, with the exception of the first stage (18), the amplifiers being cascaded and the input end of the cascade connected to the input terminal (14) is. 4. Schaltung nach einem der Ansprüche 1 bis 2 , dadurch gekennzeichnet, daß das Teilbereichdefinitionsmittel mehrere parallelgeschaltete Verstärker (28, 46·, 4Ö¹, 50'·) enthält, wobei je ein anderer Verstärker an den Eingang jeder Stufe angescliossen ist und die Eingangsseite jedes Verstärkers mit dem Eingangsanschluß (14) in Verbindung steht.4. Circuit according to one of claims 1 to 2, characterized in that the sub-range definition means ^{contains a plurality of amplifiers (28, 46 ·, 4Ö 1} , 50 '·) connected in parallel, a different amplifier being connected to the input of each stage and the input side each amplifier is in communication with the input terminal (14). 509808/1083509808/1083 5. Schaltung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der Verstärker in jeder Stufe eine Verstärkung proportional dem Verhältnis 16:1 von größter zu kleinster Impulsamplitude seira¹ zugehörigen Stufe umfaßt und ebenfalls proportional zum Annahmebereich 16:1 des Impulsverarbeiters.5. A circuit according to claim 3 or 4, characterized in that the amplifier in each stage comprises a gain proportional to the ratio 16: 1 of the largest to the smallest pulse amplitude seira ¹ associated stage and also proportional to the acceptance range 16: 1 of the pulse processor. 6. Schaltung nach Anspruch 3 oäac 5, dadurch gekennzeichnet, daß die Verstärkung der Verstärker untereinander gleich und ebenfalls gleich dem Annahmebereich 16:1 des Impulsverarbeiters ist.6. A circuit according to claim 3 or 5, characterized in that the gain of the amplifiers is equal to each other and also equal to the acceptance range 16: 1 of the pulse processor. 7. Schaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Verstärkung der Verstärker fortschreitende Vielfache (16, 16 , 16, ...) voneinander sind und daß die Verstärkung des Verstärkers (2ö) mit der geringsten Verstärkung gleich dem Annahmebereich (16:1) des Impulsverarbeiters ist.7. A circuit according to claim 4 or 5, characterized in that the gain of the amplifier is progressive multiples (16, 16, 16, ...) are from each other and that the gain of amplifier (20) with the lowest gain is the same the acceptance range (16: 1) of the pulse processor. 8. Schaltung nach einem der Ansprüche 3.bis 7, dadurch gekennzeichnet, daß die Ausgangsseite eines Verstärkers mit dem Eingang zur Schwellwertschaltung der zugehörigen Stufe verbunden ist.8. Circuit according to one of claims 3 to 7, characterized in that that the output side of an amplifier is connected to the input to the threshold value circuit of the associated stage is. 9. Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das gesteuerte Mittel (34, 36) in jeder ötufe mit Ausnahme der ersten Stufe so angeschlossen ist (37), daß es von einem Ausgang des Teilbereichdefinitionsmittels (20, 22) in der unmittelbar vorhergehenden Stufe (18) abhängig ist.9. Circuit according to one of the preceding claims, characterized in that the controlled means (34, 36) in each with the exception of the first stage, ötufe is connected in this way (37), that it depends on an output of the sub-area definition means (20, 22) in the immediately preceding stage (18) is. IU. Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß sämtliche Stufen (26, 51, 52, 53) mit Ausnahme der ersten Stufe (1ö) in Aufbau und Wirkungsweise gleich sind.IU. Circuit according to one of the preceding claims, characterized in that all stages (26, 51, 52, 53) with the exception of the first stage (10) in structure and mode of operation are the same. 11· Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das gesteuerte Mittel in jeder Stufe einen Analogen Schalter (24, 36) enthält, dessen analoger Eingang (25, 38) die zu verarbeitenden Impulse aufnimmt, nachdem sie in Ausnahme mit der ersten Stufe (18) in der Amplitude geändert wurden, daß der Steuereingang des analogen Schalters so angeschlossen ist (34, 37, 38), daß er auf das Teilbereichdefinitionsmittel (20) anspricht, und daß der Ausgang des analogen Schalters mit dem gemeinsamen Ausgangsanschluß (27) der Stufen verbunden ist.11 · Circuit according to one of the preceding claims, characterized in that the controlled means in each stage an analog switch (24, 36) whose analog input (25, 38) receives the pulses to be processed after except for the first stage (18) in amplitude have been changed so that the control input of the analog switch is connected (34, 37, 38) so that it is connected to the partition definition means (20) responds, and that the output of the analog switch with the common output terminal (27) connected to the steps. 12· Schaltung nach Anspruch 11 und Anspruch 2, dadurch gekennzeichnet» daß das gesteuerte Mittel in jeder Stufe mit Ausnahme der ersten Stufe (18) ein Sperrmittel (34) enthält, das sovohl den Durchgang eines Impulses zum Ausgangsanschluß (27» 45) der Stufe, als auch den Durchgang eines Ausgangesteuersignales zum Ausgangsmittel (57 bis 67) verhindert, daß das Sperrmittel (34) zwischen die Schwellwertschaltung (30) in seiner Stufe und dem Ausgangsmittel (58) angeschlossen ist (32, 38, 45), und daß das Sperrmittel (34) so angeschlossen ist (38), daß sein Ausgang zum Steuereingang des analogen Schalters (36) geht, wobei das Sperrmittel mit einem ersten Eingang an den Ausgang der Schwellwertschaltung (20) in der vorhergehenden Stufe (18) angeschlossen ist (22, 37) und außeiütjm mit einem zweiten Eingang am Ausgang der Schwellwertschaltung (30) seiner eigenen Stufe (26) liegt (18), so daß das Sperrmittel (34) eine Sperrwirkung verursacht, wenn ein zu verarbeitender Impuls durch die Schwellwertschaltung (20) der unmittelbar vorhergehenden Stufe (18) geht.12 · Circuit according to claim 11 and claim 2, characterized in that the controlled means in each stage with the exception of the first stage (18) contains a blocking means (34) which allows the passage of a pulse to the output connection (27 »45) of the stage , as well as the passage of an output control signal to the output means (57 to 67) prevents the blocking means (34) between the threshold value circuit (30) in its stage and the output means (58) is connected (32, 38, 45), and that the Blocking means (34) is connected (38) in such a way that its output goes to the control input of the analog switch (36), the blocking means having a first input connected to the output of the threshold value circuit (20) in the preceding stage (18) (22 , 37) and has a second input at the output of the threshold value circuit (30) of its own stage (26) (18) so that the blocking means (34) causes a blocking effect when a pulse to be processed passes through the threshold rtschalt (20) of the immediately preceding stage (18) goes. 509808/1083509808/1083 13. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß das Sperrmittel ein Und-Gatter (34) ist und daß sein erster Eingang (37) ein invertierender Eingang ist.13. Circuit according to claim 12, characterized in that the locking means is an AND gate (34) and that its first input (37) is an inverting input. 14. Schaltung nach ein·» der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Ruckstellau.ttel (44) mit Eingängen (42-2) an dem Eingangsanschluß (14) und de» Impulsaaplitudenverarbeiter (42) liegen,, und daß das Rückstellmittel so ausgeführt und angeordnet ist, daß es nach kombinierter Vervollständigung eines zu verarbeitenden Impulses am Bingangsanschluß (14) und der Verarbeitung dieses Impulses durch den Verarbeiter (42) ein Rucksteilsignal erzeugt, wobei jedes Rückstellsignal auf die gesteuerten Mittel (22, 32) jeder Stufe gegeben wird (R, 42-1) und der Impulsamplitudenverarbeiter (42) für deren Rückstellung zur Aufnahme und Verarbeitung des nächsten Impulses vorbereitet wird.14. Circuit according to one of the preceding claims, characterized characterized that Ruckstellau.ttel (44) with inputs (42-2) at the input terminal (14) and the pulse volume processor (42) are, and that the resetting means are carried out in this way and it is arranged that it is after the combined completion of a pulse to be processed at the input terminal (14) and the processing of this pulse by the processor (42) generates a jerk signal, each reset signal on the controlled means (22, 32) is given to each stage (R, 42-1) and the pulse amplitude processor (42) for their Provision for receiving and processing the next pulse is prepared. 15* Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Ausgangsmittel mehrere gleiche Logikschaltungen (57 bis 61) aufveist, je eine Logikschaltung für jede Stufe, die so angeschlossen sind (25, 38, 54, 55, 56), daß sie das Ausgangssteuersignal von dieser Stufe erhalten, wobei jede Logikschaltung mehrere Eingänge aufweist, die diskret sämtliche digitalen Ausgänge (68 bis 73) des Impulsverarbeiters (42) erhalten, wenn die Logikschaltung durch ein Ausgangssteuersignal der zugehörigen Stufe aktiviert ist.15 * circuit according to one of the preceding claims, characterized in that the output means has a plurality of identical logic circuits (57 to 61), one logic circuit each for each stage connected (25, 38, 54, 55, 56) to receive the output control signal from that stage, each logic circuit having a plurality of inputs that discreetly all of the digital outputs (68 to 73) of the pulse processor (42) obtained when the logic circuit through an output control signal of the associated stage is activated. 16. Schaltung nach Anbruch 15, dadurch gekennzeichnet, daß jede Logikschaltung (57 bis 61) entsprechend der Anzahl ihrer Eingänge eine Anzahl von Ausgängen aufweist und daß das Ausgangsmittel ein Speichermittel (74) enthält, das mindestens16. Circuit according to part 15, characterized in that each logic circuit (57 to 61) has a number of outputs according to the number of its inputs and that the Output means includes a storage means (74) having at least ORIGINAL INSPECTEDORIGINAL INSPECTED 509808/1083509808/1083 ebenso viele binäre Bitzellen (75 bis 96) in progressiver, paralleler Anordnung enthält, wie die Gesamtzahl der Ausgänge sämtlicher Logikschaltungen ausmacht, und daß die Ausgänge der Logikschaltungen mit den Zellen in einer Progression verbunden sind, die durch die Progression der Teilbereiche der zugehörigen Stufen gegeben ist, so daß der digitalisierte Wert eines analogen Eingangsimpulses in die Splittingschaltung durch den binären Stand dieser Zellenanordnung repräsentiert wird.contains as many binary bit cells (75 to 96) in a progressive, parallel arrangement as the total number of outputs of all logic circuits and that the outputs of the logic circuits are connected to the cells in a progression are given by the progression of the sub-areas of the associated stages, so that the digitized value of an analog input pulse into the splitting circuit is represented by the binary status of this cell arrangement will. 17. Schaltung nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß der Eingangsanschluß (14) mit einem Impulsgenerator (12) einer Teilchenuntersuchungseinrichtung verbunden ist (16), die einen diskreten Impuls erzeugt, dessen Amplitude der Größe des jeweils untersuchten mikroskopischen Teilchens proportional ist·17. Circuit according to one of claims 1 to 16, characterized characterized in that the input terminal (14) is provided with a pulse generator (12) connected to a particle inspection device is (16), which generates a discrete pulse, the amplitude of which is the size of the microscopic being examined Particle is proportional Patentanwälte/Patent attorneys / Dipl.-ing. E. JfterDipl.-ing. E. Jfter Dipl.-Ing. K. S^jflfcschkeDipl.-Ing. K. S ^ jflfcschke 8 München 13, Elisab«fiWa3e 348 Munich 13, Elisab «fiWa3e 34 509808/ 1083509808/1083 Leerse iteBlank