DE2426648C3 - Schaltungsanordnung zur Erzeugung von Interpolations mpulsen - Google Patents
Schaltungsanordnung zur Erzeugung von Interpolations mpulsenInfo
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Description
a) einen Komparator (CP,), der das größere Inkrement-Kommando PNi. und das kleinere
Inkrement-Kommande P/V.sermittelt.
b) einen Referenzsignal-Generator (I) zur Erzeugung von Referenzsignalen i, deren Zahl gleich
der Anzahl der in einem Operationszyklus maximal auftretenden Interpolationsimpulse ist,
c) eine erste arithmetische .Schaltungseinheit (11)
mit einer ersten Multiplizierstufe (Mi) zur Multiplikation von ix PNs (Fi g. 2: ixAY)und
mit einer ersten Teilstufe (Di) zur Division des Produkts der ersten Multiplizierstufe (Mi) durch
PN,(F\S.2:AX).
d) eine zweite arithmetische Schaltungseinhcit (12) mit einer zweiten Teilstufe (Di) zur Division
von PNr (Fig. 2: ΔΧ) durch i, einer zweiten
Multiplizierstufc (Mi) zur Multiplikation von OPNsx NRi., wobei OPNS der ganzzahlige
Quotient der ersten Teilstufe (Di) und NRi. der
Rest kleiner I des Quotienten der zweiten Teilstufe (D2) ist, und mit einer dKitcn Teilstufe
(Di) zur Division des Produkts der zweiten Multiplizierstufe (Mi) durch i,
e) eine dritte arithmetische .Schaltungseinheit (H)
mit einem Addierer (AD) für AMRs+ A, wobei AMRs der Rest kleiner I des Quotienten der
ersten Teilstufe (Di) und A der Rest kleiner I des Quotienten der dritten Teilslille (Ih.) ist. und
mit einer vierten Teilstufe (Di) zur Division der Summe des genannten Addierers (AD)öuvch i.
I) einen Halbmulliplizicrer (HD), dem der gan/-zahligc
Quotient /V der zweiten Teilsiufe (lh) zugeführt wird,
g) ein Register (Ri) mit variabler Kapa/itäl N.
wobei N der ganzzahlige Quotient der zweiten TeUsHiIe(D:) ist.
h) einen Konverter (T) zur Umwandlung des Wertes von OPNs in eine demenlsprechende
Basis-Impulsfolge mit / bit-Stellen und zur Bereitstellung einer Impulsfolge entsprechend
dem Wert /mit einer »Eins« an allen bit-Stcllen.
i) eine logische Schaltungsanordnung (CPi. R2),
welche im Register (Rs) mit variabler Kapazität N zu dessen anfänglichem, vom Halbmultiplizierer
(HD) gelieferten Inhalt (N/2) den Wert AM addiert, wenn /Vgleich oder größer als AM
ist, und den Wert fAJW-1) addiert, wenn N
kleiner als AM ist, wobei AM der ganzzahlige Quotient der vierten Teilstufe (D4) und N der
ganzzahlige Quotient der zweiten Teilstufe (Dj) ist,
k) ein Register (R,). in dem die unter h) genannte
Basis-Impulsfolge mit i bit-Stellen gespeichert und insoweit modifiziert wird, als an die erste
bit-Stelle der Basis-l.-ipulsfolge ein Impuls, d. h.
eine »Eins«, gesetzt wird, wenn auf Grjnd der
unter i) genannten Addition das Register (Rs) mit variabler Kapazität N einen Oberlauf-Im-
U) puls liefert.
1) ein Register (Rj, in dem die unter h) genannte
Impulsfolge mit einer »Eins« an allen bit-Stellen gespeichert wird,
m) eine Schaltungsanordnung (G-, bis G«, P. SR1,
m) eine Schaltungsanordnung (G-, bis G«, P. SR1,
is SRi), welche die Impulsfolge mit einer »Eins« an
allen bit-Stellen aus dem unter 1) genannten Register (/?-,) der Steuerachse mit dem größeren
Inkrement Kommando zuliefert und die modifizierte Basis-Impulsfolge aus dem unter k)
·>(> genannten Register (R4) der anderen Sieucrach-
se zuliefert.
n) einen Zähler (G). der vom ganzzahligen Quotienten Λ/dcr zweiten Teilstufe (D2JgCSCtZt
und um eine Stelle reduziert wird, wenn der
-■"> Inhalt des unter 1) genannten Registers (R-,) auf
ein Schieberegister (SRi) der untor in) genannten
Schaltungsanordnung übertragen wird, wobei dieser Zähler (G) das unter k) genannte
Register (Ri) modifiziert, wenn sein Inhalt
w gleich Null ist und ein Additionskommando dem
unter g) genannten Register (R,) zuführt, wenn
nach erfolgicr Stcllcnrcduzierung sein Inhalt ungleich Null ist.
o) einen Zähler (('_·) zur Rcduktioiis/.ähliing der
ij dem größeren Inkrcmeni-Kommando entsprechenden
Zahl von Inierpolaiionsimpulsen bis zum Wert Null (Beendigung des Betriebs).
2.Schaltungsanordnung nach Anspruch '.dadurch
4(i gekennzeichnet, daß die Basis-Impulsfolge des
Konverters (T) 10 bit-Stellen aufweist und für die Werte OPNs von Null bis Zehn der Konverter
folgende Basis-Impulse erzeugt:
Wen | Basis-Impulsfolgen | 2 3 | » 5 | 6 | 7 | 8 | 9 | 0 |
von | 3 0 ( | 3 0 | 0 | 0 | 0 | 0 | 3 | |
OPNs | 3 0 ( | 3 0 | 0 | 0 | 0 | 0 | 1 | |
bit-Stellen | 3 0 ( | 3 1 | 0 | 0 | 0 | 0 | ||
0 | 1 | 3 0 | 0 | 0 | 1 | 0 | 0 | |
1 | 0 | 3 1 ( | 3 1 | 0 | 0 | 1 | 0 | |
2 | 0 | 1 0 | 0 | 1 | 0 | 1 | 0 | |
3 | 0 | 0 | 1 | 0 | 1 | 0 | 1 | |
4 | 0 | 1 1 ( | ) 1 | 1 | 0 | 1 | 1 | |
5 | 0 | 1 1 | 1 | 0 | 1 | 1 | 1 | |
6 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | |
7 | 0 | 1 | I | 1 | 1 | 1 | 1 | |
8 | 0 | |||||||
9 | 0 | |||||||
10 | 0 | |||||||
\ |
Die Erfindung betrifft eine Schaltungsanordnung zur Erzeugung von Interpolationsinipulsen, bei welcher
numerische Steuerbefehle in Form von Inkrement-
Kommandos PNt und PNs. wobei PN/ ϊ PN, ist. einer
Interpolationsschaltung zugeführt werden, die für jede von zwei Sieucrachsen Interpolationsimpulse erzeugt,
die als Steuerimpulse Stellmiiteln zugeführt werden, die
interpolierte Bewegungen längs der .Steuerachsen ausführen, bis die durch die Inkrement-Kommandos
bestimmte Stellung erreicht ist. wobei /W; das Inkrement-Kommando für die eine und PN-, das
Inkrement-Kommando für die andere Steuer; i'hse
darstellt und die Interpolationsimpulse für die eine Steuerachse jeweils den Wert 1 aufweisen.
Bisher sind im wesentlichen zwei Impuls-Interpolationssysteme
bekannt. Eines ist das DDA-System (Digital Differential Analyzer), bei dem ein Addierer für
die X-Achse ein inkrement-Kommando Δ .Verhüll und
das Ausgangssignal 1 oder 0 liefert, je nachdem, ob der
Addierer überläuft oder nicht. Dieses DDA-System hat jodoch den Nachteil, daß jede Addition nur einen
Interpolationsimpuls ergibt und die Arbeitsgeschwindigkeit
des Antriebs relativ gering ist.
Um diesen Nachteil zu beseitigen, isl ein weiteres
DDA-System bekannt, bei welchem die effektive Übcrlaufrate die maximale Kingangsraie des Sieuersv
stcms übersteigt, wodurch sich erreichen läßt, daß die
Inlerpolationsimpulse und damit die Verstellgeschwindigkcil
in jeder Steuerachse nicht durch die Eingangstaktfrequenz begrenzt ist. Die Intcrpolationsimpulsc
jeder Steuerachse bestehen jedoch aus den Ausgangssignalen
1 und 0. was dann nachteilig ist. wenn für eine Steuerachse eine stelige Bewegung vorgesehen sein
soll. Auch beeinflußt der Wechsel der Signale I und 0 d;e
Verstellgeschwindigkeit nachteilig.
Weiterhin ist ein DDA-System bekannt (IIS-I1S
ii 72 268). von dem bei der Erfindung ausgegangen ist.
bei dem die Interpolationsinipulse für die eine der beiden Sicuerachscn aus einer Folge von Einsen besteht.
während die Inlerpolationsimpulse für die andere Steuerachse aus einer Folge von Nullen und Einsen
besteht. Der durch die Interpolationsiiiipiilse er/engte
Hewegungswcg nähert sich hierbei stufenweise von einer Seite dem durch die Inkremeni-Komrnandos
bestimmten idealen Bewegungsweg, was /u gewissen Ungenauigkeitcn führt. Insbesondere ist jedoch nachteilig,
daß für jede Steuerachse eine Rückkopplung der tatsächlichen Stellung auf die Intcrpolationsschaltiiiig
erforderlich ist, wenn das Inkrement-Kommando für die
eine Steuerachse nicht ein gany/ahligcs Vielfaches des
Inkreincnt-Kcmmandos für die andere Steuerachse ist. wobei die rückgekoppelte tatsächliche Stellung dann die
Inkrement-Kommandos bestimmt, bis die tatsächliche Stellung gleich der Sollstellung ist.
Ein anderes bekanntes Impuls-lntcrpolalionssyslcm ist in einem Artikel mit dem 1 itel »A Software
Interpolation Scheme for Direct Numerical Control« im Konferen/bericht »1970 NCS Proceedings Seventh
Annual Meeting and Technical Conference« beschrieben. Danach wird cine erwünschte Impulsfolge in den
Registern eines dig'talcn Speichers für jede IXvimal-/ahl
gespeichert; indem diese Impulse aus dem Speicher abgelesen werden, werden die Interpolationsimpulse
erzeugt. Dm Impulse mit hoher Geschwindigkeit /n
erhallen, sollten diese Register soviel wie möglich »Eins«-Elementc haben. Dazu wird der folgende
Normalisierungsprozeß ausgeführt:
AY-
Dabei ist .j ΛΊ ein Inkrement-Kommando für die
.Y-Achse. Δ Vi isl ein Inkremeni-Kommando für die
V-Achse. J X: ist ein normalisiertes Inkrement-Kommando für die .Y-Achse. J V: ist ein normalisiertes
!nkremem-Kommando für die V-Achse. A.' ist eine Konstante. n\ ist die Zahl von Ausgangsimpulsen für
eine Achse vor der Normalisierung, und n2 ist die Zahl
von Ausgangsimpulsen für jede Achse nach der Normalisierung. Außerdem muß der Wert von K die
folgenden Bedingungen erfüllen:
AX1
AL·
Kn,
< 1,
< 1,
AX1 -
AX1
K
und die Werte der letzten zwei signifikanten Stellen von K lh müssen Null sein. Der Prozeß der oben beschriebenen
Normalisierung ist recht kompliziert.
l> besteht die Aufgabe, eine DDA-Schaltungsanordming
der eingangs beschriebenen An so auszubilden, daß unabhängig vom Verhältnis der Inkrement-Kommandos
für die Steuerachsen die von den Interpolationsinipulseii
bestimmte Bewegung möglichst genau dem von den Inkrenient-Kommandos bestimmten Sollwe^
folgt: ohne daß hierbei eine Beeinflussung der Interpolalionsschallung durch Messen der von den
Stellmittel!! ausgeführten Bewegungen erforderlich ist.
Diese Aufgabe wird durch die im Kennzeichnuiigsieil
des Anspruchs I beschriebene Erfindung gelöst.
Eine vorteilhafte Weiterbildung isl im Anspruch 2 beschrieben.
Die Erfindung wird nun anhand eines Ausführungsbeispiels
mit Bezug auf die Zeichnungen näher beschrieben: es zeigt
Fig. IA ein Blockschaltbild eines bekannten DDA-Systems.
E i g. I B eine erläuternde Zeichnung zu F i g. 1A.
E" i g. 2 ein Blockschaltbild einer Schaltungsanordnung gemäß der vorliegenden Erfindung.
E i g. JA und 3B eine Beispiclkurve und ein Paar Interpolations-Impulsfolgcn, entsprechend der Schaltungsanordnung
von F i g. 2.
Fig. 4 ein weiteres Beispiel eines Paars von Interpolations-Impulsfolgen gemäß der vorliegenden
Erfindung.
Fig. IA zeigt ein Blockschaltbild eines bekannten DDA-Systems (Digital Differential Analyzer). In
Fig. IA wird ein Inkrement-Kommando Δ A'foder Δ Y)
in einem Register l\ (oder Λ) als Addierer gespeichert:
das Kommando wird in einem Register R\ (oder R)) jedesmal akkumuliert, wenn das Additionskommando
Al angelegt wird. Wenn ein Überlauf im Register R\ (ouer R)) aufgrund der Addition auftritt, erhält man
einen Interpolationsimpuls P(X) oder P(Y) vom Register R\ (oder R)). Fig. IB zeigt die Arbeitsweise
von Fig. IA. Es sei angenommen, daß die Register l\
und /ι und die Akkumulatoren li\ und /Λ jeweils drei
bits besitzen und daß die Inkrement-Koinniandos .1 Λ
und I VOII Ivw. K)I betrafen. Der Akkimiul m w /Λ
nder Iiι LmIl jedesmal über, w cnn sein Inhali ac hl (I .line
Ol /',/erreicht: dann erhall man einen Iiilei |i<
>hilninsim
puls /''A/oder l'()'). wie in Mg. I Ii gezeigt. Dutch die
oben beseliriebene Wirkungsweise erhall in.in drei
Inlcrpolationsimpulse l'(.\) und fünf Interpol,ilioiisim
pulse/γV J.
I i g. 2 zeigt ein Blockschaltbild einer Schaliungsaii-Ordnung
gemäß der vorliegenden Lrlindiing. welehe die
aufgezeigten Nachteile ties Standes der Technik überwindet. In I ig. 2 sind ( 7' und ('/'· Komparaloreu:
Ci'i. Ci:. C1. (h. (Ι,. C1,. C1. f,\ und G\, sind I INI) 1 ore: Λ/
und Λ/., sind Multiplikalionssiulcn: I)1. D2. /J>; iiticl D, sind
Teilstulcn: Hl) ist ein I lalbmulliplizierer: Γ isi ein
Konverter: Ii,. Ii;. R1. H, und Ii, sintl Register; /'lsi ein
Spciseimpuls-Generator: SIi, tmcl SH2 siiul Schieberegister:
( Ί und ( '· sind /iihlcr: / ist ein Rol'eren/signal-( ienerator
zur Lrzciigung von Referenzsignalen /. deren Anzahl die Zahl von Ausgangsinipulsen dclinieri. die in
einem Opcraiionszvklus maximal erhalten und: M) lsi
ein Addierer und .1 A und .1 V sine] die Werte der I η kremen l- Kommandos.
Nun wird tue Arbeitsweise der Vorrichtung von
Ii g. 2 erläuten. Der Linfaehheit der Erläuterung halber
w ird ein Zahlenbeispiel mit.) A = 23. .1 V= 20 und / = K) im folgenden durchgesprochen.
Der Komparator (V, vergleicht den Wert von .1 A
mit dem Wen von Λ V. IT liefen ein Ausgangssignal aiii
der Leitung /.. wenn der Wert von .] A größer oiler gleich dem Wert von .1 V ist. Ij- liefert ein
•\usgangssignal auf tier Leitung /. wenn der Wert von 1 \ kleiner als der Wert von Λ V ist. Die I.eilung /. lsi
mil den Lingangen der I IN D-Tore C2. C1. C1, und C
\erblinden. Die Leitung / ist mit den Lingängcn der UND-Tore Ci. C,. C, und CH verbunden. Diese
I NI) lore «erden geöllnci. wenn aiii der l.eiiune /
i;der t.Wv l.euimg / ein Signal ankomuil. Wenn alsn
1 \.;.l V wird der größere Inkrement Wen 1 \ durch
d.is I !ND-1 or (·': an eine erste leilstiife I) als l)i\ im.ι s.
.in die zweite leilsmfe D als Dividend ι ιιικΙ .in den
Zahler ('. als vorgesetzte Zahl gelegt. Der kleinere Ink reinen ι-Wen .1 Vw ird an einen Li ng a ng einer ersien
Miiliiplizicrsiulc A/, durch das UND-Tor C, geli-gi.
Wenn andererseils .1A -.1 V. wird der größere
Inkreinenl-W'erl .1 V durch das UND-Tor C1 an die
erste 1 eilsiiile I) als Divisor s. an die z\\ eile I eilslule /)
.ils l)i\ idend / und an ilen Za liier (■ als \orgeselzte Zahl
gelcgl. \^i:i kleinere Inkrenient Wert .) A wird an einen
I ingang tier ersten Miiltiplizicrstiile M. durch das
i Ni) Tor C gcicgi. Die Teiistiiien />. D-. I). uiui D1
sind ( ianzzahl Teilstulen. die jeweils einen Dividenden
.im l.mgang ι und einen Divisor am Lmgang ·.
emplangen und einen Quotient am Ausgang O und einen Rest am Ausgang /?ergeben.
Da bei tier vorliegenden Ausführungsform .1 .\--2i
und I >'=20 ist. ist .1 A größer als .1 V. Demgemäß
vihah die zweite Teilstufe I); das größere Inkrenient
Kommando I'N, ( =.1 A = 25) als Dividend am Lingang ;.
und ι'(= K)) als Divisor am Lingang ν Sie führt die
Div ision
AX
23
10
10
und den Rest NRL (= 3) am Ausgang R. Der Quotient N
( = 2) wird an den Halbmulliplizicrer HD gelegt, der ein
Ausgangssignal (=1). das gleich der Hälfte des Lingangssignals ( = 2) ist. an d;«s Register Rt liefert und
dieses auf '/:Λ/(=|) vorsetzt. Der Quotient N wird
außerdem einem Register R, und einem Zähler G zugeführt und setzt diese auf A/( = 2) vor: außerdem
w ird er an einen Lingang des Komparators Cl'; gelegt.
Der Halbmulliplizierer HD verbessert die Genauigkeit der Interpolation. Der Rest NRi ( = i) am Ausgang Ii
der zweiten 1 eilslule I); wird dem ersien Lingang tier
zueilen Multiplizierstufe M; zugeführt. Der kleinere Inkremeni-Wen /'Λ\ (=.J >
=20) wird an den ersien Lingang der ersien Multiplizierstufe Mi durch das
UND-Tor Ci"ι gelegt. Dem zweiten Kingang der ersten
Multiplizierslule Kl, wird der Wert /(=10) ties
Referenzsignale jeneralors / zugeführt. Die erste Multiplizierslule M, führt die Multiplikation .1 Vx/
( = 20x10) durch. Ihr Produkt ( = 200) wird an den
Lingang / tier ersien Teilstule l)\ als Dividend gelegt.
Die erste Mulliplizierstule M, und die erste leilstufe I),
bilden die erste arithmetische Schaluingseinhcil II. Die
erste Teilslille I), führt die Division
(A Y ■ i)
AX
AX
(20 ■ 10)
23
23
aus. Der Quotient O/'/Vs ( =8) dieser Division wird an
den ersien Liiigaug der zw eilen Mulliplizierstule Λ/· und
den ersien Lingang ties Konveilers 7"vom Ausgang Q
tier ersien Teilsiiife D\ atis angelegt. Der Rest AMR·,
( = Ib) dieser Division, wird an den ersten Lingang ties
Addierers Al) vom Ausgang R der ersten Teilsiiife I),
angelegt. Die zweite MullipliziersUife M; erhall den
Quotienten OPNs ( =8) von der ersien Teilsiiife I), und
den Rest NR, ( = J) von der zweiten Teilstufe l>>
und liihri die Multiplikation OPN^xNR, ( =8 χ 3 = 24) aus.
Das Produkt dieser Multiplikation wird als Dividend der drillen Teilsiiife I), zugeführt, die außerdem den Divisor
/ vom Relerenzsignal-Cienerator / erhält. Die diine
Teilstufe D\ führt die Division
(OPNS ■ NR1)
(8 · 3)
10
10
durch und liefert den Quotienten /V( = 2) am Ausgang Q
aus. Ihr Rest \ (=4) wird an den /weiten Kingang des
Addierers Al) vom Ausgang R der Teilslufe D1 aus
angelegt. Die Tciistufcn D2. D\ und die iviuhipiiziersiuie
M; bilden die zweite arithmetische Schaltungscinheil 12.
Der Addierer AD erhält den Rcsl AMRs(=\b) von
der ersten Tcilstufe D, und den Rest A ( = 4) von der
dritten Teilstufe D1 und führt die Addition AMRS+A
( = 16 + 4 = 20) aus. Die Summe ( = 20) dieser Addition wird als Dividend an die vierte Teilstufe D4 gelegt, die
den Divisor ; (= 10) vom Referenzsignal-Generator /
erhält. Der Quotient AM(=2) der Division durch diese
vierte Tcilstufe D4 wird dem zweiten Eingang des
Komparators CP2 zugeführt. Der Addierer /ID und die
Teilstufe Da bilden die dritte arithmetische Schaliungscinheit
13.
Der Konverter T liefert eine der folgenden
Impulsfolgen je nach dem Eingangssignal von der
Teilstufe Di unter der Bedingung, daß der Wert /vom
Referenzsignal-Generator /10 beträgt.
Eingangs | Ausgangs-Impulsfolger | Nummer | 3 | 4 | 5 | ι vom | Konverter | 8 | T |
signal am | 2 | 0 | 0 | 0 | 0 | ||||
Konverter | bit | 0 | 0 | 0 | 0 | 0 | |||
T | 1 | 0 | 0 | 0 | 1 | 6 | 7 | 0 | |
0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | |
1 | 0 | 0 | 1 | 0 | 1 | 0 | 0 | 1 | ( |
2 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | ( |
3 | 0 | 1 | 0 | 1 | 1 | 0 | 1 | 0 | ( |
4 | 0 | 1 | 1 | 0 | 1 | 0 | 0 | 1 | ( |
5 | 0 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | ( |
6 | 0 | 1 | 1 | 1 | 1 | 0 | 1 | i | |
7 | 0 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | |
8 | 0 | 1 | 0 | 1 | |||||
Q | 0 | 1 | 1 | ||||||
10 | 1 | 1 | 1 | ||||||
J 10 | |||||||||
) 0 | |||||||||
) 1 | |||||||||
) 1 | |||||||||
) 1 | |||||||||
) 1 | |||||||||
) 1 | |||||||||
1 | |||||||||
1 | |||||||||
1 | |||||||||
1 | |||||||||
1 |
10
15
Die Impulsfolgen in der obigen Tabelle sind dieselben wie eine Serie von Überlauf-Impulsen eines Akkumulators,
der eine Eingangszahl zu seinem eigenen Inhalt hinzufügt und einen Überlauf-Impuls erzeugt, wenn sein
Inhalt die vorherbestimmte Zahl ;'(= 10) übersteigt. Das heißt, der Konverter T liefert dieselben Impulsfolgen
wie ein herkömmliches DDA-System (Digital Differen- tial Analyzer). Da bei der vorliegenden Ausführungsform der Wert / 10 beträgt und die Eingangszahl am
Konverter, die gleich dem Quotient OPNs der Teilstufe D, ist, 8 beträgt, liefert der Konverter T gemäß der
obigen Tabelle eine Impulsfolge (0 1 1 1 I 0 1 I 1 1). Die Ausgangs-Impulsfolge vom Konverter / wird im
Register R, gespeichert. Die im Register /?4 gespeicherte
Impulsfolge wird Basis-Impulsfolge B genannt. Andererseits speicher! Register R-, eine Impulsfolge,
dessen bils alle »Eins« sind. Die bit-l.änge ties Registers
R, ist durch den Wert /(=10) definiert. In der
vorliegenden Aiisführungsform ist der Inhalt des Registers /?-,(! I 1 1 I I 1 1 M).
Der Komparator <"/'_· erhält zwei Eingangssignale.
Eines ist der Quotient AM von der vierten Teilsuilc Py.
das andere ist der Quotient Λ/ von der /weiten Teilsuife
/X Er arbeitet, je nach dem Resultat des Vergleichs
zwischen den zwei Eingangssignalen wie folgt:
a) Wenn /Vä AMund Λ/*0. geschieht folgendes:
(1) Ein Wert AM wird durch die Leitung .7 im Register R? vorgesetzt.
(2) Der Inhalt des Registers R2 nach dem obengenannten Setzen wird durch eine Leitung b
dem Inhalt des Registers R3 zugefügt, dessen so
anfänglicher Inhalt gleich dem Ausgang des Haibmuitipiizierers HDist.
(3) Durch Leitung c wird das UND-Tor Co mit
einem »Null«-Eingangssignal versehen.
b) Wenn N < AMund ΝφΟ. geschieht folgendes:
(1) Der Wert (AM— 1) wird durch die Leitung a im
Register R2 vorgesetzt.
(2) Der Inhalt des Registers R2 nach dem
obengenannten Setzen wird dem Inhalt des Registers Rj zugefügt.
(3) Durch Leitung c wird das UND-Tor Gq mit
einem »Eins«-Eingangssignal versehen.
c) Wenn N= 0 ist, geschieht folgendes:
(1) Das Register /?τ wird nicht geladen: mit
anderen Worten, der Inhalt des Registers R2
wird Null.
(2) Das UND-Tor Gq wird über die Leitung
c
mit
einem »Eins«-Eingangssignal versehen.
Das Register R1 ist ein Register mit variabler
Kapazität, die gleich dem Inhalt N des Registers R1 ist.
Nachdem der Inahli des Registers R: und des Registers
Ri addiert sind, liefert das Register /?j einen Überlauf-Impuls,
wenn das Ergebnis der Addition seine Kapazität ( = Inhalt des Registers R1) übersteigt. Wenn das
Register R1 überläuft, wird das erste bit des Registers Ra
in eine »Eins« verändert, andernfalls wird es nicht verändert.
Bei der vorliegenden Ausführungsform beträgt der Wert von AM 2 und der Wert von N 2. Dementsprechend
ist AM gleich N (AM= N). Der Anfangswert des Registers R>
ist 1 (was dem Inhalt des Haibmuitipiizierers HD entspricht). Die Kapazität des Registers Rs ist 2
(was dem Inhalt des Registers R\ entspricht). Deshalb wird, vergleiche a) oben, das Register R2 mit dem Wert
von AM( = 2) geladen. Dieser Wert wird dem Inhalt des Registers R> hinzugefügt. Die Summe ergibt 3 ( = 1 +2).
Da die Kapazität des Registers Ri nur 2 beträgt, läuft
das Register Ri über und liefert einen Überlauf-Impuls.
Der Inhalt des Registers Ri nach dem Überlauf ist 1 (= 3 - 2). Da das Register Ri überläuft, wird das erste bit
des Registers R4 in eine I verändert; daher wird der
Inhalt des Registers /?4 (I 1 1 1 I 0 I 1 1 1), obwohl sein
ursprünglicher Inhalt (0 1 1110111 I) ist.
Die Inhalte der Register /?4 und R', werden auf die
Schieberegister SR\ und SR2 durch die UND-Tore C-, und G« oder durch die UN D-Tore Gt, und G; übertragen.
Bei der vorliegenden Ausführungsform öffnet der Komparator CP1 die UND-Tore C und C7. da J Λ
grölicr ais/1 V ist. Dementsprechend wird der Inhalt des
Registers /?4 auf das Schieberegister SR: übertragen: der
Inhalt des Registers R-, wird auf das Schieberegister .STf,
übertragen. Wenn diese Übertragung abgeschlossen isi. wird der Inhalt des Zählers G (dessen ursprünglicher
Inhalt 2 beträgt) um eins redu/ien. /u dieser /eil
sind die Inhalte der Schieberegister SR, Lind SR
(1 I I I I I I 1 1 1)b/w.(l 1 I I I (H I I I).
Her Spciscimpuls-Gcncraior /'IaHt das Schieberegister
.VWi eine Serie von liiterpulalionsimpulscn für die
A-Achsc und das Schieberegister SR< für die V-Achse
aussenden. Wenn alie in den Schicbcregislcrn SRi und
SR; gespeicherten Impulse /u der .V- und > Achse gesandt sind, läßt der Spciseimpulsgcnerator P die
Register Zf4 und R-, ihren Inhalt auf die Schieberegister
SRy und SR1 durch die UND-Tore G-, bis Gy übertragen.
Zur selben Zeit legt der Speiseimpuls-Generalor /' einen Speiseimpuls an den Zähler O (dessen ursprünglicher
Inhalt 2i ist) und bewirkt eine Reduktion des
Inhalts des Zählers G um 1. Die oben geschilderte Operation wird wiederholt, bis der Inhalt des Zählers G..
Nuii erreicht. Wenn der inhalt des Zahlers G_> Nuii erreicht, liefert der Zähler G? ein Endsignal E welches
das Ende des Impuls-Intcrpolationsbctricbs der vorliegenden
Schaltungsanordnung bewirkt Es folgt aus der obigen Erklärung, daß die Interpolationsimpulse
(1 1 1 1 1 1 1 1 1 1) zur ^f-Achse und die Interpolationsimpulse (1111101111) zur Y-Achse während des
ersten Operationszyklusses gesandt werden.
Als nächstes wird die Arbeitsweise des Zählers G erklärt. Der Zähler G wird anfänglich mit dem
Quotienten Nder zweiten Teilstufe £λ geladen. Je nach
dem Wert von /Varbeitet der Zähler G wie folgt:
a) Wenn N Null ist. wird vom Ausgang .Zdes Zählers
G ein Signal an das UND-Tor Gq gelegt. Da der
Komparator CP2 ein Signal an das UND-Tor C9,
wie oben erläutert, im Falle N=O legt liefert das
UND-Tor Gq ein Ausgangssignal zum Register Ra.
Das Ausgangssignal vom UND-Tor Gq verändert
das erste bit des Registers Ra auf »Eins«,
b) Wenn N nicht Null ist, liefert der Zähler C\ kein Ausgangsignal.
b) Wenn N nicht Null ist, liefert der Zähler C\ kein Ausgangsignal.
Wie oben erläutert wurde, wird der Inhalt des Zählers Ci um eins verringert, wenn die Datenübertragung von
den Registern R,\ und /?,auf die Schieberegister SR\ und
SW: abgeschlossen ist. |e nach dem Inhalt (C]) des
Zählers Ci nach dieser Verringerung arbeitet der Zähler
G wie folgt:
a) Wenn (Q) nicht Null ist, (Q)¥=0, wird ein
Kommando zur Addition vom Ausgangsanschluß M des Zählers Ci an das Register /?j gelegt. Der
Inhalt des Registes /?? wird zum Inhalt des
Registers Ri addiert. Wenn als Ergebnis dieser
Addition im Register /?i ein Überlauf aultritt, wird
das erste bit des Registers Ra in eine »Eins«
verändert; andernfalls bleibt es »Null«, wie oben erläutert.
b) Wenn (Ci) Null ist, (Ci) = O, wird keine Addition
ausgeführt, aber ein Signal wird vom Ausgangsanschluß Zdes Zählers Ci zum UND-Tor Cn geliefert.
Wenn daher der Komparator CP2 ein Signal an das UND-Tor Gq legt, liefert das UND-Tor G4 ein
Ausgangssignal, welches das erste bit im Register Ra in eine ;;Eins« verändert; andernfalls bleibt das
erste bit auf »Null«.
Bei der vorliegenden Aiislühmngslorm (IA = 25.
J K= 20). sind die von den Schieberegistern .VWi und
SRj erhaltenen Interpolalionsimpulsedic folgenden;
(1) im ersten Operaiionszykius sind die Interpolationsimpulse
für die X-Achse und die K-Achsc (1 1 1 1 1 1 1 1 I 1) bzw. (I 1 11 1 0 1 1 1 I), wie
oben erläutert.
(2) Im zweiten Operationszyklus sind die Interpolaüonsimpulse
für die -Y-Achse und die K-Achse
ebenfa!ls(l 11111111 1)bzw.(1 11110 1111).
Der Grund dafür liegt darin, daß nach der Verringerung der Inhalt des Zählers C, »Eins« und
nicht »Null« ist.
Deshalb wird der Inhalt des Registers /f>( = 2) dem
Inhalt des Registers R1 (dessen ursprünglicher Inhalt
gleich I ist) hinzugefügt, entsprechend dem oben geschilderten Punkt a). Ein Überlauf tritt auf, da die
Kapazität dos Registers Ri nur 2 beträgt. Dann wird das
erste bit des Registers Ra, dessen ursprünglicher Inhalt
(0111101111) nach der obigen Tafel beträgt, in eine
»Eins« verändert;daher wird der Inhalt des Registers Ri
(111110 1111). Andererseits wird das Register R.
durch den Rcfcrenzsignalgenerator / durch den Konverter TmIt(I 11111111 i) geladen.
(3) Im dritten Opcrationszyklus sind die Interpolationsimpulse
für die A--Achse und die V-Achse (I I
1) bzw. (0 1 1). In diesem Zyklus ist der Inhalt des Zählers Ci nach der Verringerung »Null«; der
Zähler Ci legt ein Signal an das UND-Tor GV Der Komparator CP-. legt jedoch kein Signa! an das
UND-Tor Ο», du die beiden Quotienten 4M und N
2, also einander gleich sind. Deshalb liefert das UND-Tor Gq kein Ausgangssignal und das erste bit
des Registers Ra wird nicht verändert. Daher bleibt
der Inhalt des Registers /?« (0 I 1 1 I 0 I I 1 1).
Andererseits ist der Inhalt des Registers R-, (111111111 1).Wenn die ersten drei bits (I 1 I)
bzw. (0 11) als Interpolationsimpulse von den
Schieberegistern SR\ und SR2 zu den entsprechenden Achsen übertragen sind, erreicht der Inhalt des
Zählers C? »Null« und der Impuls-Interpolationsbctrieb
wird beendet.
F i g. 3(A) zeigt die Kurve eines Bewegungsweges beispielsweise eines Teils einer numerisch gesteuerten
Maschine, wobei Δ X= 23, Δ Y= 20 und /= 10. F i g. 3(B)
zeigt die Impulsfolgen für die X-Achse und die V-Achsc unter derselben Bedirgung wie oben. Wie aus den
Fig. 3(A) und 3(B) hervorgeht, werden ohne Unterbrechung Interpolationsimpulse an die X-Achsc gelegt,
welcher das größere Kommando gegeben wird. (Das heißt, das Ausgangssignal zur X-Achse ist bei dieser
Ausführungsform in allen bit-Stellen eine »Eins«.)
to Demgemäß verbessert die vorliegende Erfindung die Interpolationsgeschwindigkeit und die Linearität des
Bewegungsweges.
F i g. 4 zeigt eine weitere Ausführungsform von Impulsfolgen, wobei Δ X>
Δ Y, AMiN, /=10 und B
(die Anzahl von Impulsen in einem Zyklus in der Basis-Impulsfolge)gleich 7 ist.
Hierzu 3 Blatt Zeichnungen
Claims (1)
- Patentansprüche:I. Schaltungsanordnung zur Erzeugung von Interpolationsimpulsen, bei welcher numerische Steuerbefehle in Form von Inkrement-Kommandos PNi. und PNs. wobei PNi.> PNs ist, einer Interpolationsschaltung zugeführt werden, die für jede von zwei Steuerachsen Interpolationsimpulse erzeugt, die als Steuerimpulse Stellmitteln zugeführt werden, die interpolierte Bewegungen längs der Sleuerachsen ausführen, bis die durch die Inkrement-Kommandos bestimmte Stellung erreicht ist, wobei PNi. das Inkrement-Kommando für die eine und /Wy das Inkrement-Kommando für die andere Steuerachse darstellt und die Interpolationsimpulse für die eine Steuerachse jeweils den Wert 1 auiweison, gekennzeichnet durch
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6259573A JPS5337510B2 (de) | 1973-06-05 | 1973-06-05 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2426648A1 DE2426648A1 (de) | 1975-01-02 |
DE2426648B2 DE2426648B2 (de) | 1977-07-14 |
DE2426648C3 true DE2426648C3 (de) | 1982-01-28 |
Family
ID=13204821
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2426648A Expired DE2426648C3 (de) | 1973-06-05 | 1974-06-01 | Schaltungsanordnung zur Erzeugung von Interpolations mpulsen |
Country Status (6)
Country | Link |
---|---|
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JP (1) | JPS5337510B2 (de) |
DE (1) | DE2426648C3 (de) |
FR (1) | FR2232878B1 (de) |
GB (1) | GB1464015A (de) |
IT (1) | IT1014738B (de) |
Families Citing this family (4)
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JPS5433980A (en) * | 1977-08-19 | 1979-03-13 | Oki Electric Ind Co Ltd | N c system and devic |
JPS5630467U (de) * | 1979-08-13 | 1981-03-24 | ||
JPH05997Y2 (de) * | 1987-05-20 | 1993-01-12 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3372268A (en) * | 1965-10-01 | 1968-03-05 | Ibm | Pulse generator |
US3591780A (en) * | 1968-04-04 | 1971-07-06 | Bell Telephone Labor Inc | Straight line generator which specifies a position increment in a minor component direction only when accompanied by an increment in the major component direction |
US3701890A (en) * | 1970-12-08 | 1972-10-31 | Allen Bradley Co | Digital differential analyzer employing multiple overflow bits |
JPS4836582A (de) * | 1971-09-13 | 1973-05-30 |
-
1973
- 1973-06-05 JP JP6259573A patent/JPS5337510B2/ja not_active Expired
-
1974
- 1974-06-01 DE DE2426648A patent/DE2426648C3/de not_active Expired
- 1974-06-03 US US475852A patent/US3911258A/en not_active Expired - Lifetime
- 1974-06-04 IT IT23554/74A patent/IT1014738B/it active
- 1974-06-04 GB GB2472374A patent/GB1464015A/en not_active Expired
- 1974-06-05 FR FR7419340A patent/FR2232878B1/fr not_active Expired
Also Published As
Publication number | Publication date |
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FR2232878B1 (de) | 1977-10-07 |
FR2232878A1 (de) | 1975-01-03 |
DE2426648A1 (de) | 1975-01-02 |
JPS5337510B2 (de) | 1978-10-09 |
IT1014738B (it) | 1977-04-30 |
JPS5012945A (de) | 1975-02-10 |
US3911258A (en) | 1975-10-07 |
GB1464015A (en) | 1977-02-09 |
DE2426648B2 (de) | 1977-07-14 |
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Legal Events
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---|---|---|---|
C3 | Grant after two publication steps (3rd publication) |