DE2361843A1 - Modular aufgebauter dekodierer fuer pcm-uebertragung - Google Patents
Modular aufgebauter dekodierer fuer pcm-uebertragungInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
Γ V Q O 7
F 8569 ° <- -O C I ■
12, DEZ.»»
23618A3
COMPAGNIE INDUSTRIELLE DES TELECOMMUNICATIONS CIT-ALCATEL 12, rue de la Baume, 75008 PARIS (Frankreich)
MODULAR AUFGEBAUTER DEKODIERER FUR PCM-UBERTRAGUNG
Die Erfindung gehört in den Bereich der PC?4-Telefon-Ubertragungen,
bei denen zur Verbesserung des Signal/Rausch-Verhältnisses senderseitig nach einem vorbestimmten Gesetz
eine Kompression der Pegel und empfängerseitig umgekehrt eine
Expansion vorgenommen wird. Sie betrifft einen Dekodierer, der aus mehreren gleichartigen. Einzelmodu3n aufgebaut ist,
die so verdrahtet und zusammengeschaltet sind, dass sie durch ihr Zusammenspiel verschiedene Elementarfunktionen des Dekodiervorgangs
ausführen.
Es ist bekannt, dass bei der PCM-Ubertragung mit
standardisierter Kompression die Verschlüsselung eines Amplitudenpegels acht Bits umfasst:
409 82 5/0879 ./.
2. Drei Bits, die den Abschnitt der Kurve bestimmen, auf dem sich der verschlüsselte Pegel befindet (A, B, C);
3. Vier Bits (W, X, T, Z), die die Stellung des Pe-, gels auf dem durch die vorhergenannten Bits bestimmten Abschnitt
festlegen.
Jeder Abschnitt enthält sechzehn linear auf ihm gestaffelte Pegel; insgesamt gibt es acht Abschnitte, von denen
die ersten beiden die gleiche Steigung haben und gleichsinnig ausgerichtet sind; vom dritten Segment an nimmt die Steigung
so ab, dass jedes Segment jeweils die halbe Steigung seines Vorgängers aufweist.
Es sind Dekodierer für die PCM-Ubertragung mit Kompression
bekannt. Sie benutzen Netze von kalibrierten Widerständen und eine oder mehrere Stromquellen, die einen konstanten
Strom oder eine konstante Spannung liefern, sowie Schaltorgane mit acht oder sechzehn Stellungen.
Gegenüber den bekannten Bauweisen bietet die Erfindung
eine einfache und kostengünstigere Lösung durch Verwendung von drei gleichartigen i'oduln, die in geeigneter Weise so verdrahtet
sind, dass sie die Stellungsbits (V/, X, Y, Z) und das Zeichenbit S auswerten und mit einem weiteren Organ zusammenarbeiten,
das den durch die drei Bits A, B, C festgelegten Abschnitt wiederherstellt. Die Vorrichtung arbeitet mit zwei
Stromquellen, die eine konstante Spannung (+ V und - V) liefern, sowie mit einer Stromquelle, die einen konstanten Strom (I)
abgibt. /
409 825/0879 ''' ■
Im folgenden wird die Erfindung an Hand der beiliegenden
Figur beschrieben.
Die gesamte Schaltung enthält drei Moduln 10, 20, 30 mit gleichartigem Innenäufbau sowie eine vierte ünterbaugruppe
40 mit andersartigem Aufbau.
Die drei gleichartigen Moduln 10, 20, 30 enthalten jeweils vier Operationsverstärker 11, 12, 13, 14? 21, 22, 23
24; bzw. 31, 32, 33, 34- einen Ausgangsverstärker 16, 26 t 36
sowie eine1"Schaltvorrichtung 15a, 25a bzw. 35a, mit der der
Ausgang eires der vier Verstärker mit dem Eingang des Ausgangsverstärkers
desselben Moduls verbunden wird und der durch eine Dekodierlogik 15, 25 bzw.-35 eingestellt wird.
Im Modul 10 sind die vier Verstärker, 11, 12, 13? H
sowie der Ausgangsverstärker 16 als Folgeverstärker mit dem Verstärkungsfaktor
+ 1, hoher Eingangs- und sehr geringer Ausgangsimpedanz geschaltet. Der Ausgang des Verstärkers 16 führt zu
einem Kontaktpunkt P-, der mit allen negativen Eingängen der Verstärker 11 bis 14 verbunden ist.
Eine stabilisierte Spannung +V speist einen Spannungsteiler mit vier "/iderständen R1, R2, B3? ΐ?4, von denen die drei
letzten R2, B3, R4 denselben ohmsehen Wert haben. Die Anschlüsse
des Spannungsteilers sind mit den positiven Eingängen dar vier Verstärker 11 bis 14 verbunden, die somit die Spannungen 0,
V/4, 2V/4, bzw. 3V/4 erhalten. " - ' '
Die Dekodierlogik 15 empfängt zwei Stellungsbits hoher Wichtung Yv, X. "
409825/0879. ·/·
Im Modul 20 sind die vier Verstärker 21 bis 24 und der Ausgangsverstärker 26 ebenfalls als Folgeverstärker geschaltet.
Der Ausgang T des Verstärkers 26 ist ebenfalls mit den negativen Eingängen der vier Verstärker 21 bis 24 verbunden.
Eine Konstant-Stromquelle 27 lässt durch eine Widerstandskette
R5, R6, R7, R8, wobei die letzten drei Widerstände R6, R7, R8 denselben ohmschen Wert aufweisen, einen konstanten Strom I
fliessen.
Der Schalter 25a wird durch eine Dekodierlogik 25, die die beiden Stellungsbits Y, Z geringer Wichtung empfängt,
eingestellt.
Der untere Kontaktpunkt Q der Widerstandskette R5 bis R8 ist mit dem Punkt P über einen Widerstand R, dessen Rolle
weiter unten erklärt wird, verbunden.
Der Stromerzeugerkreis 27 schliesst sich über eine nicht im Einzelnen dargestellte Impedanz, die am Ausgang des
Verstärkers l6 vorliegt.
Im Modul 30 ist der Ausgang T des Verstärkers 26 mit dem positiven Eingang des Verstärkers 31 und dem positiven Eingang
des Verstärkers 32 verbunden.
Der negative Eingang des Verstärkers 31 ist einerseits über einen Widerstand rl· mit dem Ausgang U des Verstärkers
und andererseits über einen Widerstand rll mit der Masse und über Widerstände rl2 und rl3 mit einer Gleichstromquelle mit
der Spannung -V verbunden, wobei die Widerstände so ausgelegt
409825/0879 ■ ·/·
sind, dass die Spannung am Punkt T, zu der noch eine Basisspannung
des dem Ende des ersten Abschnitts der Kodierkurve entsprechenden Amplitudenwerts hinzukommt, mit dem Faktor +2 verstärkt
wird. Der negative Eingang des Verstärkers 32 ist über ein Widerstandsnetz rl4, Π5, das so ausgelegt ist, dass die
Spannung am Punkt T mit dem Faktor +2 verstärkt wird, mit dem Punkt U und der Masse verbunden.
Die positiven Eingänge der Verstärker 33 und 34 liegen an Masse. Der negative Eingang des Verstärkers 33 ist einerseits
mit dem Ausgang U des Verstärkers 36 -und andererseits mit dem
Punkt T über ein Widerstandsnetz rl6, rl7, das so ausgelegt ist,
dass die Spannung im Punkt T mit dem Faktor -2 verstärkt wird, verbunden. Der negative Eingang des Verstärkers 34 ist einerseits
mit dem Ausgang U des Verstärkers 36 und andererseits
über ein Widerstandsnetz rl8, rl9, r20, r21, das so ausgelegt ist, dass die Spannung im Punkt T, zu der noch eine Basisspan=
nang entsprechend der Amplitude am Ende des ersten Abschnitts der Kodierkurve Hinzukommt, mit dem Faktor -2 verstärkt wird,
mit einer Spannungsquelle mit der Spannung +V verbunden.
Die Dekodierlogik 35 stellt den Schalter 35a in Abhängigkeit
des Zeichenbits S und eines Bits L ein, das sich aus
der Summe A+B+C ergibt, die durch einen ODER-SchaItkreis 39
erstellt wird.
Schliesslich gehört zum erfindungsgemässen Dekodierer noch ein Umschalter mit acht Stellungen 40 bekannter Bauart,
dessen Eingänge 41 mit einem Spannungsteiler, der aus den
409825/0879 ./.
Widerständen rl, r2 ... r7 gebildet wird, verbunden ist. In "bekannter Weise besitzen die V/iderstände r1 und r2 den
gleichen Wert, der gemeinsame Kontakt von r1 und r2 ist mit
den beiden unteren Punkten des Schalters verbunden, der Widerstand r7 mit dem Punkt U, die -7iderstande r3... r? weisen
ohmsche Widerstände auf, deren "rert geometrisch mit dem Paktor
2 wächst. Der Schalter 42a wird durch eine Dekodierlogik 42 eingestellt, die die drei Abschnittsbits A, B, C erhält. Ein
Ausgangsverstärker 431 äer die Impedanz herabsetzt, liefert
am Ausgang 44 den dekodierten Pegel.
Tie Arbeitsweise der e rf in dungs ge mass en Vorrichtung
ist die folgende; Der Widerstand B ist so bemessen, dass er eine Spannungsstufe liefert, die gleich einem halben Quanti-
fizierungsschritt ist. Denn bekanntlich ist es vorteilhaft,
als entschlüsselten Wert nicht den an der unteren Klemme eines
Dekodierschritts vorliegenden v/ert, sondern einen Mittelwert
zu wählen j so erhält man eine fortlaufende Dekodierkurve, die
nicht unterbrochen ist, wenn man von den negativen Pegeln zu den positiven übergeht und umgekehrt.
Man findet also am Punkt Q je nach den '"erten VJ
und X folgende Vierte:
0,5p 4,5p 8,5p 12,5p, wobei ρ den r/ert eines Schrittes bezeichnet.
Bei einem dieser vier Werte fugt der Modul 20 einen von vier Werten, die gleich Op, 2p, 3p sind, hinzu.
409825/0879
Der so im Punkte T erhaltene Wert wird zum Punkte TJ entweder mit dem Vorzeichen + und einem Faktor 2 oder mit dem
Vorzeichen - und einem Paktor 2, je nach Wert des Zeichenbits S,
öden- je nach dem Wert des Bits L, um die Amplitude eines Abschnitts
verschoben oder nicht zum Punkt U Übertragen. Die Information L bedeutet "Schritt 1 bis 16" für den ersten Abschnitt
(A+B+C = 0) und "Schritt 17 bis 32" für den zweiten Abschnitt (A+B+C+ ^ 0).
Mit diesen drei Moduln 10, 20 und 30 wird ein rein
linearer Dekodierer gebildet, der ohne Kompression arbeitet. Im Bahmen der Erfindung könnte mit η Moduln ein linearer
Dekodierer mit 4n Stufen gebaut werden.
-Patentanspruche-
403825/0879
Claims (5)
1. Dekodierer für PCM-Ubertragung, mit dem 4 linear gestufte Stellungen bestimmt werden können,
dadurch gekennzeichnet, dass er η miteinander
verschaltete Moduln gleichen inneren Aufbaus (10, 20) mit jeweils vier Verstärkereinheiten (11...14» 21...24) und
einem Ausgangsverstärker (16, 26) besitzt, wobei die Moduln
mit durch eine Logik (15, 25) gesteuerten Umsehältmittelii (15a,
25a) versehsn sind, and an Ausgang die Summe der Kodierstuf on, die
jeweils um vier abnehmen, in Abhängigkeit von zwei Kodierbits (W, X bzw. Y,. Z), die auf die Logik (15, 25) jedes der Moduln
(10, 20) gegeben werden, liefern.
2. Dekodierer gemäss Anspruch 1, dadurch
gekennzeichnet, dass er für sechzehn Stufen zwei Moduln enthält, von denen der erste Beferenzspannungen aus
einem Spannungsteiler (B1 ., .I?4) und der zweite Referenzspannungen
aus einer Stromquelle mit konstantem Strom (27), der in ein '"/idersfcandsnetz geleitet wird5 das mit dem Ausgang des
ersten Moduls (B5, Bö, B7, B8, Β) verbunden ist, erhält.
3. Dekodierer gemäss Anspruch 2, dadurch gekennzeichnet, dass er einen dritten Modul (30)
desselben Innenaufbaus, wie ihn die beiden ersten Moduln (10,20)
aufweisen, besitzt, in dem zwei Verstärker (31? 33) so geschaltet
sind, dass sie die am Ausgang (T) des zweiten Moduls empfangene
409825/0879 ./,
Spannung mit dem Fa.ktor (+2 bzw. -2) verstärken, und in dem zwei
weitere Verstärker (32, 34) so geschaltet sind, dass sie die am
Ausgang (T) des zweiten Moduls empfangene und um eine feste Grundspannung erhöhte Spannung um einen Faktor (+2 bzw. -2)
verstärken, je nachdem,ob der zu verschlüsselnde Pegel im
ersten Abschnitt eines gemäss einem Kompressionsgesetz verlaufenden
Linienzugs oder in einem anderen Abschnitt vorhanden ist.
4. Dekodierer gemäss Anspruch 3? dadurch
gekennzeichnet, dass die* Logik (35) des dritten Moduls (30) ein Zeichenbit (S) und die logische Summe (L) der
drei Bits (A, B, C), die den Abschnitt eines Kompressionsverlaufs mit acht Abschnitten bestimmen, empfängt.
5. Dekodierer gemäss Anspruch 4 mit einem Ausgangsverstärker,
einer Kette von Widerständen, deren Werte geometrisch mit dem Paktor 2 anwachsen, und einem Schalter mit acht Stellungen,
der einen der Kontaktpunkte der V/iderstandskette mit dem Eingang des Verstärkers verbindet, dadurch
gekennzeichnet, dass die Widerstandskette (r1.,.r7)
mit dem Ausgang (U) des dritten Moduls (30) verbunden ist und dass der Schalter (42a) durch eine Logik (42) gesteuert wird,
die die drei Bits (A, B, C) erhält, die einen der Abschnitte des nach einem Kompressionsgesetz gebildeten Linienzugs bestimmen.
409825/0879
Leerseite
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR7245037A FR2221875A1 (de) | 1972-12-18 | 1972-12-18 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE2361843A1 true DE2361843A1 (de) | 1974-06-20 |
Family
ID=9108866
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2361843A Withdrawn DE2361843A1 (de) | 1972-12-18 | 1973-12-12 | Modular aufgebauter dekodierer fuer pcm-uebertragung |
Country Status (11)
Country | Link |
---|---|
US (1) | US3895378A (de) |
JP (1) | JPS4998161A (de) |
BE (1) | BE808533A (de) |
DE (1) | DE2361843A1 (de) |
FR (1) | FR2221875A1 (de) |
GB (1) | GB1427769A (de) |
IE (1) | IE38634B1 (de) |
IT (1) | IT1000519B (de) |
LU (1) | LU69002A1 (de) |
NL (1) | NL7317352A (de) |
SE (1) | SE398284B (de) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4160244A (en) * | 1976-02-25 | 1979-07-03 | National Semiconductor Corporation | Conversion circuit |
US4196420A (en) * | 1978-05-30 | 1980-04-01 | National Semiconductor Corporation | Expanded analog-to-digital converter having one-half LSB shift |
US4338591A (en) * | 1981-06-09 | 1982-07-06 | Analog Devices, Incorporated | High resolution digital-to-analog converter |
GB2144286B (en) * | 1983-07-30 | 1986-10-08 | Ferranti Plc | Digital to analogue converters |
US4811017A (en) * | 1987-07-20 | 1989-03-07 | Zdzislaw Gulczynski | Digital-to-analog converter |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3366949A (en) * | 1964-10-07 | 1968-01-30 | Bell Telephone Labor Inc | Apparatus for decoding logarithmically companded code words |
US3560958A (en) * | 1967-01-30 | 1971-02-02 | Dana Lab Inc | Electrical switching system |
US3543264A (en) * | 1967-06-23 | 1970-11-24 | Bell Telephone Labor Inc | Circuit for selectively applying a voltage to an impedance |
US3810158A (en) * | 1968-07-09 | 1974-05-07 | Tokyo Shibaura Electric Co | Decoding system |
US3678504A (en) * | 1970-08-05 | 1972-07-18 | Bell Telephone Labor Inc | Segment analog-to-digital or digital-to-analog converter |
NL7200531A (de) * | 1971-01-25 | 1972-07-27 |
-
1972
- 1972-12-18 FR FR7245037A patent/FR2221875A1/fr not_active Withdrawn
-
1973
- 1973-12-11 IE IE2242/73A patent/IE38634B1/xx unknown
- 1973-12-12 BE BE1005580A patent/BE808533A/xx unknown
- 1973-12-12 DE DE2361843A patent/DE2361843A1/de not_active Withdrawn
- 1973-12-14 LU LU69002A patent/LU69002A1/xx unknown
- 1973-12-14 SE SE7316923A patent/SE398284B/xx unknown
- 1973-12-17 IT IT70725/73A patent/IT1000519B/it active
- 1973-12-18 GB GB5864173A patent/GB1427769A/en not_active Expired
- 1973-12-18 JP JP48140421A patent/JPS4998161A/ja active Pending
- 1973-12-18 US US425780A patent/US3895378A/en not_active Expired - Lifetime
- 1973-12-18 NL NL7317352A patent/NL7317352A/xx not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
IE38634L (en) | 1974-06-18 |
GB1427769A (en) | 1976-03-10 |
IE38634B1 (en) | 1978-04-26 |
FR2221875A1 (de) | 1974-10-11 |
NL7317352A (de) | 1974-06-20 |
BE808533A (fr) | 1974-06-12 |
LU69002A1 (de) | 1974-07-05 |
US3895378A (en) | 1975-07-15 |
SE398284B (sv) | 1977-12-12 |
IT1000519B (it) | 1976-04-10 |
JPS4998161A (de) | 1974-09-17 |
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8141 | Disposal/no request for examination |