DE2331440C3 - Monolithic semiconductor memory - Google Patents

Description

Die Erfindung betrifft einen monolithischen Halbleiterspeicher gemäß Oberbegriff des Patentanspruchs 1.The invention relates to a monolithic semiconductor memory according to the preamble of the patent claim 1.

Durch die IBM-TDBs, September 1966, S. 420 und ♦21, November 1966, S. 702, und Juni 1967, S. 85 und 86, sind Speicher mit Feldeffekt-Transistoren bekanntgeworden, deren Speicherzellen durch gleichzeitige Erregung von Wortleitung und ausgewählter Bitleitung ;rfolgt. Die Bitleitungen werden auch gleichzeitig als Xbfrageleitungen oder als Leseleitungen verwendet. Die in diesen Veröffentlichungen gezeigten Speicherzellen benötigen jedoch zur Aufrechterhaltung des Speicherzustands eine konstante Speisespannung, dam in der Speicherzelle auftretende Leckströme komper siert werden können. Durcii die stationär anliegend Speisespannung ist die in den Speicherzellen auftreter s de Verlustleitung noch zu groß, um einen hohe Integrationsgrad erzielen zu können, weil durch di Verlustleistung eine zu große Wärmeentwicklunj hervorgerufen wird, die die Betriebsfähigkeit de Speicherzellen nachteilig beeinflußt. Um diesen NachThrough the IBM TDBs, September 1966, p. 420 and ♦ 21, November 1966, p. 702, and June 1967, p. 85 and 86, memories with field effect transistors have become known, their memory cells by simultaneous excitation of the word line and selected Bit line; follows. The bit lines are also used at the same time as query lines or as read lines. However, the memory cells shown in these publications require a constant supply voltage to maintain the memory state, so that leakage currents occurring in the memory cell can be compensated. Because of the stationary supply voltage, the power loss in the memory cells is still too great to be able to achieve a high degree of integration, because the power dissipation causes excessive heat development, which adversely affects the operability of the memory cells. About this night

ίο teil zu beseitigen, wurde in der deutschen Patentschrif 18 16 356 ein Speicher mit Speicherzellen vorgeschla gen, der dadurch gekennzeichnet ist, daß die beiden als Lastwiderstände dienenden Steuertransistoren mii einer ihrer Elektroden je einer Bitleitung zum Einspeichern einer Null bzw. Eins verbunden sind, die von je einer Impulsspannungsquelle gespeist werden, und daß die Steuer elektroden der Steuertransistoren mit einer Wortleitung verbunden sind, die über ein ODER-Glied zum Ein- bzw. Ausspeichern mit einer ersten /mpu/sspannungsqueile oder mi" einer zweiten Spannungsquelle verbunden sind, die im Ruhezustand der Speicherzelle Nachladeimpulse zur Aufrechterhaltung des jeweiligen Informationszustandes abgibt, und daß beim Ausspeichern ein Leseverstärker mit einer oder beiden Bitleitungen verbunden wird, und über die Wortleitung ein Abfrageimpuls von der Impulsspannungsquelle auf die Steuerelektrode gegeben wird.ίο to eliminate part, was in the German patent specification 18 16 356 a memory with memory cells is proposed, which is characterized in that the two as Control transistors serving load resistors with one of their electrodes each have a bit line to the Storing a zero or one connected, each fed by a pulse voltage source, and that the control electrodes of the control transistors are connected to a word line which has a OR element for storing or removing with a first / mpu / s voltage source or mi "a second Voltage source are connected to maintain the recharge pulses in the idle state of the memory cell of the respective information state emits, and that when releasing a read amplifier with a or both bit lines is connected, and an interrogation pulse from the pulse voltage source via the word line is given to the control electrode.

Obwohl diese Lösung den Vorteil hat, daß ein stationäres Aufrechterhalten einer Speisespannung an der Speicherzelle nicht erforderlich ist, da durch die Impulsquellen an der Wortleitung die auftretenden Leckströme durch einen Nachladeimpuls kompensiert werden, hat diese Schaltungsanordnung jedoch den Nachteil, daß die Impulsquellen für die Nachladeimpulse mit den Impulszyklen synchronisiert sind und daß dadurch sich eine Addition von Schreib-, Lese- und Nachladezyklus ergibt. Dadurch, daß die beschriebenen Zyklen hintereinander verlaufen, werden die dazu erforderlichen Zeilen zwangsläufig addiert und die mittlere Zugriffszeit eines derartig aufgebauten Speichers herabgesetzt.Although this solution has the advantage that a stationary supply voltage is maintained of the memory cell is not required, since the pulse sources on the word line cause the Leakage currents are compensated by a recharge pulse, this circuit arrangement has the Disadvantage that the pulse sources for the recharge pulses are synchronized with the pulse cycles and that this results in an addition of the write, read and reload cycle. Because the described Cycles run one after the other, the lines required for this are inevitably added and the Average access time of a memory constructed in this way is reduced.

Aus der deutschen Offenlegungsschrift 19 58 309, insbesondere S. 6 und 14, ist ein Datenspeicher bekannt, dessen Regeneration entweder periodisch durch ein extern erzeugtes Regenerationssignal erfolgt oder automatisch während des Ein- oder Auslesezyklus durch asynchrone Impulsquellen. Allerdings sind hier Einrichtungen vorgesehen, die während einer Einleseoperation die regenerierten Daten von derjenigen Speichereinheit sperren, in die neue Daten eingelesen werden. Dabei ist der Regenerationsverstärker zwischen dem Ausgang und den Dateneingangsanschlüssen der einzelnen Speicherzellen angeschlossen. Dies hat jedoch den Nachteil, daß sich der gesamte Einlesezyklus bzw. Auslesezyklus um die Regenerationsdauer erhöht, wenn die Regeneration während des Aus- oder Einlesezyklus erfolgt. Obwohl zwar auch hier nicht die Regeneration von einem starren Impulszug gesteuert wird, ist eine Synchronisierung des Regenerationssignals mit denFrom the German Offenlegungsschrift 19 58 309, in particular pp. 6 and 14, a data memory is known, its regeneration either takes place periodically by an externally generated regeneration signal or automatically during the read-in or read-out cycle through asynchronous pulse sources. However, there are facilities here provided that the regenerated data from that memory unit during a read-in operation block into which new data are read. The regeneration amplifier is between the output and connected to the data input connections of the individual memory cells. However, this has the Disadvantage that the entire read-in cycle or read-out cycle increases by the regeneration time if the regeneration takes place during the read-out or read-in cycle. Although not regeneration here either controlled by a rigid pulse train is a synchronization of the regeneration signal with the

do Lese- bzw. Schreibzyklen erforderlich. Die Ansteuerung der Speicherzeilen erfolgt dabei von einem Schieberegister her. Die Speicherplättchen sind vermittels eines Plättchenwählsignals, das ein Plättchen-Decodierer liefert, wählbar, die Zeilen von einem Zeilendecodiererdo read or write cycles required. The control the memory lines are made from a shift register. The memory platelets are by means of one Plate selection signal provided by a plate decoder, selectable, the lines from a line decoder

6_S her. Zeilen- und Plättchen-Wählsignal führen auf eine UND-Schaltung bei jeder Speicherzelle, über die, wenn auch das Spaltenwählsignal an ihr anliegt, die Speicherzelle ausgewählt wird.6 _S her. Row and platelet selection signals lead to an AND circuit in each memory cell, via which, if the column selection signal is also applied to it, the memory cell is selected.

Die Aufgabe der Erfindung besteht nun darin, einen Halbleiterspeicher, insbesondere mit Speicherzellen aus Feldeffekt-Transistoren zu schaffen, bei dem die Nachladezyklen nicht mit den Lese- und Schreibzyklen synchronisiert werden müssen und oei dem sich die Einzelheiten für die Nachladezyklen, Lese- oder Schreibzyklen nicht addieren.The object of the invention is now to provide a semiconductor memory, in particular with memory cells To create field effect transistors in which the recharge cycles do not match the read and write cycles must be synchronized and the details for the reloading cycles, read or Do not add write cycles.

Die erfindungsgemäße Lösung besteht im Kennzeichen des Patentanspruchs!.The solution according to the invention consists in the characterizing part of the claim !.

Beim vorliegenden Speicher liegen die Regenerationsverstärker nicht zwischen dem Ausgang und den Dateneingangsanschlüssen der einzelnen Speicherzellen, sondern die Schaltungen für die Regeneration liegen auf der einen Seite des Speichers und die Schaltungen für die Decodierung auf den anderen Seiten, so daß eine gegenseitige Beeinflussung nicht erfolgt. Durch die Aufteilung des Speichers in zwei Teile ist es außerdem möglich, daß tatsächlich aus dem Speicher ausgelesen werden kann, während andere Teile gleichzeitig regeneriert werden, ohne daß sich die Zeilen dafür addieren.In the present memory, the regeneration amplifiers are not located between the output and the Data input connections of the individual memory cells, but the circuits for the regeneration are on one side of the memory and the decoding circuitry on the other Sides, so that there is no mutual influence. By dividing the memory into two parts it is also possible that the memory can actually be read while others Parts are regenerated at the same time without the rows adding up.

Die Erfindung wird nun von in den Zeichnungen dargestellten Ausführungsbeispielen näher erklärt. Es zeigtThe invention will now be explained in more detail by the exemplary embodiments shown in the drawings. It indicates

F i g. 1 ein Blockschaltbild mit einem Speicher und den zugehörigen Peripherie-Schaltkreisen,F i g. 1 is a block diagram with a memory and the associated peripheral circuits,

Fig. 2 ein detailliertes Schaltbild eines Teils dei· F i g. 1 undFig. 2 is a detailed circuit diagram of part of the F i g. 1 and

Fig.3 ein Impulsdiagramm für den Speicher nach den F i g. 1 und 2.3 shows a pulse diagram for the memory according to the F i g. 1 and 2.

Die in Fig. 1 dargestellten Speicherebenen 100 und 200 enthalten eine Vielzahl von wechselstronistabilen Speicherzellen. Wie aus der Abbildung zu ersehen ist. sind 64 Paare Bit-Abfrageleitungen ß/5 von jedem Bit-Dekodierer 12 zu jeder Speicherebene geführt. Außerdem führen 32 Wortleitungen W/L zum Wortdecodierer 102 bzw. 202 über Torglieder 104 bzw. 204. Jede Speicherebene kann 64 χ 32 Bits speichern, d. h. 2048 Bits, was einer Kapazität von 2K. Bit entspricht. Die hier angenommene Dichte der Integration wird durch die verwendete Technologie begrenzt. Es sind selbstverständlich auch höhere Integrationsdichten möglich. Wenn hingegen eine Technologie verwendet würde, die eine Begrenzung von 512 Bits auf einem einzelnen Halbleiterplättchen hervorrufen würde, dann müßte die .Speicherebene 100 bzw. 200 aus jeweils vier einzelnen Speicherplättchen hergestellt werden.The memory planes 100 and 200 shown in FIG. 1 contain a multiplicity of memory cells which are alternately stable. As can be seen from the picture. 64 pairs of bit query lines ß / 5 are routed from each bit decoder 12 to each memory plane. In addition, 32 word lines W / L lead to the word decoder 102 or 202 via gate elements 104 or 204. Each memory level can store 64 × 32 bits, ie 2048 bits, which is a capacity of 2K. Bit corresponds. The density of integration assumed here is limited by the technology used. Of course, higher integration densities are also possible. If, on the other hand, a technology were used that would cause a limitation of 512 bits on a single semiconductor chip, then the storage level 100 or 200 would have to be produced from four individual memory chips.

Unabhängig von der Größe bzw. der Integrationsdichte werden jedoch Peripherie-Schaltkreise bzw. Nachladeschaltkreise auf das Halbleiterplättchen mit aufgebracht.Regardless of the size or the integration density, however, peripheral circuits or Reloading circuits applied to the semiconductor die with.

Im nachfolgenden wird nun an Hand der F i g. 1 speziell die Regeneration bzw. das Nachladen der Speicherzellen beschrieben. Eine asynchrone Impulsquelle 106 liefert zwei Sätze von Impulszügen auf das Schieberegister 108. Das Schieberegister ist ein 32-Bit-Schieberegister, um die Anpassung an die 32 Wortleitungen zu ermöglichen. Jeder der 32 Ausgänge des Schieberegisters 108 ist mit einer korrespondierenden Wortleitung über das Torglied 110 verbunden. Wie aus F i g. 1 zu ersehen ist, empfängt die Steuerschaltung 112 von jedem der Ausgänge des Schieberegisters 108 die Eingangsimpulse und erzeugt seinerseits ein Eingangssignal dazu. Wie später noch gezeigt werden wird, ist es zur Verringerung der Leistungsaufnahme sehr vorteilhaft, wenn nur ein Ausgang des Schieberegisters 108 eine binäre 1 enthält und die anderen Anseänee eine 0 enthalten. In diesem Beispiel gibt die Steuerschaltung 112 eine 1 in die erste Stufe des Verschieberegisters 108 und gibt eine 1 erst dann wieder ein, wenn die bereits eingegebene 1 aus der letzten Stufe des Schieberegisters 108 ausgeschoben ist. Aus diesem Grunde kann die Steuerschaltung 112 aus einem Exklusiv-ODER-Glied bestehen, welches nur dann eine 1 am Ausgang liefert, wenn alle 32 Eingänge 0 sind.In the following, with reference to FIG. 1 specifically describes the regeneration or recharging of the storage cells. An asynchronous pulse source 106 provides two sets of pulse trains to the shift register 108. The shift register is a 32-bit shift register to allow adaptation to the 32 word lines. Each of the 32 outputs of the shift register 108 is connected to a corresponding word line via the gate element 110. As shown in FIG. 1, the control circuit 112 receives the input pulses from each of the outputs of the shift register 108 and in turn generates an input signal thereto. As will be shown later, it is very advantageous to reduce the power consumption if only one output of the shift register 108 contains a binary 1 and the other outputs contain a 0. In this example, the control circuit 112 enters a 1 into the first stage of the shift register 108 and only enters a 1 again when the 1 already entered has been shifted out of the last stage of the shift register 108. For this reason, the control circuit 112 can consist of an exclusive OR element which only supplies a 1 at the output when all 32 inputs are 0.

Die Regenerations- bzw. Nachlpdeschaltungen für die Speicherebene 200 umfassen eine asynchrone Impulsquelle 206, ein Schieberegister 208, ein Torglied 210 und eine Steuerschaltung 212. Für die Speicherebene 200 umfassen die Regenerations- bzw. Nachladeschaltungen somit entsprechende Schaltungen.The regeneration or replenishment circuits for the memory level 200 comprise an asynchronous pulse source 206, a shift register 208, a gate element 210 and a control circuit 212. For the memory level 200 the regeneration or recharging circuits thus comprise corresponding circuits.

In F i g. 2 ist nun ein Teil der Schaltung von F i g. 1 detaillierter dargestellt. Entsprechende Teiie in beiden Figuren wurden mit gleichen Bezugszeichen, so weit es möglich war, versehen.In Fig. 2 is now part of the circuit of FIG. 1 shown in more detail. Corresponding parts in both figures have been given the same reference numbers so far was possible, provided.

In F i g. 2 sind zwei wechselstromstabile Speicherzellen aus einer 2048-Bit-Speicherebene 100 gezeigt. Die erste Zelle besteht aus den kreuzgekoppelten Transistoren ζ) 1 und Q 2, die mit den entsprechenden Transistoren Q 3 und ζ) 4 verbunden sind. Die zweite Stelle besteht aus den Transistoren Q1' und Q 2', die mit den entsprechenden Transistoren Q3' und ζ>4' verbunden sind. Alle verwendeten Transistoren sind in diesem Beispiel als Feldeffekt-Transistoren ausgeführt. Alle wechselstromstabilen Speicherzellen, die wenigstens vier Anschlußpunkte aufweisen, können entsprechend dem beschriebenen Ausführungsbeispiel betrieben bzw. geschaltet werden.In Fig. 2, two AC-stable memory cells from a 2048-bit memory plane 100 are shown. The first cell consists of the cross-coupled transistors ζ) 1 and Q 2, which are connected to the corresponding transistors Q 3 and ζ) 4. The second place consists of the transistors Q 1 'and Q 2', which are connected to the corresponding transistors Q3 ' and ζ>4'. All transistors used in this example are field-effect transistors. All alternating current stable memory cells which have at least four connection points can be operated or switched in accordance with the exemplary embodiment described.

Der Decodierer \02A ist ein Teil des Decodierers 102, und zwar der Teil, der mit der Wortleitung 1 in Verbindung steht. Der Ausgang des Wortdecodierers 102Λ ist mit einem der geschalteten Anschlußpunkte des Transistors Q 104 verbunden, der seinerseits ein Teil des Torgliedes 104 ist und der Wortleitung 1 zugeordnet ist. Der andere geschaltete Anschlußpunkt des Transistors Q104 ist mit der Speicherebenenseite der Wortleitung 1 verbunden, so daß praktisch 64 Zellen in Serie sind. Q 104 bekommt einen Torimpuls CS, wenn zur Speicherebene Zugriff gewünscht wird.The decoder \ 02A is a part of the decoder 102, specifically the part which is connected to the word line 1. The output of the word decoder 102Λ is connected to one of the switched connection points of the transistor Q 104, which in turn is part of the gate element 104 and is assigned to the word line 1. The other switched connection point of the transistor Q 104 is connected to the memory plane side of the word line 1, so that practically 64 cells are in series. Q 104 receives a gate pulse CS when access to the memory level is desired.

Die Stufe 108Λ des Verschieberegisters ist die erste Stufe des Schieberegisters 108, während die Stufe 108X die 32ste Stufe des Schieberegisters 108 repräsentiert. Das gezeigte Schieberegister ist als ein Zweitakt-Schieberegister ausgeführt und hat einen Eingangstransistor Q108, einen Speicherteil 107 und einen Ausgangstransistor ζ) 109. Da zweitaktige Schieberegister allgemein bekannt sind, wird eine genaue Beschreibung des Schieberegisters nicht gegeben. Es soll nur erwähnt sein, daß die Feldeffekt-Transistoren zwei geschaltete Anschlußpunkte und einen schaltenden Anschlußpunkt aufweisen. Der Transistor £>108 empfängt einen schaltenden Impuls von der asynchronen Impulsquelle 106 an seinem schaltenden Anschlußpunkt. Der Transistor Q109 empfängt einen schaltenden Impuls von der asynchronen Impulsquelle 1iO6. Die schaltenden Anschlußpunkte wurden mit Phase 1 und Nicht-Phase 1 als Kennzeichen versehen, um zu zeigen, daß jeweils einer der Ausgänge der asynchronen Impulsquelle 106 invers zum anderen ist. Der Transistor C? 110 ist mit der Wortleitung 1 innerhalb des Torgiißdes 110 verbunden. Von den geschalteten Anschlußpunkten des Transistors CIlO ist einer mit dem Ausgang der ersten Stufe des Schieberegisters 108 und der andere mit der Wortleitung 1 der Speicherebene verbunden. Der schaltende Anschlußpunkt des Transistors 110 empfängt den Nachladeimpuls R. Für das Funktionieren der vorliegen-The stage 108Λ of the shift register is the first stage of the shift register 108, while the stage 108X represents the 32nd stage of the shift register 108 . The shift register shown is designed as a two-cycle shift register and has an input transistor Q 108, a memory section 107 and an output transistor ζ) 109. Since two-cycle shift registers are generally known, a detailed description of the shift register is not given. It should only be mentioned that the field effect transistors have two switched connection points and one switching connection point. The transistor £> 108 receives a switching pulse from the asynchronous pulse source 106 at its switching connection point. The transistor Q 109 receives a switching pulse from the asynchronous pulse source 1iO6. The switching connection points have been labeled phase 1 and non-phase 1 in order to show that in each case one of the outputs of the asynchronous pulse source 106 is inverse to the other. The transistor C? 110 is connected to word line 1 within gate 110 . Of the switched connection points of the transistor CI10, one is connected to the output of the first stage of the shift register 108 and the other is connected to the word line 1 of the memory plane. The switching connection point of the transistor 110 receives the recharge pulse R.

den Erfindung ist es erforderlich, daß der Impuls R und die Impulse CSnicht in Phase miteinander sind und nicht gleichzeitig auftreten, so daß nur einer der Transistoren Q 104 oder ζ) 110 zu irgendeiner Zeit eingeschaltet sein kann. Der Aufbau der Schieberegisterstufe 108A" ist mit dem der Schieberegisterstufe 108 identisch. Der Transistor QMO' ist das Äquivalent zum Transistor Q 110 und ist mit der Wortleitung 32 verbunden.The invention requires that the pulse R and the pulses CS be out of phase with each other and not occur simultaneously so that only one of the transistors Q 104 or ζ) 110 can be on at any one time. The structure of the shift register stage 108A ″ is identical to that of the shift register stage 108. The transistor QMO ′ is the equivalent of the transistor Q 110 and is connected to the word line 32.

Im nachfolgenden wird nun die Betriebsweise einer wechselstromstabilen Speicherzelle, die innerhalb eines wechselstromstabilen Speichers arbeitet, beschrieben. Zunächst sei noch einmal festgestellt, daß eine wechselstromstabile Speicherzelle eine periodische Regeneration bzw. Nachladung erfordert. In einer Speicherebene mit gleichstromstabilen Speicherzellen sind alle Speicherzellen zu jedem Zeitpunkt über die entsprechenden Decoder zugriffsbereit. Im vorliegenden Falle sind Regenerations- bzw. Nachlademittel erforderlich, die periodisch diejenige Speicherzelle nachladen, die am wenigsten innerhalb einer Speicherebene selektiert wurde. Außerdem sind Sperrschaltungen erforderlich, die verhindern, daß die Regenerationsschaltkreise auf eine Speicherzelle wirken können, wenn Zugriff zur Speicherebene gewünscht wird. Die Regenerations- bzw. Nachladeschaltkreise sind in Fi g. 1 dargestellt und bereits beschrieben, so daß eine nochmalige Beschreibung an dieser Stelle entfällt. Es wird angenommen, daß beim normalen Betrieb der Speicherebene 100 das System zu den Speicherzellen Zugriff über üen Wortdecodierer 102 und den Bitdecodierer 12 bekommt. Wenn der Speicher z. B. aus mehreren Speicherebenen oder Gruppen beste:ht, dann ist noch ein drittes Signal zur Auswahl erforderlich, um die entsprechende Speicherebene auswählen zu können. Dieses Signal wird bekannterweise als Chip- oder Plättchenauswahlsignal CSbezeichnet. Im vorliegenden Fall wird das Chip- bzw. Pläiichenauswahlsignal CS auf den Eingang der Torschaltung 104 gegeben. Außerdem ist für die Betriebsweise ein Nachladeimpuls R am Torglied 110 erforderlich.In the following, the mode of operation of an alternating current stable memory cell, which operates within an alternating current stable memory, will now be described. First of all, it should be stated once again that an alternating current stable storage cell requires periodic regeneration or recharging. In a memory level with DC stable memory cells, all memory cells are ready for access at any time via the corresponding decoders. In the present case, regeneration or reloading means are required which periodically reload the memory cell that was least selected within a memory level. In addition, blocking circuits are required which prevent the regeneration circuits from being able to act on a memory cell when access to the memory plane is desired. The regeneration and recharging circuits are shown in Fi g. 1 and has already been described, so that a repeated description is not required at this point. It is assumed that during normal operation of the memory plane 100 the system gets access to the memory cells via a word decoder 102 and the bit decoder 12. If the memory z. B. consists of several memory banks or groups: ht, then a third signal is required for selection in order to be able to select the corresponding memory bank. This signal is known as the chip or die selection signal CS . In the present case, the chip or plate selection signal CS is applied to the input of the gate circuit 104 . In addition, a reload pulse R on the gate member 110 is required for the mode of operation.

Wie aus dem Vorhergehenden hervorgeht, ist es unbedingt erforderlich, daß nur eins der Torglieder 104 oder 110 zur Speicherebene 100 Zugriff hat, und zwar über eine der Wortleitungen 1 bis 32 zu einer bestimmten Zeit. Wie aus F i g. 2 zu ersehen ist, sind die Wortieitungen wie W/L 1 und W/L32 mit ihrem zugeordneten Schieberegister und den entsprechenden Torstufen dargestellt. Es wird nun angenommen, daß die Steuerschaltung 112 gerade ein 1-Signal zu einem der geschalteten Anschlußpunkte des Transistors ζ) 108 gegeben hat Ein »Phase 1« schaltendes Signal von der asynchronen Impulsquelle 106 gibt dann ein 1-Signa! zum Speicherabschnitt 107 der Schieberegisterstufe 108A Wenn die asynchrone Impulsquelle umschaltet, dann wird das negierte »Phase-1 «-Signal auf den schaltenden Anschluß von Q109 gegeben, und das 1-Signal gelangt zum Anschlußpunkt A. Dieses 1-Signal wird auf folgende Punkte geführt: einer der geschalteten Anschlußpunkte von Q110, auf die nächste Schieberegisterstufe und auf einen der Eingänge der Steuerschaltung 112. Der Ausgang der Steuerschaltung 112 wird deshalb weiterhin 0-Signale auf Q 108 abgeben, so lange als irgendeines der Schieberegisterstufen eine 1 enthält Es soll hier bemerkt sein, daß die Hauptbedeutung dafür, daß nur eine 1 im Schieberegister umläuft darin besteht, daß die Verlustleitung bzw. die zum Speicher zugeführte Leistung so klein wie nur irgend möglich gehalten wird. Außerdem wird das !-Signal am Anschlußpunkt A nur über den Transistor QMO wenn er durch das Signal R geöffnet ist auf die zugehörige Wortleitung gegeben. Das Signal R ist von einer Dauer, die ausreicht, um die Zelle mit den Transistoren Q 1, Q2, ζ) 3 und QA voll zu regenerieren bzw. nachzuladen. Die in diesem Beispiel verwendete Speicherzelle besteht aus vier Feldeffekt-Transistoren, und sie ist als wechselstromstabile Speicherzelle ausgeführt, die über die Steuerelektroden der Transistoren Q3 und Q4 durch Zuführen vonAs can be seen from the foregoing, it is imperative that only one of the gates 104 or 110 has access to the memory plane 100, to be precise via one of the word lines 1 to 32 at any given time. As shown in FIG. 2, the word lines such as W / L 1 and W / L32 are shown with their assigned shift register and the corresponding gate stages. It is now assumed that the control circuit 112 has just given a 1 signal to one of the switched connection points of the transistor ζ) 108. A "phase 1" switching signal from the asynchronous pulse source 106 then gives a 1 signal! to storage section 107 of shift register stage 108A. When the asynchronous pulse source switches, the negated "phase 1" signal is applied to the switching terminal of Q109 , and the 1 signal is applied to connection point A. This 1 signal is applied to the following points : one of the connected connection points of Q 110 to the next shift register stage and one of the inputs of the control circuit 112. the output of the control circuit 112 will therefore continue to leave 0 signals at Q 108 as long as any one of the shift register stages contains a 1 It should here It should be noted that the main meaning that only a 1 is circulating in the shift register is that the power loss or the power supplied to the memory is kept as small as possible. In addition, the! Signal at the connection point A only via the transistor QMO when it is opened by the signal R supplied to the associated word line. The signal R has a duration which is sufficient to fully regenerate or recharge the cell with the transistors Q 1, Q 2, ζ) 3 and QA. The memory cell used in this example consists of four field effect transistors, and it is designed as an alternating current stable memory cell, which is supplied via the control electrodes of the transistors Q3 and Q4 by

ίο Impulsen regeneriert bzw. nachgeladen wird. Das Signal R muß dabei von solcher Größe und Dauer sein, daß eine korrekte Regeneration bzw. Nachladung der Speicherzelle möglich ist. Die Frequenz ist dabei abhängig von der Frequenz der asynchronen Impulsquelle 106. Die Speicherzelle wird außerdem über eine Wortleitung W/L 1 mittels eines Impulses nachgeladen, der vom System über den Wortdecoder und das Torglied Q 104 bei Anliegen des Torimpulses CS zur Speicherzelle gelangt.ίο pulses are regenerated or recharged. The signal R must be of such a size and duration that correct regeneration or recharging of the storage cell is possible. The frequency is dependent on the frequency of the asynchronous pulse source 106. The memory cell is also recharged via a word line W / L 1 by means of a pulse that arrives at the memory cell from the system via the word decoder and the gate element Q 104 when the gate pulse CS is applied.

In Verbindung mit Fig.3, in der die verschiedenen Impulsformen dargestellt sind, wird nun die asynchrone Regeneration bzw. Nachladung beschrieben. Der Impuls zu 8/4 ist dabei der Ausgangsimpuls der asynchronen Impulsquelle 106. Die Phase-1- und Nicht-Phase-1-Impulse sind die Verschiebeimpulse für das Schieberegister 108. Im vorliegenden Beispiel wird angenommen, daß der Phase-1-Impuls eine 1 in den Speicherabschnitt der ersten Stufe des Verschieberegisters einträgt, wenn sich der Phase-1-lmpuls im oberenIn connection with FIG. 3, in which the various pulse shapes are shown, the asynchronous regeneration or recharging will now be described. The pulse to 8/4 is the output pulse of the asynchronous pulse source 106. The phase 1 and non-phase 1 pulses are the shift pulses for the shift register 108. In the present example, it is assumed that the phase 1 pulse is a 1 enters the memory section of the first stage of the shift register when the phase 1 pulse is in the upper

Zustand befindet. Der nachfolgende Nicht-Phase-1-Impuls verschiebt diese 1 zum Punkt A. Der Ausgang der Impulsquelle 106 ist für asymmetrische Impulse ausgelegt, um die Zeit, die für die Regeneration während eines gegebenen Zyklus gegeben ist, zu erhöhen. BeiState. The subsequent non-phase 1 pulse shifts this 1 to point A. The output of the pulse source 106 is designed for asymmetrical pulses in order to increase the time given for regeneration during a given cycle. at

dem Impulszug B ist zu sehen, daß das System den Speicher nicht adressiert. Das Plättchenauswahlsignal Cs befindet sich deshalb im unteren Zustand, während das Nachladesignal R sich im oberen Zustand befindet. Die Torglieder (Transistor QUO) bringen die Wortlei-Pulse train B shows that the system is not addressing the memory. The chip selection signal Cs is therefore in the lower state, while the reload signal R is in the upper state. The gate elements (transistor QUO) bring the word lines

tung 1 für die gesamte Dauer des Nicht-Phase-1-Impulses auf den oberen Zustand. Dieses Intervall ist 7U mehreren Zeiten in F i g. 3 zu sehen, und zwar η der Zeitdauer, die erforderlich ist, um die an der Wortleitung 1 hängenden Speicherzellen nachzuladen.device 1 for the entire duration of the non-phase 1 pulse on the upper state. This interval is 7U several times in FIG. 3 to be seen, namely η the Time required to recharge the memory cells hanging on word line 1.

Die minimale erforderliche Zeit für das Nachladen der Speicherzellen ist variabel und abhängig von den speziellen Eigenschaften der verwendeten Speicherzellen. Wie aus F i g. 3 m ersehen ist, ist die minimale Zeit. in der sich das Nicht-Phase-1-SignaI im oberen ZustandThe minimum time required for recharging the memory cells is variable and depends on the special properties of the memory cells used. As shown in FIG. 3 m is the minimum time. in which the non-phase 1 signal is in the upper state

befindet die Summe der erforderlichen minimalen Zeit Tr zum Nachladen der Zelle und der Zykluszeit Tc des Speichers. Wie aus dem Impulszug bei C zu ersehen ist adressiert das System den Speicher zu Beginn der Nachladezeit Aus diesem Grunde bringt der Nächlade-is the sum of the required minimum time Tr for recharging the cell and the cycle time Tc of the memory. As can be seen from the pulse train at C, the system addresses the memory at the beginning of the reload time.

zyklus den Nachladeimpuls R auf seinen oberen Zustand, und zwar entsprechend der Nachladezeit Tr. Es soll hier nochmals erwähnt sein, daß die R-Impulse und die CS-Impulse nicht in Phase sind, und daß es nicht erforderlich ist, daß beide eine identische Dauer haben.cycle the reload pulse R to its upper state, corresponding to the reload time Tr. It should be mentioned again here that the R pulses and the CS pulses are not in phase, and that it is not necessary that both have an identical duration to have.

Es ist lediglich erforderlich, daß die Nachladeimpulse R It is only necessary that the recharge pulses R

von einer genügenden Dauer und einer genügendenof sufficient duration and sufficient

Größe sind, um die Zellen voll nachladen bzw.Size in order to fully recharge or

regenerieren zu können.to be able to regenerate.

Der Impulszug D zeigt die Bedingung, in der dasThe pulse train D shows the condition in which the

System den Speicher während der Nachladezeit adressiert Wie zu sehen ist, ist der Speicher voll nachgeladen, bevor durch das Auftreten von einem CS-Impuls der Nachladeimpuls gesperrt wird.System is addressing the memory during the reload time As can be seen, the memory is full reloaded before the reload pulse is blocked by the occurrence of a CS pulse.

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Wenn die CS-lmpulse immer eher auftreten, um den Nachladcimpuls zu sperren, bevor er seine minimale Zeitdauer erreicht hat. dann ist klar aus der F i g. 3 zu sehen, daß während des nachfolgenden Zyklus der Speicher nachgeladen wird. Der Impulszug E zeigt den Status, in dem das System kontinuierlich den Speicher adressieren kann. Unter dieser Bedingung gibt der /Mmpuls ebenfalls einen Nachladeimpuls zu den Speicherzellen, und zwar für die Zeit, die erforderlich isl. um die Zellen tatsächlich nachzuladen bzw. zu regenerieren. Zusätzlich werden die Zellen über die normale Operation des Signals, das durch den CS-lmpuls über den Transistor Q 104 für die Wortleitung 1 hervorgerufen wurde, nachgeladen.If the CS pulses always occur earlier to disable the reload pulse before it has reached its minimum duration. then it is clear from the fig. 3 it can be seen that the memory is reloaded during the subsequent cycle. The pulse train E shows the status in which the system can continuously address the memory. Under this condition, the / M pulse also gives a reload pulse to the memory cells for the time that is required. to actually recharge or regenerate the cells. In addition, the cells are recharged via the normal operation of the signal generated by the CS pulse through transistor Q 104 for word line 1.

In der Beschreibung zu F i g. 3 wurde insbesondere die minimale Zeitdauer des oberen Zusiandes des Nichi-Phase-1-Signals spezifiziert. Die minimale Zeitdauer des oberen Zustands des Phase-1-Signals wird bestimmt durch das Zweiphasenschiebcregisier, das verwendet wird. Der Phasc-1-lnipuls muß sich so lange ao im oberen Zustand befinden, bis die erforderliche Zeitdauer vergangen isl, um das Signal vom Eingang des FET Q 108 zum Ausgangsanschluß des FETs C> >08 im Spcicherabschnitt 107 zu übertragen. Das absolute Minimum der Zeit des oberen Zustands des Phase-1- »5 und des Nicht-Phase-l-lmpulses isl durch die minimale Zykluszeit der asynchronen Impulsquelle 106 festgelegt. Die maximale Frequenz der Impulsquelle 106 ist deshalb invcrs zur maximalen Zykluszeit. Wenn nun, wie im vorliegenden Beispiel, nur eine 1 im Schieberegister 108 umläuft, dann isl die Anzahl der Wortleitungen, die man mit einem einzelnen Schieberegister regenerieren kann, dadurch bestimmt, wie oft die einzelnen Wortleitungen nachgeladen werden müssen. Die Zeitdauer, in der eineIn the description of FIG. 3 the minimum duration of the upper state of the Nichi phase 1 signal was specified in particular. The minimum duration of the upper state of the phase 1 signal is determined by the two phase shift register that is used. The Phasc-1 pulse must be in the upper state until the required period of time has passed in order to transmit the signal from the input of the FET Q 108 to the output terminal of the FET C >> 08 in the memory section 107 . The absolute minimum of the time of the upper state of the phase 1 to 5 and the non-phase 1 pulse is determined by the minimum cycle time of the asynchronous pulse source 106 . The maximum frequency of the pulse source 106 is therefore inversely to the maximum cycle time. If, as in the present example, only a 1 circulates in shift register 108 , then the number of word lines that can be regenerated with a single shift register is determined by how often the individual word lines have to be reloaded. The length of time in which a

gegebene Zelle nachgeladen werden muß, kann durch folgende Formel ausgedrückt werden:given cell has to be recharged can be expressed by the following formula:

1' = C ■ dv/dt
worin 1 '= C ■ dv / dt
wherein

/ der Leckstrom ist,/ is the leakage current,

c die Kapazität der Speicherzelle, und dv der Wert des Spannungswechscls. der tolerieri c the capacity of the memory cell, and dv the value of the voltage change. the tolerieri

werden kann, und
dt isl die Zeildauer, in der die Speicherzelle nachgeladen werden muß.can be, and
dt isl the line duration in which the memory cell must be reloaded.

Im Beispiel nach Fig. 1, in der ein 32siufigcs Verschieberegister verwendet wird, muß die minimale Frequenz der asynchronen Impulsquelle 106 32mal dt sein. Für die Optimierung, in der ein einzelnes Verschieberegister eine maximale Anzahl von Worileitungen nachladen kann, sollte die geforderte minimale Frequenz, nahe an den Wert der maximal möglichen Frequenz heranreichen. Wenn man annimmt, daß η = die absolute Anzahl der Wortlciiungen (Zeilen von Speicherzellen) isl. und m = die Anzahl der nachzuladenden Speicherzellen in einer gegebenen Zeit, dann ergibt sich die Minimalfrequenz, die von der asynchronen Impulsquelle 106 erzeugt werden muü durch die Formel n/n?-mal die erforderliche Minimumfrequenz, wenn nur eine Zeile zu einer Zeit nachgelader wird. Das gleichzeitige Nachladen einer oder mehrerei Wortleitungen im Speichersystem kann durch die Anwendung vieler Schieberegister oder durch ein sehi großes Schieberegister erreicht werden, indem du Einsen entsprechend den vorher beschriebenen Bedin gungen umlaufen.In the example of FIG. 1, in which a 32-step shift register is used, the minimum frequency of the asynchronous pulse source 106 must be 32 times dt . For the optimization in which a single shift register can reload a maximum number of wori lines, the required minimum frequency should come close to the value of the maximum possible frequency. If one assumes that η = the absolute number of wordlciiions (rows of memory cells). and m = the number of memory cells to be reloaded in a given time, then the minimum frequency that must be generated by the asynchronous pulse source 106 results from the formula n / n? times the required minimum frequency if only one row is reloaded at a time . The simultaneous reloading of one or more word lines in the memory system can be achieved by using many shift registers or by using a very large shift register by circulating ones according to the conditions described above.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

609 650/609 650 /

«579"579

Claims (4)

Patentansprüche:Patent claims: 1. Monilithischer. aus mehreren Plättchen bestehender Halbleiterspeicher mit Speicherzellen aus Transistoren, insbesondere Feldeffekt-Transistoren, der zum Einspeichern und Auslesen einer Information gleichzeitig Impulse auf ausgewählten Bit- und Wortleitungen und über eine asynchrone Impulsquelle automatisch Nachladeimpulse zur Aufrechterhaltung des jeweiligen Informationszustands der Speicherzellen erhält, mit Wortdecodierern und Schaltungen zur Abgabe eines Plättchenwählsignals, die beide auf Torschaltungen zur Wahl einer Speicherzelle dergestalt arbeiten, daß nur bei Vorliegen des Wortwahlsignals und des Plättchenwählsignals eine Vorbedingui.g für die bei gleichzeitigem Anliegen auch eines Spalten-Wählsignais eintretende 3fach-Koinzidenz-Wahl einer Speicherzelle geschaffen ist und bei dem zusätzJich zur sequentiellen Ansteuerung der Wortzeilen Schieberegister vorgesehen sind, deren Ausgänge mit den Wortleitungen verbunden sind, dadurch gekennzeichnet, daß zwischen die Ausgänge der Schieberegister (108, 208) zu den Wortleitungen (W/L)Torglieder (1 10,210) geschaltet sind, an denen der Nachladebefehlsimpuls (R) anliegt, daß dieser Nachladebefehlsimpuls nicht und auch nicht teilweise in Phase mit dem Plättchenwählsignal (CS)isi, daß mit den Schieberegistern (108, 208) Steuerschaltungen (112 bzw. 212) verbunden sind, die erst bei vollendetem Durchlauf des Schieberegisters dieses von der asynchronen Impulsquelle her startbar schalten.1. Monilithic. Semiconductor memory consisting of several platelets with memory cells made of transistors, in particular field effect transistors, which simultaneously receives pulses on selected bit and word lines for storing and reading out information and automatically receives recharge pulses via an asynchronous pulse source to maintain the respective information status of the memory cells, with word decoders and circuits for the delivery of a platelet selection signal, both of which work on gate circuits to select a memory cell in such a way that only when the word selection signal and the platelet selection signal are present a precondition for the triple coincidence selection of a memory cell is created when a column selection signal is also applied and in which shift registers are additionally provided for sequential control of the word lines, the outputs of which are connected to the word lines, characterized in that between the outputs of the shift registers (10 8, 208) to the word lines (W / L) gate elements (1 10,210) are connected to which the reload command pulse (R) is applied that this reload command pulse is not and not even partially in phase with the platelet selection signal (CS) isi that with the Shift registers (108, 208) are connected to control circuits (112 or 212) which only switch the shift register so that it can be started from the asynchronous pulse source when the shift register has passed through. 2. Monolithischer Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Schieberegister (108, 208) je eine 1 enthalten, die entsprechend der gelieferten Impulse von den asynchronen Impulsquellen (106,206) umläuft.2. Monolithic semiconductor memory according to claim 1, characterized in that the shift registers (108, 208) each contain a 1 which rotates according to the pulses supplied by the asynchronous pulse sources (106, 206) . 3. Monolithischer Halbleiterspeicher nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die maximale Frequenz der asynchronen Impulsquellen (106 bzw. (206) eine Funktion der Minimalzeit zum Aufladen der Speicherzellen ist.3. Monolithic semiconductor memory according to claims 1 and 2, characterized in that the maximum frequency of the asynchronous pulse sources (106 or (206) is a function of the minimum time for charging the memory cells. 4. Monolithischer Halbleiterspeicher nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die Torglieder, die zwischen dem Schieberegister (z. B. 108/4^ und einer Wortleitung (z.B. W/L\) liegen, durch einzelne Feldeffekt-Transistoren (QWO bzw. QXW) gebildet sind, an deren Torelektrode das Nachladesignal ^anliegt.4. Monolithic semiconductor memory according to claims 1 to 3, characterized in that the gate elements, which lie between the shift register (z. B. 108/4 ^ and a word line (eg W / L \) , by individual field effect transistors (QWO or QXW) are formed, at whose gate electrode the recharge signal ^ is applied.