DE2324543C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Anordnung zur Steuerung des Datenaustausches in einem Datenverarbeitungssystem zwischen mindestens einer Zentraleinheit, beispielsweise einem Prozessor oder einem Hauptspeicher, und einer von mehreren peripheren Einheiten, wobei die zentralen und peripheren Ein­ heiten bedarfsweise der Datenaufnahme wie der Datenabgabe dienen. Die Steuerungsanordnung ist ausgestattet mit einem Mikroprogrammsteuerwerk und mit einer von diesem gesteuerten Interfaceschaltung, an welche die Zentraleinheiten über erste Adapter und die peripheren Einheiten über zweite Adapter zur Bereitstellung separater Dateneingänge und -ausgänge ange­ schlossen sind. Diese Adapter sind über gesonderte, jeweils für die Dateneingabe bzw. -ausgabe vorgesehene Sammelleitungen an die Interfaceschaltung zur Ermöglichung eines Vollduplex- Betriebes angeschlossen.The invention relates to an arrangement for control of data exchange in a data processing system between at least one central unit, for example one Processor or main memory, and one of several peripheral units, the central and peripheral ones If necessary, data acquisition and data submission serve. The control arrangement is equipped with a Micro program control unit and with one controlled by this Interface circuit to which the central units via first Adapters and the peripheral units via second adapters Provision of separate data inputs and outputs are closed. These adapters are separate, respectively Collective lines intended for data input or output to the interface circuit to enable a full duplex Operation connected.

Die Datenübertragungsgesschwindigkeiten, mit denen periphere Hochleistungseinheiten, wie Platten- und Magnetbandspeicher arbeiten können, betragen bis zu mehreren 100 000 Bytes pro Sekunde oder liegen noch darüber. Wenn derartige Datenüber­ tragungen durch ein mikroprogrammierbares peripheres Steuer­ werk laufen, ist eine Minimisierung der generellen Mikropro­ gramm-Routine zur Steuerung der Datenübertragung erforderlich, um den hohen Datendurchsatz, ohne Datenverluste zu erleiden, bewältigen zu können. Mikroprogrammbefehle zur Abwicklung der Datenübertragung müssen beispielsweise die Übertragung von Daten in eine datenaufnahmebereite E/A-Steuereinrichtung, aus einer datenspeichernden anderen E/A-Steuereinrichtung heraus und die Ausführung aller damit verbundenen Steuerungsfunktionen bewältigen und abwickeln.The data transfer speeds with which peripheral High performance units such as disk and magnetic tape storage can work up to several 100,000 bytes per Second or more. If such data about transmissions through a micro-programmable peripheral control factory run is a minimization of the general micropro gram routine required to control data transfer, in order to achieve the high data throughput without losing data, to be able to cope. Microprogram instructions for handling the For example, data transmission must be the transmission of data into a data acquisition-ready I / O control device  another I / O controller storing data and the execution of all related control functions cope and handle.

Solche Einrichtungen sind bereits bekannt, z. B. aus dem Buch "Prozeßrechner", von Anke/Kaltenecker/Oetker, München 1970, Seiten 78-83, oder aus der Veröffentlichung "Microprogram control for the experimental sciences", von McGee/Petersen, Proceedings Fall Joint Computer Conference, 1965, Seiten 77-82.Such devices are already known, for. B. from the book "Process Computer", by Anke / Kaltenecker / Oetker, Munich 1970, Pages 78-83, or from the publication "Microprogram control for the experimental sciences ", by McGee / Petersen, Proceedings Fall Joint Computer Conference, 1965, pages 77-82.

Anke/Kaltenecker/Oetker beschreiben eine Eingabe/Ausgabe-Struk­ tur bei Prozeßrechnern, welche die gleichzeitige Ausführung von E/A-Operationen zwischen Periphereinheiten simultan zum Pro­ grammablauf in der Zentraleinheit ermöglichen unter Einbeziehung des Akkumulators des Rechenwerkes oder des Arbeitsspeichers. In den offenbarten Beispielen muß jede Eingabe oder Ausgabe einzelner Worte, die in relativ großen zeitlichen Abständen aufeinander­ folgen, programmgesteuert eingeleitet und über eine Programm­ unterbrechung abgeschlossen werden. Für den Transfer einzelner Informationseinheiten in relativ großen zeitlichen Abständen mag das eine akzeptable Lösung sein. Im Falle der Übertragung von Informationsblöcken mit hoher Datenrate führt das allerdings zu einer großen Belastung und unter Umständen sogar zu einer völligen Blockierung der Zentraleinheit. Darüber hinaus sind die peripheren Steuerungen der E/A-Geräte über eine Vielzahl von ge­ sonderten Steuerleitungen mit verschiedenen Registern und Schalt­ einheiten eines Eingabe/Ausgabe-Steuerwerks verbunden, was zu einem komplizierten und starren Aufbau der Einrichtung führt und somit hinsichtlich der anschließbaren Einheiten inflexibel ist.Anke / Kaltenecker / Oetker describe an input / output structure tur with process computers, which the simultaneous execution of I / O operations between peripheral devices simultaneously to the Pro Enabling the gram flow in the central unit the accumulator of the arithmetic unit or the working memory. In In the examples disclosed, each input or output must be individual Words that are at relatively large intervals follow, initiated programmatically and via a program interruption to be completed. For the transfer of individuals Units of information at relatively large intervals it may be an acceptable solution. In case of transfer this leads to information blocks with a high data rate to a great burden and possibly even to a complete blockage of the central unit. In addition, the peripheral controls of I / O devices over a variety of ge separate control lines with different registers and switching units of an input / output control unit, which leads to complicated and rigid structure of the facility and thus inflexible with regard to the connectable units is.

McGee/Petersen beschreiben ein mikroprogrammierbares Steuer­ werk, das den Datentransfer zwischen verschiedenen peripheren Einheiten und dem Zentralrechner steuert. Die Übertragung von Daten von einer peripheren Einheit erfolgt aufgrund eines Mikro­ befehls zu den Interface-Anpassungsschaltungen, wobei eine zeit­ weilige Zwischenspeicherung der Daten vorgenommen wird. Es bedarf eines weiteren Mikrobefehls, um die Daten aus dem Interface- Zwischenspeicher zum Zentralrechner weiterzubefördern. Dies bedingt einen zusätzlichen Zeitbedarf bei den Operationsabläufen. Auch hier liegt ein relativ starrer Aufbau der Einrichtung für den Ablauf der Datentransfer vor, was der Flexiblität bei den Möglichkeiten der Mikroprogammsteuerung und Verarbei­ tungsleistung des Gesamtsystems unerwünschte Beschränkungen auferlegt, so daß auch hier eine kompatible Anpassung im Ablauf der Daten­ übertragungsvorgänge zwischen den peripheren und zentralen Ein­ heiten des Datenverarbeitungssystems nicht erreicht wird.McGee / Petersen describe a micro-programmable control plant that transfers data between different peripheral Controls units and the central computer. The transfer of Data from a peripheral unit is based on a micro command to the interface matching circuits, one time because the data is temporarily stored. It requires another microinstruction to transfer the data from the interface  Forward the buffer to the central computer. This requires an additional time during the operational procedures. Here too there is a relatively rigid structure for the device the flow of data transfer, which contributes to flexibility the possibilities of micro-program control and processing performance of the overall system imposes undesirable restrictions, so that here too a compatible adaptation in the course of the data transmission processes between the peripheral and central A units of the data processing system is not reached.

Der Erfindung liegt demgemäß die Aufgabe zugrunde, eine Anord­ nung zur Steuerung des Datenaustausches in einem Datenverarbei­ tungssystem zwischen zentralen und peripheren Einheiten im Vollduplexbetrieb mit einem Mikroprogrammsteuerwerk und mit einer von diesem gesteuerten Interfaceschaltung, an welche die Zentraleinheiten über erste Adapter und die peripheren Einheiten über zweite Adapter zur Bereitstellung separater Dateneingänge und -ausgänge angeschlossen sind, zu schaffen, die den Daten­ austausch von den zentralen zu den peripheren Einheiten und um­ gekehrt aufgrund eines einzigen Mikrobefehls ermöglicht mit dem Ziel der Erreichung eines hohen Datendurchsatzes und einer hohen Arbeitsgeschwindigkeit, ohne dabei Datenverluste befürchten zu müssen, mit einer eine flexible Anpassung der anzuschließenden zentralen und peripheren Einheiten begünstigenden Datenfluß­ struktur.The invention is therefore based on the object, an arrangement to control data exchange in a data processing system system between central and peripheral units in the Full duplex operation with a micro program control unit and with one of these controlled interface circuit to which the Central units via the first adapter and the peripheral units via second adapter to provide separate data inputs and outputs are connected to create the data exchange from the central to the peripheral units and around swept with a single micro-command Aim to achieve high data throughput and high Working speed without fear of data loss need, with a flexible adjustment of the connected central and peripheral units favor data flow structure.

Die vorstehend aufgezeigte Aufgabe wird erfindungsgemäß durch eine Anordnung zur Steuerung des Datenaustausches in einem Da­ tenverarbeitungssystem zwischen zentralen und peripheren Ein­ heiten gelöst, die die kennzeichnenden Merkmale des Patentanspruchs aufweist.The object set out above is achieved by the invention an arrangement for controlling the data exchange in a da processing system between central and peripheral units units solved, which are the characterizing features of the claim having.

Anhand von Zeichnungen wird die Erfindung nachstehend beispiels­ weise erläutert.The invention is illustrated below with reference to drawings explained wisely.

Fig. 1 zeigt in Form eines Blockdiagramms ein Datenverarbei­ tungssystem, in dem die erfindungsgemäße Datenaustausch­ Steuerungsanordnung zur Anwendung kommt; Fig. 1 shows in the form of a block diagram, a data processing system in which the data exchange control arrangement according to the invention is used;

Fig. 2 zeigt in einem Blockdiagramm die erfindungsgemäße Daten­ austausch-Steuerungsdanordnung in weiteren Details; Fig. 2 shows in a block diagram the data exchange control arrangement according to the invention in further details;

Fig. 3a, 3b, 4a und 4b zeigen den Schaltungsaufbau der Un­ terbrechungsmechanismen in dem Mikroprogrammsteuerwerk; Fig. 3a, 3b, 4a and 4b show the circuit configuration of the Un terbrechungsmechanismen in the micro program control unit;

Fig. 5 zeigt die für die Unterbrechungsfunktionen wesentlichen Mikrobefehlsformate; Fig. 5 shows the essential functions for interrupting microinstruction formats;

Fig. 6 zeigt in einem Taktdiagramm die Steuersignale für das Steuerwerk; Fig. 6 shows in a timing diagram the control signals for the control unit;

Fig. 7 zeigt einen Verknüpfungsschaltplan zur Anwahl von Adapteranschlüssen; Fig. 7 shows a logic diagram for the selection of adapter connections;

Fig. 8 zeigt schematisch das Adapteranschluß-Interface; und Fig. 8 shows schematically the adapter connection interface; and

Fig. 9 zeigt Mikrobefehlsformate für die Anwahlsteuerung der Adapteranschlüsse und für die Speicherzyklen. Fig. 9 shows microinstruction formats for the selection control of the adapter terminals and the memory cycles.

Fig. 1 zeigt ein Blockdiagramm eines Datenverarbeitungssystems mit der erfindungsgemäßen Datenaustausch-Steuerungsanordnung, in dem eine Reihe von peripheren Einheiten 115, 125 und 126 an zwei Zentraleinheiten, z. B. die Prozessoren 135 und 145 angeschlossen sind. Die Verbindungen erfolgen über ein Mikro­ programmsteuerwerk, das ein Verarbeitungsnetzwerk 100 zur Aus­ führung von Verknüpfungsoperationen, Rechen- und Datenübertra­ gungsoperationen enthält, ferner einen Steuerspeicher 50, der eine Reihe von Mikrobefehlen enthält, die Programme für Daten­ übertragungen und für die Steuerung der peripheren Einheiten bereitstellen, ferner ein Steuerspeicher-Ausgaberegister (ROR) und einen Decoder (70) zur Aufnahme der Mikrobefehle; und schließ­ lich ein gemeinsames Adapterinterface 80. Durch die Steuerwerk­ adapter 110 und 120 erfolgt eine Verbindung zwischen dem gemein­ samen Adapterinterface und den peripheren Einheiten 115, 125 und 126. Auf ähnliche Weise verbinden die Leitungsadapter 130 und 140 das gemeinsame Adapterinterface mit den Zentraleinheiten 135 und 145. Das Steuerwerk enthält ferner ein Steuerspeicher-Adreß-Interface 60, das ein Steuerspeicher- Adressenregister (ROSAR) enthält. Das betreffende Adreß-Inter­ face ist an einen vom Verarbeitungsnetzwerk 100 herkommenden Datenausgabebus (Ausgabesammelleitung) angeschlossen. Darüber hinaus ist ein Lese/Schreib-Speicher 10 vorgesehen, der für eine wirksame Steueroperation erforderlich ist. Dieser Lese/ Schreib-Speicher 10 wird durch das Lese/Schreib-Speicher-Inter­ face 20 bedient, das seinerseits an den vom Verarbeitungsnetz­ werk 100 herkommenden Datenausgabebus angeschlossen ist. Der Steuerspeicher 50 weist vorzugsweise einen ausschreibbaren Teil von mindestens 512 Mikrobefehlen auf; er wird ebenfalls vom L/S-Speicher-Interface 20 bedient. Eine Interface-Unterbre­ chungsschaltung 90 spricht auf Signale von den Adaptern 110, 120, 130, 140 an, und zwar unter der Steuerung von Datenausgabebus- Signalen. Die Operanden-Eingangssignale für das Verarbeitungs- netzwerk 100 werden über Dateneingabebus-Sammelleitungen zuge­ führt, von denen die eine für eine schnelle Datenübertragung und die andere für eine langsame Datenübertragung vorgesehen ist. Diese Signale werden von der Interface-Schaltung 80 und vom Schreib/Lese-Speicher 10 geliefert. Fig. 1 shows a block diagram of a data processing system with the inventive data exchange control arrangement in which a series of peripheral units 115, 125 and 126 at two central processing units z. B. the processors 135 and 145 are connected. The connections are made via a microprogram control unit, which contains a processing network 100 for executing logic operations, arithmetic and data transfer operations, and a control memory 50 , which contains a series of microinstructions which provide programs for data transfers and for the control of the peripheral units , a control memory output register (ROR) and a decoder ( 70 ) for receiving the microinstructions; and finally a common adapter interface 80 . Through the control unit adapter 110 and 120 there is a connection between the common adapter interface and the peripheral units 115, 125 and 126 . Similarly, the line adapters 130 and 140 connect the common adapter interface to the central units 135 and 145 . The controller also includes a control store address interface 60 which contains a control store address register (ROSAR) . The relevant address interface is connected to a data output bus (output bus) coming from the processing network 100 . In addition, a read / write memory 10 is provided, which is required for an effective control operation. This read / write memory 10 is operated by the read / write memory interface 20 , which in turn is connected to the data output bus coming from the processing network 100 . The control memory 50 preferably has a writable part of at least 512 microinstructions; it is also operated by the L / S memory interface 20 . An interface interrupt circuit 90 is responsive to signals from the adapters 110, 120, 130, 140 , under the control of data output bus signals. The operand input signals for the processing network 100 are supplied via data input bus bus lines, one of which is intended for fast data transmission and the other for slow data transmission. These signals are supplied by the interface circuit 80 and by the read / write memory 10 .

Das in Fig. 1 dargestellte, aus den peripheren Einheiten # 1, # 2 und # 3 bestehende periphere Untersystem ist insofern für ein solches System charakteristisch, als verschiedene Kombi­ nationen von ersten Adaptern 130, 140 (sog. Verbindungsleitungs­ adaptern) und zweiten Adaptern 110, 120 (sog. Steuerwerkadapter) möglich sind, obwohl auch andersartige, z. B. alleinstehende Konfigurationen mit einem oder mehreren Adaptern von Nutzen sein können. Die üblichste Konfiguration ist jedoch diejenige, bei der ein einziger Verbindungsleitungsadapter 130 und ein einziger Steuerwerkadapter 120 für eine Reihe von Platten­ einheiten oder eine Reihe von Bandeinheiten vorgesehen ist. Ein doppelter Kanalbetrieb wird durch einen zweiten Verbin­ dungsleitungsadapter 140 ermöglicht.The peripheral subsystem shown in FIG. 1, consisting of the peripheral units # 1, # 2 and # 3, is characteristic of such a system in that various combinations of first adapters 130, 140 (so-called connecting line adapters) and second adapters 110 , 120 (so-called control unit adapter) are possible, although different types, e.g. B. stand-alone configurations with one or more adapters can be useful. The most common configuration, however, is that in which a single interconnect adapter 130 and a single controller adapter 120 are provided for a series of disk units or a series of tape units. Double channel operation is made possible by a second connecting line adapter 140 .

Die Hauptdatenwege für den mikroprogrammierbaren Steuerwerkanteil gemäß Fig. 1 sind in Fig. 2 näher dargestellt. Um die Kosten auf einen minimalen Wert zu senken, werden vorzugsweise Standard- Logikmodule verwendet. Sofern nichts anderes angegeben ist, sind die Register durch J-K-Flipflops gebildet, und die Schalter sind 1-aus-n-Auswahlschalter, wobei n = 2,4 oder 8 ent­ sprechend der Zahl von Schaltereingangssignalen gewählt ist. In Fig. 2 sind zwei redundante Rechen/Logik-Einheiten 88 und 89 vorgesehen, die entweder eine Fehlererkennung durch einen Ver­ gleicher 97 im Hinblick auf Funktionen zweier Byte-Operanden oder einen Übertragungsweg für eine Wortübertragungs­ operation freigegeben. Die Operanden werden durch OP₀- und OP₁-Schalter 103 und 104 ausgewählt. Zwischen den OP-Schaltern und den Rechen/ Logik-Einheiten sind H₀- und H₁-Schalter 101, 103 eingefügt, um die Abgabe richtiger Eingangssignale an die Rechen/Logik- Einheiten sicherzustellen, wenn die Ausgangssignale in einem der Operandenregister oder dem AB-Akkumulator 105 gespeichert werden. Neben den Addierer/Logik-Funktionen werden nach links oder nach rechts um ein Bit erfolgende Verschiebungen durch die S₀- und S₁-Schalter 92 bzw. 93 ausgeführt. Die selektiv steuerbaren R₀- und R₁-Er­ gebnis-Eingangs-Schalter 94 und 95 liefern Eingangssignale für ein Verzweigungs-Prüfregister 106, für die Registerreihenanordnung 111 und den AB-Akkumulator. Diese R₀- und R₁-Schalter wählen das Addier/Logik-Ausgangssignal oder die S-Schalter oder eine der Datenübertragungsleitungen aus, d. h. eine für eine schnelle Datenübertragung vorgesehene Dateneingabeleitung FDBI oder eine für eine langsame Datenübertragung vorgesehene Dateneingabe­ leitung SDBI. Auf diese Weise wird ein Funktionsnetzwerks­ ausgangssignal DERS _0-15 erzeugt. Die selektiv steuerbaren D₀- und D₁-Ausgangsschalter 107 und 108 bewirken selektiv eine Verbindung des AB-Akkumulators oder der Registerreihenanordnung mit der Datenausgabeleitung DBO. Ein Funktionsprüfgenerator 91 erzeugt vier Anzeigebits, wie Übertrag-Bits und O-Bits, die selektiv entweder der oberen Hälfte oder der unteren Hälfte des Anzeigeregisters 99 über den Schalter 98 zugeführt werden. The main data paths for the micro-programmable control unit portion according to FIG. 1 are shown in more detail in FIG. 2. Standard logic modules are preferably used to reduce costs to a minimum. Unless otherwise stated, the registers are formed by JK flip-flops, and the switches are 1-out n -selection switches, where n = 2, 4 or 8 is selected according to the number of switch input signals. In Fig. 2, two redundant arithmetic / logic units 88 and 89 are provided, which either enable error detection by a comparator 97 with regard to functions of two byte operands or a transmission path for a word transfer operation. The operands are selected by OP ₀ and OP ₁ switches 103 and 104 . H ₀ and H ₁ switches 101, 103 are inserted between the OP switches and the arithmetic / logic units in order to ensure the delivery of correct input signals to the arithmetic / logic units if the output signals are in one of the operand registers or the AB Accumulator 105 can be saved. In addition to the adder / logic functions, shifts to the left or to the right by one bit are carried out by the S ₀ and S ₁ switches 92 and 93 , respectively. The selectively controllable R ₀ and R ₁ result input switches 94 and 95 provide input signals for a branch check register 106 , for the register array 111 and the AB accumulator. This R ₀- and R ₁ switches select the add / logic output or the S switch or one of the data transmission lines, ie, a requirement for a fast data transfer data input line FDBI or provided for a slow data transmission data input line SDBI. In this way, a function network output signal DERS _{0-15 is} generated. The selectively controllable D ₀ and D ₁ output switches 107 and 108 selectively effect a connection of the AB accumulator or the register row arrangement with the data output line DBO . A function check generator 91 generates four display bits, such as carry bits and O bits, which are selectively applied to either the upper half or the lower half of the display register 99 via switch 98 .

In Fig. 2 ist die Datenausgabeleitung DBO für den zweiten Adapter (Steuerwerk­ adaptermodul) 110, das Steuerwerknummernregister 121, die Zeit­ steuereinrichtung 122 und das Steuerregister 123 verfügbar ge­ macht. Mit Ausnahme des Moduls 110 sind sämtliche gerade ge­ nannten Schaltelemente über B₀- und B₁-Schalter 134 und 135 (erste Schalter) an der für eine langsame Datenübertragung vorgesehenen Dateneingabe­ leitung SDBI angeschlossen. Die betreffenden Elemente stehen damit für das im linken Teil von Fig. 2 gezeigte Verarbeitungsnetzwerk zur Verfügung.In FIG. 2, the data output line DBO for the second adapter (adapter module control unit) 110, the control unit number register 121, the timing controller 122 and the control register available ge makes 123rd With the exception of module 110 , all the switching elements just mentioned are connected via B B and B ₁ switches 134 and 135 (first switch) to the data input line SDBI provided for slow data transmission. The relevant elements are thus available for the processing network shown in the left part of FIG. 2.

In Fig. 2 sind ferner die Hauptdatenwege für die Mikrobefehls­ verarbeitung gezeigt. Durch Adressenaddierer 132 und 133 er­ folgt entweder eine schrittweise Vergrößerung der jeweils vor­ liegenden Mikrobefehlsadresse um zwei für den Steuerspeicher 50, oder es erfolgt eine Änderung der Adresse in Übereinstimmung mit gewisser Verzweigungsmikrobefehlen. Die resultierende Adresse oder eine andere Adresse wird durch die A₀- und A₁-Schalter 134 und 135 ausgewählt und an den Steuerspeicher 50 sowie an das Steuerspeicheradressenregister 136 abgegeben. Paare der Mikro­ befehle werden zu den RO₀- und RO₁-Steuerspeicherausgabere­ gistern 144 und 145 über RO₀- und RO₁-Schalter 142 und 143 übertragen. Im Unterschied dazu überträgt der RO₀-Schaltern den Mikrobefehl von dem RO₁-Register zu dem RO₀-Register. Das RO₁-Register kann ferner selektiv das Ausgangssignal des Funktionsnetzwerksausgabeteiles DERS _0-15 über den RO₁-Schalter aufnehmen. Andere Befehle als die Verzweigungsbefehle werden durch einen I-Allzweckdecoder 146 decodiert, und Verzweigungs­ befehle werden durch den B-Verzweigungsdecoder 147 decodiert. Diese Decoder sprechen auf den Inhalt des RO₀-Registers bzw. des RO₁-Registers an. Die Steuerwerkregister AUXAR 128, INTAR 129 und ROSAR 136 stehen zusammen mit den Eingangssignalen von dem Steuerwerkadaptermodul und den Lese/Schreib-Speicherdaten für das Verarbeitungsnetzwerk über die für eine schnelle Daten­ übertragung vorgesehene Dateneingabeleitung FDBI und über die CA₀- und CA₁-Schalter 138 und 139 zur Verfügung.In Fig. 2, the main data paths for the microinstruction processing are also shown. Address adders 132 and 133 either stepwise increase the respective microinstruction address by two for control memory 50 , or change the address in accordance with certain branching microinstructions. The resulting address or other address is selected by the A ₀ and A ₁ switches 134 and 135 and output to the control memory 50 and the control memory address register 136 . Pairs of the microinstructions are transmitted to the RO ₀ and RO ₁ control memory output registers 144 and 145 via RO ₀ and RO ₁ switches 142 and 143 . In contrast, the RO ₀ switch transmits the microinstruction from the RO ₁ register to the RO ₀ register. The RO ₁ register can also selectively record the output signal of the function network output part DERS _0-15 via the RO ₁ switch. Instructions other than the branch instructions are decoded by an I general purpose decoder 146 , and branch instructions are decoded by the B branch decoder 147 . These decoders respond to the content of the RO ₀ register or the RO ₁ register. The control unit registers AUXAR 128 , INTAR 129 and ROSAR 136 stand together with the input signals from the control unit adapter module and the read / write memory data for the processing network via the data input line FDBI provided for fast data transmission and via the CA ₀ and CA ₁ switches 138 and 139 available.

Eine AI-Adapteraufnahmetrennstelle für den Steuerwerkadapter 110 besteht aus einer gemeinsamen Reihe von Leitungen für eine Daten­ eingabe, Datenausgabe, Adressen/Steuerung, Zustandssteuerung und für sonstige Steuerungen. Neben diesen Leitungen enthält die AI-Adaptertrennstelle je Adapter noch Leitungen für eine Unter­ brechung, Adapterauswahl, Ereignismitteilung und für einen Originaltakt. Die Dateneingabe- und Datenausgabesammelleitungen besitzen eine Übertragungsbreite von 16 Bits, und zwar haupt­ sächlich dazu, eine zwei Byte breite Datenübertragung vorzunehmen, so daß eine Verdoppelung der Datenübertragungsfrequenz gegenüber einer Einzel-Byte-Übertragungsfrequenz ermöglicht ist. Die Adressen/Steuerleitungen geben einen Befehl an den Adapter ab, um den Zustand des Adapters zu ändern oder um den Status einer gerade laufenden Datenübertragung festzulegen. Die Zu­ standsleitungen leiten eine Information bezüglich des Zustands des Adapters zu dem Prozessor hin. Die sonstigen Steuerleitungen führen Funktionen aus, wie eine Datenabtastung, ein Ansprechen (RPI) und eine Betriebseinleitung. Diese Ver­ bindungen sind ohne Berücksichtigung einer Parität nachstehend aufgeführt.An AI adapter receiving separation point for the control unit adapter 110 consists of a common series of lines for data input, data output, addresses / control, status control and for other controls. In addition to these lines, the AI adapter disconnection point also contains lines for each interruption, adapter selection, event notification and for an original clock. The data input and data output bus lines have a transmission width of 16 bits, mainly to carry out a two-byte wide data transmission, so that the data transmission frequency can be doubled compared to a single-byte transmission frequency. The addresses / control lines issue a command to the adapter to change the state of the adapter or to determine the status of a data transmission in progress. The status lines pass information regarding the status of the adapter to the processor. The other control lines perform functions such as data sampling, response (RPI) and initiation of operation. These connections are listed below without taking parity into account.

Die Reihe von Arbeitsregistern, der AB-Akkumulator 105, die Registerreihenanordnung 111, das Verzweigungsprüfregister 106, die Anzeigeregister 98, AUXAR 128, INTAR 129 und das Adapter­ nummernregister 121 sind doppelt vorgesehen. In Fig. 4b ist ein Beispiel bezüglich der Verdoppelung gezeigt, und ferner ist gezeigt, wie das gegenwärtig benutzte Arbeitsregister ausgewählt wird. Im Hinblick auf weitere Einzelheiten des Aufbaus des Prozessors, die die vorliegende Erfindung nicht betreffen, sei auf die deutsche Patentanmeldung P 23 16 296.1 verwiesen. Für Bedienungen der Interface-Unterbrechungsschaltung 90 sind drei Arten von Mikrobefehlen vorgesehen, die jeweils die Bitfolge 0001 in den vier Bitstellen höchster Wertigkeit aufweisen. Dadurch wird angezeigt, daß eine Wortübertragungsoperation bezeichnet ist. Ferner besitzen die betreffenden Mikrobefehle das in Fig. 5 dargestellte Format. Die Operationsarten sind durch die letzten vier Bits genau angegeben, und zwar in folgender Weise: 1101: Ändere Unterbrechungsbedingungen (CIM)
1110: Speichere Unterbrechungsregister (SIM)
1111: Lade Unterbrechungsregister (LIM) The series of working registers, the AB accumulator 105 , the register row arrangement 111 , the branch check register 106 , the display registers 98 , AUXAR 128 , INTAR 129 and the adapter number register 121 are provided in duplicate. Figure 4b shows an example of the duplication, and also shows how the currently used working register is selected. With regard to further details of the structure of the processor, which do not relate to the present invention, reference is made to the German patent application P 23 16 296.1. For operating the interface interrupt circuit 90 , three types of microinstructions are provided, each of which has the bit sequence 0001 in the four most significant bit positions. This indicates that a word transfer operation is designated. Furthermore, the microinstructions in question have the format shown in FIG. 5. The types of operations are specified by the last four bits, as follows: 1101: Change Interrupt Conditions (CIM)
1110: store interrupt register (SIM)
1111: Load interrupt register (LIM)

Die betreffenden Operationstypen werden durch den in Fig. 2 dargestellten allgemeinen Befehlsdecoder 146 decodiert. Das beeinflußte Register oder Steuerflipflop wird durch die Bits 4 bis 7 genau festgelegt. So sind z. B. das Adaptersteuerregister 123 und das Adapternummernregister 121 dargestellt durch die Bitfolge 0001 bzw. 0010, und zwar für beide Mikrobefehlstypen SIM und LIM. Ferner ist durch die Bitfolge 0111 genau das Doppel-Flipflop für den CIM-Mikrobefehlstyp angegeben. Die Bits 4 bis 7 werden von dem eine Umwandlung vom Binärsystem in das 1-aus-10-System vornehmenden Umsetzer 245 gemäß Fig. 3b decodiert. Das Bit 11 bezeichnet eine Setz- oder Rückstellfunktion bezüglich des CIM-Mikrobefehlstyps.The relevant types of operations are decoded by the general instruction decoder 146 shown in FIG . The affected register or control flip-flop is precisely defined by bits 4 to 7. So z. B. the adapter control register 123 and the adapter number register 121 represented by the bit sequence 0001 and 0010, for both microinstruction types SIM and LIM . Furthermore, the bit sequence 0111 specifies exactly the double flip-flop for the CIM microinstruction type. Bits 4 to 7 are decoded by converter 245, which converts from the binary system to the 1-out-of-10 system, as shown in FIG. 3b. Bit 11 denotes a set or reset function with regard to the CIM microinstruction type.

In Fig. 3a, 3b, 4a und 4b ist die grundsätzliche Logik für die Ausführung der gewünschten wesentlichen Unterbrechungsfunktionen gezeigt. Gemäß Fig. 3a setzen Gatter 201 bis 217 die Priorität der Unterbrechungsanforderungen von den Adapteraufnahmestellen 0-3 fest, die Unterbrechungsanforderungssignale I _0-3 an der Adaptertrennstelle AI aufweisen. Diese Gatter erzeugen vier Prioritätssignale . Die betreffenden Ausgangssignale der Gatter 206, 207, 216 und 217, die meistens eines dieser Signale bei einem Verknüpfungspegel "0" führen, zeigen an, daß eine Annahmestellenunterbrechungsanforderung zu bedienen ist. Auf das ₁₀-Signal hin werden Signale von dem Steuer­ speicherausgaberegister 144 gemäß Fig. 2 (die ersten drei Bits des Mikrobefehls ROR _0-2) durch NAND-Glieder 201 und 202 überprüft. In Fig. 3a, 3b, 4a and 4b, the basic logic is shown for the execution of the desired substantially interrupt functions. According to FIG. 3a, gates 201 to 217 determine the priority of the interrupt requests from the adapter receiving points 0-3, which have interrupt request signals I _0-3 at the adapter disconnection point AI . These gates generate four priority signals. The relevant output signals of gates 206, 207, 216 and 217 , most of which carry one of these signals at a logic "0" level, indicate that an acceptance point interrupt request is to be serviced. On the ₁₀ signal signals from the control memory output register 144 shown in FIG. 2 (the first three bits of the microinstruction ROR _0-2 ) are checked by NAND gates 201 and 202 .

Diese Verknüpfungsglieder liefern in dem Fall ein Verknüpfungs­ zeichen "1", wenn und nur wenn sämtliche Eingangsbits jeweils eine "1" sind. Dadurch wird angezeigt, daß ein Adaptertrenn­ stellen-Betriebsmikrobefehl ausgeführt wird. Wenn das Ausgangs­ signal des Gatters bzw. Verknüpfungsgliedes 202 eine "1" ist und wenn das Adapternummernregister 121 den ersten Aufnahme­ stellenadapter (DAN₀=0=DAN₁) auswählt, wird eine Prioritäts­ anforderung von dem ersten Steuerwerkadapter durch das Ver­ knüpfungsglied 203 gesperrt. Eine Prioritätsanforderung wird ferner durch das Verknüpfungsglied 204 gesperrt bzw. unterdrückt, wenn ein mit hohem Pegel auftretendes Unterbrechungssignal fort­ laufend auftritt (HLIP = 1), wenn das zweite Steuerwerkadapter­ unterbrechungssignal auftritt (d. h. I₁ = 1 ist) und wenn der Steuerwerkadapter ausgewählt ist ( = 0). Ansonsten wird die Priorität der ersten Annahmestelle festgelegt, ₁₀ = 0, sofern keine Abdeckung bzw. Ausblendung erfolgt (₀ = 0). Die zweite Prioritätsanforderungen, ₁₁ = 0, wird durch das Ver­ knüpfungsglied 205 unterdrückt, wenn ein AI-Bedienungs-Mikro­ befehl ausgefhrt wird (am Ausgang des Verknüpfungsgliedes 202 tritt eine "1" auf), und das Adapternummernregister 121 wählt die Annahmestelle 1, = 1 und DAN₁ = 1, aus. Die Ver­ knüpfungsglieder 214 und 215 liefern die Signale XHLI und XLLI, was kennzeichnend ist für mit hohem bzw. niedrigem Pegel auftretende Unterbrechungsprioritäten. Das hauptsächliche Prioritätskriterium ist die Annahmestellennummer, wobei die Annahmestelle 0 die höchste Priorität und die Annahmestelle 3 die niedrigste Priorität besitzt. Demgemäß sind die Verknüpfungs­ schaltungen so miteinander verbunden, daß diese Beziehung er­ zielt wird. So ist z. B. ₁₀ ein Unterdrückungseingangssignal für die Verknüpfungsglieder 207, 216 und 217, so daß diese Verknüpfungsglieder an der Erzeugung eines 0-Ausgangssignal ge­ hindert sind, wenn ₁₀ = 0 ist. Entsprechende Sperrverbindungen sind mit ₁₁ und ₁₂ vorgenommen. Die vier Bits niedrigster Wertigkeit des Steuerwerkregisters 123, MSK _0-3, bewirken auf das Setzen hin eine selektive Sperrung bzw. Unterdrückung von _10-13. Dies stellt eine programmierbare Unterbrechungsaus­ blendung dar, die mit den Flipflops 384 bis 387 gemäß Fig. 4a des Steuerwerkregisters ausgeführt wird. Die Verknüpfungs­ glieder 210 bis 215 bestimmen, falls eine hohe oder eine niedrige Prioritätsanforderung vorhanden ist. Die Signale LEV₀ und LEV₁ werden durch die ersten beiden Bits des Steuerregisters 123 ge­ liefert. Dabei gelten folgende Beziehungen:In the case, these logic elements provide a logic symbol "1" if and only if all input bits are each a "1". This indicates that an adapter disconnect micro-command is being executed. If the output signal of the gate or link 202 is a "1" and if the adapter number register 121 selects the first recording point adapter (DAN ₀ = 0 = DAN ₁), a priority request from the first control unit adapter is blocked by the link 203 . A priority request is also blocked or suppressed by logic element 204 if a high-level interrupt signal occurs continuously (HLIP = 1), if the second control unit interrupt signal occurs (ie I 1 = 1) and if the control unit adapter is selected ( = 0). Otherwise, the priority of the first acceptance point is determined, ₁₀ = 0, provided there is no coverage or blanking (₀ = 0). The second priority request, ₁₁ = 0, is suppressed by link 205 when an AI operator micro-command is executed (a "1" occurs at the output of link 202 ), and adapter number register 121 selects acceptance point 1, = 1 and DAN ₁ = 1, from. Linkers 214 and 215 provide signals XHLI and XLLI, which is indicative of high and low level interrupt priorities . The main priority criterion is the acceptance point number, with acceptance point 0 having the highest priority and acceptance point 3 having the lowest priority. Accordingly, the logic circuits are interconnected so that this relationship is aimed. So z. B. ₁₀ a suppression input signal for the logic elements 207, 216 and 217 , so that these logic elements are prevented from generating a 0 output signal if ₁₀ = 0. Corresponding blocking connections are made with ₁₁ and ₁₂. The four least significant bits of the control unit register 123 , MSK _0-3 , cause a selective blocking or suppression of _10-13 upon setting. This represents a programmable interruption blanking, which is carried out with the flip-flops 384 to 387 according to FIG. 4a of the control unit register. Gates 210 through 215 determine if there is a high or a low priority request. The signals LEV ₀ and LEV ₁ are supplied by the first two bits of the control register 123 ge. The following relationships apply:

XHLI =RQ₁₀ · LEV₀ + RQ₁₁ · LEV₁ und
XLLI =RE₁₀ · k₁₁ · ₁ + RQ₁₂ + RQ₁₃ XHLI = RQ ₁₀ · LEV ₀ + RQ ₁₁ · LEV ₁ and
XLLI = RE ₁₀ · k₁₁ · ₁ + RQ ₁₂ + RQ ₁₃

Die Verknüpfungsglieder 220 bis 228 gemäß Fig. 3a führen die Entscheidnung bezüglich der Ausführung von Unterbrechungen aus und bewirken das Zurückstellen von Unterbrechungen. Auf eine Unterbrechungsbeendigung hin werden die Unterbrechungen durch bestimmte Formen der Verzweigungsmikrobefehle zurückge­ stellt. Die Verknüpfungsglieder 220 und 228 ermitteln diese Rückstellbedingungen, und zwar in Übereinstimmung mit den Eingangssignalen von dem Steuerspeicherausgaberegister 145 (Fig. 2):The logic elements 220 to 228 according to FIG. 3a carry out the decision regarding the execution of interruptions and cause the interruption to be postponed. Upon an interrupt termination, the interrupts are reset by certain forms of the branch microinstructions. Gates 220 and 228 determine these reset conditions in accordance with the input signals from control store output register 145 ( Fig. 2):

RESI = ROR₂₀ · ₂₁ · ROR₂₂ · DIAV,
worin
DIAV = ₁₆ · ₁₇ · ₁₈ · ₁₉ für den Verzweigungsdecoder 147 gilt. RESI = ROR ₂₀ · ₂₁ · ROR ₂₂ · DIAV ,
wherein
DIAV = ₁₆ · ₁₇ · ₁₈ · ₁₉ applies to the branch decoder 147 .

Der sich entwickelnde bestimmte Unterbrechungspegel wird durch die Zustände der Flipflops 231, 235 und 240 dargestellt. Das FINT-Flipflop 243 dient zur Auslösung eines Unterbrechungs­ betriebs. Wenn eine Hardwarebefehlsunterbrechung auftritt, und zwar z. B. auf Grund eines Paritätsfehlers, geben XBI = 1 und die Verknüpfungsglieder 225 bis 227 die Unterbrechung bei dem Signal DINT = 1 frei, wenn ein ungeradzahliger Mikrobefehl ausgeführt und im Zuge der Ausführung keine Fehlerunterbrechung vorhanden ist. Das EIIP-Flipflop 231 und das FINT-Flipflop 243 werden dann gesetzt, wenn sie durch den QEXEC-Impulse taktge­ steuert werden (Fig. 6). Die J-Eingänge dieser Flipflops nehmen die Signale DINT · XEI und DINT auf, wobei das zuerst genannte Signal von den Verknüpfungsgliedern 229 und 230 geliefert wird. Generell gilt:The developing particular interrupt level is represented by the states of flip-flops 231, 235 and 240 . The FINT flip- flop 243 is used to trigger an interruption operation. When a hardware command interrupt occurs, e.g. B. due to a parity error, XBI = 1 and logic gates 225 to 227 release the interruption in the DINT = 1 signal if an odd numbered microinstruction is executed and there is no error interruption in the course of execution. The EIIP flip- flop 231 and the FINT flip- flop 243 are set when they are clocked by the QEXEC pulses ( FIG. 6). The J inputs of these flip-flops receive the signals DINT · XEI and DINT , the first-mentioned signal being provided by the logic elements 229 and 230 . The general rule:

DINT = LDO · (XEI + · · · (RESI + HLIP) · XHLI + · k · , DINT = LDO · (XEI + · · · (RESI + HLIP) · XHLI + · k ·,

wobei LDO einen ungeradzahligen Mikrobefehl in der Ausführung, DIM einen Mikrobefehl in der Ausführung der nicht unterbrochen werden kann, einen Speicher­ zyklusmikrobefehl in der Ausführung oder einen Unterbrechungs­ mikrobefehl in der Ausführung oder einen Unterbrechungsmikrobefehl in der Ausführung bedeuten; FINT zeigt an, daß ein Unterbrechungsbetrieb eingeleitet worden ist, INH stellt einen programmierten Unterbrechungssperrzustand dar, und EIIP stellt eine Fehlerunterbrechung im Zuge der Entwicklung dar.where LDO is an odd-numbered microinstruction in execution, DIM is a microinstruction in execution that cannot be interrupted, a memory cycle microinstruction in execution, or an interrupt microinstruction in execution or an interrupt microinstruction in execution; FINT indicates that an interrupt operation has been initiated, INH represents a programmed interrupt lock state, and EIIP represents an error interrupt during development.

Das im Zuge der Entwicklung einer Untersuchung mit hohem Pegel HLIP bzw. einer Unterbrechung mit niedrigem Pegel LLIP entsprechende Flipflop wird durch DINT · · XHLI bzw. DINT · · XLLI gesetzt. Diese Flipflops werden durch RESI · · bzw. RESI · · zurückgestellt. Hierbei bedeutet JHLIP das J-Eingangssignal des HLIP-Flipflops. Das FINT-Flipflop stellt sich nach einem Mikrobefehlszyklus selbst zurück. Ein Unterbrechungsdecoder 245 (Fig. 3b) spricht auf die Bits ROR _4-7 von dem Steuerspeicherausgabe­ register 144 (Fig. 2) her an. Dieser eine Umwandlung vom Binärsystem in das 1-aus-10-System vornehmende Umsetzer er­ möglicht die Auswahl von bezeichneten Registern und Flipflops für die Unterbrechungsmikrobefehle zwecks Ausführung. Die Umsetzerausgangssignale liegen in invertierter Form vor; Verknüpfungsglieder 246 bis 255 geben die tatsächlichen Aus­ gangssignale IM _0-9 ab. Die ZPTR-Flipflops 290 und FPTR-Flipflops 272 stellen wichtige bistrabile Zeigerelemente dar. Diese Flipflops legen fest, welcher der beiden Sätze von Arbeitsregistern für eine Mikro­ befehlsroutine oder einen Mikrobefehl zu benutzen ist. Der Hauptzeiger oder der normale Zeiger ist ZPTR; er wird programmgesteuert. Der FPTR-Zeiger läuft dem ZPTR-Zeiger so lange nach, bis es erwünscht ist, auf den anderen, gerade nicht gebrauchten Satz von Arbeitsregistern zu zeigen. Das ZPTR-Flipflop wird durch das Signal JZPTR = FPTR · IM₉ + IM₂ · ROR₁₁ + IM₈ · gesetzt und durch · IM₉ + IM₂ · ₁₁ + IM₈ · ZPTR zurückgestellt. Diese Beziehungen werden durch die NAND-Glieder 282 bis 289 erfüllt. Das ZPTR-Flipflop wird durch das Signal QEXEC taktgesteuert (Fig. 6).The flip-flop corresponding to the development of an examination with a high level HLIP or an interruption with a low level LLIP is set by DINT · · XHLI or DINT · · XLLI . These flip-flops are reset by RESI · · or RESI · ·. Here JHLIP means the J input signal of the HLIP flip- flop. The FINT flip- flop resets itself after a microinstruction cycle. An interrupt decoder 245 ( FIG. 3b) responds to bits ROR _4-7 from the control memory output register 144 ( FIG. 2). This converter, which converts the binary system into the 1-out-of-10 system, enables the selection of designated registers and flip-flops for the interrupt microinstructions for execution. The converter output signals are in inverted form; Logic elements 246 to 255 emit the actual output signals IM _0-9 . The ZPTR flip- flops 290 and FPTR flip- flops 272 represent important bistrabile pointer elements. These flip-flops determine which of the two sets of working registers is to be used for a microinstruction routine or a microinstruction. The main pointer or the normal pointer is ZPTR ; it is program controlled. The FPTR pointer continues to follow the ZPTR pointer until it is desired to point to the other set of working registers that is not currently being used. The ZPTR flip- flop is set by the signal JZPTR = FPTR · IM ₉ + IM ₂ · ROR ₁₁ + IM ₈ · and reset by · IM₉ + IM ₂ · ₁₁ + IM ₈ · ZPTR . These relationships are met by NAND gates 282 through 289 . The ZPTR flip- flop is clock-controlled by the QEXEC signal ( FIG. 6).

Es gibt drei Zustände, unter denen sich der Zustand des FPTR- Flipflops ändern kann, d. h., daß das Ausgangssignal LOPT des Verknüpfungsgliedes 258 eine "1" ist. Der erste Zustand liegt dann vor, wenn der Unterbrechungspegel zurückgestellt ist, wobei sich eine Unterbrechung mit hohem oder niedrigem Pegel abspielt und keine Hardware-Fehlerunterbrechungs­ anforderung vorliegt. Das Signal RESI · (HLIP + LLIP). · führt dann das Ausgangssignal des NAND-Gliedes 262 zu Null. Der zweite Zustand liegt dann vor, wenn ein Unterbrechungs­ betrieb eingeleitet ist und wenn keine Hardwarefehlerunter­ brechung vorhanden ist. Das Signal DINT · führt dann das Ausgangssignal des Verknüpfungsgliedes 263 zu Null. Der dritte Zustand ist eine Ausführung eines Änderungs-Unterbrechungs­ mikrobefehls, der das FPTR-Flipflop ausgewählt. Das Signal CIM · (IM₈ + IM₂) führt dann das Ausgangssignal des Verknüpfungsgliedes 264 zu Null. Wenn das FPTR-Flipflop eine Zustandsänderung erfährt, bestimmt das Ausgangssignal DPTR des Verknüpfungsgliedes 281 den neuen Zustand. There are three states under which the state of the FPTR flip-flop can change, that is to say that the output signal LOPT of the logic element 258 is a "1". The first state is when the interrupt level is reset, with a high or low level interrupt occurring and no hardware failure interrupt request pending. The RESI · (HLIP + LLIP) signal . Then leads the output signal of the NAND gate 262 to zero. The second state is when an interruption operation has been initiated and when there is no hardware fault interruption. The signal DINT · then leads the output signal of the logic element 263 to zero. The third state is execution of a change interrupt microinstruction that selects the FPTR flip-flop. The signal CIM · (IM ₈ + IM ₂) then leads the output signal of the logic element 264 to zero. When the FPTR flip- flop experiences a change in state, the output signal DPTR of logic element 281 determines the new state.

Das Setzen oder Zurückstellen des FPTR-Flipflops erfolgt unter vier Zuständen. Der erste Zustand liegt dann vor, wenn eine Unterbrechung begonnen ist und wenn entweder das ZPTR-Flipflop zurückgestellt und eine Unterbrechungsanforderung mit niedrigem Pegel auftritt, oder wenn ein Doppelbetrieb vorliegt und die Annahmestelle 1 eine Unterbrechung bei hohem Pegel erfordert. Ein zweiter Zustand liegt dann vor, wenn ein Unterbrechungsbetrieb beendet ist und ein Unterbrechungspegel von einer Unterbrechung bei hohem Pegel zurückgestellt ist, ohne daß eine Unterbrechung ausgelöst ist und entweder das ZPTR-Flipflop gesetzt ist oder sich eine Unterbrechung bei niedrigem Pegel abspielt, dabei aber nicht beide Vorgänge auftreten. Der dritte Zustand liegt dann vor, wenn ein Unterbrechungspegel zurückgestellt wird, ohne daß eine Unterbrechung hohen Pegels und eine Unterbrechungsauslösung auftreten. Das ZPTR-Flipflop wird jedoch gesetzt. Der vierte Zustand liegt dann vor, wenn eine Änderungsunterbrechung das ZPTR-Flipflop setzt. Dies bedeutet, daß folgende Zustände vorliegen:The FPTR flip-flop is set or reset under four states. The first state is when an interrupt has started and when either the ZPTR flip- flop is reset and an interrupt request with a low level occurs, or when there is a double operation and acceptance point 1 requires an interrupt at high level. A second state exists when an interrupt operation is ended and an interrupt level is reset from an interrupt at high level without an interrupt being triggered and either the ZPTR flip-flop being set or an interrupt at low level taking place, but not in the process both processes occur. The third state is when an interrupt level is reset without a high level interrupt and interrupt triggering occurring. However, the ZPTR flip- flop is set. The fourth state is when a change interruption sets the ZPTR flip-flop. This means that the following conditions exist:

Das FPTR-Flipflop wird durch das Signal DPTR · LOPT gesetzt und durch das Signal · LOPT zurückgestellt, indem NAND-Glieder 258 bis 269 und 273 bis 281 verwendet werden. Drei zusätzliche Steuerflipflops 304 bis 306 sind mit der durch die Verknüpfungs­ glieder 292 bis 303 gebildeten Logik versehen. Das INH-Flipflop 304 wird durch das Signal IM₀ · ROR₁₁ gesetzt und durch das Signal IM₀ · ₁₁ zurückgestellt. Das INHG-Flipflop wird durch das Signal IM₁ · ROR₁₁ gesetzt und durch das Signal IM₁ · ₁₁ zurückgestellt. Das DUAL-Flipflop 306 wird durch das Signal IM₇ · ROR₁₁ gesetzt und durch das Signal IM₇ · ROR₁₁ zurückgestellt. Diese Flipflops 304 bis 306 und das ZPTR- Flipflops 290 werden unter Verwendung der Verknüpfungsglieder 307 und 308 taktgesteuert, und zwar durch das Singal QCIM = QRAW · CIM · EXEC.The FPTR flip- flop is set by the DPTR · LOPT signal and reset by the · LOPT signal using NAND gates 258 to 269 and 273 to 281 . Three additional control flip-flops 304 to 306 are provided with the logic formed by the logic elements 292 to 303 . The INH flip-flop 304 is set by the signal IM ₀ · ROR ₁₁ and reset by the signal IM ₀ · ₁₁. The INHG flip- flop is set by the signal IM ₁ · ROR ₁₁ and reset by the signal IM ₁ · ₁₁. The DUAL flip-flop 306 is set by the signal IM ₇ · ROR ₁₁ and reset by the signal IM ₇ · ROR ₁₁. These flip-flops 304 to 306 and the ZPTR flip-flop 290 are clock-controlled using the logic elements 307 and 308 , specifically by means of the signal QCIM = QRAW · CIM · EXEC .

In Fig. 4 ist das Steuerwerkregister 123 als Register darge­ stellt, das aus den J-K-Flipflops 380 bis 387 besteht, die von der Datenausgabeleitung DBO _8-15 gemäß Fig. 2 her gesetzt werden. Diese Signale werden durch die Verknüpfungsglieder 388 bis 393, 323 und 322 gesetzt und an die K-Eingänge der Flipflops 380 bis 387 abgegeben. Das Steuerwerkregister 123 wird durch die Verknüpfungsglieder 376 bis 378 derart taktgesteuert, daß die Beziehung DAC = QRAW · EXEC · ( · ₁) erfüllt ist. Die Steuerwerk-Adapternummernregister bilden die in Fig. 4 darge­ stellten J-K-Flipflops 363 bis 366, von denen zwei für jeden Satz der beiden Sätze von Arbeitsregistern vorgesehen sind. Generell werden diese Flipflops durch die Einleitung eines Unterbrechungsbetriebs oder die Ausführung eines Ladeunter­ brechungsmikrobefehls gesetzt bzw. zurückgestellt. Das An00-Flipflops 363 wird gemäß folgender Beziehung gesetzt:In FIG. 4, the control unit register 123 is a register provides Darge, which consists of the JK flip-flops 380-387, identified by the data output line DBO _8-15 of FIG. 2 are set forth. These signals are set by logic elements 388 to 393 , 323 and 322 and are output to the K inputs of flip-flops 380 to 387 . The control unit register 123 is clock-controlled by the logic elements 376 to 378 such that the relationship DAC = QRAW · EXEC · (· ₁) is fulfilled. The control unit adapter number registers form the JK flip-flops 363 to 366 shown in FIG. 4, two of which are provided for each set of the two sets of working registers. Generally, these flip-flops are set or reset by initiating an interrupt operation or executing a load interrupt micro command. The An 00 flip-flop 363 is set according to the following relationship:

(RQ₁₂ · RQ₁₃) · (DINT · · ) + DBO₁₄ · (IM₂ · · LIM);
die Rückstellung erfolgt entsprechend der Beziehung
(RQ₁₂ + RQ₁₃) · (DINT · · + ₁₄ · (IM₂ · · LIM).
Das AN01-Flipflop wird gemäß der Beziehung
(RQ₁₁ · K(DINT · · ) + DBO₁₅ · (IM₂ · · LIM)
gesetzt und gemäß der Beziehung
(RQ₁₁ + RQ₁₃) · (DINT · · ) + DBO₁₅ · (IM₂ · · LIM)
zurückgestellt. Das AN10-Flipflop wird gemäß der Beziehung (RQ₁₂ · RQ₁₃) · (DINT · DPTR · ) + DBO₁₄ · (IM₂ · FPTR · LIM)
gesetzt und gemäß der Beziehung
(KK(DINT · DPTR · k + ₁₄ · (IM₂ · FPTR · LIM) zurückgestellt. Das AN11-Flipflop wird gemäß der Beziehung (₁₁ · K(DINT · DPTR · ) + DBO₁₅ · (IM₂ · FPTR · LIM)
gesetzt und gemäß der Beziehung (RQ₁₁ + RQ₁₃) · (DINT · DPTR · XEI) + ₁₅ · (IM₂ · FPTR · LIM) zurückgestellt. (RQ ₁₂ · RQ ₁₃) · (DINT · ·) + DBO ₁₄ · (IM ₂ · · LIM);
the provision is made according to the relationship
(RQ ₁₂ + RQ ₁₃) · (DINT · · + ₁₄ · (IM ₂ · · LIM).
The AN 01 flip-flop is according to the relationship
(RQ ₁₁ · K (DINT · · ) + DBO ₁₅ · (IM ₂ · · LIM)
set and according to the relationship
(RQ ₁₁ + RQ ₁₃) · (DINT · ·) + DBO ₁₅ · (IM ₂ · · LIM)
deferred. The AN 10 flip-flop is constructed according to the relationship (RQ ₁₂ · RQ ₁₃) · (DINT · DPTR ·) + DBO ₁₄ · (IM ₂ · FPTR · LIM)
set and according to the relationship
(KK (DINT · DPTR · k + ₁₄ · (IM ₂ · FPTR · LIM) . The AN 11 flip-flop is set according to the relationship (₁₁ · K (DINT · DPTR ·) + DBO ₁₅ · (IM ₂ · FPTR · LIM)
set and deferred according to the relationship (RQ ₁₁ + RQ ₁₃) · (DINT · DPTR · XEI) + ₁₅ · (IM ₂ · FPTR · LIM) .

Die Beziehungen werden durch die Verknüpfungsglieder 310 bis 323 und 331 bis 362 ausgeführt. Die Ausgangssignale sindThe relationships are performed by links 310 through 323 and 331 through 362 . The output signals are

DAN₀ = FPTR · AN10 + · An00
und
DAN₁ = FPTR · AN11 + · AN01. DAN ₀ = FPTR · AN 10 + · At 00
and
DAN ₁ = FPTRAN 11 + AN AN .

Demgemäß wählt das FPTR-Flipflop 272 in Fig. 3b dasjenige Flipflop-Paar in Fig. 4b aus, welches zu einem bestimmten Zeitpunkt für die Zuteilung zu einer Eingabe/Ausgabe-Annahmestelle wirksam ist, d. h. zur Adapternnummernauswahl. Diese Anordnung ist charakteristisch für die Art und Weise, in der eine Auswahl zwischen zwei Sätzen von Arbeitsregistern vorgenommen wird.Accordingly, the FPTR flip-flop 272 in FIG. 3b selects the flip-flop pair in FIG. 4b which is effective at a certain point in time for the assignment to an input / output acceptance point, ie for the adapter number selection. This arrangement is characteristic of the way in which a selection is made between two sets of working registers.

Der indirekte Segmentverzweigungsmikrobefehl, der das in Fig. 5 dargestellte Format besitzt, ist einer der Verzweigungsmikro­ befehle, die bei der Unterbrechungsrückstellfunktion zur Anwendung kommen. Wenn der Mikrobefehl ausgeführt wird, wird eine Verzweigung zu der geraden Adresse hin vorgenommen, die durch die Bits 24 bis 30 in dem laufenden 256-Wortsegment bezeichnet ist. Wenn das Bit 22 eine "1" ist, wird der Unterbrechungspegel zurückgestellt. Wenn dieser Mikrobefehl einen Unterbrechungsbetrieb beendet, meldet die Betriebsroutine dem aktiven Adapter, daß das entsprechende Unterbrechungsanforderungssignal zurückgestellt ist, d. h. RESI = 1 ist. Wenn die Endunterbrechung eine Unter­ brechung hohen Pegels ist, die eine Unterbrechung niedrigen Pegels unterbrochen hat, dann weist die Adapterannahmestelle für die unterbrochene Unterbrechung niedrigen Pegels noch eine aktive I _n -Unterbrechungsanforderung auf. Demgemäß wird die zuvor in den nicht gebrauchten Teil des Registers 121 geladene Adapternummer wieder wirksam, und die Unterbrechung niedrigen Pegels wird wieder aufgenommen. Die nächste Adresse wird aus dem INTAR-Register 129 aufgenommen.The indirect segment branch microinstruction, which has the format shown in FIG. 5, is one of the branch microinstructions used in the interrupt reset function. When the microinstruction is executed, a branch is made to the even address indicated by bits 24 through 30 in the current 256 word segment. If bit 22 is a "1", the interrupt level is reset. When this microinstruction ends an interrupt operation, the operating routine reports to the active adapter that the corresponding interrupt request signal has been reset , ie RESI = 1. When the end interrupt is a lower refraction high level, a low level interrupt has interrupted, then, the adapter collection point for the interrupted interrupt low-level still an active I _n -Unterbrechungsanforderung on. Accordingly, the adapter number previously loaded into the unused portion of register 121 becomes effective again and the low level interrupt resumes. The next address is taken from the INTAR register 129 .

Der Vektorsegmentverzweigungsmikrobefehl mit dem in Fig. 5 dargestellten Format weist gemäß einer Anwendung seiner An­ wendungen die Fähigkeit auf, eine Ereignismeldung von einer Eingabe/Ausgabe-Annahmestelle zu prüfen. Eine weitere An­ wendung besteht darin, auf bestimmte Zustände in dem nicht ge­ wählten Verzweigungsprüfregister anzusprechen. Wenn dieser Verzweigungsmikrobefehl ausgeführt wird, erfolgt eine Ver­ zweigung zu einer Stelle bzw. Speicherstelle in dem 256-Wortsegment, das durch das 7 Bit umfassende geradzahlige Adressenfeld, das sind die Bits 8 bis 14, bezeichnet ist, und zwar modifiziert in Übereinstimmung mit dem Aufteilungsfeld n _0-2, das sind die Bits 6, 7 und 15. Die Modifikation besteht darin, daß zwei oder vier Bits an die Stelle von zwei oder vier Bits niedrigster Wertigkeit der Adressenbits gesetzt werden, die aus dem Steuerspeicherausgaberegister 145 aufgenommen sind, das sind die Bits ROR _29-30 oder ROR _27-30. Demgemäß ist eines der Eingangssignale des A₁-Schalters gemäß Fig. 2 zur Adressierung das des Steuerspeichers 50 Ausgangssignal des Vektorsegment­ verzweigungs-V-Schalter 109. Die Eingangssignale dieses Schalters sind durch verschiedene Kombination von Bits von dem Verzweigungsprüfregister 106 beider Arbeitsregistersätze und von den Verknüpfungsglieder 395 und 396 gemäß Fig. 4b ge­ bildet. Die zuletzt genannten Bits zeigen das Vorliegen einer Ereignisanzeige, IMS₁, an, und das Bit nierigster Wertigkeit von der internen Zeitsteuereinrichtung 122 zeigt das Vorliegen des Signals IMS₀ an. Die Signale IMS₀ und IMS₁ können durch das Signal INHG von dem Flipflop 305 gemäß Fig. 3b unter Pro­ grammsteuerung gesperrt werden. Da sich die resultierenden Steuerspeicheradressen auf die Zustände der ausgewählten Eingabebits auswirken, ermöglicht diese Anordnung eine schnelle und wirksame programmierbare Prüfung der Verzweigungsprüfregister und des Adapterinterface. Die Fähigkeit der Verzweigung zu einem nicht gebrauchten Verzweigungsprüfregister ermöglicht eine Nachrichtenverbindung zwischen Programmen unter Heran­ ziehung von gebrauchten und nicht gebrauchten Arbeitsregistern vorzunehmen, ohne daß die Verwendung des Lese/Schreib/ Speichers erforderlich ist. Die Prüfung des Adapterinterface setzt die Programmierungskosten bezüglich der Bedienung von Ereignis­ anzeigen herab. Da diese Ereignisse für eine niedrige Priorität vorgesehen sind, ist es von Bedeutung, daß sie ermittelt und ohne weiteres bedient werden können, ohne eine längere Programmausführungszeit zur Abtastung dieser Ereignisse er­ forderlich ist.The vector segment branch microinstruction in the format shown in FIG. 5, according to one application of its applications, has the ability to examine an event message from an input / output acceptor. Another application is to respond to certain conditions in the non-selected branch check register. When this branch microinstruction is executed, a branch is made to a location in the 256 word segment designated by the 7-bit even address field, which is bits 8 through 14, modified in accordance with the split field n _0-2 , these are bits 6, 7 and 15. The modification is that two or four bits are substituted for two or four least significant bits of the address bits taken from the control memory output register 145 , that is the bits ROR _29-30 or ROR _27-30 . Accordingly, one of the input signals of the A ₁ switch according to FIG. 2 for addressing is that of the control memory 50 output signal of the vector segment branching V switch 109 . The input signals to this switch are formed by various combinations of bits from the branch check register 106 of both working register sets and from the gates 395 and 396 of FIG. 4b. The latter bits indicate the presence of an event indicator, IMS ₁, and the least significant bit from the internal timing device 122 indicates the presence of the IMS ₀ signal. The signals IMS ₀ and IMS ₁ can be blocked by the INHG signal from the flip-flop 305 according to FIG. 3b under program control. Since the resulting control memory addresses affect the states of the selected input bits, this arrangement enables a quick and effective programmable check of the branch check registers and the adapter interface. The ability of the branch to an unused branch check register enables communication between programs using used and unused work registers without the use of read / write / memory. Checking the adapter interface reduces the programming costs for operating event displays. Since these events are intended for low priority, it is important that they can be determined and operated without further program execution time for sampling these events.

Der gebräuchlichste Betrieb des Zugriffs zu nicht in Gebrauch befindlichen Arbeitsregistern besteht jedoch darin, einen CIM-Mikrobefehl auszuführen, um den Zustand des FPTR-Flip­ flops 272 zu ändern.However, the most common operation of accessing unused working registers is to execute a CIM microinstruction to change the state of the FPTR flip-flop 272 .

Im folgenden wird die Arbeitsweise der Unterbrechungslogik gemäß Fig. 3 und 4 zusammengefaßt. Sind keine Unterbrechungen zu verarbeiten, so sind die Flipflops EIIP, HLIP, LLIP und FINT zurückgestellt. Sind sämtliche Bitstellen mit Ausnahme der ersten Bitstelle LEV₀ des Adaptersteuerregisters 123 zurückgestellt, so wird keine der Unterbrechungen I _0-3 abge­ deckt bzw. ausgeblendet. Ferner wird die Annahmestelle 2 als den Steueradapterannahmestellen 0 und 1 zugeordnet be­ zeichnet, und lediglich eine I₀-Unterbrechung von der Annahme­ stelle 0 wird einen hohen Pegel führen. Wenn eine I₁-Unterbrechung von der Annahmestelle 1 her aufgenommen wird, wird das RQ₁₁- Ausgangssignal des Verknüpfungsgliedes 207 Null, da an dessen sämtlichen Eingängen Einsen liegen. Dabei ist angenommen, daß ein DAI-Mikrobefehl nicht ausgeführt wird. Wenn irgendein Bit der ROR _0-2-Bits Null ist, wird das Ausgangssignal des Verknüpfungsgliedes 205 eine "1" sein. Wenn I₀ = 0 ist, dann ist K₁ = 1 und zwar wegen des angenommenen Anfangs- Zustands des Steuerregisters 123. Ferner ist das Ausgangssignal XLL1 des Verknüpfungsgliedes 215 eine "1", die eine positive Entscheidung bezüglich einer Unterbrechung, DINT = 1 bewirkt, wenn ein ungeradzahliger Mikrobefehl ausgeführt wird (LDO + 1); dabei werden keine entgegenstehenden Mikrobefehle ausgeführt ( = 1), und das INH-Flipflop ist nicht gesetzt. In diesem Fall sind dann die Ausgangssignale der Verknüpfungsglieder 223, 224 und 226 jeweils durch eine "1" gebildet. Demgemäß werden die Flipflops LLIP und FINT über die Verknüpfungsglieder 238 und 239 gesetzt, wodurch die Ausführung einer Unterbrechung niedrigen Pegels angezeigt wird.The operation of the interrupt logic according to FIGS. 3 and 4 is summarized below. If no interruptions can be processed, the flip-flops EIIP, HLIP, LLIP and FINT are reset. If all bit positions with the exception of the first bit position LEV ₀ of the adapter control register 123 are reset, then none of the interruptions I _0-3 is covered or hidden. Furthermore, the acceptance point 2 is designated as the control adapter acceptance points 0 and 1, and only an I ₀ interruption from the acceptance point 0 will result in a high level. If an I ₁ interruption is received from the acceptance point 1 ago, the RQ ₁₁ output signal of the logic element 207 becomes zero since all of its inputs are ones. It is assumed that a DAI microinstruction is not executed. If any bit of the ROR _0-2 bits is zero, the output of gate 205 will be a "1". If I ₀ = 0, then K₁ = 1 because of the assumed initial state of the control register 123 . Furthermore, the output signal XLL1 of the logic element 215 is a "1", which makes a positive decision regarding an interruption, DINT = 1, if an odd-numbered microinstruction is executed (LDO + 1); no opposing microinstructions are executed (= 1) and the INH flip-flop is not set. In this case, the output signals of the logic elements 223 , 224 and 226 are each formed by a "1". Accordingly, the flip-flops LLIP and FINT are set across gates 238 and 239 , indicating the execution of a low level interrupt.

Das normale ZPTR-Flipflop 290 befindet sich generell in einem Rückstellzustand. Durch den eine Umsetzung vom Binärsystem in das 1-aus-10-System vornehmenden Umsetzer 245 wird z. B. ein CIM-Mikrobefehl mit ROR _4-7 = 0010 decodiert, und zwar in Verbindung mit ROR₁₁ = 0; mit Hilfe der Verknüpfungsglieder 286 und 287 erfolgt eine Rückstellung des ZPTR-Flipflops, wenn eine Taktsteuerung durch das Signal QCIM = CIM·QRAW·EXEC erfolgt. Bei einer Unterbrechung niedrigen Pegels veranlaßt das Signal XLLI·, daß DPTR = 1 wird, und zwar über die Verknüpfungsglieder 273, 275, 276 und 281. Wenn daher die Unterbrechung niedrigen Pegels ausgelöst ist, setzen die Verknüpfungsglieder 258, 261 und 265 bis 269 das FPTR-Flipflop 272. Mit dem Beginn einer Unterbrechung wird ferner der Inhalt des Steueradressenregisters in dem INTAR-Register 129 (Fig. 2) aufbewahrt, und außerdem wird eine Verzweigung zu der festverdrahteten Adresse in den A₀- und A₁-Schaltern 134 und 135 vorgenommen. Im Unterschied dazu kann aus dem AUXAR-Register eine neue Adresse erhalten werden, wenn dies durch die Adaptertrennstelle über die Unterbrechungsbegrenzungsleitung angezeigt wird. Schließlich wird die Adapternummer in das Steuerwerk-Adapternummernregister 121 (Fig. 4) geladen. Die Verknüpfungsglieder 316, 318, 319, 343, 353 und 361 veranlassen das Setzen des AN 11-Flipflops 366 auf K₁₁ hin. Dies führt dazu, daß DAN₁ = 1 durch die Verknüpfungsglieder 369, 370, 373 und 374 wird.The normal ZPTR flip-flop 290 is generally in a reset state. The converter 245 , which converts the binary system into the 1-out-of-10 system, z. B. decoded a CIM microinstruction with ROR _4-7 = 0010, in conjunction with ROR ₁₁ = 0; With the aid of logic elements 286 and 287 , the ZPTR flip- flop is reset when clock control is carried out by the signal QCIM = CIM * QRAW * EXEC . In the event of a low level interruption, the XLLI * signal causes DPTR = 1, through gates 273, 275, 276 and 281 . Therefore, when the low level interrupt is triggered, gates 258, 261 and 265 through 269 set the FPTR flip-flop 272 . With the start of an interrupt, the contents of the control address register are also stored in the INTAR register 129 ( FIG. 2), and a branch is also made to the hard-wired address in the A ₀ and A ₁ switches 134 and 135 . In contrast, a new address can be obtained from the AUXAR register if this is indicated by the adapter disconnection point via the interruption limitation line. Finally, the adapter number is loaded into the controller adapter number register 121 ( FIG. 4). The logic elements 316, 318, 319, 343, 353 and 361 cause the setting of the AN 11 flip-flop 366 to K11. This leads to the fact that DAN ₁ = 1 through the links 369, 370, 373 and 374 .

Wenn eine Unterbrechung von der Annahmestelle 0 aufgenommen werden soll, während eine Unterbrechung niedrigen Pegels verarbeitet wird, wird sie als Unterbrechung hohen Pegels behandelt, da das LEV₀-Flipflop 180 in dem Steuerregister 123 gesetzt ist. In entsprechender Weise, wie bezüglich der Unterbrechung niedrigen Pegels ausgeführt worden ist, veranlaßt diese Unterbrechung, daß ₁₀ = 0, daß XHLT = 1 und daß DINT = 1 wird. Ferner werden das FINT-Flipflop 243 und das HLIP-Flipflop 235 gesetzt. Das FPTR-Flipflop 272 wird zurückgestellt, da DPTR = 0 ist. Es sei darauf hingewiesen, daß für eine doppelte Kanaloperation mit Unterbrechungen von den Steuerwerkadaptern 0 und 1, bei in beiden Fällen vorliegendem hohen Pegel, und bei gesetztem DUAL-Flipflop 306, eine Unterbrechung von dem Steuerwerkadapter 1 das Setzen des FPTR-Flipflops bewirkt, da DPTR = 1 ist. Das Setzen des betreffenden Flipflops erfolgt über die Verknüpfungsglieder 274 bis 276 und 281. Bei Vorliegen einer gewöhnlichen Unterbrechung hohen Pegels von der Adapterannahmestelle 0, d. h. bei FPTR = 0, DPTR = 0 und KK₁₃ = 1, sind das AN 00-Flipflop 363 und das AN 01-Flipflop 364 zurückgestellt.If an interruption is to be received from acceptance point 0 while a low level interruption is being processed, it is treated as a high level interruption since the LEV ₀ flip-flop 180 is set in the control register 123 . Similarly, as has been done with respect to the low level interrupt, this interrupt causes ₁₀ = 0, XHLT = 1 and DINT = 1. The FINT flip- flop 243 and the HLIP flip-flop 235 are also set. The FPTR flip- flop 272 is reset because DPTR = 0. It should be noted that for a double channel operation with interruptions from the control unit adapters 0 and 1, in both cases when the level is high and when the DUAL flip-flop 306 is set , an interruption from the control unit adapter 1 causes the FPTR flip-flop to be set, since DPTR = 1. The relevant flip-flop is set via logic elements 274 to 276 and 281 . In the event of a normal high level interruption from the adapter acceptance point 0, ie with FPTR = 0, DPTR = 0 and KK₁₃ = 1, the AN 00 flip-flop 363 and the AN 01 flip-flop 364 are reset.

Die Ausgangssignale des Adapternummernregisters, DAN₀ und DAN₁, sind demgemäß beide Null.The output signals of the adapter number register, DAN ₀ and DAN ₁, are accordingly both zero.

Wie in Fig. 9 dargestellt, weist das Start-Speicherzyklusbegrenzungs- Mikrobefehlsformat die Bitfolge 0001 in den vier Bitstellen höchster Wertigkeit auf. Durch eine 1 in der Bitstelle niedrigster Wertigkeit wird ein Schreibzyklus festgelegt, und durch eine 1 in der der Bitstelle niedrigster Wertigkeit nächstfolgenden Bitstelle wird ein Lesezyklus bezeichnet. Die Quelle der Hauptspeicherdatenadresse wird durch die Register- stellen mit den Bits 4 bis 8 bezeichnet.As shown in Fig. 9, the start memory cycle limit microinstruction format has the bit string 0001 in the four most significant bit positions. A write cycle is defined by a 1 in the lowest bit position, and a read cycle is designated by a 1 in the bit position next to the lowest bit position. The source of the main memory data address is identified by the register positions with bits 4 to 8.

Der Adapterbetriebsmikrobefehl weist in den drei Bitstellen höchster Wertigkeit die Bitfolge 111 auf. Das vierte Bit bezeichnet einen normalen Betrieb in dem Fall, daß sein Wert eine "0" ist, oder aber das betreffende Bit ermöglicht eine Schnellübertragung, sofern sein Wert eine "1" ist. Für eine normale Operation ist die für den Betrieb ausgewählte Adapterannahmestelle durch das Adapternummernregister 121 bezeichnet. Für eine mit hoher Geschwindigkeit erfolgende Datenübertragungsoperation wird eine Verbindungsleitungsadapterannahmestelle durch das Adaptersteuerregister 123 ausgewählt, und zwar in Verbindung mit dem Adapternummernregister 121, und zusätzlich wird eine Hilfssteuerwerkadapterauswahl vorgenommen. Die letzten acht Bits des Mikrobefehls enthalten einen Wortcode welcher den Adressen/Steuerungsleitungen der Adaptertrennstelle zugeführt wird, und die sich ergebenden Signale bezeichnen die Betriebsoperationsfunktionen in Übereinstimmung mit besonderen Untersystemanforderungen. Für schnelle Datenübertragungen wird durch diesen Wortcode die Übertragungsrichtung bezeichnet. Eine "1" an der fünften Bitstelle zeigt an, daß keine signalmäßige Antwort bezüglich der Adaptertrennstelle erforderlich ist. Eine "1" an der sechsten Bitstelle gibt an, daß die Zustandsleitungssignale der Adaptertrennstelle in die untere Hälfte des Verzweigungsprüfregisters 106 geladen werden. Das siebte Bit und das achte Bit geben an, daß der A-Teil bzw. der B-Teil des AB-Akkumulators 105 mit dem Inhalt der Dateneingabeleitungen des Adapterinterface geladen werden.The adapter operating microinstruction has the bit sequence 111 in the three most significant bit positions. The fourth bit designates normal operation in the event that its value is a "0", or the relevant bit enables fast transmission if its value is a "1". For a normal operation, the adapter acceptance point selected for operation is designated by the adapter number register 121 . For a high speed data transfer operation, a trunk adapter acceptance point is selected by adapter control register 123 in conjunction with adapter number register 121 , and auxiliary controller adapter selection is also made. The last eight bits of the microinstruction contain a word code which is supplied to the address / control lines of the adapter disconnect, and the resulting signals identify the operational functions in accordance with particular subsystem requirements. For fast data transfers, this word code indicates the direction of transfer. A "1" at the fifth bit position indicates that no signal-based response regarding the adapter separation point is required. A "1" at the sixth bit location indicates that the adapter disconnect status line signals are loaded into the lower half of the branch check register 106 . The seventh bit and the eighth bit indicate that the A part and the B part of the AB accumulator 105 are loaded with the content of the data input lines of the adapter interface.

In Fig. 7 ist die Verknüpfungsschaltung bzw. Logik für die Adapteraufnahmestellen-Auswahl gezeigt, und zwar für den Fall, daß eine Einrichtungsadapteraufnahmestelle für eine Bedienung ausgewählt wird. Die Ausgangssignale _0-3 der Verknüpfungsglieder 403 bis 406 charakterisieren die Auswahl der betreffenden Adapteraufnahmestellen 0 bis 3 in Komplementform. Sämtliche Ausgangssignale _0-3 der Verknüpfungsglieder sind eine Funktion der Ausführung eines Adapterbedienungsmikrobefehls, der sich in der Ausführung befindet. Demgemäß werden die ersten drei Bits des Steuerspeicherausgaberegisters 144 (Fig. 2) durch die Verknüpfungsglieder 201 und 202 geprüft, so daß DAI = ROR₀ · ROR₁ · ROR₂ ist. Die Aufnahmestelle 0 wird nur in dem Fall ausgewählt, daß das Adapternummernregister die Adapternummer 0 enthält und daß der Adapterbedienungsbefehl einen Adapterbetrieb bezeichnet, bei dem es sich nicht um eine schnelle Übertragung handelt (ROR₃ = 0). Dies bedeutet, daß folgende Beziehung erfüllt ist:
SEL₀ = DAI · KK₃ In entsprechender Weise gilt für die zweite Aufnahmestelle: SEL₁ = DAI · KK₃ Für die Verbindungsleitungsadapterauswahl ist die Logik bzw. Verknüpfungsschaltung komplizierter, und zwar mit Rücksicht darauf, daß neben der Auswahl einer normalen Adapterfunktion (ROR₃ = 0) die Logik eine zweite Adapterauswahl unterstützen muß, so daß Daten über zwei Adapteraufnahmestellen während der Ausführung eines einzigen Adaptertrennstellen-Bedienungsmikrobefehls übertragen werden können. Demgemäß erfüllt die Logik für die dritte Adapteraufnahmestelle folgende Beziehung:InFig. 7 is the logic circuit for the Adapter location selection shown, just in case that a device adapter receiving point for an operation is selected. The output signals _0-3 the links 403 to406 characterize the selection of those concerned Adapter receiving points 0 to 3 in complement form. All output signals _0-3 the links are a function of executing an adapter operation micro command, which is in execution. Accordingly become the first three bits of the control memory output register 144 (Fig. 2) through the links201 and202  checked so thatDAI =ROR₀ ·ROR₁ ·ROR₂ is. The admission point 0 is selected only in the event that the adapter number register contains the adapter number 0 and that the adapter operation command denotes an adapter operation that is not is a fast transfer(ROR₃ = 0). This means, that the following relationship is fulfilled:
SEL₀ =DAI · KK₃ The same applies to the second reception point: SEL₁ =DAI · KK₃ For the connection line adapter selection, the logic or logic circuit is more complicated, taking into account that in addition to the selection of a normal adapter function (ROR₃ = 0) the logic a second adapter selection must support so that data on two adapter receiving points during the Execution of a single adapter disconnect operator microinstruction can be transferred. Accordingly, the logic fulfills the following relationship for the third adapter location:

SEL₂ = DAI[DAN₀ · KK-₀ · ROR₃(DAN₁ · KK₁)]
- SEL ₂ = DAI [ DAN ₀ · KK-₀ · ROR ₃ (DAN ₁ · KK₁) ]
-

Der erste Ausdruck enthält explizit die Adapternummer, ₀ · DAN₁, und zwar von dem Adapternummernregister 121 her. Der zweite Ausdruck ist eine Funktion des Zustands des Steuerregisters 123 im Hinblick auf die zuvor gesetzten Flipflops 382 und 383, die Verbindungleitungsadapteraufnahmestellen den Einrichtungsadapteraufnahmestellen zuordnen. Die vierte Adapteraufnahmestelle wird in einer entsprechenden Weise ausgewählt:The first expression explicitly contains the adapter number, ₀ · DAN ₁, specifically from the adapter number register 121 . The second term is a function of the state of the control register 123 with respect to the previously set flip-flops 382 and 383 that map trunk adapter receptacles to the device adapter receptacles. The fourth adapter location is selected in a corresponding manner:

In Fig. 7 vorgesehene zusätzliche Gatter 423 bis 426 ermöglichen einen flexiblen Dialog für gleichzeitige Datenübertragungen über das Adapterinterface. Die Verknüpfungsglieder 423 und 424 liefern die Signale K₁, wobei die Beziehungen DHLIP₀ = ₁ · HLIP und DHLIP₁ = DAN₁ · HLIP erfüllt sind. Die Verknüpfungsglieder 425 und 426 liefern die Signale K₁, wobei DSEL₀ = K₁ · ROR₃ · DAI und DSEL₁ = ₀ · DAN₁ · ROR₃ · DAI bezüglich dieser Signale gelten, und zwar zusammen mit den Signalen von dem Steuerregister 123 (Fig. 2). Additional gates 423 to 426 provided in FIG. 7 enable a flexible dialog for simultaneous data transmissions via the adapter interface. The logic elements 423 and 424 deliver the signals K₁, the relationships DHLIP ₀ = ₁ · HLIP and DHLIP ₁ = DAN ₁ · HLIP being fulfilled. The gates 425 and 426 provide the signals K₁, where DSEL ₀ = K₁ · ROR ₃ · DAI and DSEL ₁ = ₀ · DAN ₁ · ROR ₃ · DAI apply to these signals, along with the signals from the control register 123 ( Fig . 2).

Die durch die Logik gemäß Fig. 7 erzeugten Signale ermöglichen zusammen mit den Verbindungsleitungsadapter-Zuteilungssignalen LA₀ und LA₁ durch das Register 123 (Fig. 4) schnelle Datenübertragungen mit der Ausführung eines Adapterinterface- Betriebsbefehls vorzunehmen. Das vierte Bit, ROR₃, in derartigen Befehlen ist ein Verknüpfungszeichen "1". Der Datenübertragung geht eine Unterbrechung (I₀ oder I₁) voran oder ein Ladeunterbrechungs-Befehl, der das Adapternummernregister auf die gewünschte Steueradapteraufnahmestellennummer einstellt, so daß DAN₁ = 0 und DAN₁ = 0 oder 1 ist. Die Ausführung des Adapterinterfacebefehls veranlaßt die Übertragung des Inhalts des AB-Akkumulatorregisters über die Datenausgabeleitungen. Die Richtung der Datenübertragung wird durch den Wortcode des Mikrobefehls bestimmt, der durch eine Adapteraufnahmestelle als Lesebefehl ausgewertet wird und der durch eine andere Adapteraufnahmestelle als Schreibbefehl ausgewertet wird. Während desselben Mikrobefehlszyklus werden die Inhalte auf der Dateneingabeleitung in den AB-Akkumulator geladen, und zwar mit der Rückflanke des EXEC-Taktimpulses. Der Verbindungsleitungsadapter wird durch Steuersignale LA₀ und LA₁ und durch das Adapternummernregister 121 bezeichnet. Wenn dem Adapterinterfacemikrobefehl ein Start-Lesespeicherzyklusmikrobefehl vorangeht, wird ggfs. der Ursprungsinhalt des Speichers 10 in dem AB-Akkumulator 105 (Fig. 2) gespeichert. Eine zwischen dem Steuerwerkadapter 120 und dem Verbindungsleitungsadapter 130 vorgesehene Leitung, wie die Leitung 127 (Fig. 1), bringt die Fähigkeit mit sich, ein Eingabe-Antwortsignal (RPI) an das Steuerwerk zurückzuführen. Wenn dem Adaptertrennstellenmikrobefehl unmittelbar ein Start-Schreibspeicherzyklusmikrobefehl vorangeht, wird die zusätzliche Funktion des Einspeicherns des Inhalts des AB-Akkumulators in den Lese/Schreib-Hauptspeicher ausgeführt.The signals generated by the logic of FIG. 7, together with the trunk adapter allocation signals LA ₀ and LA ₁ through register 123 ( FIG. 4), enable fast data transfers to be performed with the execution of an adapter interface operation command. The fourth bit, ROR ₃, in such commands is a link character "1". The data transfer is preceded by an interrupt (I ₀ or I ₁ ) or a load interrupt command that sets the adapter number register to the desired control adapter location number so that DAN ₁ = 0 and DAN ₁ = 0 or 1. Execution of the adapter interface command causes the contents of the AB accumulator register to be transmitted via the data output lines. The direction of the data transmission is determined by the word code of the microinstruction, which is evaluated as a read command by an adapter receiving point and which is evaluated as a writing command by another adapter receiving point. During the same microinstruction cycle, the contents on the data input line are loaded into the AB accumulator with the trailing edge of the EXEC clock pulse. The connecting line adapter is designated by control signals LA ₀ and LA ₁ and by the adapter number register 121 . If the adapter interface microinstruction is preceded by a start read memory cycle microinstruction, the original content of the memory 10 may be stored in the AB accumulator 105 ( FIG. 2). A line provided between controller adapter 120 and trunk adapter 130 , such as line 127 ( FIG. 1), provides the ability to return an input response signal (RPI) to the controller. If the adapter disconnect microinstruction is immediately preceded by a start-write memory cycle microinstruction, the additional function of storing the contents of the AB accumulator in the read / write main memory is carried out.

Ein von dem betrachteten Übertragungsbetrieb verschiedener schneller Übertragungsbetrieb erfolgt von dem Hauptspeicher zu einer Adapteraufnahmestelle. Dies erfordert nicht mehr als einen Hauptspeicherzyklus. Die betreffende Operation wird durch einen Start-Lesespeicherzyklusmikrobefehl eingeleitet, dem ein Adapter-Interfacemikrobefehl nachfolgt. Während des zuletzt genannten Mikrobefehls wird der Inhalt aus dem AB- Akkumulator über die Datenausgabeleitung zu einer Adapteraufnahmestelle hin übertragen, und der Inhalt des AB-Akkumulators wird durch die Daten von dem Hauptspeicher her ersetzt. Wie in Fig. 8 dargestellt, sind für jede Aufnahmestelle, bei jedem Adapter n = 0, 1, 2 und 3, Eingangsleitungen vorgesehen, die zu dem Steuerwerk für Unterbrechungen I _n Ereignismeldungen bzw. -anzeigen EN _n und Eingangs-Antwortsignale RPI hinführen. Für die ersten beiden Aufnahmestellen, n = 0, 1, sind mit hohem Pegel auftretende Unterbrechungsbegrenzungen HLI _n vorhanden. Ferner sind individuelle Aufnahmestellen-Adapterausgangsleitungen, eine Auswahlleitung SEL _n , eine Auslösungs- und Ausführungstaktbegrenzungs-Leitung EXEC vorhanden. Ebenso sind für die ersten beiden Aufnahmestellen, n = 0, 1 Ausgangsleitungen für Verbindungsleitungs-Adapterbegrenzungen LA _n , für einen ausgewählten Verbindungsleitungsadapter DSEL _n und für eine fortschreitende Unterbrechung hohen Pegel DHLIP _n vorhanden. Ein gemeinsames Grundtaktsignal QRAW ist ebenfalls vorgesehen.A fast transmission mode different from the transmission mode under consideration takes place from the main memory to an adapter receiving point. This requires no more than one main memory cycle. The operation in question is initiated by a boot memory cycle microinstruction followed by an adapter interface microinstruction. During the latter microinstruction, the contents of the AB accumulator are transferred to an adapter receiving point via the data output line, and the contents of the AB accumulator are replaced by the data from the main memory. As shown in FIG. 8, input lines are provided for each receiving point, with each adapter n = 0, 1, 2 and 3, which lead to the control unit for interruptions I _n event messages or displays EN _n and input response signals RPI . For the first two recording points, n = 0, 1, there are high HLI _n interruption limits . There are also individual location adapter output lines, a selection line SEL _n , a trigger and execution clock limit line EXEC . Likewise, for the first two receiving points, n = 0, 1 output lines for connecting line adapter limits LA _n , for a selected connecting line adapter DSEL _n and for a progressive interruption, high level DHLIP _n are available. A common basic clock signal QRAW is also provided.

Claims (1)

1. Anordnung zur Steuerung des Datenaustausches in einem Datenverarbeitungssystem zwischen mindestens einer Zen­ traleinheit (135, 145), beispielsweise einem Prozessor oder einem Hauptspeicher, und einer von mehreren peri­ pheren Einheiten (115, 125, 126), wobei die Zentral- und Periphereinheiten bedarfsweise der Datenaufnahme wie der Datenabgabe dienen, mit einem Mikroprogramm­ steuerwerk (50, 60, 70, 100) und mit einer von diesem gesteuerten Interfaceschaltung (80, 90), an welche die Zentraleinheiten (135, 145) über erste Adapter (130, 140) und die peripheren Einheiten (115, 125, 126) über zweite Adapter (110, 120) zur Bereitstellung separater Dateneingänge und -ausgänge angeschlossen sind, wobei diese Adapter (130, 140; 110, 120) über gesonderte, je­ weils für die Dateneingabe bzw. -ausgabe vorgesehene Sammelleitungen an die Interfaceschaltung (80, 90) zur Ermöglichung eines Vollduplex-Betriebes angeschlossen sind, dadurch gekennzeichnet,

• - daß die Interfaceschaltung (80, 90) eine Steuer­ registereinrichtung (121, 123) für die Vorhaltung von Adapterkenndaten umfaßt,
• - mit ersten Logikschaltungen (382, 383, 390, 391) zur Erzeugung der Adapterkenndaten aus Steuerdatensignalen (z. B. DBO₁₀, DBO₁₁) der Zentraleinheiten (135, 145) bzw. der peripheren Einheiten (115, 125, 126),
• - mit zweiten Logikschaltungen (401-406, 411-426), die auf die in der Steuerregistereinrichtung (121, 123) vorgehaltenen Adapterkenndaten ansprechen zwecks Auf­ baus einer Datenübertragungsverbindung zwischen den­ jenigen Adaptern, die durch die in der Steuerregister­ einrichtung (121, 123) gespeicherten Adapterkenndaten ausgewählt sind,
• - mit einem Speicherakkumulator (105) zur Zwischenspei­ cherung der zu übertragenden Daten,
• - mit einem selektiv steuerbaren Eingangsschalter (94, 95) zur Einspeisung der Daten in den genannten Speicher­ akkumulator (105) aus einem ausgewählten Adapter (110, 120, 130, 140), und
• - mit einem selektiv steuerbaren Ausgangsschalter (107, 108) zur Abgabe der Daten aus dem genannten Speicher­ akkumulator (105) an einen ausgewählten Adapter (110, 120, 130, 140),
• - daß in der Interfaceschaltung (80, 90) eine Unterbre­ chungsschaltung (90) vorgesehen ist mit dritten Logik­ schaltungen (331-374) zur Erzeugung von Adapterkenndaten aus Unterbrechungsdatensignalen (I₀-I₃) der peripheren Einheiten (115, 125, 126),
• - daß das Mikroprogrammsteuerwerk (50, 60, 70, 100) eine Mikrobefehlsverarbeitungsschaltung (132-136, 142-147) umfaßt, die mit Hilfe von Adressenaddierern (132, 133), ersten Schaltern (134, 135) und der Steuerregisterein­ richtung (121, 123) Adressen von Mikrobefehlen bildet und die Mikrobefehle zu Steuerspeicherausgaberegistern (144, 145) übertragen werden und über die Verknüpfungs­ glieder (z. B. 201, 202) der Unterbrechungsschaltung (90) zugeleitet werden, so daß innerhalb eines Mikrobefehls­ zyklus zuerst der Ausgangsschalter (107, 108) aktiviert wird zum Zwecke der Abgabe der in dem Speicherakkumulator (105) zwischengespeicherten Daten und anschließend der Eingangsschalter (94, 95) aktiviert wird zum Zwecke des Ladens neuer Daten in den Speicherakkumulator (105), damit innerhalb desselben Mikrobefehlszyklus erste, in dem Speicherakkumulator (105) zwischengespeicherte Daten an den zweiten ausgewählten Adapter abgegeben werden und zweite Daten von dem ersten ausgewählten Adapter zur Zwischenspeicherung in den Speicherakkumulator (105) geladen werden.

1. Arrangement for controlling the data exchange in a data processing system between at least one central unit ( 135, 145 ), for example a processor or a main memory, and one of several peripheral units ( 115, 125, 126 ), the central and peripheral units as required serve for data acquisition and data delivery, with a microprogram control unit ( 50, 60, 70, 100 ) and with an interface circuit ( 80, 90 ) controlled by this, to which the central units ( 135, 145 ) via first adapters ( 130 , 140 ) and the peripheral units ( 115, 125, 126 ) are connected via second adapters ( 110, 120 ) for the provision of separate data inputs and outputs, these adapters ( 130, 140; 110, 120 ) being connected via separate, respectively for data input and output lines provided for connection to the interface circuit ( 80, 90 ) to enable full-duplex operation, characterized in that

• - That the interface circuit ( 80, 90 ) comprises a control register device ( 121, 123 ) for the provision of adapter identification data,
• - With first logic circuits ( 382, 383, 390, 391 ) for generating the adapter characteristic data from control data signals (z. B. DBO ₁₀, DBO ₁₁) of the central units ( 135, 145 ) or the peripheral units ( 115, 125, 126 ),
• - With second logic circuits ( 401-406, 411-426 ) which respond to the adapter identification data held in the control register device ( 121, 123 ) for the purpose of establishing a data transmission connection between those adapters which are provided by the device in the control register ( 121, 123 ) saved adapter characteristics are selected,
• - With a memory accumulator ( 105 ) for intermediate storage of the data to be transmitted,
• - With a selectively controllable input switch ( 94, 95 ) for feeding the data into said memory accumulator ( 105 ) from a selected adapter ( 110, 120, 130, 140 ), and
• with a selectively controllable output switch ( 107, 108 ) for delivering the data from said memory accumulator ( 105 ) to a selected adapter ( 110, 120, 130, 140 ),
• - That in the interface circuit ( 80, 90 ) an interruption circuit ( 90 ) is provided with third logic circuits ( 331-374 ) for generating adapter characteristic data from interrupt data signals (I ₀- I ₃) of the peripheral units ( 115, 125, 126 ) ,
• - That the microprogram control unit ( 50, 60, 70, 100 ) comprises a microinstruction processing circuit ( 132-136, 142-147 ) which, with the aid of address adders ( 132, 133 ), first switches ( 134, 135 ) and the Steuerregisterein direction ( 121 , 123 ) forms addresses of microinstructions and the microinstructions are transmitted to control memory output registers ( 144, 145 ) and are fed via the logic elements (e.g. 201, 202 ) to the interrupt circuit ( 90 ), so that within a microinstruction cycle the output switch first ( 107, 108 ) is activated for the purpose of delivering the data temporarily stored in the memory accumulator ( 105 ) and then the input switch ( 94, 95 ) is activated for the purpose of loading new data into the memory accumulator ( 105 ), so that within the same microinstruction cycle first, data temporarily stored in the memory accumulator ( 105 ) are delivered to the second selected adapter and second data from the first selected adapter for temporary storage can be loaded into the storage accumulator ( 105 ).