DE2316321A1

DE2316321A1 - In mehrfachschaltung betriebener speicherabrufteil

Info

Publication number: DE2316321A1
Application number: DE2316321A
Authority: DE
Inventors: Lyle Franklin Delaney; Leon Anthony Mager
Original assignee: Sperry Rand Corp
Current assignee: Sperry Corp
Priority date: 1972-04-07
Filing date: 1973-04-02
Publication date: 1973-10-31
Also published as: JPS5633736B2; FR2212955A5; JPS4911037A; IT983700B; GB1432223A; US3735354A; DE2316321C2

Description

PATENTANWALT

H. F. E L L M E R

627IDSTEIN
FRiEDE

ENSSTRASSEXVZS.
TELEFON: IDSTEIN 8237 ERA-2015

ρ 141024

i ¹⁰KlLiI IiAND CORPORATION, New York, N. Y./USA

In Mehrfachschaltung betriebener Speicherabrufteil

Dio Erfindung betrifft einen in Mehrfachschaltung arbeitenden Speiciür abruf teil in einer datenverarbeitenden Einrichtung, nämlich eine lo^ioche Schaltung zum vorübergehenden Festhalten einer gegebenen Jxdrassenanforderung für einen Speieherzugriff, während eine unmittelbar zuvor empfangene Adressenanforderung gerade im Speichertgewöhnlich im Hauptspeicher) verarbeitet wird, wobei eine gemeinsame Speicherzugriff sbahn und eine gemeinsame Schaltung für die beiden Ädressenanxorderungen verwendet werden.

Zahlreiche bekannte datenverarbeitende Einrichtungen enthalten einen Speicher zum löschenden Lesen, für den nach jedem Lesevorgang ein Rückschreibzyklus notwendig ist. Das Einschleusen des nächsten, nachfolgenden Adressenabrufes kann nach dem Lesevorgang während des Rückschreibens der Daten in den Speicher geschehen» Ein Beispiel einer derartigen Anordnung ist in der USA-Patentschrift Nr. 3.237.169 von Hartwig u. a. erläutert. Dadurch daß die Rückschreibzeit zum Einschleusen des nächsten Adressenäbrufes in einen Speicher, zum löschenden Auslesen ausgenutzt wird, kann die mittlere Speicherzugriff szeit auf ein Kleinstmaß verringert werden. Im Falle eines Speichers zum nichtlösehenden Auslesen fehlt jedoch eine Rückschreibzeltspanne, während der in Vorbereitung des nächsten Speicherzugrif-XU3 die nächste Adressenanforderung vorübergehend gespeichert werden Icann. Deinencs"preehend muß in vielen datenverarbeitenden Systemen die Büaroeitung der nächsten Adressenanforderung hinausgezögert werden, bis cLie Bearbeitung der laufenden Adressenanforderung beendet ist. Kin derartiges Verfahren ist zeitraubend und setzt die Arbeitsgeder datenverarbeitenden Einrichtungherab.

Ziul 'xiir iirfiadung ist es, eine logische Schaltung zum vorübergehen-- ■Λ-: ; /-j ,i.^I::u.i oiu(-r -egebtsacn Adrosaenaiiforderung zu schaffen, wäh-

309844/0823

während die- unmittelbar vorausgehende Adressenanforderung gerade im Hauptspeicher aufgenommen und bearbeitet wird.

Ein weiteres Ziel der Erfindung ist es, eine gegebene Adressenanforderung vorübergehend festzuhalten, während die unmittelbar vorhergehende Ädressenanforderung gerade im Hauptspeicher bearbeitet wird, wobei für die beiden Ädressenanforderungen eine gemeinsame logische Schaltung verwendet wird.

Ein drittes Ziel der Erfindung ist es, die mittlere Speicherzugriffszeit einer datenverarbeitenden Vorrichtung zu verringern.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher erläutert. Es stellen, dar:

Figur 1 ein vereinfachtes Blockschaltbild mit den Signalbahnen zwischen einer datenverarbeitenden Vorrichtung und einem Speicher,

Figur 2 sechs Steuerleitungen zwischen den beiden logischen Blockschaltungen der Figur 1 zum Steuern der Zwischenspeicherung von Ädressenanforderungen des Hauptspeichers,

die Figuren 3, 3A und 3B das logische 'Schaltbild der Einrichtung zum Zwischenspeichern von Steuersignalen,

Figur 4 die Zusammengehörigkeit der Figuren 3, 3A und 3B,

die Figuren 5 und 5A zeitliche Auftragungen von Signalen, die während des Betriebes der logischen Schaltung nach den Figuren 3, 31 und 3B auftreten, und

Figur 6 die Zusammenfügung der Figuren 5 und 5A.

309844/08

Figur 1 ist ein verallgemeinertes Blockschaltbild der' Signalbahnen zwischen einem Speicher und einer datenverarbeitenden Einrichtung, von der nur eine Befehlsreehenanlage 100 und eine jiin/Ausgabe-Rechen einheit 101 als Blöcke dargestellt sind. Mit der Befehlsreclienanlage 100 ist ein Hauptspeicher 102 durch zwei Zugriffsbahnen 104 und 107 verbunden, von denen die eine für die Befehle und die andere für die Operanden bestiniLit ist, Die Zugriffsbahn 104 wird von einem befehlsspeieher 105 lind von einer Befehlssteuerung 106 und die Zugriffsbahn 107 von einem Operandenspeicher 108 und einer Operanden-Steuerung 10 benutzt. Der erweiterte Speicher 103 wird über eine Leitung 110 von eineni Zwischenspeicher ill beschickt. In den Hauptspeicher 102 tritt eine einzelne Leitung 113 ein, die von einem Abschnitt der Ein/Ausga beeinheit 101 ausgeht. Ein weiterer Abschnitt ist durch eine Leitung 314 mit dem erweiterten Speicher 103 verbunden.

In dem allgemeinen Blockschaltbild der Figur 1 arbeiten der Befehlsspeicher 105, der Operandenspeicher 108 der Befehlsreehenanlage 100 fast genauso wie ein I-'iRl-Speicher II4 und ein erweiterter MRI-Speielier lly der Ein/Ausgabe-Recheneinheit 101, so daß nur der Operanden-Speicher 10e anhand der Figuren 3» 3a und 3b besehrieben zu werden braucht. Kr ist mit der Operanden-Steuerung 109 durch zahlreiche (z. B. 80} Signalleitungen verbunden, die in einem gemeinsamen Kabel 119 zusammengefaßt sind. Biese 80 Signalleitungen können für 24 Bits der Speicheradresse, zwei Adressen-Paritätsbits, 36 Datenschrelbblts, zwei Datenschreib-Paritätsbits, 8 Schreibsteuerbits und das zugehörige Paritätsbit, ein Test- und Löschbit vorgesehen sein; die sechs restlichen Signalleitungen dienen als Steuerleitungen für die Übertragung (Figur 2); die aufgezählten 74 Bits werden in die eine der beiden Matrizen {Pufferregister) des Operandenspeichers 108 eingelassen.

In Figur 2 sind sechs Signalleitungen 13Ü - 135 für die Steuerung der Übertragung dargestellt; sie beeinflussen die vorübergehende Speicherung der Bits in den beiden Matrizen eines Operandenspeichers 108* und tragen Pfeile, die die dichtung ihrer Übertragung anzeigen. Die sechs Steuersignale treten in der zyklischen Folge ihrer Numerierung auf und seien kurz hintereinander aufgezählt:

309844/0823

1. Adressenanforderung für eine Matrix 1

Dieses Steuersignal unterrichtet eine Operanden-Steuerung 109^T über die Signalleitung 130, daß die Matrix 1 des Operandenspeichers 108* (also das in ihr enthaltene Pufferregister) Informationen., z. B. die Adressen-, Datenschreib-, Schreibsteuer-, Test- und Löschbits annehmen kann.

2. Einschleusen in die Matrix 1

Dieses Steuersignal läuft über die Signalleitung 131 von der Operanden-Steuerung 109^T in den Operandenspeicher 108* hinein, damit die Informationen über die 74 Signalleitungen in die Matrix 1 eingeschleust werden und dann ein Abrufsignal für den Hauptspeicher 102 erzeugt wird, daß er die genannten Informationen benutzen kann. Es soll nur dann Zustandekommen, wenn das Steuersignal zur Adressenanforderung für die Matrix 1 in der Signalleitung 130 auftritt.

3. Anerkenntnis des Einschleusens in die Matrix 1

Dieses Steuersignal läuft über die Signalleitung 132 vom Operandenspeicher 108¹ zur Op'.eranden-Steuerung 109*, wodurch die letztere informiert wird, daß die Einschleusurtg der Informationen stattgefunden, hat, die über die 74 SignaHeitungen-übertragen wurden..

■4· Adressenanforderung für eine Matrix 2

Von diesem Steuersignal wird die. Operanden-Steuerung 109* über die Signalleitung 133 unterrichtet, daß das Pufferregister der Matrix 2 im Operandenspeicher 108^T Informationen aufnehmen kann.

5. Einschleusen in die Matrix 2 -·■

Dieses Steuersignal läuft von der Operanden-Steuerung 109^f über die Signalleitung 134 zum Operandenspeicher 108^T, damit'die Informationen., durch die 74 Signalleitungen in die Matrix 2 eingeschleust werden · und ein Abrufsignal für den Hauptspeicher 102 erzeugt wird, daß er diese Informationen benutzen kann. Dieses Steuersignal darf nur dann

9844/082 3

auftreten, xvenn ^zugleich das Steuersignal in der Signalleitung 134 zugegen ist.

6. Anerkenntnis des Kinschleusens in die Matrix 2

Dieses Steuersignal kommt aus dem Operandenspeicher 108* und informiert über die Signalleitung 135 die Operanden-Steuerung 109% daß das Pufferregister der Matrix 2 die in den 74 Signalleitungen erscheinenden Informationen aufgenommen hat.

Der Operandenspeicher 108* speichert vorübergehend die Abrufsignale aus der Operanden-Steuerung 109* in Abhängigkeit von den veränderlichen Zykluszeiten und der Verfügbarkeit des Hauptspeichers 102. Er ist an sich passiv und arbeitet asynchron, also nicht, falls er nicht von einem äußeren Signal in Gang gesetzt wird. Der allgemeine Ablauf der Ereignisse im Operandenspeicher 108* wird anhand der Figuren 3» 3a und 3b in Verbindung mit dem Diagramm der Figur 5 erläutert.

Die logische Schaltung der Figur 3 ist in drei gesonderte Bereiche unterteilt, die als gestrichelte Blöcke 200, 201 und 202 erkennbar sind. Diese enthalten die logischen Schaltungseinheiten zum zyklischen Einschalten der Matrizen, zum Anfordern und Bestätigen der Anforderungssignale aus der Operanden-Steuerung und zum Zugriff auf den Speicherblock. Die logische Schaltung der Figur 3a ist in erster Linie eine Steuerschaltung für die Anordnung der Figur 3 während der normalen (nicht erweiterten) Arbeitszyklen.

Die Schaltungseinheiten der Figur 3b dienen der Steuerung, die in Gang gesetzt wird, wenn die beiden Schaltungen der Figuren 3 und 3a im erweiterten Arbeitszyklus betrieben werden sollen.

Innerhalb des gestrichelten, rechteckigen Blockes 200 werden in den bereits erwähnten Matrizen 1 und 2 abwechselnd die Steuersignale für die viortadressen aus der Operanden-Steuerung 109* unter der Mitwirkung der Schaltung nach Figur 3a zugeleitet.

309844/0823

UND-Glieder 208 und 209 des Blockes 200 werden ebenfalls abwechselnd geöffnet, um den Inhalt der Matrizen 1 und 2 über ein ODER-Glied 210 und mehrere Treiber 211 in den Hauptspeicher 102 einzulassen.

Die Auswahl des speziellen Speicherabschnittes und Moduls, auf den zugegriffen werden soll, wird durch die logische Schaltung des gestrichelten, rechteckigen Blockes 202 festgelegt. Im einzelnen wird das aus 74 Bits zusammengesetzte Wort, das über Leitungen 220 aus der Operanden-Steuerung 209 empfangen wird, durch ein ODER-Glied 217 in einen Ädressen-Deeodierer 218 hineingeleitet, dessen Ausgangssignale dann über zahlreiche Leitungen, die -zu einem Kabel 225 zusammengefaßt sind, einem UND-Glied 219 zugeführt werden. Zwei andere Eingangsklemmen 226 und 227 des UND-Gliedes 219 müssen sich auf einem hohen Potential, das eine binäre* Eins bedeutet, befinden, damit ein vollständiger Zugriff zum Hauptspeicher 102 gegeben ist; die ,Ausgangssignale der Treiber 211 werden dabei in Vorbereitung des Lese- oder Schreibvorganges in den Hauptspeicher 102 eingelassen.

Um die beiden Eingangsklemmen 226 und 227 auf ein hohes Potential zu bringen, müssen ein Flipflop 230 und ein weiteres, die Anerkennung zulassendes Flipflop 231 der Figur yk gesetzt sein. Bas Flipflop 230 zum Anrufen des Hauptspeichers wird von einem Signal entweder aus einer Verzögerungsleitung 233 oder einer Startverzögerungsleitung innerhalb des Blockes 201 der Figur 3 gesetzt. Das Ausgangssignal aus der Verzögerungsleitung 233 oder der Startverzögerungsleitung 234 wirkt auch über eine Leitung 238 oder 239 auf die Einschleusung in die eine Matrix 1 oder 2 ein, nachdem ein Steuersignal zum Abruf der angeforderten Adresse aufgenommen ist.

Um die Eingangsklemme 227 auf ein hohes Potential zu bringen, muß das Flipflop 231 der Figur 3A gesetzt sein; dies erfolgt auf ein Anerkenntnissignal hin, das vom Hauptspeicher zurückkommt, nachdem vom Ausgangssignal des UND-Gliedes 219 (Figur 3) ein Zugriff erfolgt ist. Somit ist das Anerkenntnis signal, das zur Erregung des Flipflop 231 und zur nachfolgenden Einschaltung des UND-Gliedes 219 notwendig ist, stets das Ergebnis eines unmittelbar vorausgehenden Zugriffes zum Hauptspeicher, also einer vorausgegangenen Erregung des UND-Gliedes

309844/0823

219. Wie man sehen kann, muß die Eingangsklemme 227 des UND-Gliedes 219 zu Anfang auf ein hohes Potential gebracht werden, wenn das gesamte System in Betrieb genommen wird. Dementsprechend wird das. Flipflop 231 der Figur 3a zu Beginn über eine Leitung 223 durch ein Hauptlöschsignal gesetzt, das durch ein ODER-Glied 270 zu ihm heran- · kommt.

Zur Beschreibung des Blockes 201 der· Figur 3 zurückkommend, sei bemerkt, daß der Abruf der Adressen durch Signale erfolgt, die auf einer Leitung 236 oder 237 eines gesetzten Flipflop 255 oder 256 auftreten; diese gelangen abwechselnd in Abhängigkeit von den aufeinanderfolgenden Arbeitszyklen durch Signale der logischen Schaltung nach Figur 3A. in der Leitung F bzw. G in den Setzzustand.

Eine der Hauptfunktionen der logischen Schaltung nach Figur 3A besteht darin, den Anerkenntnisimpuls aufzunehmen, der sich aus dem unmittelbar vorhergehenden Zugriff zum Hauptspeicher ergibt, um die logischen Schaltungen der Figuren 3, 3a und 3b für den nächsten Zugriff zum Hauptspeicher vorzubereiten. Insbesondere spricht die Schaltung der Figur 3A auf den aus dem Hauptspeicher kommenden Anerkenntnisimpuls an, um die sich gegenseitig ausschließenden Zustände der UND-Glieder 208 und 209 (Figur 3) zu ändern, so daß die Ausgangssignale der Matrizen 1 und 2 abwechselnd in den Hauptspeicher gelangen, und um die sich gegenseitig ausschließenden Zustände der Flipflops 255 und 256 abzuändern, damit das Abrufsignal, das zum Operandenspeicher 208 gesendet wird, für die jeweils andere Matrix bestimmt ist.

Die logische Steuerschaltung eines gestrichelten Blockes der Figur. 3a ist ein Auslöseschalter 203, der auf das Änerkenntnissignal anspricht, das über eine Leitung 258 aus dem Operandenspeicher empfangen wird und jedesmal seinen Zustand ändert. Durch die Zustandsänderungen des Auslöseschalters 203 ergibt sich eine Potentialänderung an Ausgangsklemmen 266 und 267, von denen die eine das hohe Potential und die andere das niedrige erhält. Da diese Ausgangsklemmen unmittelbar an ' Klemmen D und E der Figur 3 angeschlossen sind, ändert sich jedesmal dann der Schaltzustand der UND-Glieder 208 und 209, wenn ein Aner-

309844/0823

kenntnissignal vom Auslöseschalter 203 der Figur 3A empfangen wird. Da die beiden Ausgangsklemmen 266 und 267 ferner über ein ODER-Glied 268 an einer Verzögerungsleitung 369 und dahinter über ein ODER-Glied 27O an der Setzeingangsklemrne des Flipflop 231 angeschlossen sind, wird das letztere stets infolge des Eingangs eines Anerkenntnissignals aber erst nach einer Verzögerungsperiode gesetzt, die von der Verzögerungsleitung 36° festgesetzt ist.

In Abhängigkeit davon, ob an der Ausgangsklemme 266 oder 267 ein hohes Potential erscheint, wird schließlich ein UND-Glied 260 oder 261 leitend, um eine Verzögerungsleitung 262 oder 263 zu erregen, so daß die Ausgangssignale an den Klemmen C oder F erscheinen. Die Klemmen C und F sind jeweils mit drei anderen Punkten der logischen Schaltungen in den Figuren 3> 3a und 3b verbunden. Die eine derartige Verbindung verläuft zur Setzklemme der Flipflops 255 und 256 zum Abruf der Adresse, wie im gestrichelten Block 201 der Figur 3 zu sehen ist. Vom Signal an der Klemme C oder F wird entweder das Flipflop 255 oder 256 gesetzt, um die Adresse der Matrix 1 oder 2 anzufordern.

Von den Signalen aus der Kle/mme C oder F wird auch über ein ODER-Glied 244 der Figur 3 das' Flip-flop 230 und ebenso über das ODER-Glied 271 das Flipflop 231 der Figur 3A gesetzt, wodurch die Vorbereitung der gesamten logischen Schaltung für den nächsten Zugriff zum Hauptspeicher beendet wird. Während der Zeitspanne, in der das Flipflop 231 gesetzt war, wird das UND-Glied 219 der Figur 3 eingeschaltet, damit ein Zugriff zum Hauptspeicher zustandekommt. Die anderen beiden Eingangsklemmen 226 und 225 des· UND-Gliedes liegen in dieser Zeitspanne tatsächlich auf einem hohen Potential, wie aus der ausführlichen Beschreibung der zeitlichen Auftragungen nach Figur 5 hervorgeht, die später erläutert wird.

Um die gesamte Anordnung in Betrieb zu nehmen, müssen zuerst die verschiedenen Flipflops in bestimmte Zustände eingestellt werden, was durch einen der Leitung 223 zuzuführenden Hauptlösehimpuls und einen ■ anfänglichen Startimpuls geschieht, der in einer Leitung 224 der Fir/ur 3 auftritt. Vom Hauptlösehimpuls werden die Flipflops 255 und 256 über ODER-Glieder 280, 282 (Figur 3) zurückgestellt und außerder=i uuu.v

.30.984470823

„das ODER-Glied 270 (Figur 3A) das Flipflop 231 gesetzt, von dem das Anerkenntnis ermöglicht wird.

Anschließend wird vom in der Leitung 224 laufenden Sfcartimpuls über ein ODER-Glied 281 das Flipflop 255 der Figur 3 und ein Flipflop 283 der Figur 3A gesetzt und ein Flipflop 284 im Auslöseschalter 203 zurückgestellt. Durch das Setzen des Flipflop 255 wird über die Leitung 230 der. Abruf der ersten Adresse aus der Operanden-Steuerung 109* der Figur 2 in Gang gesetzt. Die Operanden-Steuerung 109* spricht auf einen derartigen Abruf an, um über die Leitung 220 das erste Wort aus 74 Bits der Matrix 1 der Figur 3 zuzuleiten. Dieses Wort wird dort vorübergehend festgehalten. Die Verzögerungsleitung 233 nimmt das vor übergehend gespeicherte Signal wahr und löscht das Flipflop 255 über das ÜDSR-Glied 280, wobei ein Anerkenntnissignal der Speicherung in der Matrix 1 über eine Leitung 238 der Operanden-Steuerung 109 zugeführt wird.

Beim Empfang des zuvor genannten Anerkenntnissignals wird die Operanden-Steuerung vorbereitet, ein zweites Wort aus 74 Bits der Matrix 2 des Operandenspeichers 108 mit dem Eingang des nächsten Hdressenabrufsignal3 zuzuleiten.

Wenn man auf aio zeitlichen Auftragungen der Figur 5 übergeht, tritt ein Hauptlüschiinpuls 290 (Kurve A) im Zeitpunkt T_Q auf. Ein anfängli cher Startimpuls 291 folgt dem Hauptlöschimpuls nach einer gewissen Zeit. (Kurve 8) Vorn Hauptlöschimpuls 290 wird das Flipflop 255 der Matrix 1 gelöscht (Kurve C). Bei allen Kurven der Figur 5 wird der gelöschte (zurückgestellte) Zustand eines Flipflop durch ein tiefes Potential und der gesetzte Zustand durch ein hohes Potential wiederro^cibei'i. Vom Hauptlöschimpuls 290 wird auch das Flipflop 231 gesetzt tfom anfänglichen Sfcartimpuls 291 werden zu einem Zeitpunkt Tn das Flipxlop 255 (Kurve C) und außerdem ein Flipflop 283 (Figur 3A) gesetzt (Kurve P).

Jüurch uas Setzen des Flipflop 255 iai Zeitpunkt Ϊ-, wird ein Befehl an ■ii·; 0-oera:rl'3;i-8teuerun-- lü> gesendet, damit das erste -./ort aus 74 Bios "xr l-ü,-',vlsL 1 ubortra''i"i wird. Daher korn·.¹!!: 3ur Ζ'-Λ'ζ '£., also einen Augen-

3098U/0823

blick später aus der Operanden-Steuerung 109 das Wort aus 74 Bits in der Matrix 1 an und wird dort vorübergehend festgehalten (Kurve D). In diesem Wort ist ein Steuersignal enthalten, das an eine Leitung 221 der Figur 3 angelegt wird. Die Verzögerungsleitung 233 spricht auf dieses Steuersignal an und löscht über das ODER-Glied 280 im Zeitpunkt T~ das Flipflop 255 (Kurve C), wodurch der Operanden-Steuerung 109 angezeigt wird, daß das Wort aus 74 Bits in der Matrix 1 aufgenommen ist.

Das die Verzögerungsleitung 233 verlassende Signal gelangt über eine Leitung 241 zum ODER-Glied 243, um das Flipflop 230 im Zeitpunkt To zu setzen (Kurve F). Folglich sind zur Zeit T, sowohl"das Flipflop 230 als auch das Flipflop 231 gesetzt. (Kurven F und G) Der Ädressen-Decodierer 218 der Figur 3 gibt nun ein Signal ans UND-Glied 219 ab, um den speziellen Speicherabschnitt und Modul auszuwählen, der durch das erste Wort aus 74 Bits bestimmt ist, das in der Matrix 1 vorübergehend festgehalten wird, damit im Zeitpunkt T^ zum Operandenspeicher 108 zugegriffen werden kann.(Kurve H) Dies geschieht im wesentlichen gleichzeitig mit dem vorübergehenden Speichern der Bits in der Matrix 1 im Zeitpunkt T₂.

Zusammenfassend gesehen, wird das UND-Glied 219 eingeschaltet, das das decodierte Signal vom Adressen-Decodierer 218 zum Hauptspeicher hindurchgehen läßt und einen Zugriff zu diesem ermöglicht. Somit treten die in der Matrix 1 enthaltenen Daten· durch das UND-Glied und das ODER-Glied 210 in die Treiber 211 des Hauptspeichers ein, in dem der gewünschte Lese- oder Schreibvorgang stattfindet.

In diesem Zeitpunkt befindet sich eine Eingangsklemme 212 des UND-Gliedes 208 auf einem hohen Potential·, da sie mit der Setzausgangsklemme des Flipflop 283 der Figur 3a verbunden ist, das infolge des anfänglichen Startimpulses 291 gesetzt ist. (Kurve B)

Sobald das Flipflop 230 zum Abruf des Operandenspeichers im Zeitpunkt T₀ gesetzt ist, sind die notwendigen Bedingungen zur Einschaltung eines UND-Gliedes 260 der Figur yk erfüllt, und die Verzöge- ' · run^sleiuun.'· 252 wird erregt. Insbesondere sind die üodin^ungea su seiner EirioC.ialouu^ üiy folgenden;

30S84470823

Dadurch daß das Flipflop 230 gesetzt wird, erscheint an einer Eingangsklemme 295 des UND-Gliedes 26ü ein hohes Potential; das gleiche gilt für die Klemme 266, wenn das Flipflop 283 gesetzt wird, sowie für eine Eingangsklemme 297, wenn das Flipflop 231 ebenfalls gesetzt wird. .

Die Verzögerungszeit der Verzögerungsleitung 262 ist gleich dem Zeitintervall T~ - T,.(Figur 5) Zur Zeit T, gibt die Verzögerungsleitung 262 an der Klemme G ein Signal ab, das, wie bereits erwähnt, drei Eingängen der Schaltung der Figuren 3, 3a und 3b zugeführt wird, nämlich -'

1. einem ODER-Glied 271 und der Löscheingangsklemme des Flipflop 231, über die dieses gelöscht wird,

2. dem Setzeingang des Flipflop 256 in Figur 3, das den Abruf des nächsten Wortes von 74 Bits aus der Operandensteuerung 109* (Figur 2) einleitet,

3. dem ODER-Glied 244 und der Löscheingangsklemme des Flipflop 230, das dadurch gelöscht wird, wodurch das UND-Glied 260 in Figur 3A abgeschaltet wird, weil das Potential an seiner Eingangskiemme 295 absinkt.

Ein UND-Glied 26l würde dabei auch abgeschaltet werden, wenn es im eingeschalteten Zustand gewesen wäre, (was jedoch nicht der Fall war). Es ist von Bedeutung, daß das UND-Glied 261 außer Funktion ist, damit es bei einem Empfang des Anerkenntnissignals auf der Leitung 258 keinen zu frühen Impuls zur Verzögerungsleitung 263 hindurchgehen läßt. Mit anderen Worten ausgedrückt, soll das UND-Glied 261 solange nicht eingeschaltet werden, bis die drei Bedingungen erfüllt sind, von denen eine das Setzen des Flipflop 230 zum Abruf des Operandenspeichers ist. Der anfängliche Arbeitszyklus ist nunmehr abgeschlossen.

Wie aus der Figur 5 hervorgeht, wird der erste Anerkenntnisimpul-s 375, der aus dem Operandenspeicher 108 zurückkommt, im Zeitpunkt T^ empfangen.(Kurve J) Er tritt in der Leitung 2^8 (Figur 3A) auf und geht durch ÜDER-Glioder 287 und 288 zu einem UND-Glied 285 bzw. 286

309844/0823

hindurch, um die Flipflops 283 und- 284 umzuschalten. Dabei wird das Flipflop 283 gelöscht (Kurve P) und das Flipflop 284 gesetzt. (Kurve Q) Das UND-Glied 261 wird in diesem Zeitpunkt nicht eingeschaltet, da das Flipflop 230 im Zeitpunkt T₇ noch nicht gesetzt ist.(Kurve F)

Das. Flipflop 256 der Figur 331 wurde im Zeitpunkt .Tr (Kurve K) gesetzt; die Matrix 2 wurde kurz danach aber noch vor dem Zeitpunkt IV gefüllt. (Kurve"L) Anschließend wurde im Zeitpunkt T₇ (Kurve H) ein Ausgangsimpuls 376 von der 'Startverzögerungsleitung 234 geliefert, der über ein ODER-Glied 243 zur-Zeit T₇ das Flipflop 230 setzt. (Kurve F)

Um das UND-Glied 219 zu erregen, muß auch das Flipflop 231 gesetzt werden,' dessen hohes Potential seiner Ausgangsklemme 227 über die·; Leitung 269 der Figur yk zugeführt wird. Das Flipflop 231.wird von einem Ausgangssignal-301 der Verzögerungsleitung- 369 gesetzt, die in-,rerseits über das ODER-Glied 268 beim Setzen"eines Flipflop 284 erregt wird. Das Ausgangssignal 301 1st als Impuls wiedergegeben, der zur Zeit T/ auftritt. (Kurve 0) Die Einschaltung des Flipflop 231 durch diesen-Impuls ist auch im Zeitpunkt T₀ zu sehen. (Kurve G) Folglich sind zur Zeit Tq alle Bedingungen zur Einschaltung- der UND-Glieder 219 und 26I,erfüllt. Im einzelnen sind die Bedingungen ziir Einschaltung des UND-Gliedes 219 die folgenden:' 1. das Setzen des . Flipflop 23I, das ein Anerkenntnissignal ermöglicht, 2. das Setzen, des Flipflop 230, wodurch der Operandenspeicher 108 abgerufen wird, 3. die Gegenwart der entschlüsselten Signale, die aus dem Ädressen-Decodierer218 der Figur 3 austreten. Die Bedingungen zur Einschaltung des UND-Gliedes 261 sind: 1. das Setzen des Flipflop 231, 2. das Setzen des Flipflop 284 im Auslöseschalter 203 und 3· das Setzen des Flipflop 230 der Figur 3.

Somit wird zur Zeit T₀ der zweite Zugriff zum Operandenspeicher 108 bewirkt, bei dein das zuvor in der Matrix 2 vorübergehend aufbewahrte l/fort über das UND-Glied 209, das ODER-Glied 210 und die Treiber 211 in den Hauptspeicher gelangt, in dem dieses Wort verarbeitet wird.

Da das UND-Glied 261 im Zeitpunkt T_t. ebenfalls eingeschaltet war, gibt die Verzögerungsleitung 263 an der Klemme F eine kurao '.Seit imoi;

3Q9844/0823

dem Zeitpunkt T_1(J ein Signal 377 ab. (Kurve N) Dieses übernimmt praktisch dieselben drei Funktionen wie das Ausgangssignal der Verzögerungsleitung 202 im Zeitpunkt T,. (Kurve I)

Insbesondere löst das Signal aus der Verzögerungsleitung 263 die folgenden Vorgänge aus:

1. Es löscht über das ODER-Glied 271 das Flipflop 23I.

2. Es setzt über das ODER-Glied 281 das Flipflop 255 zum Ädressenabruf.

3. Es löscht über das ODER-Glied 244 das Flipflop 230 zum Abruf des Operandenspeichers.

Dadurch daß das Flipflop 255 gesetzt wird, wird im Zeitpunkt Tn₀ der Abruf des nächsten Wortes aus 74 Bits aus der Operanden-Steuerung 109 eingeleitet. (Kurve C) Anschließend wird im Zeitpunkt T₁-, (Kurve D) die Matrix 1 erneut mit Adressen wiedergebenden Signalen beladen, um den nächsten Speicherzyklus vorzubereiten.

Zur xrorübergehenden Aufbewahrung der Signale in der Matrix 1 wird die Verzögerungsleitung 233 (Figur 3) erregt, damit der von ihr abgegebene Impuls im Zeitpunkt T₁ ^ über das ODER-Glied 243 das Flipflop 230 setzt. (Kurve F) Außerdem löscht dieser Impuls über das ODER-Glied 280 das Flipflop 255. Der Adressen-Decodierer 218 spricht auf die aus der Operanden-Steuerung 109 aufgenommene Adresse an und führt die entschlüsselte Adresse dem UND-Glied 219 zu. Dieses läßt sie jedoch noch nicht hindurchgehen, da das Flipflop 231 der Figur 3A noch nicht gesetzt ist. Das Setzen unterbleibt solange, bis ein Anerkenntnisimpuls 278 nach dem vorherigen Zugriff zum Hauptspeicher im Zeitpunkt T₉ zurückkommt. (Kurve H) Dieser Anerkenntnisimpul-s 378 erscheint im Zeitpunkt T-, - (Kurve I) und wird dem Auslöse schalter 203 (Figur 3A) zugeleitet, um das Flipflop 283 zu setzen und das Flipflop 284 zu löschen. Das Setzsignal des Flipflop 283 wird zum Setzen des Flipflop 231 über das ODER-Glied 268, die Verzögerungsleitung 369 und danach im Zeitpunkt T₁, über das ODER-Glied 270 geleitet. (Kurven 0 und G)

309844/0823

Gleichzeitig werden das UND-Glied 219 zum Abruf- des Operandenspeichers 108 und das UND-Glied 260 erregt, um die Verzögerungsleitung 262 einzuschalten, deren Ausgangssignal eine kurze Zeit später im Zeitpunkt T-, r als Impuls 304 auftritt. (Kurve I) Er übernimmt die drei zuvor aufgezählten Aufgaben, nämlich die Flipflops 230 und 231 zu löschen und das Flipflop 256 zu setzen, um die logische Schaltung für eine vorübergehende Speicherung in der Matrix 2 vorzubereiten.

Die übrigen Auftragungen der Figur 5A vom Zeitpunkt T-, ^ bis zum Zeitpunkt Tgo zeigen die Arbeitsweise des Systems in einem zeitlich erweiterten Zyklus. ' . "

Unter gewissen Umständen wird nämlich ein erweiterter Zyklus benötigt, wenn z. B. nur ein teilweiser Schreib-, Test- und Setz-, Test- und Lösch- oder Test- und Sprungvorgang stattfinden soll.

Unter diesen Bedingungen spricht eine Decodierschaltung 320 der Figur 3B auf das empfangene Wort aus 74 Bits an, um ein Signal einer Eingangsklemme der UND-Glieder 330 und 331 zuzuleiten. Es wird jedoch nur das eine in einen Zustand gebracht, bei dem aus der Decodiersohaltung 320 ein Signal hindurchgelassen wird. Die anderen Eingangsklemmen der UND-Glieder 330 und 331 sind nämlich an die Ausgangsklemmen der Verzögerungsleitungen 233 bzw₀ 234 der Figur 3 angeschlossen. Folglich wird gerade dasjenige UND-Glied eingeschaltet, das durch die spezielle Matrix bestimmt ist, die zuletzt vorübergehend Signale gespeichert hat. , ·.._."."■.

Dementsprechend sei angenommen, daß die Matrix 2 der Figur 3Ä. im Zeitpunkt T-^ (Figur 5A) vorübergehend gefüllt wird. Das Ausgangssignal der Startverzögerungsleitung 234 gelangt dann im Zeitpunkt T-, □ zum UND-Glied 331 und setzt dadurch ein Flipflop. 322 für diesen erweiterten Zyklus. (Kurve R) Im Zeitpunkt T-.Q wird außerdem von der Startverzögerungsleitung 234 ein Signal (Kurve M) erzeugt, das das Flipflop 23O setzt. (Kurve F)

Wenn im Zeitpunkt T₁₇ ein Anerkenntnisimpuls 307 aus dem vorangehenden Arbeitszyklus der Matrix 1 auftrat, ist: das Flipflop der Matrix

3Q98U/QS2S

eingeschaltet und das der Matrix 1 abgeschaltet, wodurch die Datenübertragung aus der Matrix 2 über das UND-Glied '209 und das ODER-Glied 210 zum Hauptspeicher vorbereitet ist, wenn anschließend ein Zugriff vom UND-Glied 219 aus stattfindet.

Im Zeitpunkt T-, g wird von dem Impuls aus der Startverzögerungsleitung 234 auch das Flipflop 322 im erweiterten Zyklus der Matrix 2 gesetzt.

Nun sei angenommen, daß das Wort aus 74 Bits, das von der Operanden-Steuerung aus der Matrix 2 zugeleitet wurde, eine Anforderung für einen erweiterten Arbeitszyklus enthalten möge. Dann liefert die Decodierschaltung 320 der Figur 3B an die Eingangskiemine des UND-Gliedes 331 ein Signal. Da das andere Eingangssignal des UND-Gliedes 331 aus der Startverzögerungsleitung 234 der Figur 3 für einen erweiterten Arbeitszyklus im Zeitpunkt T-, _ö empfangen wird, setzt das UND-Glied 331 das Flipflop 322.

Durch den zur Zeit T-,,, (Kurve J) auftretenden Anerkenntnisimpuls 307 löst der Auslöseschalter 203 der Figur 3A über das ODER-Glied 268 die Verzögerungsleitung >:o9 aus, deren Ausgangsimpuls über das ODER-Glied 270 anschließend im Seitpunkt T₂₀ das Flipflop 231 setzt. (Kurve G der Figur 5A) Da sich seine drei Eingangsklemmen nun auf einem hohen Potential befinden, wird von ihm im Zeitpunkt T₂Q zum Hauptspeicher zugegriffen (Kurve H) und gleichzeitig die Verzögerungsleitung 263 der Figur 3A erregt. Eine kurze Zeitspanne später im Zeitpunkt T₂-, gibt die Verzögerungsleitung 263 ein Signal (Kurve N) ab, das zugleich die drei Impulse (Kurven F, G und H) beendet und außerdem die Adresse aus der Matrix 1 (Kurve C) abruft.

Im Zeitpunkt T₂-, schaltet das von der Verzögerungsleitung 263 abgegebene Signal auch ein UND-Glied 324 der Figur 3B ein, so daß im erweiterten Zyklus ein Flipflop 326 (Kurve S) gesetzt werden kann, von dem über eine Leitung 350 die UND-Glieder 285 und 286 des Auslöseschalters 203 gesperrt werden, damit sie bei der Ankunft des nächsten Anerkenntnisimpulses in der Leitung 258 nicht eingeschaltet werden körniori.

309844/0823

jiJino SGt3ausgaags.klenij.iu - 3-51 clcs Flip flop 326 verbleibt .'nach dein Zeitpunkt T₂₁ auf einem hohen Potential und hält ein UIiD-GIied 32? offen, ura einen Anerkenntnisimpuls 353 hindurchgehen zu lassen, der im Zeitpunkt T₂O (Kurve J) in einer Leitung 352 herankomi.it. Da die UND-Glieder 285 und 230 gesperrt .sind, kann der Anerkenntnis impuls- 353 nicht in den Auslöse schalter 203 der Figur .3A eintreten, sondern er wird ' durch das UND-Glied 32? abgezweigt und dahinter in ein 'Veraugeruiigsglied yZ'u eingelassen, von v/o es durch die- ODER-Glieder 28? u-iä 2üO 'der Figur 3k zu den UND-Gliedern 285 und 286 gelangt, die nun einge- ■ schaltet werden. "■■ -

Das von-dein Verzögerungsglied-328 abgegebene Signal wird, auch zur . Löscheingangskiemmo des Flipflop 326 zurückgeleitet, um letzteres gleichzeitig mit der Zuführung des verzögerten Signals zu den-UKD- '. Gliedern 285 und 286 au löschen. Die logische Schaltung ist derart konstruiert, daß das Flipflöp 326 vor dem Ende des den UND-Gliedern 285 und 286 zugeführten Impulses gelöscht wird, so daß sie den aus ; dem Verzögerungsglied 328 kommenden Impuls hindurchgehen lassen könnon.

In dem gerade erläuterten Beispiel wird im. Auslöseschal'ter 203 das Flipflop 283-zur Zeit T₂- gesetzt und das Flipflop 28V gelöscht.(Kurven P und Q der Figur 5A) "In der Figur 5A ist auch ein Äusgangsii.ifuls 356 des Verzögerungsgliedes 328" der Figur 3.B dargestellt,, der im Zeitpunkt T₂^ einsetzt,- "(Kurve T) ■ ' - - . -".

Zusätzlich zum genannten Auslose Vorgang -löscht der Ausgangsirapuls "··■"" 356 im. Zeitpunkt T^'die Flipflops 322 und 326 der Figur 3-3. ■

Beim Auslösen des Auslöseschalters 203 durch" den Ausgangsimpuls j>5o des Verzögerungsgliedes 328 (Figur'3B) wird ein Impuls über das ODEH-Glied 268 der Verzögerungsleitung 369 zugeführt, ~deren,. 358 zur Zeit T₂₇ (Kurve 0) über das-UND-Glied- 289 der Figur 3 den Zugriff zum. Hauptspeicher einleitet. (Kurven F, G und' II der-Fir-vur 5A) Das Flipflop 230 der Figur 3 (Kurve F der Figur 5A) wird in der Zol'cspanne von-T^, - T₂₀ erregt und wartet dabei das Unae des_ erwoiterev:: Zyklus beim vorherigen Speicherzugriff" ab. Diocer ist ia-^oiopuukt ■;' , mit dem Auftreten des Ausgangsimpulses 35S der Ver^u-•!orua-gsloiluM ; 369 (Kurve 0) beende!:.

309844/0823

COPY BAD ORIGINAL

Zuvor iat ein in I-Iehrf achschal tuiig arbeitender Speichorabrufabschnitt eines Rechenautomaten beschrieben, der eine Aufforderung sum Zugriff sum Hauptspeicher vorübergehend festhält, während die gerade zuvor empfangene Aufforderung für einen Zugriff zu einer Speicheradresse im Hauptspeicher ausgewertet und bearbeitet wird, wobei eine gemeinsame Speieherzugriffsbahn und weitere'geraeinsame Schaltungseinheiten fur die beiden Adressenaufforderungen benutzt werden.

309844/08.23

COPY

Claims

PATENTANWALT:

HΛ ΊΛΤΙ * ν eingegangen i^

FRIEDENSS'iRASai 20/31 λ

P 23 16321.5 ^{TELEFON: 1DSTEIlSl 8i3/} 20. Juni 1973

sperryrändcorporation _ ρ 141024 2316321

'PATENTANSPRÜCHE

Γ\Λ) Verfahren zum vorübergehenden Festhalben eines gegebenen adressenabrufsignals für einen Zugriff zum Hauptspeicher einer datenverarbeitenden Vorrichtung während derjenigen Zeitspanne, in der gerade das unmittelbar vorausgehende Adressenabrufsignal auf den Hauptspeicher zugreift, dadurch gekennzeichnet, daß das gegebene Adressenabrufsignal aus einer entsprechenden Signalquelle (I09, 109M angefordert und in einer von zwei Matrizen (1, 2) eingeschleust wird, daß aus dem Hauptspeicher (102) ein Anerkenntnissignal über den unmittelbar vorausgehenden Zugriff empfangen und auf ihn von einer Zugriffseinrichtung (283, 208, 209) zugegriffen wird, die das in der Matrix (1) festgehaltene Adressenabrufsignal zwecks Bearbeitung in den Hauptspeicher (102) einläßt, und daß nach dem Speicherzugriff die Zugriffseinrichtung (283) gelöscht wird und ein Abruf der nächsten Adresse aus der Signalquelle (109, 109^T) erfolgt, die in die andere Matrix (2) eingeschleust wird.
2) Verfahren nach dem Anspruch 1, dadurch gekennzeichnet, daß jedes empfangene Adressenabrufsignal daraufhin geprüft wird, ob ein erweiterter Zyklus notwendig wird, und daß das Anerkenntnissignal, das sich aus der Zuführung des empfangenen Adressenabrufsignals zum Hauptspeicher (102) ergibt, und die Zuführung des als nächstes auftretenden Adressenabrufsignals zum Hauptspeicher (102) verzögert werden.
3) Speicherabrufschaltung zur Durchführung des Verfahrens nach dem Anspruch 1 oder 2, von der das gegebene Adressenabrufsignal für den nachfolgenden Zugriff, zum Hauptspeicher während derjenigen Zeitspanne speicherbar ist, in der das unmittelbar vorhergehende Adressenabrufsignal im Hauptspeicher bearbeitet wird, g e k e η η zeichne t durch eine Steuerschaltung (201) zur Anforderung der Adressenabrufsignale aus deren Quelle (109, 109*), durch zwei Speichermatrizen (1, 2) zur abwechselnden Aufnahme der nacheinander eingehenden Adressenabrufsignale, durch zwei Torschaltungen (208, 209), die abwechselnd den Inhalt der einen oder anderen Speichermatrix

309844/0823

(1 oder 2) zum Hauptspeicher (102) in Vorbereitung eines Zugriffes hindurchtreten lassen, durch eine Vorrichtung (231), die auf den Empfang des Adressenabrufsignals beim unmittelbar vorhergehenden Zugriff zum Hauptspeicher (102) anspricht und ein Anerkenntnissignal erzeugt, durch eine Zugriffseinrichtung (230) mit einer dritten Torschaltung (219), die auf die Zusammensetzung des Adressenabrufsignals und auf das Anerkenntnissignal anspricht und ein Adressenabrufsignal für diesen Speicherzugriff erzeugt, das in abwechselnder Arbeitsfolge den Einlaß des Inhaltes der einen oder anderen Matrix (1 oder 2) in den Hauptspeicher (102) beendet, und durch eine Verzögerungseinheit (202, 263), die auf das Anerkenntnissignal anspricht und ein verzögertes Signal abgibt, das das nächste Adressenabrufsignal auslöst und die Zugriffseinrichtung (230) in Vorbereitung der nachfolgenden, vorübergehenden Speicherung in der Matrix (2 oder 1) löscht.
4) Schaltung nach dem Anspruch 3>dadurch gekennzeichnet , daß eine logische Schaltung für einen erweiterten Zyklus auf vorgegebene Daten im empfangenen Adressenabrufsignal anspricht, durch die Steuerung (283, 284) den Empfang des Anerkenntnissignals verzögert, das durch das Adressenabrufsignal beim Zugriff auf den Hauptspeicher erzeugt wird, der sich aus dem gegebenen, empfangenen Adressenzugriffssignal ergibt, und die Auslösung des nächsten Adressenabrufsignals für den Zugriff zum Hauptspeicher verzögert.
5) Schaltung nach dem Anspruch 3> dadurch gekennzeichnet, daß die Verzögerungseinheit zwei Abschnitte (262, 263) enthält, die auf das Anerkenntnissignal ansprechen, das sich bei einem Speicherzugriff durch den Inhalt fer einen oder anderen Matrix (1 oder 2) ergibt, daß bei einer Erregung des einen oder anderen Abschnittes (262, 263) die andere oder erste Matrix zur Zwischenspeicherung veranlaßt wird, und daß die beiden Abschnitte (203, 262) auf die nacheinander aufgenommenen Anerkenntnissignale ansprechen und abwechselnd erregbar sind.

309844/0823

Leerseite