DE2253746A1 - Modul-signalprozessrechner - Google Patents

Description

DIPL.-ING. KLAUS BEHN
DIPL.-PHYS. ROBERT MÜNZHUBER

PATENTANWÄLTE O 0 C *3 7 / G

8 MÜNCHEN 22 Wl D EN M AYERSTR ASS E 6 _v . tfcj J / HO

Tel. (0811) 222s3O-29si92 2. November 1972 A 274 72 Ml / Ks

Firma SANDERS ASSOCIATES, INC, Daniel Webster Highway, South, Nashua. New Hampshire Oj5O6O/USA

Modul-Signalprozeßrechner

Die Erfindung betrifft einen Signalprozeßrechner, der aus einer Vielzahl relativ komplexer Funktions-Moduln zusammengebaut ist, die in ihrer gegenseitigen Verbindung bestimmte Operationsgänge ausführen können.

Bei der Schaffung von Signalprozeßrechnern wurde bereits bisher die Technik verwendet, relativ komplexe Funktionsmo.duln miteinander zu verbinden. Es sind z.B. bereits seit vielen Jahren Analog-Signalprozeßrechner bekannt, in denen als Grundbaublock oder Funktions-Modul für derartig komplexe Rechenfunktionen wie Integration, Differentiation, Multiplikation, ,Quadrieren und ähnliches der tätige Verstärker (operational amplifier) verwendet wird. Die Anwendung dieses tätigen Verstärker-Baublocks hat es ermöglicht, Analog-Signal proze β rechner iiahe-Xtt vollständig nach Block-

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diagrammen aufzubauen. Mitaanderen Worten, eine Signalprozeßrechner-Einrichtung kann aus Moduln tätiger Verstärker zusammengesetzt werden, ohne daß genaue Schaltbilder dieser Moduln vorhanden sein müssen.

Auf der anderen Seite sind die Grundbaugruppen (logische Gatter) Addierer, Register, Zähler, Dekoder, Multiplexer «.usw.) für Digital-Signalprozeßrechner ihrer Natur nach viel grundlegender ödereelementarer. Das führt dazu, daß bei jedem neuen Anwendungsfall neue Bemessungsvorschriften und Bientlinien gegeben werden nüssen· Ausserdem ist es nicht ungewöhnlich, daß man für dieselben komplexen Funktionen selbst innerhalb eines einzigen Systems verschiedene Schaltungsaufbauten findet. Diese Art der jeweiligen Heukonstruktion ist sehr aeitaufwendig, umständlich und teuer.

Im US-Patent 3 576 432 ist angeregt worden, als Grundbaustein in Blockform ein arithmetisches Modul zu verwenden, das Daten in einem in Impulsen kodierten Format (Impulsketten) verarbeitet. Es ist jedoch schwierig^ die im impulskodierten Format vorliegenden Daten mit dem üblichen, in Digital-Computern verwendeten HRZ-Datenformat (non-returnto-zero) in Verbindung zu bringen. Darüberhinaus sind Rechenvorgänge, die an impulskodierten Zahlen durchgeführt werden, zeitabhängig, denn die kodierten Zahlen sind eine Funktion der Zeit. Daraus ergeben sich relativ lange und Ungleichförmige Rechbnaeiten.

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Der Erfindung liegt das Ziel zugrunde, ein neues und verbessertes Signalprozeßrechner-Gerät zu schaffen· Dieses Gerrit soll ein verbesserter Modul-Signalprözeßrechner sein. Aufgabe der Erfindung ist es deshalb, einen Modul-Prozeßrechner zu sehaffen, bei dem die einzelnen Moduln so ausgelegt sind, daß sie gemeinsame Grenzbedingungen haben, so"daß"" jedes Modul mit jedem anderen zusammengesetzt werden kaiin·

Damit soll es möglich sein, daß ein Prozeßrechner mit Hilfe der gemeinsame Grenzbedingungen habenden Moduln ausschließlich aus einem Blockdiagramm zusammengestellt werden kann.

Kurz gesagt wird mit der Erfindung eine Einrichtung geschaffen, die eine Familie von Moduln mit praktisch denselben Grenzbedingungen darstellt, so daß jedes Mitglied der Familie mit einem anderen verbunden werden kann, wocteeh unter Führung einer gemeinsamen Steuereinheit dann eine "bestimmte Operation durchgeführt werden kann. Die gemeinsame Steuereinheit ist in einem Zeitsteuergenerator in iehen, der ein !Taktsignal von relativ hoher Frequenz und ausser&em Folgen von ZeitSteuersignalen niedrigerer Frequenz abgibt· Jedes Modul dieser Faoilie besitzt eincEingangsregister, ein Ausgangsregister, einen-Funktionsgenerator und einen Zeitsteuersbschnitt. Der Zeitsteuerabschnitt in jedem Modul enthält einen ersten Bereich, der auf ein--erstes Zeitsteuersignal anspricht und auf das Taktsignal, so daß das entsprechende Edn^angsregister mit Eingangsdaten gefüllt wird, und

einen zweiten Abschnitt, der ebenfalls auf das Taktsignal anspricht und veranlaßt, daß der Modul-Funktionsgenerator seine Operation an den Eingangsdaten durchführt und damit Ergebnisdaten liefert, die dann in das Modul-Ausgangsregister, eingegeben werden. Der Zeitsteuerabschnitt enthält einen dritten Abschnitt, der auf ein folgendes Zeitsteuersignal anspricht und auf das Taktsignal hin die Ergebnisdaten aus dem Modul-Ausgangsregister ausliest. Zwei oder mehr Moduln werden:bo miteinander verbunden, daß in dem System die Ausgangsergebnisdaten des einen Moduls ausgelesen und in das Eingangsregister des nächsten Moduls auf dasselbe Zeitsteuersignal hin eingespeist werden. Damit so wenig wie möglich Eingangs- und Ausgangsleitungen an den Moduln vorhanden sein müssen, werden die Daten in Serien von aufeinanderfolgenden Bits behandelt. In einigen Fällen, in denen die Arbeitsgeschwindigkeit erhöht werdenrsoll, geschieht dies dadurch, daß der Datenübergang von einem Modul zum anderen in Bit-Serien und parallelen Bytes erfolgt.

In den Zeichnungen sind für gleiche Elemente steter dieselben Bezugsziffern verwendet worden. Es zeigen:

Fig.1 das Blockdiagramm eines Modul-Prozeßrechners nach der Erfindung;

Fig.2 ein Impulsformdiagramm der in dem Modul-Prozeßrechner gemäß Fig.1 auftretenden Zeitsteuersignale;

Fig.3 ein Blockdiagramm, das die Hauptkomponenten innerhalb (jedes Funktions-Moduls zeigt, die zum Modul-Prozeßrechner zusammengesetzt werden;

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Fig.4 ein Blockdiagramm·einer möglichen Ausführungsform eines Zeitsteuergenerators für den Modul-Prozeßrechner;

Fig.5 ein Blockdiagramm eines Frequenz zusammensetzenden Signalprozeßrechners nach da*Erfindung;

Fig.6 ein teils Blockdiagramm teils logisches Schaltbild eines Moduls zur Umwandlung von BOD in binär, das im Prozeßrechner nach Fig.5 verwendet wird; _:

Fig.7 ein teils in Blockdiagrammform, teils als logisches Schältbild dargestelltes Phasenakkumulator-Modul zur Tierwendung im Prozeßrechner nach Fig.5;

Fig.8 ein teils als Blockdiagramm und teils als logisches Schaltbild dargestelltes "Iiook-up-table"-Mödul aus dem Prozeßrechner nach Fig.5j und

Fig.9 ein Schaltbild teils in Blockdiagrammform, teils in logischem Schema eines D/A Wandler- und Filtermodul für den Frequenz zusammensetzenden Prozeßrechner in Fig.5.

Der in Fig.1 gezeigte Signalprozeßrechner setzt sich aus einer Mehrzahl von Funktions-Moduls (FCM) 11, 12, 13 und zusammen, die miteinander verbunden sind, so daß sie unter dem steuernden Einfluß einer Steuereinheit oder eines.Zeitsteuergenerators 15 die beabsichtigte Auswertung und Bearbeitung der Signale vornehmen kann. Der Zeitsteuergenerator 15 gibt ein Taktsignal 0 von relativ hoher Frequenz an eine Taktsignalklemme C eines jeden Moduls ab» Ausserdem der Zeitsteuergenerator 15 Zeitsteuersignale niedrigerer Frequenzfolgen, die in der Fig.1 mit T 0 bis T 4- bezeichnet sind und deren Wellenformen der Fig.2 entnommen werden kSiinen,,

Jedes Modul ist so ausgebildet, daß es ein erstes Zeit=

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steuersignal an einen Last eingang (IJ)) und ein im Anschluß daran auftretendes Zeitsteuersignal an einen Leseeingang (RD) aufnehmen kann. Eingabedaten werden dann in das Modul aufgenommen, wenn sein LD-Eingang aktiviert ist. Das Modul führt dann seine Funktion oder Operation an den Eingabedaten durch und erzeugt Ergebnisdaten. Die Ergebnisdaten werden im Anschluß daran von dem Modul ausgelesen, wenn nachfolgend sein ßD-Anschluß aktiviert wird. Im allgemeinen wird, wenn ein erstes Modul so angeschlossen ist, daß es seine Ergebnisdaten dem Dateneingang eines aweiten Moduls zuführt, dasselbe! Zeitsteuersignal dazu verwendet, die Daten am ersten Modul auszulesen und am aweiten Modul einzugeben.

Jedes der Moduln besitzt, wie dies die Fig.3 zeigt, ein Eingangspufferregister 16, einen Funktionskreis 17» ein Ausgangspufferregister 18 und einen Zeitsteuerabschnitt 19· Der Zeitsteuerabschnitt 19 spricht auf das Taktsignal C und auf das.'Zeitsteuersignal an seinem LD-Eingang an, wodurch das Eingangspufferregister 16 mit am Dateneingang eingegebenen Daten aufgefüllt wird. Der ZeJteteuerabschnitt 19 spricht ausserdem derart auf das Taktsignal C an, daß der Funktionskreis 17 seine Arbeitsfunktion an den im Eingangspufferre* gister 16 enthaltenen Daten durchführt und dadurch Ergebnisdaten an das Ausgangspufferregister 18 liefert. Ausserdem spricht der Zeitsteuerabschnitt 19 auf das Taktsignal 0 und auf das Zeitsteuersignal, das am RD-Eingang eingegeben wird, an, wodurch die Ergebnisdaten aus dem Ausgangspufferregister 18 ausgelesen werden.

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In der Art,,wie in Fig.3 ein Punktions-Modul im groben beschrieben ist, kann eine Vielzahl -von Moduln gestaltet sein, die unterschiedliche Funktionen ausführen können und die dazu verwendet werden können, zu einem Signalprozeßrechner-System zusammengestellt zu werden. Z.B.können Moduln so beschaffen sein, daß sie Multiplikationen, Integrationen, Table-look-up-Operationen, A/D Umwandlungen, D/A Umwandlungen, Dezimal- in Binärumwandlungen, Hüllkurvenbestimmungen, Unterteilungs- oder Begrenzungsoperationen und viele andere Punktionen durchführen. Smgnalprozeßrechner, die mit derartigen Punktionsblocks ausgestattet werden können, können z.B. als Spektral-Analysatoren, Frequenzzusammensetzter und für vieles andere verwendet werden.

Die Eingangs- und Ausgangspufferregister 16 und 18 der Punktionsmoduln enthalten Speicher für vorübergehende Speicherung wie etwa Register. Bei einigen Punktionsblocks wie beispielsweise den A/D Wandlern oder den D/A Wandlern können die Eingangs- und/oder Ausgangspufferregister aber auch weggelassen werden. Der Punktionskreis 17 besteht aus logischen Gattern, Flip-Flop-Kreisen, Addierern, Registern und sonstigen Digitalsignale verarbeitenden Elementen, die benötigt werden, um die Punktion oder Operation der Moduln auszuführen. Der Zeitsteuerabschnitt 19 unterscheidet sich von einem Modul zum anderen insoweit, als der Punktionskreis 17 unterschiedliche Zeitsteuerfunktionen erfordert.

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Zurückkehrend zu Fig.1 läßt sich erkennen, caß die Funktions-Moduln 11, 12, 13 und 14 der Reihe nach hintereinandergeschaltet sind, was jedoch nur ein zur Erläuterung' dargestelltes mögliches Ausführungsbeispiel ist. Der Entwerfer eines solchen Psozeßrechners könnte genausogut die Moduln in anderer Reihenfolge, parallel zueinander oder in Verzweigung zusammensetzen, um die von ihm gewünschte Einrichtung zu erzielen. Das Funktions-Modul 11 erhält seine Eingangsdaten von einer Eingangsquelle 10. Diese Dateneingangsquelle 10 kann eine geeignete Datenquelle sein, die Daten in einer "non-retu£n-to-zero"-Form (NRZ)j'liefert, tfie etwa ein Computer, eine Computer I/O Vorrichtung und dergleichen.

In Fig.4 ist ein Beispiel eines Zeitsteuergenerators gezeigt, der einen Oszillator 20 enthält, von dem ein Taktsignal 0 abgegeben wird, welches ein Zeitsteuer-Öffnungssignal ΪΑ bedeutet. In dem Kurvenformdiagramm der Fig.2 hat das TA-Signal einen zehn Taktimpulse langen Zyklus, wobei es einen hohen Pegelwert während acht Taktimpulsen und einen niedrigen während zwei Taktimpulsen hat. Das TA-Signal wird ausserdem von einem durch acht teilenden Netzwerk 23 verarbeitet, wodurch ein Drei-Bit-Code geschaffen wird. Der Drei-Bit-Code ist in Fig.4- durch eine Einfachverbindung dargestellt, die mit einem Querstrich und der daran geschriebenen Zahl 3 gekennzeichnet ist. Der Drei-Bit-Code wird durch einen Dekoder 24- dekodiert, wodurch auf acht Verbindungsleitungen Signale erzeugt werden, die auf ein UND-Gatter-Netz-

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werk 25 kommen. Dieses Netzwerk ist in Fig.4- durch ein einziges Gatter dargestellt, doch besteht es tatsächlich aus je einem separaten MD-Gatter für jede der acht vom Dekoder 24- anB&mmenden Eingänge. Das TA-Signal gelangt als Eingangsgröße auf jedes der acht UND-Gatter, so daß am Ausgang des Gatter-Netzwerks 25 die acht Zeitsteuersignale T O Ms T 7 auftreten.

Die Schaltkreisblocks im Fig.4 und in den übrigen Figuren der Zeichnung enthalten bekannte Schaltkreise, die durchselektrische Signale mit zwei unterschiedlichen Pegeln, die ihnen zugeführt werden, gestellt werden. Nimmt das Signal den einen Pegel ein (angenommen den hohen Pegelwert), so stellt es den Binärwert 1 dar, wogegen es bei dem anderen Pegelwert den Binärwert 0 darstellt. Um die Beschreibung zu vereinfachen, wird statt von elektrischen Signalen, die einem Block oder einer logischen Stufe zugeführt werden, nachfolgend des öfteren gesagt, daß der Block oder die Stufe einen Wert 1 oder einen Wert 0 zugeführt eehält.

Die Dekoder, Flip-Flops, Addierer und logischen Gatter ode?Blocks, die in der Zeichnung dargestellt sind, können jede bekannte geeignete Form-'haben. Sie können aus den bekaitaten Katalogen entnommen

Koinzidenzgatter sind in der Zeichnung durch das übliche Symbol für ein UND-Gatter iit einem Punkt darin dargestellt, und ODER-Gatter sind durch das bekannte ODER-Gatter-Symbol

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mit einem 4 darin wiedergegeben. Ein kleiner Kreis am Ausgang dieser Gatter bedeutet, daß die Signale invertiert sind, so daß dann UND- und ODER-Gatter zu NAND-und NOR-Gattern werden. Wenn ein Signalpfad mehrere Einzelleiter enthält, ist dieser Pfad mit einem Querstrich und einer Zahl daran gekennzeichnet, die die Anzahl der Leiter des Pfades wiedergibt. Obgleich nur einzelne Gatter in der Zeichnung dargestellt sind, ist jedes dieser Gatter in Wirklichkeit ein Gatter-Netzwerk mit soviel Einzelgattern wie Einzelleiter im Signalpfad vorhanden sind. Das UND-Gatternetzwerk 25 in Fig.4 ist dafür ein Beispiel was an früherer Stelle bereits beschrieben wurde. Als letzte Bemerkung vor Fortsetzung der Beschreibung sei noch angegeben, daß einige Signalleitungen unterbrochen und mit einer Bezeichnung versehen und nicht durchgezogen sind, um die Zeichnung nicht unnötig unübersichtlich werden zu lassen.

Als Beispiel und zur Vervollständigung der Beschreibung ist in Fig.5 ein Blockdiagramm eines Freqiienzzusammensetzers dargestellt, der mit vier Grundfunktions-Moduls aufgebaut werden kann. Die Eingangsquelle für den Frequenzausammensetzer hat die Gestalt eines Satzes von binär kodierten Dezimal-(BCD) Auswahlschaltern 10-1. Die Quelle 10-1 ent^ hält z.B. einen gesonderten, handbedienbaren BCD-Auswahlschalter für die Einheiten der Zehner^ Hunderteis Tausender-und Zehntausenderstellen der ausgewählten Frequenz.

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Der ausgewählte Frequenzwert wird in das erste Modul 30 zur Zeit T 0 eingegeben. Das erste Modul 30 führt eine BCD in Binärumwandlung durch. Damit für diese Signalumwandlung ausreichend Zeit zur Verfugung steht, wird das Datenergebnis oder das Binär-lquivalent des ausgewählten Frequenzwertes aus dem Modul 30 erst zur Zeit T Λ ausgelesen. Wenn das Binär-Äquivalent des ausgewählten Irequenzwertes aus dem Modul 30 zur Zeit T4 ausgelesen wird, wird es auch gleich in das zweite Modul 50 eingespeist, das ein Phasenakkumulator ist.

Der ausgewählte Frequenzwert ist im wesentlichen der

Ί Δ Q Aq Winkelwert & θ in der Gleichung f = -^=, , worin -^- = ω die Winkelgeschwindigkeit ist. Der Phasenakkumulator 50 arbeitet dann über eine Vielzahl von .Zeitfolgen, um eine fortlaufende Akkumulation von Wertmoduln 2ⁿ zu erzeugen, worin η die Anzahl der Bits im binä&Bn Ausgang des Moduls 30 ist. Wenn beispielsweise η = 16 ist, dann bewerkstelligt der Phasenakkumulator 50 eine fortlaufende Akkumulation des Werte-Moduls 2 . Während jeder Zeitsteuersignalfolge wird beim Zeitpunkt T 6 ein vorhandener akkumulierter Wert vom Phasenakkumulator 50 ausgelesen und in das nächste Modul 70 eingegeben, das ein Look-up-rtable (LUiO) ist.

Das I'ook-up-table 70 führt im wesentlichen eine Umwandlung von Winkel in Sinusfunktion durch, indem es den vorhandenen akkumulierten Wert vom Phasen-Akkumulator 50 aufnimmt und fan (3— 16 χ 2ff) berechnet. Der so berechnete Sinuswert über

eine Vielzahl von Zeitsteuersignalfolgen stellt unterschiedliche Werte einer Sinuswelle dar, deren Frequenz direkt an den BCD-SchäLtern Eingestellt wird.

Im Zeitpunkt T 7 in jeder Zeitsteuersignalfolge wird der augenblickliche Wert aus dem LUT 70 ausgelesen und in ein D/A-Wandler- und Tiefpaßfilter-Modul 90 eingegeben. Der D/A-Wandler und Filter nimmt die Ausgangswerte des LlJT auf und wandelt diese "binären Werte in eine analoge Spannung proportional zu diesen aufgenommenen Werten um. Ein auf den Wandler folgendes Tiefpaßfilter schaltet die Probenwert e-Frequenz und höhere Komponenten aus, so daß eine relativ reineoSinuswelle erhalten wird, deren Frequenz von den BCD-Schaltern 10-1 unmittelbar vorgegeben ist.

Die Moduln 30, 50, 70 und 90 sind mehr ins Einzelne gehend in den Fig. 7» 8 und 9 dargestellt. In diesen Figuren haben die Eingangs- und Ausgangspufferregister, der Funktionskreis und der Zeitsteuerabschnitt jeweils dieselben Bezugszeichen als Gesamtblock gesehen, wie in dem grundlegenden Modul-Blockdiagramm der Fig.3·

Es wird nun auf das BCD im Binär-Wandlerdiagramm der Fig.6 Bezug genommen, in dem ein Eingangspufferregister in Formneines Registers die 20-Bit-BCD-Frequenzwerte parallel zueinander aufnimmt, wenn an seinem Verfahrenssteuereingang (MC) ein Nullpegel vorhanden ist. Der Zeitsteuerabschnitt weist ein JK-FHp-F]op 39-1 auf, das auf das Zeitsteuersignal

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T O an seinem J-Eingang hin an seinem Q-Ausgang als Antwort auf den nächstauftretenden Taktimpuls eine 1 erscheinen läßt. Der Q-Ausgang des Flip-Flop 39-1 ist mit dem Zählöffnungseingang OE) eines durch 20 teilenden Netzwerk^ 39-2 verbunden, das 20 Taktimpulse zu zählen in der Lage ist. Nach 20 Taktimpulsen erscheint am Ausgang des Teilers 39-2 der Wert 1, der auf den K-Eingang des Flip-Flop 39-1 gegeben wird, woraufhin dieses auf den nächstauftretenden Taktimpuls hin seinen Zustand ändert. Der Q-Ausgang des Flip-Flop 39-1 nimmt also auf das T 0 Zeitstieuersignal hin für 20 Taktimpulse den Wert 1 an. Der Q-Ausgang ist mit dem MC-Eingang des Eingangspufferregisters 36 verbunden, so daß das Register auf die nächsten 20 Taktimpulse hin die 20-Bit-BCD-Werte des Serieneingangs eines BCD in Serien-Binärwandler 37 shiftet.

Zu gleicher Zeit wird der Q-Ausgang des Flip-Flop durch einen Inverter 39-3 invertiert, so daß ein Nullpegel auf den Hfi-Eingang des Wandlers 37 gelangt, wodurch der 20-Bit-BCD-wert nacheinander in den Wandler geshigtet werden kann als Antwort auf die 20 Taktimpulse. Der BCD in Serien Binär-Wandler kann jede geeignete Dimensionierung und Auslegung hafeen, so z.B. wie in Fig.9 Punkt 42, Seite 241 des Buches "Designing with TTL integrated Circuits, McGraw-Hill-Book Co., 1971. Am Ende der 20 Taktimpulse wechselt das Flip- ' Flop 39-1 seinen Zustand, so daß das Eingangsregister 36 in die Parallelaufnahme zurückkehrt, und der BCD in Binär-Wandler 37 wechselt in einen Shift-out oder Wand!erzustand.

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Am Ende der 20 Taktimpulse wird der "Eins"-Wert am Ausgang des Teilers 39-2 auf den J-Eingang eines Slip-Flop 39-5 gegeben. Das Flip-Flop 39-5 spricht auf den nächstauftretenden Taktimpuls damit an, daß es an seinem Q-Ausgang den Wert 1 abgibt, wodurch ein durch 16 teilendes Netzwerk 39-6 und ein UND-Gatter 39-7 über ein ODBR-Gatter 39_4 geöffnet werden. Das durch 16 teilende Netzwerk bewerkstelligt eine 16 Taktimpuls-Zählung, indem der Ausgangswert seines letzten Zustandes in den K-Eingang des Flip-Flop 39-5 eingegeben wird. Dadurch ändert das Flip-Flop 39-5 seinen Zustand, üachdem 16 Taktimpulse dem Teiler 39-6 und dem UND-öatter 39-7 zugeführt worden sind.

Die 16 Taktimpulse, die am Ausgang des UND-Gatters 39-7 auftreten, werden dazu verwandt, die 16-Bit-Serien-Binärwerte am Ausgang des BflD-Binär-Wandlers 37 taktgesteuert in das Ausgangspufferregister 38 zu übergeben. Das Ausgangsregister 38 hat die Formaeines Paars von 8-Bit-Eegistern 38-1 und 38-2, die in Kaskade angeordnet: sind. Die D1 Eingänge dieser beiden Register stellen die Serien-Dateneingänge dar. Die beiden 8-Bit Register dienen dazu, die Datenübertragung zwischen den Moduln zu verbessern, indem die Daten in Serie in Formt von Sits und parallel in Form von Bytes übertragen werden, wobei die Bytes in diesem Fall 8 Bits entsprechen. Die Ausgänge der Register 38-1 und 38-2 sind mit MSB(höherwertiges Byte) und LSB (tieferwertiges Byte) bezeichnet. Am Ende der 16 Taktimpulse sind die 16-Bit-Serien-Binärwerte vom Wandler 37 in die Register 38-1 und 38-2 verschoben worden.

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Das T 4 Lesesignal gelangt auf den J-Eingang eines JK-Flip-Flop 39-8. Wird das T 4 Signal "1", reagiert das Flip-Flop 39-8 auf das nächstfolgende Taktsignal so, daß es ein durch 8 teilendes Netzwerk 39-9 öffnet und das UND-Gatter 39-7 über das ODEfi-Gatter 39-4 schließt. Das durch 8 teilende Netzwerk erzeugt eine Periode von 8 Taktimpulsen, indem es seinen Ausgangswert auf den K-Eingang des Flip-Flop 39-8 gibt. D.h., der Q-Ausgang des Flip-Flop 39-8 ist nur während 8 Taktimpulsen "1". Das UND-Gatter 39-7 wird dann geöffnet, so daß 8 Taktimpulse zum Register 38-1 und 38-2 passieren können, wodurch ihre enthaltenen 8 Bits nacheinander zum ^häsenakkumulator-Modul 50 weitergeschoben werden

Das Eingangspufferregister 56 des Phasenakkumulator-Modul enthält, wie in Fig.7 gezeigt, ein Paar von 8 Bitregistern 56-1 und 56-2, die so angeordnet und gestaltet sind, daß sie die beiden Bytes des Binärwertes vom BCD in Binärwandler-Modul 30 aufnehmen. Dazu wird das T 4- Zeitsteuersignal so verwandt, daß es ein UND-Gatter 59-1 im Zeitsteuerabschnitt 59 öffnet, so daß das Taktsignal 0 über ein ODER-Gatter 59-2 zum Täkteingang CP der beiden Eingangsregister 56-1 und 56-2 durchgelassen wird. Das T Zeitsteuersignal wird ausserdem auf die Datenauswahl-DS-Eingänge der beiden Register 56-1 und 56-2 gegeben. Ist der Wert des Signals T 4 "1", so können die Daten in die entsprechenden Register über den D1-Dateneintrittseingang hin-r eingelanp;en. 1st dagegen der Wert des T 4 Signals ¹¹O", dann können die Daten über den DO-Eingang eintreten. Der DO-Eingang

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des Registers 56-1 wird nicht benutzt und ist deshalb auchnnicht bezeichnet. Der DO-Eingang des Registers 56-2 wird dazu verwendet, den Serien-Sitstrom-Ausgäng des Registers 56-1 aufzunehmen, wenn die Daten zum Phasenakkumulator-Kreis 57 geschoben werden.

Wenn das T 4 Keitsteuersignal zuerst 1 wird, dann reagiert der D-Eingang eines D-Typen-Fl&p-Flop 59-3 darauf auf den nächstauftretenden Taktimpuls hin in der Weise, daß sein Q-£usgang 1 wird. Ein anderes D-Typen-Flip-Flop 59-^ reagiert auf den Eins wert am Q-Ausgang des IHp-Flop 59-3 auf den nächstauftretenden Taktimpuls hin so, daß sein Q-Ausgang eiaen Einwebt auf den Eingang eines UND-Gatters 59-5 abgibt. Das UND-Gatter 59-5 ist jedoch in diesem Augenblick noch nicht geöffnet, da der Q-Ausgang des Flip-Flop 59-3 "0" ist. Bei Beendigung des T 4 Zeitsteuersignals kommt auf den D-Eingang des Flip-Flop 59-3 der Wert 0. Bei dem nächstauftretenden Taktimpuls wechselt das Flip-Flop 59-3 seinen Zustand, wodurch das UND-Gatter 59-5 geöffnet wird. Das UND-Gatter 59-5 bleibt für die Länge eines Taktimpulses geöffnet, dann beim nächstauftretenden Taktimpuls ändert auch das Flip-Flop 59-4 seinen Zustand, so daß an seinem Q-Ausgang nun der Wert 0 auftritt. Während der Dauer des einen Taktimpulses ist das UND-Gatter 59-5 geöffnet, und der Wert 1 gelangt auf den J-Eingang eines Flip-Flop 59-6. Beim nächstauftretenden Taktimpuls schaltet das Flip-Flop 59-6 so, daß sein Q-Ausgang 1 wird. Dadurch wird ein UND-Gatter 59-8 'geöffnet wie auch ein durch 16 teilendes Netzwerk 59-7· Das Netzwerk 59-7 dient im wesent-

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lichen dazu, ein 16 Taktimpulse dauerndes Intervall zu bilden. Während der Aufnahme von 16 Taktimpulsen in das Netzwerk 59-7 erscheint an seinem Ausgang der Wert 1, der auf den K-lingang des Flip-Flop 59-6 gegeben wird. Beim nächstauftretenden Taktimpuls wird der Q-Ausgang des Flip-Flop 59-6 0, womit UND-Gatter 59-8 gesperrt wird. Das UND-Gatter 59-8 ist also geöffnet, um 16 Taktimpulse über das ODER-Gatter 59-2 zum Eingangspufferregister 56 durchzulassen, so daß der 16-Bit-Binärwert zeitgesteuert nacheinander aus den Registern 56-1 und 56-2 an den Phasenakkumulator-Kreis 57 abgegeben wird.

Das Phasenakkumulator-Netzwerk 57 ist so beschaffen,

daß es eine kontinuierliche Akkumulation des Werte-Modul

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2 durchführen kann. Dazu weifet das Netzwerk 57 einen

Addierer 57-1 auf, der eine Additionsfolge durch Bit auf den Binärwert vom Eingangspufferregister 56 durchführt und den in einem Akkumulatorrggister 57-3 enthaltenen WeBt und die Summe oder das Ergebnis dann an das Akkumulatorregister 57-3 abgibt. Der Trägerausgang CO des Addierers 57-i Äird an den D-Eingang eines Träger-Flip-Flop 57-2 gegeben, dessen Q-Ausgang mit dem Eintrag CI-Eingang des Addierers 57-1 verbunden ist. Das Träger-Flip-Flop 57-2 und das Akkumulatorregister 57-3 werden von den 16 Impulsen versorgt, die am Ausgang des UND-Gatters 59-8 auftreten. Diese 16 Impulse gelangen über ein ODER-Gatter 59-10 auf den Taktanschluß CP der Ausgangsregister 58-1 und 58-2 im Ausgangspufferregister 58. Am Ende der 16 Taktimpulse hat somit der Phasen-

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akkumulator 57 einen neuen Wert-Modul 2 errechnet, und mit diesem Wert sind die Ausganggregister 58-1 und 58-2 geladen.

Darauf folgend wiud das T 6 Zeitsteuersignal "1", wodurch das UND-Gatter 59-9 geöffnet wird, so daß das Taktsignal 0 durch das ODEfi-Gatter 59-10 hindurchgalassen wird, um den l»m AiBgangspuffirregister 58-gesammfelten Wert in einer Bit-Folge und in parallelen Bytes aus diesem zu dem Look-up-table-Modul 70 zu schieben.

Fig.8 zeigt, wie das MSB-Byte des Phaaenakkumulator-AuBgangs auf den Serieneingang SA eines Serieneingangs- und Parallelausgangsregisters 76-1 gegeben wird, das im Eingangspufferregister 76 des LUT enthalten ist. Öie 8 Serien-Bit S'ldieses Byte werden in dasKBpgister 76-1 unter Steuerung des LUT-Zeitsteuerabschnitts 79 geschoben. Zu dem Zweck hat der Zeitsteuerabschnitt 79 ein UND-Gatter 79-1, das durch das T 6 Zeitsteuersignal geöffnet ist, so daß die Taktimpulse zum CP-Takteingang des Registers 76-1 gelangen können. Am Ende des T 6 Zeitsteuersignals ist das Eingangsregister 76-1 mit dem MSB-Byte geladen.

Zu gleicher Zeit, in da?das MSB-Byte in das Eingangsregister 76-1 eingebracht ist, wird das LSB-Byte in Aufeinanderfolge auf den D-Eingang eines Flip-Flop 76-2 gegeben, das ebenfalls durch den Ausgang des UND-Gatters 79-1 takt-

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gesteuert ist. Demnach hat dann am Ende des T 6 Zeitsteuersigaals das D-Flip-Flop 76-2 den Zustand des letzten Bitwertes des BSB-Byte angenommen.

Der 8 Bit-Ausgang des Registers 76-1 ciund der Einfach-Bit-Ausgang des Flip-Flop 76-2 werden im ftook-up-table-Netzwerk 77 mit Hilfe der Eacclusiv-ODER-Gatter 77-1, 77-2 und 77-3 kombiniert, wodurch eine 7-Bit-Adresse gebildet wird, die einem nur Lesespeicher 77-4- zugeführt wird. Per Loökup-ta"ble-Speichert77-^ speichert die Phasenvektoren ausgewählter Datenwerte, die-für eine Grundsinuswelle berechnet sind. Die Phasenvektoren stellen die Amplitude einer ausgewählten Sinuswelle bei jedem von 2^m äquidistanten Phasenpunkten dar· Um die niedrigste Frequenz zusammenzusetzen, werden alle 2^m-Phasenvektoren nacheinander aus dem Speicher zu äquidistanten Zeitintervallen ausgelesen (T, worindT die Periode einer einzigen Zeitsteuerfolge ist)) Diese Folge ist dann nach einer Zeitspanne von 2¹⁰T beendet, und die Frequenz der niedrigsten zusammengesetzten Frequenz ist gegeben durch die Gleichung f = -——r Diese niedrigste

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Frequenz entspricht der Grundfrequenz. Harmonische da? Brundfrequenz werden zusammengesetzt, indem nur bestimmte Phasenvektoren als Folge ausgewählt und diese ausgewählten Folgen dann einige Male währendcdes Zeitintervalle 2^mT wiederholt werden, um der Frequenz der gewünschten Harmonischen zu entsprechen.

Der adressierte und ausgelesene Wert des Speichers 77-4-

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während einer "bestimmten Zeitsteuerfolge entspricht somit der Amplitude eines Beispiels einer Sinuswelle. Der adressierte Wert wird in ein Register 78-1 und den Ausgangspufferspeicher 78 unter Steuerung des ZeitsteueralDschnitts 79 gegeben. Dazu besitzt der Zeitsteuerabschnitt 79 ein D-Typen-Flip-Flop 79-2, dessen D-Eingang das T 6 Zeitsteuer-signal zugeführt erhält. Auf den ersten Taktimpuls hin, nachdem T 6 den Wert 1 angenommen hat, wird das Flip-Flop 79-2 so gesetzt, daß sein Q-Ausgang den Wert 1 annimmt, während sein Q-Querausgang 0 wird. Bei dem nächstauftretenden Taktimpuls bewirkt der Q-Ausgang des Flip-Flop 79-2 daß ein anderes D-Flip-Flop 79-3 so gesetzt wird, daß sein Q-Ausgang 1 wird. Hierdurch wird ein UND-Gatter 79-4 in Bereitstellung gebracht. Auf den nächsten Taktimpuls hin, nachdem das T 6 Signal beendet ist oder den Wert 0 angenommen hat schaltet das Flip-Flop 79-2 so, daß an seinem Q-Querausgang nun der Wert 1 auftritt, der auf das UND-Gatter 79-4 gegeben wird, so daß auch dessen Ausgang 1 wird. Der Ausgang des UND-Gatters 79-4 bleibt ledigläLch während eines Taktimpulses auf dem Wert 1, denn auf den nächsten Taktimpuls hin schaltet auch das Flip-Flop 79—3» wodurch das Gatter 79-4 wieder gesperrt wird. Während dieser einen Taktzeitdauer gibt also der Ausgang des UND-Gatters 79-4 einen Einswert auf die Parällel-Öffnungsklemme (PE) des Registers 78-1 und öffnet ein UND-Gatter 79-5, so daß ein einziger Taktimpuls über ein ODU?-Gatter 79-6 auf die CP-Taktklemme des Registers 78-1 gelangt. Dadurch wird da:·.

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Register 78-1 in den Stand gesetzt, mit dem Wert geladen zu werden, der gerade auf den Speicher 77-4- adressiert ist.

Wenn das Zeitsteuersignal T 7 den Wert 1 annimmt, wird ein UND-Gatter 79-7 geöffnet, so daß das Taktsignal 0 über ein ODER-Gatter 79-6 zum Takteingang CP des Registers 78-1 hindurchtreten kann, so daß die 8 Bit-Datenwerte der Reihe nach aus dem Register ausgebracht werden. Es ist noch festzuhalten, daß während dieser Zeit der Ausgang des UND-Gatters 79-4- Q- ist, so daß das Register 78-1 in den Zustand der seriellen Ausgabe versetzt ist.

Der serielle Ausgang des Registers 78-1 stellt die Größe des Phasenvektors dar. Das Vorzeichen des Vektors wird durch das geringstwartige Bit des Registers 76-1 verkörpert. Diese in Größe enthaltene Zeicheninfoümation wird dann in der folgenden Weise in Zweierkomplement-Bezeichnungen umgewandelt, Wenn das Vorzeichen-Bit 0 ist (positive Zahl), dann wird der Seriendatenausgang für das Register 78-1 durchgelassen, wie dies ein ExkLusiv-OPER-Gatter 78-2 machb. Pur den Fall, bei welchem das Zeichenbit 0 :feb, erzeugt der Q-Ausgang eines JK-Flip-Flop 78-4- einen Wert 0, der auf den anderen Eingang des Exklusiv-ODER-Gatters^^ gegeben wird. Das JK-Flip-Flop 78-4 wird in diesem Zustand (dem clear Zustand) durch den Ausgang des Grundgatbers 79-4 versetzt zu der Zeit, in der das Register 78-1 geladen ist. Wenn andererseits das Zeichenbit den Wert 1 hat (eine negative Zahl) ist em

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3 ü i) 8 2 l> ι U 7 G k

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UND-Gatter 78-3 geöffnet, so daß es auf die erste auftretende 1 im Seriendatenausgajatg des Registers 78-1 ansprechen kann und dann einen Wert 1 cn den J-Eingang des JK-Flip-Flop 78-4 abgibt. Bei dem nächstauftretenden Taktimpuls wechselt das JK-Plip-Flop 78-4 seinen Zustand, so daß sein Q-Ausgang nun den Wert 1 an das Exklusiv-ODER-Gatter 78-2 abgibt. Dadurch wird das Exklusiv-ODER-Gatter 78-2 in die Lage versetzt, die restlichen Bits im Ausgang des Registers 78-1 zu ergänzen. Das Hinzufügen des Wertes 1 zur Größe der Ausgangsdafcen des Registers 78-1 geschieht, da der Kreis alle Nullen, die vor der ersten 1 auftreten, in ungeänderter Form zum Ausgang des Exklusiv-ODER-Gatters 78-2 durchgelassen werden, welches den Ausgang des Look-up-table-Moduls bildet.

Als nähhstes wird die Fig.9 betrachtet. Der serielle Datenausgang des LUT 70 wird taktgesteuert nacheinander in ein Eingangsregister 96-1 eingegeben, das sich in einem Eingangspufferregister 96 des D/A Wandler- und Filter-Modul 90 befindet. Dazu enthält der Zeitsteuerabschnitt 99 ein UND-Gatter 99-1, das von Zeifcsteuersignal T 7 geöffnet wird, so daß das Taktsignal 0 auf den CP-Schiebeeingang des Eingangsregisters 96-1 gelangen kann.

Der Zeitsteuerabschnitt 99 enthält ausserdem ein D-Typen-Flip-Flop 90-2, das das T 7 Zeitsteuersignal an seinem D-Eingang erhält. Auf den nächst folgenden Taktimpuls hin,

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nachdem das T 7 Signal den Wert 1 angenommen hat, wechselt das Flip-Flop 99-2 seinen Zustand so, daß an seinem Q-Ausgang der Wert 1 und an seinem Q-Quer aus gang der Wert 0 ansteht. Mit dem Q-Querausgang wird dann ein UND-Gatter 99-4 gesperrt, solange das T 7 Signal den Wert 1 "behält. Ein weiteres D-Typen-Flip-Flop 99-3 erhält an seinem D-Eingang den Q-Ausgang des Flip-Flop 99-2 zugeführt. Der Q_r ^Ausgang des Flip-Flop 99-3 nimmt dann ebenfalls den Wert 1 an und zwar auf den zweiten Taktimpuls hin, nachdem T 7 den Wert Λ angenommen hat. Geht das T 7 Zextsteuersignal wieder auf 0, dann reagiert das Flip-Flop 99-2 auf den nächstauftretenden Taktimpuls hin so, daß sein Q-Ausgang den Zustand 0 und sein Q-Querausgang den Zustand 1 annehmen. Dadurch wdrÄ das UND-Gatter 99-4 geöffnet. Das UND-Gatter 99-4 kann jedoch nur einen Taktimpuls durchlassen, da das Flip-Flop 99-3 auf den nächstfolgenden Taktimpuls seinen Zustand ändert.

Der einzige Taktimpuls, der das UND-Gatter 99-4 passiert hat, wird dafür verwendet, den 8 Bitwert vom Eingangsregister 96-1 in ein Speicherregister 96-2 einzuweisen. Das Speicherregister 96-2 setzt sich aus Meister-Diener-Typen-Flip-Flops in jeder Stufe zusammen, so daß der 8 Bitwert, der auf den Paralleleingang des Registers 96-2 gegeben wurde, am Ausgang efcst dann erscheint, nachdem der Einzeltaktimpuls aufgetreten ist.

Der 8 Bit-Ausfrang des Speicheröogisters 96-2 wird auf einen D/A Wandler 92 gegeben, der die 8 Bit-Digitalwerte

3 ü 9 8 2 47 U~7 G

in ein Analogsignal umsetzt, das durch ein Tiefpaß-Filter 93 noch gefiltert wird, um die zusammengesetzte Sinuswelle herauszubringen, deren Frequenz der an den BCD-Wählεehalterη 10-1 (Fig.5) eingestellten Frequenz entspricht.

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Claims (3)

1. PATENTANSPRÜCHE

   (yt Modul-Signalprozeßrechner, gtekennzeichnetddurch einen ZeitSteuergenerator zur Erzeugung eines Taktsignals mit relativ hoher Frequenz und zur Erzeugung von ZeitSteuersignalen "bei niedrigeren Frequenzen, erste und zweite Moduln, die jeweils ein Eingangs- und ein Ausgangsregister, einen Funktionsgenerator und einen Zeitsteuerabschnitt haben und der Zeitsteuerabschnitt des ersten Moduls eine Einrichtung besitzt, die abhängig von einem ersten Zeitsfceuersignal und dem Taktsignal das Eingangsregister des ersten Moduls mit Eingangsdaten füllt, sowie eine zweite Einrichtung, die abhängig vom Taktsignal den ersten ,Modul-Funktionsgenera* tor instand setzt, seine Funktion an den Eingangsdaten durchzuführen und ein erstes Datenergebnis au erzielen sowie dieses erste Datenergebnis in das erste Modul-Ausgangsregister einzubringen, und eine dritte Einrichtung, die abhängig von einem zweiten, folgenden Zeitsteuersignal und vom Taktsignal das Srgte Datenergebnis von dem ersten Modul-Ausgangsregister ausliest, und ferner gekennzeichnet dadurch, daß der Zeitsteuerabschnitt des zweiten Moduls eine erste Einrichtung enthält, die abhängig vom zweiten Zeitsteuersigml und dem Taktsignal die ersten Daten in ein Eingangsregister des zweiten Moduls eingibt, sowie eine zweite Einrichtung, die ab-

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   hängig vom Taktsignal den Funktionsgenerator des zweiten Moduls in den Zustand versetzt, seine Funktionen an den ersten Ergebnisdaten durchzuführen und zweite Ergebnisdaten zu erzeugen sowie diese in das Ausgangsregister des zweiten Moduls einzugeben, und eineedritte Einrichtung, die in Abhängigkeit vom Taktsignal und einem dritten, auf das zweite folgenden Zeitsteuersignal die zweiten Ergebnisdaten aus dem Ausgangregister des zweiten Moduls ausliest.
2. 2. Rechner nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und dritten Einrichtungen der Zeitsteuerabschnitte beider Moduln derart auf ihre jeweiligen Zeitsteuersignale und auf das Taktsignal reagieren, daß ihre Register seriell mit Bits und parallel mit Bytes gefüllt bzw. ausgelesen werden.
3. 3. Rechner nach Anspruch 2, dadurch gekennzeichnet, daß Jedes Zeitsteuersignal eine Dauer von η Taktsignal-Zyklen hat, worin η die Anzahl der Bits in einem Byte ist, und daß die zweite Zeitsteuereinrichtung eines der Moduln auch auf das Ende des Zeitsteuersignals reagiert, durch das sein zugehöriges Eingangsregister geladen wurde, um eine Gruppe von 2n Takt-Zyklen zu bilden, die dazu verwandt wird, die entsprechenden Ergebnisdaten in die Jeweiligen Ausgangsregister einzuspeisen.

   4-. Rechner nach Anspruch 3> dadurch gekennzeichnet, daß das erste und das zweite Zeitsteuersignal zeitlich um wenigstens η Takt-Zyklen voneinander getrennt sind.

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