DE2162613C - Block synchronization arrangement of multinary codes - Google Patents

Description

nachfolgende Kodeblock, wenn zwei identische Kodeblocks kontinuierlich ausgesendet werden sollen, in einen Kodeblock mit speziellen Mustern umgesetzt wird, so daß dasselbe Muster wie die Muster des vorangehenden Kodeblocks nicht in dem vorangehenden Kodeblock erscheinen kann, und indem diese speziellen Muster auf der Empfangsseite bestimmt werden.subsequent code block, if two identical code blocks are to be sent continuously, in a code block with special patterns is implemented so that the same pattern as the pattern of the preceding code block cannot appear in the preceding code block, and by this special pattern can be determined on the receiving side.

Ein weiterer Zwec« der Erfindung besteht darin, eine Blocksynchronisieranordnung in einer multinären Übertragungsanordnung zu schaffen, die multinäre Kodes überträgt, die in eine Blockeinheit aus binären Kodes umgesetzt werden, wobei eine Blocksynchronisation ausgeführt wird, indem der multinäre Kodeblock so aufgebaut wird, daß nicht zwei spezielle Kodes kontinuierlich erzeugt 'werden können, und indem dann die beiden kontinuierlichen spezifischen Kodes an der Empfangsseite bestimmt werden.Another purpose of the invention is to provide a block synchronizing arrangement in a multinary To create a transmission arrangement that transmits multinary codes that are made up in a block unit binary codes, block synchronization being carried out by the multinary Code block is constructed in such a way that two special codes cannot be generated continuously, and by then determining the two continuous specific codes at the receiving end.

Ein weiterer Zweck der Erfindung besteht darin, eine Blocksynchronisieranordnung in einer multinären Kodeübertragungsanordnung zu schaffen, die multinäre Kodeblocks überträgt, die in tine Blockeinheit aus binären Kodes umgesetzt werden, .vobei der nachfolgende Kodeblock, wenn die identischen Kodeblocks kontinuierlich ausgesendet werden sollen, in einen Kodeblock mit speziellen Mustern so umgesetzt wird, daß dasselbe Muster wie die Muster des vorangehenden Kodeblocks nicht in dem nachfolgenden Kodeblock erscheinen kann, und wobei der multinäre Kodebiock so ausgebildet ist, daß zwei spezifische Kodes nicht kontinuierlich erzeugt werden können und die Blocksynchronisation somit ausgeführt wird, indem die speziellen Muster und auch die beiden spezifischen kontinuierlichen Kodes bestimmt werden.Another purpose of the invention is to provide a To create block synchronization arrangement in a multinary code transmission arrangement, the multinary Transmits code blocks which are implemented in tine block units from binary codes, the following Code block, if the identical code blocks are to be sent continuously, into one Code block with special patterns is implemented so that the same pattern as the pattern of the previous one Code blocks cannot appear in the subsequent code block, and the multinary Code block is designed so that two specific codes can not be generated continuously and the block synchronization is thus carried out by the specific patterns and also the two specific ones continuous codes can be determined.

Die Erfindung wird nachfolgend beispielhaft an Hand der Zeichnung beschrieben, in der ist.The invention is described below by way of example with reference to the drawing, in which.

F i g. 1 ein Blockschaltbild einer Ausführungsform der Sendeseite, bei der die Anordnung nach der Erfindung angewendet wird,F i g. 1 shows a block diagram of an embodiment of the transmission side in which the arrangement according to FIG Invention is applied,

F i g. 2 ein Blockschaltbild einer Ausführungsform der Empfangsseite, bei der die Anordnung nach der Erfindung angewendet wird,F i g. 2 shows a block diagram of an embodiment of the receiving side, in which the arrangement according to FIG Invention is applied,

F i g. 3 ein Beispiel eines Kreises zur Umsetzung einer Reihe in eine Parallelanordnung in F i g. 1,F i g. 3 shows an example of a circuit for converting a row into a parallel arrangement in FIG. 1,

F i g. 4 ein Beispiel eines regulären Umsetzkreises in Fi g. 1,F i g. 4 shows an example of a regular relocating circuit in FIG. 1,

F i g. 5 ein Beispiel eines Musterunterscheidungskreises in F i g. 1,F i g. 5 shows an example of a pattern discrimination circle in FIG. 1,

F i g. 6 ein Beispiel eines irregulären Umsetzkreises in Fi g. 1,F i g. 6 shows an example of an irregular swapping circuit in FIG. 1,

F i g. 7 ein. Beispiel eines Kreises zur Erzeugung eines synchronisierten Musters in F i g. 1,F i g. 7 a. Example of a circle for generating a synchronized pattern in FIG. 1,

F i g. 8 ein Beispiel eines Kreises zum Umsetzen einer Parallelanordnung in einer Reihe in F i g. 1,F i g. Fig. 8 shows an example of a circuit for implementing parallel arrangement in a row in Fig. 8. 1,

F i g. 9 ein Beispiel eines Taktsteuerkreises in Fig. 1,F i g. 9 shows an example of a clock control circuit in FIG. 1,

F i g. 10 ein Zeitdiagramm des Taktsignals gemäß Fig. 9,F i g. 10 is a timing diagram of the clock signal according to FIG. 9,

F i g. 11 ein Beispiel eines Kreises zum Erzeugen von multinären Impulsen in F i g. 1,F i g. 11 shows an example of a circle for generating multinary pulses in FIG. 1,

F i g. 12 ein Beispiel eines Kreises zum Regenerieren von empfangenen Signalen in Fig. 2,F i g. 12 shows an example of a circuit for regenerating received signals in FIG. 2,

F i g. 13 ein Beispiel eines Kreises zum Umsetzen einer Reihe in eine Parallelanordnung in Fig. 2,F i g. 13 shows an example of a circle for converting a row into a parallel arrangement in FIG. 2,

F i g. 14 ein Beispiel einer Blocksynchronisierschaltung in Fig. 2,F i g. 14 shows an example of a block synchronizing circuit in FIG. 2,

Fig. 15 ein Br>piel eines Taktsteuerkreises in F i g. 2,15 is a diagram of a clock control circuit in FIG. 2,

F i g. 16 ein Zeitdiagramm eines Taktsignals in F i g. 15,F i g. 16 is a timing diagram of a clock signal in FIG. 15,

Fig. 17 ein Beispiel eines Wellenformunterscheidungskreises in Fig. 2,Fig. 17 shows an example of a waveform discrimination circuit in Fig. 2,

Fig. 18 ein Beispiel eines irregulären Uinkehr-Umsetzungskreises in Fig. 2,Fig. 18 shows an example of an irregular reverse translation circuit in Fig. 2,

F i g. 19 ein Beispiel eines regulären TJmkehr-Umsetzungskrdses in F i g. 2,F i g. 19 is an example of a regular reverse translator code in Fig. 2,

F i g. 20 ein Beispiel eines Kreises zum Unterscheiden eines synchronisierten Musters in F i g. 2,F i g. 20 shows an example of a circle for discriminating a synchronized pattern in FIG. 2,

F i g. 21 ein Beispiel eines Kreises zum Umsetzen einer Parallelanordnung in eine Reihe in Fig. 2,F i g. 21 shows an example of a circle for converting a parallel arrangement into a row in FIG. 2,

F i g. 22 eine graphische Darstellung zur Erläuterung der Wirkung der Anordnung nach der Erfindung undF i g. 22 is a graph to explain the effect of the arrangement according to the invention and

F i g. 23 eine graphische Darstellung zur Erläuterung eines Vergleiches zwischen der Anordnung nach der Erfindung und einer bekannten Anordnung.F i g. 23 is a graph for explaining a comparison between the arrangement of FIG of the invention and a known arrangement.

Die folgende Tabelle 1 zeigt eine Umsetzanordnung ao zum Umsetzen von Koc -, von zwei binären Anordnungen in Kodes von einer quaternären Anordnung.The following table 1 shows a conversion arrangement ao for converting Koc -, two binary arrangements into codes of a quaternary arrangement.

Tabelle 1Table 1

Reguläre UmsetzungRegular implementation

Umsetzung von
binär in quaternärImplementation of
binary to quaternary

11 -*+2
10-*-rl
01 -> 0
00->-l11 - * + 2
10 - * - rl
01 -> 0
00 -> - l

Irreguläre UmsetzungIrregular implementation

Die algebraische Summe der quaternären 4-Bit-Kodes ist negativ (35 Blocks)The algebraic sum of the 4-bit quaternary codes is negative (35 blocks)

(2, 1, 1, -2) (2, 1, 0, -2) (2, 1, -1, -2) (2, 0, 0, -2) usw.(2, 1, 1, -2) (2, 1, 0, -2) (2, 1, -1, -2) (2, 0, 0, -2) etc.

Die reguläre Umsetzung setzt nämlich Kodes Bit für Bit in quaternäre Kodes um. nie Blockkodes der quaternären kontinuierlichen vier Bits, die durch die reguläre Umsetzung umgesetzt worden sind, wobei die algebraische Summe deren Kodes negativ ist, z. B. 12—1 -1 -Ü , [Ö-l 0 -jj , iTO -1 -U , usw., werden dann durch die irreguläre Umsetzung in Blockkodes umgesetzt, von denen jeder 2 und —2 enthält, wobei diese 2 und —2 nicht eine nach der anderen fortgesetzt werden.The regular conversion converts codes bit by bit into quaternary codes. never block codes of the quaternary continuous four bits that have been converted by the regular conversion, being the algebraic sum whose codes are negative, e.g. B. 12—1 -1 -Ü, [Ö-l 0 -jj, iTO -1 -U, etc., are then converted into block codes, each of which is 2 and -2, by the irregular conversion but these 2 and -2 are not continued one after the other.

F i g. 1 und 2 erläutern ein Beispiel der Anordnung nach der Erfindung. F i g. 1 ist ein Blockschaltbild der Sendeseite, und F i g. 2 ist ein Blockschaltbild der Empfangsseite. Die beiden binären AnordnungenF i g. 1 and 2 illustrate an example of the arrangement according to the invention. F i g. 1 is a block diagram the sending side, and F i g. 2 is a block diagram of the receiving side. The two binary arrangements

der PCM-Signale werden als Eingang den Eingangsanschlüssen 1 und 2 gemäß F i g. 1 zugeführt. Diese binären Signale der beiden Systeme werden zu einem in F i g. 3 gezeigten Kreis 30 zum Umsetzen einer Reihe in eine Parallelanordnung geführt. Der Kreis 30 zum Umsetzen einer Reihe in eine Parallelanordnung ist aus Schieberegistern 31 und 32, die jeder Anordnung gemeinsam sind, und Pufferspeichern 33 und 34 gebildet. Die Schieberegister 31 und 32 werden durch PCM-Signak verschoben und in den Pufferregistern 33 und 34 mit dem Taktsignal CLKl gespeichert, das auf das vierte Bit des PCM-Signals gegeben wird. PCM 11 bis PCMU und PCM21 bis PCMlA sind jeweils die parallelen Ausgänge der Pufferspeicher 33 und 34. Dann werden die parallelenthe PCM signals are input to the input terminals 1 and 2 according to FIG. 1 supplied. These binary signals of the two systems become one in FIG. 3 out of circle 30 for converting a row into a parallel arrangement. The circuit 30 for converting a row into a parallel arrangement is composed of shift registers 31 and 32 common to each arrangement and buffer memories 33 and 34. The shift registers 31 and 32 are shifted by PCM signals and stored in the buffer registers 33 and 34 with the clock signal CLKl, which is given to the fourth bit of the PCM signal. PCM 11 to PCMU and PCM21 to PCMlA are the parallel outputs of the buffer memories 33 and 34, respectively. Then the parallel

Signalausgänge PCMIl bis PCMM und PCMlX bis PCMlA zu einem regulären Umsetzungskreis 40 geführt, der in F i g. 4 gezeigt ist, und Bit für Bit in quaternäre Kodes in Übereinstimmung mit derSignal outputs PCMIl to PCMM and PCMlX to PCMlA led to a regular implementation circuit 40, which is shown in FIG. 4, and bit by bit in quaternary codes in accordance with FIG

eemäß der Erfindung umgesetzt. bunden, und in gleicher Weise wird A/23 mit MIb implemented according to the invention. bound, and in the same way A / 23 is bound with MIb

rpVrfsL Sch 41 b 44 alle aus einem verbunden, und Λ/43 und M44 werden mt Af 43rpVrfsL Sch 41 b 44 all connected from one, and Λ / 43 and M 44 are combined with Af 43

^B _T ^FM wm!, „nd WIi Λ/12 A/13 und A/44 verbunden. Dann werden die UND-Tor- ^B _T ^F M wm !, „nd WIi Λ / 12 A / 13 and A / 44 connected. Then the AND gate _Mu' M« M4 "a 43 MAI dte'LÄni gruppen 62, 63, 64 65 und 66 jeweils durch +2. _M u 'M « M4" a 43 MAI dte'LÄni groups 62, 63, 64 65 and 66 each with +2.

ι YiNin TnrVreisc 41 42 43 und 44. Unter der 5 +1,0, -1 und -2 beschwert, β¹ in dem AusgangMAa ι YiNin TnrVreisc 41 42 43 and 44. Under the 5 +1.0, -1 and -2 weighted, β ¹ in the output MAa

α V^'^fderoa'rallcie Ausgang von PCAfIl (A : 1 bis 4, a': 1 bis 4) zeigt die Ordnung des binärenα V ^ '^ fderoa'rallcie output of PCAfIl (A : 1 to 4, a' : 1 to 4) shows the order of the binary

ί JZfU? Π 1(S I S und der parallele Ausgang Systems des Reiheneingangs an. Unter der Annahme,ί JZfU ? Π 1 (SIS and the parallel output system of the series input. Assuming

PrLn Hl PCMU Hm fs? widder Aus- daß das Muster IT 0 -1 -IJ durch ein UND-Tor PrLn Hl PCMU Hm fs? widder Out that the pattern IT 0 -1 -IJ by an AND gate

von ^«^»/.^41 Ποθώ = fell, A/12. 61 bestimmt wird und das entsprechende irregulärefrom ^ «^» /.^ 41 Ποθώ = fell, A / 12. 61 is determined and the corresponding irregular

Su SiiV wird teAutgang da UND-Torkrcises .. Muster ß 1 0 -2j ist, wird demgemäß .1. als Ein-Su SiiV is te output because AND gate cycles .. Pattern ß 1 0 -2j, is accordingly .1. as a-

2i rtifinr mi\"MilΓ W23, Af241 , wird der gang AfIl, MU. M13 und Λί44 zugeführt. Em2i rtifinr mi \ "Mil Γ W23, Af241, the aisle AfIl, MU. M 13 and Λί44 is fed. Em

42 lOlOOj =- A/21^ Af ft«£. ^g-J · ^ Musterunterscheidungskreis 50 bestimmt, ob das Mu-42 lOlOOj = - A / 21 ^ Af ft «£. ^ g-J ^ pattern discrimination circle 50 determines whether the mu-

IV₃T⁰Af₃₃ M%f Sd ί^d der AuS des WD- IV ₃ T ⁰ Af ₃₃ M% f Sd ί ^ d der AuS des WD- ster fortgeführt ist oder nicht, und wenn die identischenster is continued or not, and if the identical

ί Γ · ii raAoi -lAf41 A/42. M43, Af44j. Musterkodes fortgeführt sind, wird das Ausgangs-ί Γ ii raAoi -lAf41 A / 42. M43, Af44j. Sample codes are continued, the original

D^Oe^rmSäDweSie~bc ^!binären Anordnung ., signal an dem Anschluß K erzeugt. Jede der UND-D ^O e ^r mSäDweSie ~ bc ^! Binary arrangement., Signal at the connection K is generated. Each of the AND PrSftl-und PCM21 in +2 umgesetzt, PCAf 12 Torgruppen 54 .st mit den Lingangsanschlüssen Af 11 PrSftl- and PCM 21 implemented in +2, PCAf 12 gate groups 54 .st with the longitudinal connections Af 11

ι Prwiin U umiSeUt PCAfI₃ und PCA/23 bis Af 44 des regulären Umsetzungskreises so verbun-ι Prwiin U umiSeUt PCAfI ₃ and PCA / 23 to Af 44 of the regular implementation group in this way

ί ,Ütc,et7t und PCA/14 und PCAf24 in 0 in den, daß das Signal über einen Verzögerungskrc.sί, Ütc, et7t and PCA / 14 and PCAf24 in 0 in that the signal has a delay krc.s

übe'reinsummung mit te regulären Umsetzung um- mit einem Bit und das direkte Signal aU Eingang züge-over sum with te regular conversion um- with one bit and the direct signal aU input pull-

Übereinstimmung um u«. β ^ ^_{t{ wcrden} Darüber hinaus wird der AusgangAgreement about u «. β ^ ^ _{t { would} also be the output

^gel^CUt" Mnct^rnnterscheidunoskreis teilt dann die der UND-Torgruppe 54 einem gemeinsamen UND- ^ge l ^CUt "Mnct ^ rnnterscheidunoskreis then divides that of the AND gate group 54 to a common AND

i! *^™£^üXw^end der regulären Tor 56 zugeführt. Wenn der Ausgang in dem UND-i! * ^ ™ £ ^ üXw ^ end of the regular gate 56 fed. If the output is in the AND

ZtS^£StiiiAXS\ von Blocksäge- Tor 56 erscheint wird demgemäß ang^igt daß ZtS ^ £ StiiiAXS \ from log saw gate 56 appears accordingly it is stated that

seu werden ion denen jeder vier Stellen enthält. Kodes von zwei B ocks dieselben Muster und undseu are ion each of which contains four digits. Codes of two blocks have the same pattern and and

setzt « ^cn!^vo J" J _{s dcr Kodes} in _as das Signal erscheint in dem Ausgangsanschluß J sets « ^cn ! ^vo J "J _{s the code} in _as the signal appears in the output terminal J

Senf BLk E n^8CBe pi eines Musterunterschei- faner dem Ausgangsanschluß Kund das ODER-TorST.Mustard BLk E n ^8C Be pi a pattern differentiator to the output terminal K and the OR gate ST.

jedem uocK. pin Dei», F g. 7 ist ein Beispiel eines Kreises 70 zumevery uocK. pin Dei », F g. 7 is an example of a circle 70 for

Ι""⁸ ΓΙ/!I Af 21 If₃I W4 M14 Af 24. Erzeugen eines synchronisierten Musters in F i g. 1. wrd Einern Summenverstärker 52 über der durch eine UND-Torgruppe 71 gebildet ist.Ι "" ⁸ ΓΙ /! I Af 21 If ₃ I W4 M 14 Af 24. Generation of a synchronized pattern in FIG. 1. A summing amplifier 52 is formed above which is formed by an AND gate group 71.

""" """ im w»i rve ςίσηαΐ 7tim R«iitnmen. oh die Kodes devirlben"" "" "" in the w »i rve ςίσηαΐ 7tim R« iitnmen. oh deviate the codes

^ΆΖ^Ζ£ΖΪΛΊί ΜΆ " M«iS"konVlnulerllch an dem Anschluß K der ^ ΆΖ ^ Ζ £ ΖΪΛΊί ΜΆ " M« iS "conVlnulerllch at the connection K of

JIr durch Vf1TmS AfH. Af₃₃. A/43 F i g. 5 erscheinen, wird einem EingangsanschluB K JIr by Vf1 TmS AfH. Af ₃₃ . A / 43 F i g. 5 appears, an input connection K Ju X ηΛ A/14 MU Af34 Af44 durch . -1. einer UND-Torgruppe 71 zugeführt. Das Signal .1«, Ju X ηΛ A / 14 MU Af34 Af44 through. -1. an AND gate group 71 supplied. The signal .1 «, Kwer-I Der Ausgang einef Summenverstärkers 52 vo, dem angenommen wird, daß es jeweils durchKwer-I The output of a summing amplifier 52 vo which is assumed to be through Dcstnwen. ucr nu^oig ι,_η__η._Γ«ι_η,« 7iiceführt 35 2 -2. 2, -2 beschwert ist, wird den anderen Ein-Dcstnwen. ucr nu ^ oig ι, _η _ _η . _{Γ "ι} η," 7iiceführt 35 2 -2. 2, -2 is weighted down, the other one

wird "«^γ^^Ά¹™^^ becomes "« ^ γ ^^ Ά ¹ ™ ^^ gängsanschlüssen A. B. C und D zugeführt. Dascommon connections AB C and D. The

und mit dem ^Ver£^e'^cnsP«^B _m ^l _eT_vcrsJaf_{kcr 52} kleiner Signal .1. erscheint jeweils an den Ausgängen MlA", and with the ^ver £ ^e ' ^cns P « ^B _m ^l _e T _vcrs Jaf _{kcr 52} small signal .1. appears at the outputs MlA ",

als der vergieicnspegci ni · Demgemäß ist ein synchronisiertes Muster in diesemas the vergieicnspegci ni · Accordingly, there is a synchronized pattern in this

^V°A,^dC^ ^.TrSTniFHauerung eines irregulären 4» Fallet. -1. 7, -1) und diese vier Bits werden syn- ^V ° A, ^dC ^ ^ .TrSTniFHauerung an irregular 4 »Fallet. -1. 7, -1) and these four bits are syn- Als nächstes folgt eine «läuterung eme g _ch™nisierte Blockkodes, wie unten beschrieben werdenNext, a "purification eme g _ch ™ ised block code, as described below

^UT^r?^m^ Um«?iin?kw?M winl die wird. Der Ausgang Af₀, b des regulären Umsetz-, . ⁿ ί "ι Si„r_ausShrt Fs ind 35 Blocks kreises 40. der Ausgang J des Musterunterscheidungsfolgende Umsetzung ausp »»^^,."^,„^ _Jcdcr kreises 50. der Ausgang Af A B' des irregulÄren Umvorhanden, in denen die »'gcbraiscne aurnmc setrkreises 60 und jeder Ausgang AfaÄ" von dem vie, Bits des muhinaren Kodes vonMfcj^jJJ«n 45 J*J« ,^„i _{krcjs 70} ^g _(hi|_{rbei sind fl> h und} ^U T ^ r? ^ M ^ Um «? Iin? Kw? M winl which will. The output Af _0, b of the regular relaying. ⁿ ί "ι Si" r _a usShrt Fs ind block 35 circuit 40. The output J of the pattern discrimination following reaction AUSP »» ^^ ,. "^" ^ _Jcdcr circuit 50. The output Af AB 'of the irregular Umvorhanden where "Gcbraiscne aurnmc set circle 60 and every output AfaÄ" from the four bits of the mechanical code of Mfcj ^ jJJ «n 45 J * J«, ^ "i _{krcjs 70} ^g _{( here are fl> h and}

Umsctzungskreis 40 negati '^s^^d; l¹·^^^* _B- _cinc der Zahlen 1. 2. 3 und 4. währmd A eine derUmsctzungskreis 40 negati ' ^s ^ ^d ; l ¹ · ^^^ * _B - _{cinc of} the numbers 1. 2. 3 and 4. while A is one of the

d AusgangsMgnalVonememMusterunte^cheidunBS „_{i d} ^^ , _d d output signal fromemem pattern sub ^ cheidunBS " _id ^^, _d

gg^^ ^^ ^ j _{bjs $ und ß cinc dcf} ^^ , _odcr gg ^^ ^^ ^ j _{bjs $ and ß cinc dcf} ^^, _odcr

kreis 50, z. B. Ui ' iJ · _ß, _k ^ _{d sind) werde}n alle einem UmseUungskrei» 80 einer IO -1 1 -Ii WW. «nj^" ^d5frf 1 1 -21, so Reihe in Parallelanordnung zugeführt und ein Signalcircle 50, e.g. B. Ui 'iJ · _ß , _k ^ _{d are)} n all to a circumference circle 80 of an IO -1 1 -Ii WW. «Nj ^" ^d 5frf 1 1 -21, so series supplied in parallel and a signal

qTo^?! Γ2Τ-Ι ^J Γ?? 0 -2J WW.. mit vier Bits pro Block wird in ein ReihensignalqTo ^ ?! Γ2Τ-Ι ^ J Γ ?? 0 -2J WW .. with four bits per block becomes a series signal

wobei jede Klasse 4-2 und -2 enthält jedodj^iese umgesetzt. ^ _Umset2eQ ^ ^where each class 4-2 and -2 contains each of these implemented. ^ _Umset2eQ ^ ^

+ 2 und -2 nicht eine nach.Jer_ anderen dureMutf». ^ ^ ^ _{iit einc Rcihe}. _Die Schaltungsteile Demgemäß ist die Zahl der in l· ig 6 V«W£ Jf _{M habcn d} ^e _enSe_lbcn Aufbau, wie er beim Schal-+ 2 and -2 not one after. Each other dureMutf ». ^ ^ ^ _{iit a right} . _The circuit parts Accordingly, the number of _LBCN in l · ig 6 V "W £ Jf _{M habcn d} ^e e _ENS structure as in formwork

die anderen unnötigen UND-Torkreue und1 ent fPlp";" ^_ten ^τά angenommen, daß dasthe other unnecessary AND gates and 1 ent fPlp ";" ^ _ten ^ τά assumed that the

B. an UND-Torkreis 61 das Muster 1IU ' £J Tors 812 zum Schallen der .B. at AND gate circuit 61 the pattern 1IU '£ J gate 812 for sounding the.

Eungskreises 60 oder des Kreises 70 zum Erzeugen des synchronisierten Musters, und das an dem Ausgangsanschluß J erhaltene Ausgangssignal wird einem Eingangsanschluß der Gruppe der NAND-Tore 812 mittels des Musterunterscheidungskreises 50 zugeführt, oder die Summe der mehrwertigen Kodeblocks ist negativ. Dann wird die Gruppe der NAND-Tore 812 geschlossen, wenn ein Signal an dem Anschluß J auftritt, und das synchrone Muster wird an Stelle des Ausgangs des irregulären Umsetzungskreises 40 eingesetzt, wenn dasselbe Kodemuster kontinuierlich ist, d. h. ein Ausgangssignal an dem Anschluß K, der in Fig. 5 gezeigt, erhalten wird, und das Kodemuster, das irregulär umgesetzt worden ist, wird zugeführt, wenn die Summe der mehrwertigen Kodeblocks negativ ist.Circuit 60 or circuit 70 for generating the synchronized pattern, and the output signal obtained at output terminal J is supplied to one input terminal of the group of NAND gates 812 through pattern discrimination circuit 50 , or the sum of the multi-valued code blocks is negative. Then the group of NAND gates 812 is closed when a signal occurs at the terminal J , and the synchronous pattern is substituted for the output of the irregular conversion circuit 40 when the same code pattern is continuous, ie an output signal at the terminal K, the shown in Fig. 5 is obtained, and the code pattern which has been irregularly converted is supplied when the sum of the multi-valued code blocks is negative.

Als nächstes werden Taktsignale CLKi bis CLKA nacheinander den Schaltungsteilen 81 bis 84 zugeführt und in Reihensignale umgesetzt. Das bedeutet, daß das Taktsignal durch den Taktsteuerkreis 90 erzeugt wird, der aus Schieberegistern gebildet ist, die in F i g. 9 gezeigt sind, und daß sein Zeitdiagramm so ausgebildet ist, wie dies in Fig. 10 gezeigt ist.Next, clock signals CLKi to CLKA are successively supplied to the circuit parts 81 to 84 and converted into series signals. This means that the clock signal is generated by the clock control circuit 90 which is formed from shift registers which are shown in FIG. 9 and that its timing chart is made as shown in FIG.

CLK entspricht der Übertragungsgeschwindigkeit und die Umsetzung von einer Reihe in eine Parallelanordnung des mehrwertigen Kodeblocks wird von CKi bis CLKA ausgeführt. Dann werden die Ausgänge von den Schaltungsteilen. 81 bis 84 in F i g. 8 über die Gruppe Her ODF.R-Tore 85 erhalten. Des weiteren werden Ausgänge als Mi, Ml, M3, MA und A/5 über die Gruppe der Tore 86 erhalten. Hier setzt die Gruppe der Tore 86 mittels des Signals / den Ausgang des ODER-Tores OÄ51 in MS, den Ausgang des ODER-Tores ORS2 in MA, den Ausgang des ODER-Tores ORSA in Ml und den Ausgang des ODER-Tores ORSS in A/l um. Da angenommen wird, daß jeder der Werte A/l bis A/5 mit +2, +1, 0,-1 und —2 beschwert ist, werden diese Werte dem Mehrwertimpuls-Erzeugungskreis 100 zugeführt, der in Fig. 11 gezeigt ist, und werden in einen Pegel, der jedem dieser Werte entspricht, umgesetzt. Dieser Kreis kann derselbe wie der Bewertungskreis sein, der in F i g. 5 gezeigt ist, und er ist leicht dadurch erhältlich, daß die urngesetzten Ausgänge der Schalttransistoren erhalten werden, die mit der Energiequelle jeweils entsprechend den Pegeln +2, + 1, 0, —1 und —2 verbunden sind, indem die Ausgänge Ml, Ml, MX MA und MS an deren Basen angelegt werden. CLK corresponds to the transmission speed and the conversion from a row to a parallel arrangement of the multi-valued code block is carried out by CKi to CLKA . Then the outputs from the circuit parts. 81 to 84 in FIG. 8 received through the Her ODF.R-Tore 85 group . Furthermore, outputs as Mi, Ml, M3, MA and A / 5 are obtained via the group of gates 86. Here the group of gates 86 sets the output of the OR gate OÄ51 in MS, the output of the OR gate ORS2 in MA, the output of the OR gate ORSA in Ml and the output of the OR gate ORSS in A by means of the signal / / l around. Since it is assumed that each of the values A / 1 to A / 5 is weighted with +2, +1, 0, -1 and -2, these values are supplied to the multi-value pulse generating circuit 100 shown in FIG. and are converted to a level corresponding to each of these values. This circle can be the same as the evaluation circle shown in FIG. 5, and it is easily obtained by obtaining the converted outputs of the switching transistors connected to the power source according to levels +2, + 1, 0, -1 and -2 , respectively , by connecting the outputs Ml, Ml , MX MA and MS are applied to their bases .

Ab nächstes wird der Ausgang des Mehrwertpegel* Erzeugungskreises durch einen Integrator 100 integriert, der in F i g. 1 gezeigt ist, und das Ausgangssigna] / wird erzeugt, wenn der oben erwähnte integrierte Ausgang positiv wird. Das Ausgangssignal / wird dem Torkrds 86 in dan Kreb 80 zum Umsetzen einer Reihe in eine Parallelschaltung zugeführt und wird zn der Obertragungsleitung TL ausgtsandt, wie dies in Tabelle 2 beschrieben ist, nachdem Mi, Ml und Af 4, AfS mit M3 als Mittelwert umgesetzt wordenNext, the output of the value-added level generation circuit is integrated by an integrator 100, which is shown in FIG. 1, and the output signal] / is generated when the above-mentioned integrated output becomes positive. The output signal / is fed to the gate rds 86 in dan Kreb 80 for converting a series into a parallel circuit and is sent out to the transmission line TL , as described in Table 2, after Mi, Ml and Af 4, AfS converted with M 3 as the mean value been

Tabelle 2Table 2

Algebraiscne Summe positiv Algebraic sum positive

Algebratsche Summe ssS Algebraic sum ssS

Integrierter Wert positivIntegrated value positive

(2,1,0,-1) (I₁(L-LO)(2,1,0, -1) (I ₁ (L-LO)

Integrierter wert negativIntegrated value negative

(-2,-1,0,1) (1,0.-1,0) Der Mehrwertkode, der so gebildet ist, wie dies oben beschrieben wurde, wird von einer in F i g. 2 gezeigten Einrichtung an der Empfangsseite empfangen und in ein binäres Zweisystemsignal umgesetzt. (-2, -1,0,1) (1,0.-1,0) The multi-value code formed as described above is used by a one shown in FIG. 2 is received at the receiving end and converted into a binary two-system signal.

Es wird nun das synchrone Blockmuster erläutert, bevor die Wirkungsweise der Einrichtung an der Empfangsseite beschrieben wird. Das synchrone Muster ist (f 2, —2, +2, -2) durch den Kreis70The synchronous block pattern will now be explained before the operation of the device on the Receiving side is described. The synchronous pattern is (f 2, -2, +2, -2) through the circle70

ίο zum Erzeugen des synchronisierten Musters gemacht worden, es ist aber auch möglich, dieses (—2, +2, —2, f 2) zu machen. Ein Zweck der Erfindung besteht darin, eine Synchronisierung zu erhalten, indem sofort die synchrone Lage aufgefunden wird, indemίο made to generate the synchronized pattern but it is also possible to do this (—2, +2, —2, f 2). One purpose of the invention is in obtaining synchronization by immediately finding the synchronous position by

»5 ein Muster ( + 2, -2), (-2, +2) bestimmt wird, wobei berücksichtigt ist, daß das Muster (+2, —2), (—2, +2) nicht als Blocksignal verwendet wird. Die Wirkungsweise der oben erwähnten Vorrichtung an der Empfangsseite einschließlich der synchronen Anordnung»5 a pattern (+ 2, -2), (-2, +2) is determined, where it is considered that the pattern (+2, -2), (-2, +2) is not used as a block signal. The mode of action the above-mentioned apparatus on the receiving side including the synchronous arrangement

ao wird nachfolgend beschrieben. Das über die Übertragungsleitung TL ülbertragene mehrwertige Signal wird dem Kreis 120 zum Regenerieren des empfangenen Signals, der in Fig. 12 gezeigt ist, zugeführt. Der Regenerierkreis 120 für das empfangene Signalao is described below. The multi-valued signal transmitted through the transmission line TL is supplied to the received signal regenerating circuit 120 shown in FIG. The regeneration circuit 120 for the received signal

as enthält einen Entzerrer 121, der die Übertragungsverzerrung des übertragenen Impulssignals kompensiert, und das mehrwertige Signal wird von dem Ausgang des Entzerrers 121 an den Kreis 130 zum Umsetzen einer Reihe in eine Parallelanordnung überas includes an equalizer 121 which compensates for the transmission distortion of the transmitted pulse signal, and the multi-valued signal is passed from the output of the equalizer 121 to the circuit 130 for converting a series into a parallel arrangement

das Register 123 übertragen, während gleichzeitig die Taktsteuerung CLAf von dem Taktsteuer-Extrahierkreis 122 extrahiert wird. Der Kreis 130 zum Umsetzen von einer Reihe in eine Parallelanordnung enthält die Identifikationskttise 131, 132, 133 und 134, die den Pegel des mehrwertigen Kodes bestimmen, wobei jeder den Bestimmungspegel von +2, 4 1, —1, oder — 2 enthält, und verteilt die mehrwertigen E^:ngangssignale auf jeden Pegel, wobei jedes bestimmte Signal den Schieberegistern 235 bis 238 zugeführt wird.the register 123 is transferred while the clock control CLAf is extracted by the clock control extracting circuit 122 at the same time. The row-to-parallel converting circuit 130 includes identification elements 131, 132, 133 and 134 which determine the level of the multi-valued code, each including the determination level of +2, 4 1, -1, or -2, and distributes the polyhydric ^e: ngangssignale on each level, each specific signal is supplied to the shift registers 235-238.

Hier haben die Kreise 135 bis 138 denselben Aufbau wie der Kreis 30 zum Umsetzen von einer Reihe in eine Parallelanordnung. Vier Bits, die einen Block des mehrwertigen Kodes bilden, entsprechen einem Kode unter +2, +1, 0, —1 und —2 und diejenigen,Here, the circles 135 to 138 have the same structure as the circle 30 for converting from a row to a parallel arrangement. Four bits forming a block of the multi-valued code correspond to one of +2, +1, 0, -1 and -2 and those

♦5 die +2, +1, —1 und —2 entsprechen, werden in einem der Register 3135 bis 238 gespeichert und derjenige, der 0 entspricht, wird nicht gespeichert. Die Inhalte der Schieberegister 235 bis 238 werden in den Speichern 335 bis 338 gespeichert, wobei der ♦ 5 corresponding to +2, +1, -1, and -2 are stored in one of registers 3135 through 238 , and the one corresponding to 0 is not stored. The contents of the shift registers 235 to 238 are stored in the memories 335 to 338, the

so Takt CLiTlO dutch den Taktsteuerkreis 150 erzeugt wird, der in F i g. 15 gezeigt ist, während gleichzeitig vier Bits entsprechend dem folgenden Block bezfglich des Pegels bestimmt und in entsprechenden Schieberegistern 235 bis 238 gespeichert werden. Dieso clock CLiT10 is generated by clock control circuit 150 becomes, which in F i g. 15 while concurrently four bits corresponding to the following block with respect to the level are determined and stored in corresponding shift registers 235 to 238. the

SS mehrwertigen Kodes entsprechend dea Pegeln -f 2,4-1, —1 und —2 werden nämlich jeweils in den Speichern 335,336,337 und 338 gespeichert. Als nächstes werden die Inhalte Mob' (a ist eine der Zahlen von 1 bis A und b' ist eine der Zahlen 1, 2, 4 und S), die in den Speichern 335 bis 338 gespeichert sind, dem Block synchronisierkreis 1<W zugeführt. Dieser Blocksyn chronisierkreis 140 hat einen Aufbau, wie er it F i g. 14 gezeigt ist, und die UND-Tore 141 und 14; bestimmen das synchrone Muster der speziellen Muste Namely, SS multi-valued codes corresponding to levels -f 2,4-1, -1 and -2 are stored in the memories 335,336,337 and 338, respectively. Next, the contents Mob ' (a is one of the numbers from 1 to A and b' is one of the numbers 1, 2, 4 and S) stored in the memories 335 to 338 are supplied to the block synchronizing circuit 1 <W . This Blocksyn chronisierkreis 140 has a structure as it is shown in FIG. 14 and AND gates 141 and 14; determine the synchronous pattern of the special patterns

«5 von (-2, +2, -2, -t 2) und (+2, -2, +2, -2\ «5 of (-2, +2, -2, -t 2) and (+2, -2, +2, -2 \

Des weiteren bestimmt eine Schaltung mit eine Gruppe von UND-Toren 143 und mit einer Gnipp von ODER-Toren 144 ein Muster, in dem +2 umFurthermore, a circuit with a group of AND gates 143 and with a Gnipp determines of OR gates 144 a pattern in which +2 to

309631/44'309631/44 '

— 2 kontinuierlich in der Weise (+2, —2) oder wird, wenn ein Ausgang von dem UND-Tor 381- 2 continuously in the manner (+2, -2) or becomes when an output from the AND gate 381

( — 2, -f-2) sind. erhalten wird. Demgemäß sind die Torkreise 181(- 2, -f-2) are. is obtained. Accordingly, the gate circles are 181

Auf Grund der Tatsache, daß das Muster, in dem mit der Zehl des irregulären Umsetzmusters einschließ-Due to the fact that the pattern in which the number of the irregular transfer pattern includes

+ 2 und —2 kontinuierlich sind, nicht in dem Block- lieh »0« versehen, wobei jeder mit einem entsprechen-+ 2 and -2 are continuous, not provided in the block loaned "0", each with a corresponding

kode vorhanden ist, wie dies vorangehend beschrieben 5 den Ausgang des Kreises 130 zum Umsetzen einercode is present, as previously described 5 the output of the circuit 130 for converting a

worden ist, sondern nur an der Grenze des Blocks Reihe in eine Parallelanordnung verbunden ist.but only at the boundary of the block series is connected in a parallel arrangement.

erzeugt wird, heißt dies, daß die Lage, wenn ein Andererseits ist das UND-Tor 182 ein Tor, das einis generated, this means that the situation, if on the other hand, the AND gate 182 is a gate that is a

Ausgang an dem ODER-Tor 144 erhalten wird, d. h., irreguläres Umsetzmuster einschließlich keiner »0«Output on OR gate 144 is obtained, i.e. i.e., irregular conversion pattern including no "0"

ein Ausgang an dem Ausgangsanschluß R des ODER- bestimmt.an output at the output terminal R of the OR is determined.

Tors 145 erhalten wird, als synchrone Lage bestimmt io Zum Beispiel werden Mal", Mb'2", Mc'A" und wird. Andererseits ist der Taktsteuerkreis 150 in Md'S" jeweils an MAl", M¹Xl", MlA" und MlS" F i g. 15 gezeigt, der Taktsignale CLATIl, CLKIl, Gate 145 is obtained, is determined as a synchronous position. For example, Mal ", Mb ' 2", Mc'A " and becomes. On the other hand, the clock control circuit 150 in Md'S is" at MAl ", M ¹ Xl", MlA " and MlS, respectively " F i g. 15 shown, the clock signals CLATIl, CLKIl, angelegt, um 21-1-2 zu bestimmen, und die Torkreise CLK13 und CLKlA erzeugt, die auf dem Taktsi- sind durch die Zahl der irregulären Umsetzungsgnal CLK von dem Empfangsregenerierkreis 120 ba- muster einschließlich No. 0 vorgesehen, wobei jeder sieren. Die Beziehung zwischen diesen Signalen zeigt 15 mit dem Ausgang des entsprechenden Kreises 130 F i g. 16. Üblicherweise wird der Schiebetransistor zum Umsetzen einer Reihe in eine Parallelanordnung um ein Taktsignal über das UND-Tor 151 verschoben verbunden ist. Daraufhin wird jede der Gruppen der und die Taktsignale CLKIl, CLAT12, CLK13 und UND-Tore 183 bis 185 an jedem Bestimmungstor CLK14 werden erzeugt, wie dies in Fig. 16 (A) is applied to determine 21-1-2, and the gate circuits CLK13 and CLKlA generated, which are on the clock signal by the number of irregular conversion signals CLK from the receive regeneration circuit 120 pattern including no. 0 provided, each sieren. The relationship between these signals is shown in FIG. 15 with the output of the corresponding circuit 130 F i g. 16. Usually, the shift transistor is connected via the AND gate 151, shifted by a clock signal, in order to convert a row into a parallel arrangement. Then each of the groups of and the clock signals CLKIl, CLAT12, CLK13 and AND gates 183 to 185 at each destination gate CLK14 are generated as shown in Fig. 16 (A) 181, 182... vorgesehen und Signale entsprechend gezeigt ist. Wie sich aus den F i g. 13 und 14 ergibt, 20 der irregulären Umsetzung an der Senderseite werden wird die synchrone Lage des Blocks synchron mit dem Eingangsanschlüssen A, B, C und D der vorher erwähn-Takt CLKlO bestimmt und sein Bestimmungssignal R 181, 182 ... is provided and signals are shown accordingly. As can be seen from FIGS. 13 and 14 results, 20 of the irregular conversion on the transmitter side, the synchronous position of the block is determined synchronously with the input terminals A, B, C and D of the previously mentioned clock CLK10 and its determination signal R ten Gruppen des UND-Tores zugeführt. Mit anderen wird erzeugt. In diesem Falle wird das UND-Tor 151 Worten wird, wenn das reguläre Umsetzmuster, das geschlossen, wie dies in Fig. 15 gezeigt ist. Dem- die algebraische Summe ergibt, die in 2 1 0 —2 umgemäß wird die Verschiebung von CLKIl nach »5 gesetzt ist, negativ »1 —1 —1 0« ist, »1« in IA, 3 5 CLKXA angehalten und kein Ausgang wird von und 3C gegeben und wird, wenn das reguläre Muster, CLKIl bis CLK14 erhalten, bis das nächste Block- das in »2 1 —1 —2« umgewandelt ist, »2 —1 -1 signal CLKlO erscheint. Andererseits wird der Wellen- — I« ist »1« in XA, 2B, 3C und 3D eingebracht. Es form-Identifizierkreis 170, der in F i g. 17 gezeigt ist, wird vorausgesetzt, daß der Ausgang der Gruppe des auch durch das Signal Mab' von dem Kreis 130 zum ίο UND-Tores 183 mit -\ 2 beschwert ist und der Aus-Umsetzen von einer Reihe in eine Parallelanordnung gang der Gruppe des UND-Tores 184 mit \ 1 begespeist. Der Wellenform-Identifizierkreis 170 ist so schwert ist und der Ausgang des UND-Tores 185 aufgebaut, wie es in F i g. 5 gezeigt ist, und der mit — 1 beschwert ist. hin Bewertungskreis entspre-Bewertungskreis 171 beschwert Λ/1Γ, MlX', A/31' chend »0« ist weggelassen, da er für den später be- und MAX' mit +2, A/12', MIT, A/32' und MAT 35 schriebenen regulären Umkehr-Umsetzkreis 190 nicht mit f 1, MXA', MW, A/34' und A/44' mit -1 und erforderlich ist.th groups of the AND gate supplied. With others is created. In this case, the AND gate becomes 151 words when the regular conversion pattern is closed as shown in FIG. This results in the algebraic sum, which in 2 1 0-2 is shifted from CLKII to "5", negative "1-1-1 0", "1" in IA, 3 5 CLKXA stopped and no output is given by and 3C and if the regular pattern is obtained, CLKIl to CLK14, until the next block - converted to "2 1 -1-2", "2-1-1 signal CLK10 appears. On the other hand, the wave - I "is" 1 "is introduced in XA, 2B, 3C and 3D. It form identifier 170 shown in FIG. 17 is shown, it is assumed that the output of the group of is weighted by the signal Mab ' from the circle 130 to the ίο AND gate 183 with - \ 2 and the conversion from a row to a parallel arrangement of the group of the AND gate 184 supplied with \ 1. The waveform identifier circuit 170 is so difficult and the output of the AND gate 185 is constructed as shown in FIG. 5 and which is weighted with -1. to valuation area corresponding to valuation area 171 weighted Λ / 1Γ, MlX ', A / 31' chend »0« is omitted, since it is for the later loaded and MAX ' with +2, A / 12', MIT, A / 32 ' and MAT 35 did not write regular reverse converting circuit 190 with f 1, MXA ', MW, A / 34' and A / 44 'with -1 and is required.

MXS', A/25', A/35' und M45' mit 2. Das beschwerte Darüber hinaus sind nur drei Anschlüsse unter dem Signal wird dem Addierverstärker 172 zugeführt und Ausgang der Gruppe der UND-Tore 183 bis 185 für dessen Ausgang wird mit dem Pegel 0 durch einen ein entsprechendes irreguläres Muster erforderlich, Komparator 173 verglichen. Wenn der Komparator- 40 und nur drei UND-Torkreise entsprechend dem eingang größer al« der Pegel 0 ist, wird ein Ver- vorstehend Gesagten sind erforderlich. Darüber hinaus gleichssignal L erzeugt, das dem Kreis 130 zum Um- werden unnötige UND-Torkreise in der Praxis setzen einer Reihe in eine Parallelanordnung in gleichermaßen wie bei dem irregulären Umsetzkreis Fig. 13 zugeführt wird, wobei dieses Signal M11' 60, der in F i g. 6 gezeigt ist, weggelassen. Als nächbis MAX' in A/15' bis A/45' und MXT bis MAT in 45 stes wird der reguläre Umsetzkreis 190, der in F i g. 19 MXA' bis M AA' wechselt, wodurch der Ausgang Mab" MXS ', A / 25', A / 35 'and M 45' with 2. In addition, there are only three connections below the signal is fed to the adding amplifier 172 and the output of the group of AND gates 183 to 185 for its output with level 0 by a corresponding irregular pattern required, comparator 173 is compared. If the comparator 40 and only three AND gate circuits corresponding to the input is greater than the level 0, what has been said above is required. In addition, the same signal L is generated, which is fed to the circuit 130 for reversing unnecessary AND gate circuits in practice setting a row in a parallel arrangement in the same way as in the irregular conversion circuit FIG. 13, this signal M 11 '60, which is shown in FIG F i g. 6 is omitted. The next to MAX ' in A / 15' to A / 45 'and MXT to MAT in 45 thes is the regular conversion circuit 190, which is shown in FIG. 19 MXA ' to M AA' changes, whereby the output Mab " gezeigt ist, erläutert. Der in Fig. 19 gezeigte Kreis erzeugt wird, wobei α 1 bis 4 und b" 1, 2, 4 oder 5 entspricht dem Umsetzkreis an dem a-ien Bit der sind. Der Ausgang des Kreises 130 zum Umsetzen binären Systeme. Demgemäß sind weitere drei Kreise von einer Reihe in eine Parallelanordnung wird an gleichartig dem in F i g. 19 gezeigten Kreis voreinen regulären Umkehr-Umsetzkreis 190 und einen 50 gesehen. Die an jeden Eingangsanschluß angelegten irregulären Umkehr-Umsetzkreis 180 angelegt, und Eingangssignale sind jedoch voneinander verschieden. ein Vorgang entgegengesetzt zu dem an der in F i g. 4 Nun wird der Umsetzkreis an dem α-ten Bit, der und 6 gezeigten Empfangsseite wird ausgeführt. in F i g. 19 gezeigt ist, erläutert. Insbesondere ist Gleichzeitig wird der obenerwähnte Ausgang an einer der Fall a = 1 berücksichtigt Unter den Signalen Musterunjerscheidungskreis 200 angelegt, der das 55 von dem Kreis 130 zum Umsehen einer Reihe in synchronisierte Muster bestimmt eine Parallelanordnung werden AfIl, A/12 und A/14is shown, explained. The circle shown in Fig. 19 is generated, where α is 1 to 4 and b " 1, 2, 4 or 5 corresponds to the conversion circuit at the a-ien bit of FIG. The output of circuit 130 for converting binary systems. Accordingly, others three circles from a row in parallel is seen at similar to the circle shown in Fig. 19 in front of a regular inversion converting circuit 190 and a 50. However, the irregular inversion converting circuit 180 applied to each input terminal and input signals are different from each other. an operation opposite to that in Fig. 4. Now, the conversion circuit is carried out on the α-th bit of the receiving side shown in Fig. 16 and Fig. 19. Specifically, at the same time, the above-mentioned output is explained one of the case a = 1 is taken into account. Pattern discrimination circle 200 is created among the signals, which determines the 55 from circle 130 for looking around a row in synchronized patterns, a parallel arrangement are AfIl, A / 12 and A / 14

Der irreguläre Umkehr-Umsetzkreis 180 ist in jeweils an die Eingangsanschlüsse A/21, A/22 undThe irregular reverse conversion circuit 180 is connected to the input terminals A / 21, A / 22 and F i g. 18 gezeigt, und ein Vorgang entgegengesetzt zu MaA angelegt Gesteuert durch das Bestinunungs-F i g. 18 shown, and a process opposite to MaA applied Controlled by the determination

dem des irregulären Umkehr-Umsetzkreises an der signal L des in F i g. 18 dargestellten irregulärenthat of the irregular reverse conversion circuit at the signal L of the in FIG. 18 shown irregular

Sendeseite, die m F i g. 6 gezeigt ist, wird ausgeführt. 60 Musters wi^pd das Signal von dem Kreis 130 zumSending side, the m F i g. 6 is executed. 60 pattern wi ^p d the signal from the circle 130 to the In F i g. 18 ist der Block 181 ein Torkreis, der ein Umsetzen von einer Reihe in eine ParallelancrJnungIn Fig. 18, the block 181 is a gate circle, the conversion from a row to a parallel arrangement

irreguläres Umsetzmuster einschließlich »0« erzeugt auf das irreguläre Mustersignal geschaltet und dieirregular conversion pattern including "0" generated switched to the irregular pattern signal and the

wie z. B. »210-2«, »120-2« und »-2012« usw., und <*as Signale Mal, Mal und MaA sind wirksam, wobeisuch as B. "210-2", "120-2" and "-2012" etc., and <* as signals Mal, Mal and MaA are effective, whereby

Tor 281 ist ein Tor, in dem Mal" ar> A/21" in dem diese Signale Mal, Mal und MaA niemals gleichzeitigGate 281 is a gate in which time " ar> A / 21" in which these signals Mal, Mal and MaA are never at the same time Falle der Bestimmung von »210-2« angelegt wird. 65 vorhanden sind. Deshalb wird όιτ mehrwertige PegelCase of determination of "210-2" is applied. 65 are present. Therefore όιτ becomes a multi-valued level

Glcchzeitig werden in dem UND-Tor 381 MbA", At the same time, 381 MbA ", von -+- 2 vorausgesetzt und 1 wird an PCAf 1A und 0of - + - 2 and 1 becomes A and 0 at PCAf

McB" und MdD" jeweils an A/41", A/32" und A/15" wird an PCMlA in dem Falle von Afa2" angelegt McB " and MdD" respectively at A / 41 ", A / 32" and A / 15 "are applied to PCMIA in the case of Afa2"

angelegt und d*es bedeutet, daß »210-2« bestimmt und ein mehrwertiger Pegel von—1 wird angenommenand d * means that "210-2" is determined and a multi-valued level of -1 is assumed

und »Ot wird an PCMlA und »1« wird an PCMlA angelegt. Es zeigt sich, daß die entgegengesetzte Umkehrung von der binären in die vierfache Umsetzung ausgeführt wird, wie dies in F i g. 4 dargestellt ist. Wenn Mai", Mal" und Ma3" wirksam werden, wird die entgegengesetzte Umsetzung von binär in vierfach, d. h. die Umsetzung von vierfach in binär, ausgeführt. Hier ist ein Signal K der Eingang zu der Gruppe des UND-Tors 192, jedoch ist dies ein Bestimmungssignal des synchronen Musterunterscheid ungskrcises 200, der in Fig. 20 gezeigt ist, und der ein spezielles Muster »+2, —2, +2, —2« oder»—2, +2, —2, +2« bestimmt, das in dem Falle des synchronen Musters eingesetzt ist, wenn nämlich zwei Blocks denselben Kode haben. In diesem Falle wird die Gruppe des UND-Tores geschlossen, und ein binäres Vorzeichen ein Bit davor ist ein Ausgang über einen Kreis OL mit einer Verzögerung von einem Bit. Andererseits werden in dem Falle des irregulären Musteiiignals Mat", Mal" und Ma3" durch das Signal L wirksam gemacht. Dann ist Mal" ein Eingang mit einem Signal von dem U ND-Torkreis 183 in Fig. 18, während Mal" ein Eingang mit einem Signal von dem UND-Tor 184 ist. Mai" ist ein Eingang mit einem Signal von dem UND-Tor 185 und eine Umsetzung von vierfach in binär wird in derselben Weise wie das Signal von dem Kreis 130 zum Umsetzen von einer Reih · in eine Parallelanordnung ausgeführt. Das binäre Signal mit vier parallelen Bits, das somit erhalten wird, wird an einen Kreis 210 7iim Umsetzen einer Reihe in eine Parallelanordnung angelegt, der in Fig. 21 gezeigt ist, und wird durch die Taktsignal CLKIl, CLKIl, CLK13 und CLK14, die in F i g. 16 gezeigt sind und auf die Gruppen des UND-Tores gegeben werden, von einer Reihe in eine Parallelanordnung umgesetzt, wodurch ein binäres 2-System-i'CA/-Signal erhalten wird.and "Ot is applied to PCMlA and" 1 "is applied to PCMlA . It can be seen that the opposite inversion from binary to quadruple conversion is carried out, as shown in FIG. 4 is shown. When Mai ", Mal" and Ma3 " take effect, the opposite conversion from binary to quadruple, ie conversion from quadruple to binary, is carried out. Here, a signal K is the input to the group of AND gate 192, but it is a determination signal of the synchronous pattern discrimination circuit 200 shown in Fig. 20, which designates a specific pattern "+2, -2, +2, -2" or "-2, +2, -2, +2", which is used in the case of the synchronous pattern, namely when two blocks have the same code, in which case the group of the AND gate is closed and a binary sign one bit in front of it is an output through a circuit OL with a delay of one bit On the other hand, in the case of the irregular pattern signal, Mat ", Mal" and Ma3 " are made effective by the signal L. Then, Mal "is an input with a signal from the U ND gate circuit 183 in FIG. 18, while Mal" is an input with a signal from the AND gate 184 . Mai " is input with a signal from AND gate 185 and conversion from four to binary is carried out in the same manner as the signal from series to parallel conversion circuit 130. The binary signal with four parallel bits thus obtained is applied to a series-parallel array circuit 210 7i shown in FIG. 21 and is represented by the clock signals CLKII, CLKII, CLK13 and CLK 14 shown in FIG and are given to the groups of the AND gate, converted from a row to a parallel arrangement, whereby a binary 2-system i'CA / signal is obtained.

Wie oben erläutert worden ist, besteht ein Merkmal der Erfindung darin, eine Blocksynchronisierung zu erreichen, indem an der Empfahgsseite spezielle Muster, wie (I 2 - 2, +2 - 2), (-2, +2, -2, +2) bestimmt werden, die an der Sendeseite eingesetzt sind. Die Wahrscheinlichkeit der Einsetzung dieser speziellen Muster kann in folgender Weise ausgedrückt werden:As discussed above, a feature of the invention is to provide block synchronization by using special patterns on the receiving side, such as (I 2 - 2, +2 - 2), (-2, +2, -2, +2) can be determined, which are used on the transmission side. The likelihood of establishing this special pattern can be expressed in the following way:

gesetzt und die Reihensiflnale werden einem binären PCM-Verarbeitungskreis zugeführt.are set and the series signals are fed to a binary PCM processing circuit.

Andererseits bestellt das zweite Merkmal der Erfindung darin, die Blocksynchronisierung auszuführen, indem die synchronisierte Lage über die Bestimmung der Muster von (±2, f 2) bestimmt wird, da Muster (±2, T2) nicht als Blockkodes verwendet werden und diese Muster nur an der Grenze zwischen Blocks erzeugt werden. Die Wahrscheinlichkeit derOn the other hand, the second feature of the invention orders to carry out the block synchronization by determining the synchronized position by determining the patterns of (± 2, f 2) since patterns (± 2, T2) are not used as block codes and these patterns are only can be generated at the boundary between blocks. The likelihood of

ίο Erzeugung dieser Muster ändert sich mit der Markierungsrate der Eingangssignal und kann in folgender Weise ausgedrückt werden: ·'■ίο Generation of these patterns changes with the marking rate the input signal and can be expressed in the following way: · '■

PbPb

(D(D

Die Wahrscheinlichkeit der Erzeugung der speziellen Muster ist durch Pb in Fi g. 22 dargestellt. Nachdem die Blocksynchronisierung aus den regenerierten Signalen erreicht worden ist, werden diese Signale in parallele Kodes durch einen Kreis 130 zum Umsetzen einer Reihe in eine Parallelanordnung umgesetzt. Dann werden Kodes in einem Block, dessen algebraische Summe negativ ist, in Kodes, deren algebraische Summe positiv oder 0 ist, durch einen Vorgang umgekehrt zu dem Vorgang der Tabelle 2 unter Verwendung eines Wellenfonn-Unterscheidungskruses 170 umgesetzt Dann werden die multinären Kodes zurück in die ursprünglichen binären Kodes durch eine Umsetzung umgekehrt zur Umsetzung der Tabelle 1 unter Verwendung eines irregulären Umkehr-Umsetzungskreises 180 eines Musterunterscheidungskreises 200 und eines regulären Umkehr-Umsetzungskreises 190 umgesetzt Die binären Kodes Werden in Reihensignale durch einen Kreis 210 zum Umsetzen einer Parallelanordnung in eine Reihe umworin nt die Markierutigsrate der Eingangssignalc und \m die Anstiegsrate auf Grund der irregulären Umsetzung sind. Die Wahrscheinlichkeit Pa der Erzeugung wird derart, w;,e es durch Pa in Fi g. 22The probability of generating the special patterns is given by Pb in FIG. 22 shown. After block synchronization has been achieved from the regenerated signals, these signals are converted into parallel codes by a series converting circuit 130. Then, codes in a block whose algebraic sum is negative are converted into codes whose algebraic sum is positive or 0 by an operation reverse to the operation of Table 2 using a waveform discriminator 170. Then the multinary codes are converted back to FIG original binary code by a conversion reverse to the conversion of the table 1 using an irregular reverse conversion circuit 180 of a pattern discrimination circuit 200 and a regular reverse conversion circuit 190 implemented the binary codes are in series signals by a circuit 210 for converting a parallel arrangement in a number umworin nt is the marking rate of the input signal and \ m is the rate of rise due to the irregular conversion. The probability Pa of generation becomes such, w;, e it is given by Pa in FIG. 22nd

so gezeigt ist.is shown like this.

Bei der obenerwähnten Ausführungsform werden eine Reihen-Parallel-Umsetzung und eine Parallel-Reihen-Umset/ung ausgeführt, da dies die Verarbeitung vereinfacht, jedoch sind diese UmsetzvorgängeIn the above-mentioned embodiment, a series-to-parallel conversion and a parallel-to-series conversion are used executed because it simplifies the processing, however, these are converting operations

as bei der Erfindung nicht unbedingt notwendig. Darüber hinaus kann eine größere Wirkung erhalten werden, indem die erste Blocksynchronisieranordnung der Erfindung mit der zweiten Blocksynchronisieranordnung kombiniert wird.as is not absolutely necessary with the invention. About it In addition, a greater effect can be obtained by using the first block synchronizing arrangement of the Invention with the second block synchronizing arrangement is combined.

Wie in Fig. 22 dargestellt ist, hängen Pa und Pb von der Markierunßsrate ab, jedoch wird es durch die Kombination dieser beiden Methoden möglich, eine die stabilisierte Synchronisation bestimmende Wahrscheinlichkeit auszuführen, die nicht von der Markierungsrate abhängt.As shown in Fig. 22, Pa and Pb depend on the marking rate, but the combination of these two methods makes it possible to carry out a probability determining the stabilized synchronization which does not depend on the marking rate.

Eine die Nichtkoinzidenz bestimmende Wahrscheinlichkeit, die erhältlich ist, wenn die erste und die zweite Methode gemäß der Erfindung verwendet werden, wird mit der Wahrscheinlichkeit in einer anderen Anordnung in Fig. 23 verglichen. In F i g. 23 stellen die Kurven I und 3 d'e übliche Blocksynchronisieranordnung jeweils untc·· Verwendung eines 5· Stellensystems und eines 3-Stellensystems dar, und die Kurve 2 stellt eine Blocksynchronisieran-Ordnung unter Verwendung eines 4-Stellensystems nach der Erfindung dar.A non-coincidence probability obtainable when the first and the second method used according to the invention is likely to be in one compared with another arrangement in FIG. In Fig. 23 represent the curves I and 3 d'e usual block synchronizing arrangement each using a 5-digit system and a 3-digit system, and curve 2 represents a block sync order using a 4-digit system according to the invention.

Nachfolgend werden die Vorteile der erfind igsgemäßen Methode beschrieben.The following are the advantages of the inventive Method described.

1. Da das Muster, das nicht in den Signalen enthalten ist, als Synchronisierbesümmungsmuster verwendet wird, kann das Rückstellsystem verwendet werden. Unmittelbar nach der Bestimmung der Synchronisierung kann die Synchroni-1. As the pattern that is not included in the signals as a sync deletion pattern is used, the reset system can be used. Immediately after the determination synchronization, the synchronization

SS sierung ausgeführt werden, wenn ein Bit vorhanden ist. Die bekannten Anordnungen benötigen mehr Zeit als die Anordnung nach der Erfindung zwischen dem Bestimmen der Nichtkoinzidenz und der synchronisierten Rückstellung. Das SS tion be performed when a bit is present. The known arrangements require more time than the arrangement according to the invention between the determination of the non-coincidence and the synchronized reset. The

3-Stellensystem benötigt eine Zeit von etwa 90 Stellen und das 5-StelIensystem benötigt eine Zeit von etwa TO Stellen.3-digit system requires a time of approx 90 digits and the 5-digit system requires a time of around TO digits.

2. Be« der Anordnung nach der Erfindung ist nur eine Zeitperiode, die gleich dem Vielfachen der Bestimmungszeit für die Nichtkoinzidenz ist, für den Synchronisierungsschutz, der von der Verwendung des speziellen Musters herkommt,2. Be «the arrangement according to the invention is only a time period which is equal to the multiple of Determination time for the non-coincidence is for the synchronization protection by the use of the special pattern,

33423342

erforderlich, während bei der bekannten Anordnung eine Zeitperiode gleich einem Quadrat der Bestimmungs :eit für die Nichtkoinzidenz erfoiderlich ist. Dies ist auf die Eigenheit des synchronisierten Musters zurückzuführen. 5. Außerdem werden in dem Falle der zweiten Methode nur Muster ±2, ^F2 als Synchronisierbestimmungsmuster verwendet, so daß Muster (±2, T2, ±2, ^2) als gleich mit den anderen Kodemustern betrachtet werden können und die Informationen mit diesen Mustern gesendet werden können.required, while in the known arrangement a time period equal to a square of the Determination: time necessary for the non-coincidence is. This is due to the peculiarity of the synchronized pattern. 5. Also, in the case of the second Method only pattern ± 2, ^ F2 as synchronization determination pattern used so that pattern (± 2, T2, ± 2, ^ 2) as being equal to the others Code patterns can be viewed and the information sent with these patterns can be.

4. Das eingesetzte Muster für die Synchronisierung hat einen Kodeabstand von 2 von den anderen »54. The pattern used for synchronization has a code spacing of 2 from the others »5

1414th

iSi-SOOAf. ist sehr gut und« <A iSi-SOOAf. is very good and « <A

_diesesthis

^eiÄS systems vereinfacht werfen ^i oben erwähnt worden^ eiÄS systems simplified throw ^ i mentioned above

ausgeführt werdenare executed

Hierzu 4 Blatt ZeichnungenIn addition 4 sheets of drawings

Claims (3)

ι 2 talen Signalen unter Verwendung einer Übertragungs-Patentansprüche: leitung mit vergleichsweise guter Qualität wird oft eine multinäre Übertragungsanordnung verwendet,ι 2 valley signals using a transmission patent claims: line with comparatively good quality, a multinary transmission arrangement is often used, 1. Blocksynchronisierungsanordnung multinärer so daß die erforderliche Bandbreite verringert werden Kodes in einer multinären Übertragungsanordnung, 5 kann. In diesem Falle kpnnen Ubertragungsirnpuise die multinäre Kodeblocks überträgt, die in eine einen von m vorbestimmten Amplitudenwerten naben, Blockeinheit aus binären Kodes umgesetzt wer- und demgemäß können Informationen von log_?/w bits den, dadurch gekennzeichnet, daß durch einen Impuls übertragen werden. Bei einer der nachfolgende Kodeblock, wenn zwei identische multinären Übertragung kann jedoch die Oleicn-Kodeblocks kontinuierlich ausgesendet werden io Stromkomponente auf Grund der ^{Muster der zu} sollen, in einen Kodeblock mit speziellen Mustern übertragenden Kodes erzeugt werden. Andererseits umgesetzt wird, so daß dasselbe Muster wie die laß. eine übliche Relaisübertragungsanordnung nicht Muster des vorangehenden Kodeblocks nicht in die Komponente des Gleichstroms durch, so daß zum dem nachfolgenden Kodeblock erscheinen kann Ausführen der Übertragung die Gleichstromkompound an der Empfangsseite die Blocksynchroni- ; 5 nente auf irgendeine Weise entfernt werden muU. sierung durch die Bestimmung der spsziellen Muster Eine dieser bekannten Methoden besteht in einer Uberausgefiihrt wird. tragungsanordnung, in der multinäre Kodes in Blocks1. Block synchronization arrangement of multinary so that the required bandwidth can be reduced. Codes in a multinary transmission arrangement, 5 can. In this case, transmission impulses can transmit the multinary code blocks which are converted into a block unit of binary codes in one of m predetermined amplitude values and accordingly information from log _? / w bits den, characterized in that are transmitted by a pulse. In one of the subsequent code block, when two identical multinary transmission may, however, the Oleicn-code block are continuously emitted io current component due to the ^{pattern to} be generated in a code block with special patterns ^{of the} transmitted codes are. The other hand is implemented so that the same pattern as the let. a usual relay transmission arrangement does not pattern the preceding code block into the component of the direct current, so that the following code block can appear. 5 components must be removed in some way. sizing by determining the special pattern One of these known methods consists in being carried out. bearing arrangement in which multinary codes are in blocks 2. Blocksynchronisieranordnung multinärer Ko- aufgeteilt werden und das Signalmuster für jeden des in einer mulunären Übertragungsanordnung, Block eigens umgesetzt wird, so daß die Gleichstromdie multi>i.^;.re Kodeblocks überträgt, die in eine ao komponente als Ganzes nicht erzeugt werden kann. Blockeinhek aus binären Kodes umgesetzt werden, Demgemäß wird es an der Empfangsseite einer solchen dadurch gekennzeichnet, daß der multinäre Kode- Übertragungsanordnung notwendig, den Fixpunkt block so aufgebaut ist, daß nicht zwei spezifische . des Blocks genau zu bestimmen und das Kodemuster Kodes kontinuierlich erzeugt werden können und . in den ursprünglichen Zustand zurückzuführen.2. Block synchronizing arrangement of multinary co-split and the signal pattern for each of the blocks is implemented separately in a multinary transmission arrangement, so that the direct current the multi> i. ^; .re transfers code blocks that cannot be generated in an ao component as a whole. Block unit are converted from binary codes. Accordingly, it is characterized on the receiving side of such that the multinary code transmission arrangement necessary, the fixed point block is constructed so that not two specific. of the block to be precisely determined and the code pattern codes can be generated continuously and. returned to its original state. eine Übertragung so ausgeführt wird, daß zwei as Die Erfindung bezieht sich auf ein Verfahren zuma transmission is carried out so that two as The invention relates to a method for spezifische Kodes nur kontinuierlich in dem Fix- Bestimmen des Fixpunktes des Blocks, d.h. auf einspecific codes only continuous in fixing the fixed point of the block, i.e. on one punkt des Kodeblocks sein können und an der Verfahren zum Erreichen einer Blocksynchronisation.point of the code block and on the method for achieving block synchronization. Empfangsseite die Blocksynchronisierung durch Die Blocksynchronisation kann durch EinsetzenReceiving side the block synchronization by The block synchronization can by inserting die Bestimmung der beiden spezifischen konti- von Synchronisierimpulsen oder durch Ausnutzungthe determination of the two specific continuous synchronization pulses or through utilization nuierlichen Kodes ausgeführt wird. 30 von Redundanz bei der Kodeumsetzung ausgeführtdetailed codes. 30 carried out by redundancy in the code conversion 3.BlocksynchronisieranordnungnachAnspruch 1, werden. Bei dem ersteren Verfahren wird die Frequenz3. Block synchronizing arrangement according to claim 1. In the former method, the frequency becomes dadurch gekennzeichnet, άί,ύ der multinäre Kode- des Ausgangs geändert und deshalb wird die Vorrich-characterized by άί, ύ the multinary code of the output changed and therefore the device is bloc!" so aufgebaut isi, daß nicht zwei spezifische tung kompliziert, aus welchem Grunde das zweitebloc! "is structured in such a way that two specific directions do not complicate, for whatever reason the second Kodes kontinuierlich erzeugt werden können und Verfahren derzeit angewendet wird. Zu diesem letzte-Codes can be generated continuously and procedures currently in use. To this last eine Übertragung so ausgeführt wird, daß die 35 ren Verfahren ist die Methode mit einem Block unda transfer is carried out so that the method is the one-block and method beiden spezifischen Kodes nur kontinuierlich in drei Stellen und die Methode mit einem Block undtwo specific codes only continuously in three digits and the method with a block and dem Fixpunkt des Kodeblocks sein können und fünf Stellen beschrieben worden, wobei die Redun-the fixed point of the code block and five places have been described, whereby the redundancy an der Empfangsseite die Blocksynchronisierung danz bei der Kodeumwandlu<;g ausgenutzt wird. InAt the receiving end, the block synchronization is used for the code conversion. In durch Bestimmung der beiden spezifischen konti- dem Falle eines Blocks mit drei Stellen müssen mehrby determining the two specific conti- in the case of a block with three digits must have more nuierlichen Kodes erreicht wird. 40 als zwei Muster unter 16 nicht benutzten Musterndetailed code is reached. 40 as two samples among 16 unused samples parallel bestimmt werden, jedoch ist die Wahrschein-can be determined in parallel, but the probability is lichkeit der Erzeugung von nichtbenutzten Musternpossibility of generating unused patterns Zusammenfassung ^{nicht sehr} unterschiedlich von der WahrscheinlichkeitSummary ^{not very} different from probability der Erzeugung von Signalmustern, und eine langethe generation of signal patterns, and a long one Eine multinäre Übertragungsanordnung überträgt 45 Zeit ist für die synchronisierte Rückstellung erforder-A multinary transmission arrangement transmits 45 time is required for the synchronized reset- multinäre Kodeblocks, die in eine Blockeinheit von lieh.multinary code blocks that are loaned into a block unit of. binären Kodes umgesetzt werden. Wenn zwei iden- In dem Falle eines Blocks mit fünf Stellen ist O tische Kodeblocks kontinuierlich ausgesendet werden nicht der ersten Stelle zugeteilt und fünf kontinuiersollen, wird der nachfolgende Kodeblock in einen liehe Stellen werden überwacht, um die Position zu Kodeblock mit speziellen Mustern umgesetzt, so 50 bestimmen, in der O nicht erzeugt ist, wodurch die daß dasselbe Muster wie die Muster des vorangehenden Synchronisation ausgeführt werden kann. Der Fall Kodeblocks nicht in dem nachfolgenden Kodeblock eines Blocks mit fünf Stellen ist dem Fall eines Blocks erscheinen können, oder der multinäre Kodeblock mit drei Stellen in der Synchronisationskennlinie wird so aufgebaut, daß nicht zwei spezifische Kodes überlegen, in der Wirksamkeit der Kodeumwandlung kontinuierlich erzeugt werden können und eine Über- 55 aber unterlegen, da in dem letzteren Fall die Niedertragung so ausgeführt wird, daß die beiden spezi- frequenzkomponente des Ausgangssignals ansteigt,
fischen Kodes nur kontinuierlich in dem Fixpunkt Unter diesem Gesichtspunkt besteht die Aufgabe des Blocks sein können. Auf der Empi'nngsseite wird der Erfindung darin, eine Blocksynchronisieranorddie Blocksynchronisierung aufgefunden, indem die nung von einem Block mit vier Stellen zu schaffen, speziellen Muster oder die beiden spezifischen konti- 60 der eine sehr gute synchronisierte Rückstellkennlinie nuierlichen Kodes bestimmt werden. und darüber hinaus eine höhere Wirksamkeit der _n . ., , ___ . Umsetzung als bei einem Block mit fünf Stellen hat. Beschreibung der Erfindung Insbesondere besteht ein Zweck der Erfindung Die Erfindung betrifft eine PCM-Übertragungs- darin, eine Blocksynchronisieranordnung in einer anordnung von multinären Kodes und insbesondere f>5 multinären Übertragungsanordnung zu schaffen, die eine Blocksynchronisieranordnung von multinären multinäre Kodeblocks überträgt, die in eine Block-Kodes, einheit aus binären Kodes umgesetzt werden, wobei Im Falle der wirkungsvollen Übertragung von digi- eine Blocksynchronisation ausgeführt wird, indem derbinary codes are implemented. If two iden- In the case of a block with five digits, O table code blocks are continuously sent out not assigned to the first digit and five are to be continued, the following code block is monitored in a borrowed position to convert the position to code block with special patterns, so 50 in which O is not generated, whereby the same pattern as the pattern of the foregoing synchronization can be carried out. The case of code blocks not appearing in the subsequent code block of a block with five digits is the case of one block, or the multinary code block with three digits in the synchronization characteristic is constructed so that not two specific codes are superior in the efficiency of code conversion are continuously generated can and are inferior to 55 but inferior, since in the latter case the low transfer is carried out in such a way that the two special frequency components of the output signal increase,
fish codes only continuously in the fixed point. From this point of view, the task of the block can be. On the input side, the invention is found in a block synchronization arrangement, the block synchronization by creating the voltage of a block with four digits, special patterns or the two specific continuous codes which have a very good synchronized reset characteristic are determined. and, moreover, a higher effectiveness of the _n . .,, ___. Implementation than with a block with five digits. Description of the Invention In particular, one purpose of the invention is to provide a block synchronization arrangement in an arrangement of multinary codes and in particular f> 5 multinary transmission arrangement, which transmits a block synchronization arrangement of multinary multinary code blocks which are grouped into a block Codes, a unit of binary codes are implemented, whereby in the case of effective transmission of digi- a block synchronization is carried out by the