DE2156805C3 - Monolithischer Halbleiterspeicher - Google Patents

Monolithischer Halbleiterspeicher

Info

Publication number
DE2156805C3
DE2156805C3 DE2156805A DE2156805A DE2156805C3 DE 2156805 C3 DE2156805 C3 DE 2156805C3 DE 2156805 A DE2156805 A DE 2156805A DE 2156805 A DE2156805 A DE 2156805A DE 2156805 C3 DE2156805 C3 DE 2156805C3
Authority
DE
Germany
Prior art keywords
transistor
line
base
collector
output transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2156805A
Other languages
English (en)
Other versions
DE2156805A1 (de
DE2156805B2 (de
Inventor
Irving Tze Poughkeepsie N.Y. Ho
Wilbur David Poughkeepsie N.Y. Pricer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2156805A1 publication Critical patent/DE2156805A1/de
Publication of DE2156805B2 publication Critical patent/DE2156805B2/de
Application granted granted Critical
Publication of DE2156805C3 publication Critical patent/DE2156805C3/de
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/4067—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the bipolar type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
    • H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/10—DRAM devices comprising bipolar components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Description

Die Erfindung betrifft einen monolithischen Halbleiterspeicher mit Speicherzellen aus je einem bipolaren Transistor als Ausgangstransistor und einem an seiner Basis angeschalteten weiteren Halbleiterbauelement mit mindestens einem PN-Übergang als Eingangsbauelement.
Durch die US-Patentschrift 33 87 286 ist es bereits bekannt, kapazitiv arbeitende Speicherzellen mit jeweils zwei Feldeffekttransistoren aufzubauen. Jede Speicherzelle vermag ein binäres Signal durch Aufrechterhaltung der Ladung der Kapazität zwischen dem Toranschluß und der Trägerschicht des einen der beiden FleFfekttransistoren zu speichern. Der Nachteil einer derartig aufgebauten Speicherzelle besteht darin, daß sie eine relativ große Fläche in monolithischer Technik benötigt und bei der Abfrage der gespeicherten Informationen aus einer Speicherzelle Störungen bei den anderen an der gleichen Abfrageleitung liegenden Speicherzellen auftreten. Dies ergibt sich dadurch, daß die Speichertransistoren direkt mit der Abfrageleitung verbunden sind. Es ist daher schwierig, bei diesem Speicher eine ausreichende Zuverlässigkeit zu erreichen. Um diese Zuverlässigkeit zu verbessern, wurde in der deutschen Offenlegungsschrift 21 01 180 eine kapazitiv wirkende monolithische Speicherzelle vorgeschlagen, die dadurch charakterisiert ist, daß sie drei Feldeffekttransistoren enthält, von denen der erste zur Speicherung der Information mit Hilfe der Kapazität zwischen dessen
Tor- und Quellenanschluß, der zweite für die Ausgabe und der dritte für die Eingabe der Informationen vorgesehen sind, wobei der Toranschluß des ersten mit dem Quellenanschluß des dritten Feldeffektrmsistors und der Senkenanschluß des ersten mit dem Quellenanschiuß des zweiten Feldeffekttransistors verbunden sind, der QuellenanschluB des ersten Feldeffekttransistors auf einem Bezugspotential liegt sowie die Senkenanschlüsse des zweiten und des dritten Feldeffekttransistors an eiac gemeinsame Ein- und Ausgabeleitung angeschlossen sind, und daß Steuermittel vorgesehen sind, die mit den Toranschlüssen des zweiten und des dritten Feldeffekttransistors verbunden sind.
Obwohl diese Speicherzelle die Nachteile der vorhergehenden vermeidet benötigt sie jedoch zur Realisierung in monolithischer Technik einen relativen großen Platz durch die für eine Speicherzelle erforderlichen drei Feldeffekttransistoren. Hinzu kommt noch, daß eine derartig aufgebaute Speicherzelle mit Feldeffekttransistoren relativ langsam ist und deshalb nicht für schnelle monolithische Speicher für Datenverarbeitungsanlagen geeignet ist.
Die prinzipielle Wirkungsweise eines steuerbaren Vierschichthalbleiters und seine Verwendung in Matrixspeichern elektronischer Rechenmaschinen ist in dem Artikel »Steuerbare Vierschichthalbleiter und ihre Verwendung als Binärspeicher« von Reinald Greiller in »Elektronische Rechenanlagen«, Heft 6, Dezember 1965, Seiten 293—302, beschrieben. Diese Vierschichthalbleiter eignen sich besonders für die Monolitht^chnik, weshalb sie für die Herstellung von Speicherwerken elektronischer Rechenmaschinen besonders geeignet erscheinen. In dem genannten Artikel ist festgestellt worden, daß ein Binärspeicher einen Kreis zur Tastung (Wechsel des Speicherinhalts von Null nach L) erfordert, weiterhin einen Kreis zur Löschung (Wechsel des Speicherinhalts von L nach Null) und einen Ausgangskreis zur Weitergabe der gespeicherten Information an nachfolgende Elemente des Speichers. Diese Kreise werden in diesem Artikel als Tasteingang, Löscheingang und Ausgang bezeichnet, an denen der Vierschichthalbleiter gezündet oder gelöscht werden kann bzw. wo dem Vierschichthalbleiter ein Impuls entnommen werden kann. In diesem Artikel wird weiterhin darauf hingewiesen, daß bei einem stromdurchflossenen Vierschichthalbleiter die drei Grenzschichten in Durchlaßrichtung gepolt und daher niederohmig sind. Des weiteren wird darauf hingewiesen, daß der Vierschicht-Halbleiterspeicher in der angegebenen Schaltung den Nachteil hat, daß er eine Speicherzeit von 2,4 MikroSekunden benötigt, bis die beiden Basisschichten von Ladungsträgern frei sind und das Element wieder Spannung übernehmen kann, woraus sich ergibt, daß das Einschreiben von Informationen relativ viel Zeit in Anspruch nimmt und zur sicheren Aufrechterhaltung des Speicherzustandes statische Betriebsspannungen erforderlich sind.
Außerdem ist aus der Veröffentlichung »International Solid-State Circuits Conference« 1963, S. 70 bis 71, und 1964, S. 72 und 73, eine Speicherzelle bekanntgeworden, die sich besonders durch eine hohe Integrierbarkeit auszeichnet. Diese Speicherzelle besteht jedoch aus der Kopplung eines bipolaren Transistors mit einem Feldeffekttransistors, so daß das Layout platzmäßig sehr günstig wird, jedoch bedarf das Gate des Feldeffekttransistors zur Herstellung zusätzlicher und besonderer Verfahrensschritte zu dem üblichen Herstellungsprozeß für bipolare Transistoren. Die Herstellung wird damit teuer und komplizierter, wodurch die Fehlerhäufigkeit heraufgesetzt wird Nachteilig kommt außerdem bei einer derartigen Zelle noch hinzu, daß durch das Vorhandensein des Feldeffekttransistors die Schaltgeschwindigkeit relativ niedrig bleibt, so daß sie oft den heute gestellten Forderungen nicht genügen dürfte.
Außerdem befaßt sich eine prioritätsgleiche Anmeldung, nämlich die deutsche Offenlegungsschrift 21 55 228, mit einer Speicherzelle, die in einem ihrer Ausführungsbeispiele (F i g. 1) hinsichtlich des Schaltbildes und der Betriebsweise im wesentlichen mit der Speicherzelle nach der vorliegenden Erfindung übereinstimmt Im Layout bestehen jedoch wesentliche Unterschiede.
Außerdem ist aus der Druckschrift »Wireless World«, September 1970. Seiten 430 bis 434 eine Schaltungsanordnung für die Erklärung der Arbeitsweise eines Thyristors bekanntgeworden, in den F i g. 4 und 5 dieses Artikels ist gezeigt daß der Thyristor aus zwei komplementären bipolaren Transistoren besteht. Auch in dieser Veröffentlichung ist mit Hilfe dieses Ersatzschaltbildes das reine Kippverhalten des Thyristors beschrieben, ohne daß auf die vorhandenen parasitären Kapazitäten zur Datenspeicherung auch nur eingegangen wird. Die Nachteile eines Thyristors als Speicherzelle sowie dessen Betriebsweise sind bereits weiter oben detailliert beschrieben.
Außerdem ist aus dem Buch »Microelectronic Circuits and Applications« von John M. Caroll, McGraw-Hill Book Company, 1965, insbesondere Seiten 102 bis 106 und F i g. 5b sowie Seiten 110 bis 112 bekannt daß beim Herstellen von bipolaren Transistoren parasitäre Kapazitäten auftreten, deren Verhalten und Größe und abhängige Parameter in dieser Entgegenhaltung untersucht werden. Die den gezeigten Halbleiterstrukturen entsprechenden Ersatzschaltbilder zeigen jedoch nicht eine Speicherzelle und deren Ansteuerung.
Außerdem ist aus der US-Patentschrift 29 25 585 eine Speicherzelle mit einem PNP-Transistor als Ausgangstransistor und einem an seiner Basis angeschalteten weiteren PNP-Transistor als Eingangstransistor bekannt. Diese Speicherzelle ist jedoch in ihrem Aufbau noch zu aufwendig.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen monolithischen Halbleiterspeicher der eingangs genannten Art zu schaffen, dessen Ein- und Ausgangshalbleiterbauelemente platzsparend integrierbar sind unter Ausnutzung der in den Speicherzellen parasitär vorhandenen Kapazitäten zur Datenspeicherung.
Die erfindungsgemäße Lösung ist im Kennzeichen des Patentanspruchs 1 angegeben.
Der Vorteil der vorgeschlagenen Speicherzelle besteht darin, daß zur Aufrechterhaltung der gespeicherten Information nur Impulse relativ kurzer Dauer zugeführt zu werden brauchen, daß der Platzbedarf für eine Speicherzelle extrem niedrig ist und daß durch die Verwendung von bipolaren Transistoren und eier Ausnutzung deren parasitärer Kapazitäten für Speicherzwecke die Umschaltzeit und damit die Zugriffszeit der Speicherzelle sehr klein wird. Somit lassen sich Matrixspeicher in monolithischer Technik aufbauen, die bei extrem kleinem Platzbedarf, äußerst geringer Zugriffszeit und geringer Erwärmung billig herzustellen sind.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden anschließend näher beschrieben. Es zeigt
Fig. 1 schematisch die Anordnung mehrerer Speicherzellen in einer Matrix und ihre Verbindungen zu
den Zugriffseinrichtungen,
F i g. 2 ein Ausführungsbeispiel einer aus einem PNP- und einem NPN-Transistor bestehenden Speicherzelle, die in der Matrix der F i g. I verwendet werden kann,
Fig.2a Spannungskurven zum Erläutern des Adressierens der in F i g. 2 gezeigten Zelle,
F i g. 3 bis 7 andere Ausführungsbeispiele der zweiteiligen Speicherzelle mit Kombinationen von Halbleiter-Bauelementen des Leitfähigkeitstyps NPN-NPN oder Diode NPN, die sich ebenfalls zur Verwendung in der in F i g. 1 gezeigten Speichermatrix eignen,
Fig.3a und 7a Spannungskurven für die Adressierung der in den F i g. 3 bzw. 7 gezeigten Speicherzellen,
F i g. 8 die Draufsicht auf eine monolithische Verkörperung einer in F i g. 2 gezeigten Zeiie,
Fig.8a eine Schnittansicht der in Fig.8 gezeigten Zelle entlang der Linie 8a-8a,
F i g. 8b ein Schaltschema, das identisch ist mit dem der Fig.2 und nur der Verständlichkeit halber in Verbindung mit dem monolithischen Gegenstück der F i g. 8a mit dessen Bezugsziffern wiederholt wird und
F i g. 9 ein Schaltschema einer Regenerierschaltung in der in F i g. 1 gezeigten Speichermatrix.
F i g. 1 zeigt schematisch eine Matrix von Speicherzellen, die an Zugriffseinrichtungen zum Lesen, Schreiben und Regenerieren digitaler Information im Speicher angeschlossen sind. Um eine bestimmte Zelle zu wählen und den Zugriff zur Information zu steuern, sind in den Koordinatenrichtungen je ein X-Decodierer 10 und ein V-Decodierer 12 für die Steuerung durch eine Mehrzahl von Decodiersignalen an den entsprechenden mit EIN bezeichneten Eingangsanschlüssen vorgesehen.
Die Speicherzellen sind alle mit 22 bezeichnet. Jede Zeile von Speicherzellen ist zum Ansteuern an Schreibleitungen 24 und an Abfrageleitungen 26 angeschlossen, die ihrerseits wieder mit Ausgangsieitungen des Decodierers 10 verbunden sind.
In der V-Richtung ist jede Spalte von Speicherzellen mit einer gemeinsamen (kombinierten) Lese- und Datenleitung 28 verbunden. Jede dieser Leitungen 28 empfängt das gespeicherte Signal von einer Speicherzelle oder die Information während einer Leseoperation. Zu jeder Spalte aus Speicherzellen gehört eine regenerierende umschaltbare Stromquelle 30. Die Regenerierschaltungen 30 werden jeweils durch zwei Eingangssignale gesteuert, die auf den Leitungen 32 und 34 vom Ausgang des V-Decodieren 12 zugeführt werden. Eine angewählte Regenerierschaltung 30 liefert ein Ausgangssignal zum Schreiben oder zum Wiedereinschreiben auf ihre zugehörige Ausgangsleitung 36 von denen jede wiederum an die entsprechende gemeinsame Lese- und Datenleitung 28 und als ein EingangsanschluB an ein zugehöriges U N D-Glied 38 angeschlossen ist.
Während einer Leseoperation wird eines der UND-Glieder zum Wählen einer einzelnen Spaite durchgeschaltet infolge Koinzidenz des Signals auf der zugehörigen Leitung 36 mit einem auf der entsprechenden Leitung 40 empfangenen Einschaltsignal. Somit erzeugen die Ausgangssignale des Decodierers 12 selektive Steuersignale auf einer Leitung 36 durch Betätigen einer angesteuerten Regenerierschaltung 30 und liefern außerdem ein Einschaltsignal für das zugehörige UND-Glied 38 über eine Leitung 40. Eine Speicherzelle wird durch die beiden Decodierer 10 und 12 angesteuert und der Zustand dieser Speicherzelle wird an einen Ausgangsanschluß 42 durch das angewählte der UND-Glieder 38 übertragen, die alle mit einem Leseverstärker 44 verbunden sind.
Wie später im Zusammenhang mit Fig.9 genauer beschrieben wird, kann jede der Regenerierschaltungen 30 bei einer Leseoperation auch als umschaltbare Konstantslromquelle arbeiten, um so den Stromverlust auf der gewählten Lese- und Datenleitung 28 so klein wie möglich zu halten. Bei einer monolithischen Verkörperung der Schaltung werden die gemeinsamen Lese- und Datenleitungen 28 durch eindiffundierte Leitungen gebildet. Infolgedessen sind sie mit Streukapazität behaftet. Größere Spannungsausschläge V auf den gemeinsamen Lese- und Datenleitungen 28 würden deshalb üblicherweise zu einem unnötigen Stromverlust V-C über die Streukapazität führen. Zur Lösung dieses Problems wird ein unabhängiger Treiber innerhalb der Regeneriersehaliung 30 durch die angesteuerte Zelle so festgehalten, daß die Überspannungen ^begrenzt werden.
In F i g. 1 sind verschiedene Elemente und Verbindungen der Klarheit halber mit demselben Bezugszeichen bezeichnet, wenn sie in gleicher Weise funktionieren und so ist nicht jedes der vielen Elemente mit einer anderen Ziffer beschriftet. Im Zusammenhang mit den F i g. 2 und 2a wird eine einzelne Speicherzelle beschrieben, die in die Anordnung der F i g. 1 unverändert eingebaut werden kann. Weiterhin werden andere Ausführungsbeispiele von Speicherzellen beschrieben, von denen einige eine zusätzliche Steuerleitung erfordern. Ihre Verwirklichung in der in F i g. 1 gezeigten Speichermatrix stellt jedoch für einen Fachmann nur eine einfache Modifikation des monolithischen Aufbaus dar.
Die Ladespeicherzeile gemäß F i g. 2 enthält ein erstes Eingangs-Halbleiterbauelement, bestehend aus einem PNP-Eingangstransistor 50. Der Emitter des PNP-Transistors 50 ist über die Leitung 52 mit der in Zeilenrichtung verlaufenden Schreibleitung 24 für die Ansteuerung verbunden. Die Zelle enthält weiter ein zweites Halbleiterbauelement, bestehend aus einem NPN-Ausgangstransistors 54. Der Emitteranschluß dieses Transistors 54 ist über die Leitung 56 mit der in Zeilenrichtung verlaufenden Abfrageleitung 26 verbunden.
Der Kollektoranschluß des Eingangstransistors 50 ist über die Leitung 58 an die Basis des Ausgangstransistors 54 angeschlossen und schließlich ist die Basis des Transistors 50 und der Kollektor des Transistors 54 über die Leitung 60 mit der in Spaltenrichtung verlaufenden gemeinsamen Lese- und Datenleitung 28 verbunden.
In diesem Ausführungsbeispiel wird die Information in der Zelle in der parasitären Kapazität 62 gespeichert. Um diese Kapazität von einem konventionellen echten Bauelement zu unterscheiden, ist sie hier in gestrichelten Linien dargestellt. Wie nachfolgend im Zusammenhang mit Fig.δ beschrieben wird, sieiii die parasitäre Kapazität 62 eine modifizierte parasitäre Basis-Kollektor-Kapazität dar.
Es wurde festgestellt daß für den optimalen Betrieb der Speicherzelle der Leckstrom der Schaltung unter 20 Nanoampere bei Betriebstemperatur gehalten werden sollte. Die Stromverstärkung β des PNP-Transistors 50 ist außerdem größer als 0,01 zu wählen, während die Stromverstärkung des NPN-Transistors 54 zu wählen istmit:50>y?>10.
In Fig. 2a ist dargestellt wie das Schreiben einer binären Null erfolgt durch Erregung der Scheibieitung 24 und der gemeinsamen Lese- und Datenleitung 28 an welche die Leitung 60 angeschlossen ist Die Spannung auf der Leitung 24 wird auf etwa +3,0 Volt angehoben, während gleichzeitig die Leitung 28 auf etwa +3,0 Volt gehalten wird. Die Basis-Emitter-Sperrschicht des PNP-Transistors 50 wird rückwärts vorgespannt, und deshalb
bleibt der Transistor nichtleitend. Daher wird auch keine Ladung in der parasitären Kapazität 62 gespeichert, und diese Bedingung stellt das Schreiben einer binären Null dar.
Um ein binare Kins zu schreiben, wird die Spannung auf der Leitung 24 auf etwa + 3,0 Volt angehoben, während gleichzeitig die Spannung auf der Leitung 28 von rund +3,0 Voll auf +2,3 Volt gesenkt wird. Infolgedessen wird der PNP-Transislor 50 leitend und die Kapazität 62 auf einen positiven Pegel von etwa +2,8 Volt aufgeladen, hauptsächlich aufgrund des Stromflusses Kollektor-Emitter durch den PNP-Transistor 50. Dementsprechend ist jetzt eine binäre Eins in der Zelle gespeichert. Während des Schreibens der Eins liegt der Emitter des NPN-Transistors 54 bei ungefähr +3,0 Volt und seine Basis bei ungefähr +2,8 Volt. Somit ist die Basis-Emitter-Sperrschicht des NPN-Transistors 54 rückwärts vorgespannt, und der Transistor ist nichtleitend. In ähnlicher Weise wird beim Schreiben einer binären Null die Basis-Emitter Sperrschicht des Transistors 54 rückwärts vorgespannt, so daß dieser dann auch nichtleitend ist und der Transistor 50 ebenfalls nicht. Auf diese Weise besteht zwischen den Leitungen 24 und 26 keine Gleichstromverbindung, und daher arbeitet die Speicherzelle bezüglich der Ansteuerung nur mit Impulsen, sozusagen im Wechselstrombetrieb. Das Fehlen einer Gleichstromverbindung setzt die Stromverluste auf ein Minimum herab und ermöglicht deshalb die Verkörperung der Speicherzelle in monolithischer Form in wesentlich größerer Packungsdichte.
Um Informationen aus der Zelle zu lesen, wird die Spannung ai.'f der Abfrageleitung 26 von etwa +3,0 Volt auf 0,0 Volt gesenkt. Wenn in der parasitären Kapazität 62 eine binäre Eins gespeichert ist, wird die Basis des Transistors 54 relativ zu ihrem Emitter positiv vorgespannt und der Transistor 54 dadurch leitend. Die in der Kapazität 62 gespeicherte Ladung wird über die Basis-Emitter-Sperrschicht des Transistors 54 entladen und somit die Zeile mit Zerstörung der Information ausgelesen. Dieser Strom wird durch den Transistor 54 verstärkt, um vorübergehend eine Ausgangsspannung von etwa +2,3 Volt auf der gemeinsamen Lese- und Datenleitung 28 zu erzeugen, welches Signal eine binäre Eins darstellt. Wenn andererseits auf der parasitären Kapazität 62 eine binäre Null gespeichert ist, bleibt der Transistor 54 nichtleitend, und somit bleibt eine Spannung von ungefähr + 3.0 Volt über den Kollektor des Transistors 54 und die Verbindung 60 an die gemeinsame Lese- und Datenleitung 28 angelegt. Das ist schematisch durch die gestrichelten Linien dargestellt, die bei ungefähr +3,0 Volt auf der Leitung 28 unter dem Zeitabschnitt ABFRAGEN dargestellt ist In diesem speziellen Ausführungsbeispiel wird also eine binäre Eins durch eine Ausgangsspannung von ungefähr +23 Volt und eine binäre Null durch eine Spannung von ungefähr +3,0 Volt auf der Leseleitung 28 dargestellt Das nicht zerstörungsfreie Auslesen wird durch die Spannungskurve für die Kapazität 62 illustriert, worin die Spannung am Knoten punkt oder der Leitung 58 exponentiell wieder von dem erreichten Wert von etwa +2,8 Volt auf +0,7 Volt abfällt sobald nach dem Schreiben einer binären Eins eine Eins ausgelesen wird.
Daraus ist zu ersehen, daß der Transistor 50 als UND-Glied für die gleichzeitig auftretenden Signale auf den Leitungen 24 und 28 wirkt Das Signal auf der Leitung 24 dient außerdem als Ladesignal für die parasitäre Kapazität 62. In ähnlicher Weise dient allgemein gesprochen, der Transistor 54 als UND-Glied, d. h. er spricht auf das Steuersignal auf der Leitung 26 und die Ladung an dem Knotenpunkt oder auf der Leitung 58 an. Außerdem trägt der Transistor 54 zur Verstärkung insofern bei, als die in der parasitären Kapazität 62 gespeicherte Ladung über seine Basis-F.mitter-Diode entladen wird und durch seine Stromverstärkung verstilrkl wird zu einem für den Leseverstärker lesbaren Ausgangssignal auf der gemeinsamen Lese- und Datenleitung 28.
Fig.3 stellt eine ähnliche Speicherzelle aus zwei Halbleiter-Bauelementen dar, die einen Eingang-NPN-Transistor 70 enthält, der mit einem Ausgangs-NPN-Transistor 72 verbunden ist. Das Ausführungsbeispiel der F i g. 3 erfordert einen zusätzlichen Steueranschluß für den Eingangstransistor im Gegensatz zu der in
!5 F i g. 2 gezeigten Zelle, die eine gemeinsame Lese- und Datenleitung benutzt. Bei dieser Version ist die Basis des Transistors 70 mit einer Schreibleitung über einen kleinen Vorspannwiderstand 71 verbunden, und der Kollektor des Transistors 70 ist mit einer Datenleitung verbunden. Der Emitter des Transistors 70 ist an die Basis des Ausgangstransistors 72 am Knotenpunkt 74 angeschlossen. Eine parasitäre Kapazität 76 besteht zwischen dem Knotenpunkt 74 und einem festen Potential (Massepotential) und wird zum Speichern digitaler Information benutzt. Wie im vorhergehenden Ausführungsbeispiel der F i g. 2 ist der Ausgangstransistor 72 mit Emitter und Kollektor an getrennte Abfrage- und Leseleitungen angeschlossen.
Diese Zellenkonfiguration unterscheidet sich von der in F i g. 2 gezeigten dadurch, daß ihr Betrieb auf einer Art umgekehrter Transistorarbeitsweise beruht. Das heißt, beim Schreiben einer binären Null muß die parasitäre Kapazität 76 entladen werden, wenn vorher darin eine Eins gespeichert war. Für dieses nicht-zerstörungsfreie Auslesen arbeitet die Basis-Kollektor-Sperrschicht des Transistors 70 als Basis-Emitter-Sperrschicht, um so die parasitäre Kapazität 76 schnell zu entladen.
Beim Schreiben einer binären Null wird das Potential auf der Schreibleitung zuerst auf ungefähr +3,0 Volt von 0,0 Volt angehoben und dadurch die Schreibleitung auf +0,7 Volt gebracht Außerdem wird das Spannungssignal auf der Datenleitung so angelegt, daß das an die Schreibleitung angelegte Signal überlappt wird. Auf diese Weise wird die vorher in der parasitären Kapazität 76 gespeicherte Eins, eine Spannung von + 2,3 Volt für die angegebenen Signalpegel, auf ungefähr 0,2 Volt durch die »umgekehrte« Arbeitsweise des Transistors 70 entladen. Entsprechend wird diese Speicherzellenversion aus NPN-NPN Transistoren arbeitsfähig gemacht, indem man dafür einen Transistor 70 mit inverser Stromverstärkung β und die Betriebsspannungen so wählt, daß sichergestellt ist daß die Basis-Kollektor-Diode beim Schreiben einer binären Null in Durchlaßrichtung vorgespannt wird.
Diese Zelle arbeitet ähnlich wie die im Zusammenhang mit F i g. 2 beschriebene. Beim Schreiben einer binären Eins leitet der Transistor 70, so daß die parasitäre Kapazität 76 geladen wird. Auch bleibt der Transistor 72 beim Schreiben einer Eins nichtleitend, so daß jede Gleichstromverbindung zwischen Datenleitung und Abfrageleitung ausgeschlossen wird. In gleicher Weise wird die Leseoperation durch Anlegen eines Signals an die Abfrageleitung gesteuert die mit dem Emitter des Transistors 72 verbunden ist und so ein Ausgangssignal auf der Leseleitung erzeugt die an den Kollektoran schluß angeschlossen ist Eine binäre Eins wird darge stellt durch eine Spannung von ungefähr +23 Volt und eine binäre Null durch eine Ausgangsspannung auf der
Leseleitung von ungefähr +3,0 Volt.
Die spezifische monolithische Verkörperung der in Fig. 3 gezeigten Speicherzelle wird nicht beschrieben. Sie läßt sich jedoch durch bekannte Verfahren ähnlich wie im Zusammenhang mit F i g. 2 beschrieben, verwirklichen. Da die parasitäre Kapazität 76 an anderer Stelle liegt als bei der in Kig.2 gezeigten Speicherzelle, ist ihre monolithische Ausführung etwas abweichend. Es ist eine separate Diffusion oder eine Siliziumdioxydschicht zu verwenden, um dem Knotenpunkt 74 eine zusätzliche Kapazität zu geben und so sicherzustellen, daß der Wert der parasitären Kapazität 76 zum Speichern der Information ausreicht.
In Fig.4 ist ein anderes Beispiel der Speicherzelle aus zwei NPN-Transistoren gezeigt. Die Speicherzelle enthält .'inen Eingangstransistor80, an dessen Basis eine Schreib eitung und an dessen Emitter eine Datenleitung angeschlossen ist. Um die richtige Umschaltung des Eingangstransistors 80 sicherzustellen, kann in der Schreibleitung an seine Basis ein kleiner Widerstand 82 angeschlossen werden. Ein N PN-Ausgangstransistor 84 übernimmt wie bei den vorherigen Beispielen die Ansteuerung für das Auslesen und die Verstärkung des Lesesignals. Die Basis des Transistors 84 ist am Knotenpunkt 86 an den Kollektor des Transistors 80 angeschlossen. Der Kollektor des Transistors 84 ist an eine Leseleitung und sein Emitter an eine Abfrageleitung angeschlossen. Zwischen dem Knotenpunkt 86 und einem festen Potential (Massepotential) liegt eine parasitäre Kapazität 87, die durch die parasitäre Kollektor-Substratkapazität des Transistors 80 bei seiner Ausführung in monolithischer Form nach üblichen Herstellungsverfahren gebildet wird. Der Wert der Kapazität 87 ist im allgemeinen groß genug, damit dieser als Speicherelement arbeiten kann. Bei Bedarf kann jedoch der Wert der Kapazität 87 zwischen dem Knotenpunkt 86 und Masse angehoben werden, indem man den Kollektorbereich vergrößert oder durch besondere monolithische Prozesse oder Diffusionsschritte.
Im Betrieb unterscheidet sich dieses aus NPN-Transistoren bestehende Beispiel von dem in F i g. 3 gezeigten dadurch, daß die Kapazität 87 durch die übliche Arbeitsweise von Transistoren entladen werden kann. Der Zugriff zur Speicherzelle erfolgt ähnlich wie anhand der F i g. 3a beschrieben. Beim Schreiben einer binären Null wird der Eingangstransistor 80 leitend gemacht, indem man Schreib- und Datensignale anlegt und somit die Kapazität 87 auf einen Pegel etwas über Erdpotential oder ungefähr + 0,2 Volt in einer bestimmten monolithischen Ausführung auflädt. Der Transistor 84 bleibt während dieses Schreibens einer binärer. Null nichtleitend. Beim Schreiben einer binären Eins wird die Basis-Emitter-Sperrschicht des Transistors 80 in Sperrichtung vorgespannt, da das Signal auf der Datenleitung jetzt relativ zum Basispotential abgesenkt ist Die parasitäre Kapazität 87 wird daher auf einen Wert von etwas +23 Volt durch die am Knotenpunkt 86 erzeugte Spannung aufgeladen.
Das Lesen einer binären Eins oder Null aus der in F i g. 4 gezeigten Zelle erfolgt insofern ähnlich wie der obenbeschriebene Vorgang, als der Transistor 84 beim Lesen einer binären Eins leitend gemacht wird, so daß eine Spannung von etwa +23 Volt auf der Leseleitung erzeugt wird Die Leitung bleibt auf etwa +3,0 Volt beim Lesen einer binären Null, weil dann der Transistor 84 nicht leitet
Ein anderes Beispiel einer Speicherzelle aus zwei NPN-Transistoren ist in Fig.5 dargestellt Diese Speicherzelle enthält einen NPN-Eingangstransistor 90 mit einer an die Basis angeschlossenen Schreibleitung und einer an den Kollektor angeschlossenen Datenleilung. Der Emitter des Transistors 90 ist mit der Basis des ■i NPN-Ausgangstransistors 92 verbunden. Eine Leseleilung ist an den Kollektor angeschlossen und eine AbIYagcleitung an den Emitter. In diesem KaII ist die parasitäre Kapazität 94 monolithisch vorhanden zwischen Basis- und Kollektoranschluß des Transistors 92.
Die in F i g. 5 gezeigte Zelle arbeitet genauso wie die anhand der F i g. 3 und 3a beschriebene. Bei diesem Ausführungsbeispiel ist jedoch die parasitäre Kapazität 94 zwischen Basis- und Kollektoranschluß des Transistors 92 vorhanden, und ihr monolithisches Gegenstück findet sich somit in der parasitären Kapazität 62 zwischen Basis- und Kollektoranschluß des in F i g. 2 gezeigten Transistors 54. Der Wert kann ähnlich eingestellt werden, wie es für das in F i g. 2 gezeigte monolithische Ausführungsbeispiel der Speicherzelle beschrieben wurde.
Ein anderes Beispiel der Speicherzelle aus zwei NPN-Transistoren ist in F i g. 6 dargestellt und bildet praktisch das Gegenstück zu der in F i g. 5 gezeigten und in diesem Zusammenhang beschriebenen Zelle. Die Arbeitsweise der Speicherzelle, deren parasitäre Kapazität mit 105, deren Ausgangstransistor mit 106 und deren Eingangstransistor mit 107 bezeichnet sind, ist im wesentlichen derjenigen der in F i g. 3 gezeigten Zelle gleich und im einzelnen im Spannungsdiagramm der F i g. 3a dargestellt Der Unterschied dieser Version besteht nun darin, daß hier die Datenleitung und die Leseleitung zu einer gemeinsamen Leitung 100 kombiniert sind. Bei der monolithischen Form wird dadurch eine größere Packungsdichte ermöglicht, da für die entsprechenden Kollektoren der Eingangs- und Ausgangstransistoren keine separat eindiffundiencn Leitungen mehr erforderlich sind. Andererseits wird eine gewisse Anpassungsfähigkeit insofern geopfert, als der Bereich der Spannungspegel, die an die Kollektoranschlüsse 102 und 104 angelegt werden, gegenseitig kompatibel gewählt werden muß. Dieses Beispiel aus zwei NPN-Transistoren ist insofern wichtig, als es höchste Packungsdichte gestattet, ohne die Ausführung von im Leitfähigkeitstyp komplementären Transistoren in monolithischer Form zu erfordern.
F i g. 7 zeigt ein weiteres Ausführungsbeispiel der Speicherzelle, in welchem als Eingangs-Halbleiterbauelement eine Diode 110 vorgesehen ist Der Ausgangstransistor ist ein NPN-Transistor 112. Eine Schreibleitung ist an die Anode der Diode 110 angeschlossen, und die Kathode der Diode UO ist mit der Basis des Transistors 112 verbunden. Ihr Wert wird in ähnlicher Weise eingestellt wie oben beschrieben wurde. Eine Abfrageleitung ist mit dem Emitter des Transistors 112 verbunden, und eine Lese- und Datenleitung ist an den Kollektor angeschlossen.
Fi g. 7a zeigt daß die Arbeitsweise der Speicherzelle ähnlich ist, wie sie oben beschrieben wurde, jedoch sind die Werte der Spannungen auf der Lese- und Datenleitung der Abfrageleitung und an der parasitären Kapazität 114 dadurch etwas abweichend, weil hier der Eingangstransistor durch eine Diode ersetzt wurde.
In allen Spannungsdiagrammen der F i g. 2a, 3a und 7a sind die Signalpegel zum Schreiben einer binären Null und einer Eins separat in den beiden ersten Spalten dargestellt Bei der Darstellung des Lesevorganges durch Abfragen einer Eins zeigen die Spannungsbilder in der zweiten und dritten Spalte das sequentielle
Schreiben und Lesen einer binären Eins und die zugehörigen Lade- und Endladevorgänge der Kapazität als zu diesem Vorgang gehörige Spannungspegel an dem Knoten, wo die parasitäre Kapazität zugänglich ist. Der Spannungspegel auf der Leseleitung für eine binäre Null ist durch eine gestrichelte Linie dargestellt. Die Spannungskurven am Knoten der parasitären Kapazität sind jedoch nur für das Lesen einer binären Eins gezeigt. Die F i g. 8, 8a und 8b zeigen ein monolithisches Ausführungsbeispiel der in Fig.2 dargestellten Speicherzelle. Das elektrische Schema der Speicherzelle ist nochmals in Fig.8b gezeigt, und zum besseren Verständnis sind jetzt die Einzelteile wie in Fig.8 und 8a bezeichnet.
Diese PNP-NPN-Version einer Speicherzelle ist auf einem P-Ieitenden Substrat 120 ausgebildet. Mit konventionellen monolithischen Fabrikationsverfahren wird ein N+-leitender Subkollektor 122 im Substrat 120 gebildet. Als nächstes wird auf dem P-Ieitenden Substrat 120 eine N-leitende epitaxiale Schicht 124 aufgewachsen und im folgenden Diffusionsschritt zwei P+ -Bereiche 125 ausgebildet, um die Speicherzelle elektrisch zu isolieren. In der dann folgenden P-Diffusion werden unter Verwendung einer geeigneten Maske die P-Bereiche 126 und 128 und schließlich in einer N+-Diffusion die Bereiche 130 und 132 gleichzeitig ausgebildet.
Der laterale PNP-Eingangstransistor 144 wird gebildet durch den P-Emitterbereich 126, einen Teil des N-Bereiches 124 als Basis, die Kollektor-Basis-Sperrschicht 148 und den P-Bereich 128 als Kollektor. Der vertikale NPN-Ausgangstransistor 150 setzt sich zusammen aus dem N+-Subkollektorbereich 122, einem Teil des N-Bereiches 124 als Kollektor, einem P-Basisbereich 128 und dem N + -Emitterbereich 130.
Durch Anordnung separater Metallisierungen als Streifenleitungen über den Zellen werden dann eine Schreibleitung 160 und eine Abfrageleitung 170 gebildet. Diese Streifenleitungen werden in üblicher Weise hergestellt durch Ausbildung einer Siliziumdioxydschicht 171 über der Oberfläche des Bauteiles 172 und anschließende Bildung von Kontaktöffnungen für die verschiedenen Anschlüsse der Transistoren 144 und 150. Eine Kontakiöffnung 176 wird zum Emitter 126 des PNP-Transistors 144 und eine Kontaktöffnung 178 durch das Oxyd zum Emitter 130 des NPN-Transistors 150 geführt. Danach werden die Leitungszüge 160 und 170 als Metallisierung, z. B. aus Aluminium, niedergeschlagen.
Vor der Bildung der metallischen Streifenleitungen 160 und 170 wird mittels einer N +-Diffusion die eindiffundierte Streifenleitung 132 hergestellt, die mehreren Zwecken dient. Zuerst bildet sie mit ihrem äußersten linken Teil eine Verbindung zum Kollektor des Transistors 150 mit niedriger elektrischer Impedanz und berührt den N-Kollektorbereich in dem mit 190 bezeichneten Bereich. Der rechte Teil der eindiffundierten Streifenleitung 132 liefert außerdem einen Anschluß mit niedriger elektrischer Impedanz für die Basis des Transistors 144, da ein Teil des P-Bcreiches 128 auch als diese Basis dient
Die schema lisch in F i g. 8b mit 196 bezeichnete parasitäre Kapazität wird normalerweise durch den monolithischen Kondensator dargestellt, der durch den Übergang zwischen dem P-Bereich 128 und dem epitaxialen N-Bereich 124 gebildet wird. Die schaltungsmäßige Darstellung erfolgt symbolisch durch den Kondensator 198 in Fig.8a. Außerdem ist zu sehen, daß der eindiffundierte N+-Bereich 132 insofern noch eine weitere Funktion übernimmt, als er an dem durch den eindiffundierten N+-Bereich 132 und dem P-Bereich 128 gebildeten N + -P-Übergang einen weiteren monolithischen Kondensator schafft, der schematisch durch die Kapazität 200 dargestellt ist. Das monolithische Äquivalent der parasitären Kapazität 1% wild also tatsächlich gebildet durch die parasitären Kapazitäten 198 und 200. Bei dieser monolithischen Version einer aus PNP- und NPN-Halbleiterbauelementen zusammengesetzten Zelle erzielt man also ein sehr erwünschtes Ergebnis. Die monolithische Organisation liefert eine Zelle, die durch die Lage des eindiffundierten N+ -Streifenleiters 132 mit niedrigem spezifischen Widerstand und den darüberliegenden parallelen metallischen Streifenleitern 160 und 170 nur eine Metaiiisierungsebene erfordert. Dieses Ergebnis läßt sich erreichen, ohne daß dafür Packungsdichte geopfert werden muß und außerdem liefert der eindiffundierte Streifenleiter 132 eine weitere parasitäre Kapazität zur zusätzlichen Speicherung digitaler Information.
F i g. 9 zeigt Einzelheiten der für den Zugriff zu der in Fig.2 gezeigten Zelle verwendeten Regenerierschaltung 30 in der in F i g. 1 gezeigten Speichermatrix. Eine solche Regenerierschaltung 30 empfängt Eingangssignale auf den Leitungen 32 und 34 vom Y-Decodierer 12. Die Regenerierschaltung 30 erzeugt ein Signal auf einer Ausgangsleitung 36 von entweder +2,3 Volt oder + 3 Volt in Abhängigkeit von den auf den Leitungen 32 und 34 empfangenen Eingangssignalen. Zwei Transistoren 151 und 152 sind in einer emittergekoppelten Differentialschaltung zwischen die Spannungsquellen von +3,0 Volt und 0,0 Volt gelegt. Ein Bezugstransistor 154 ist an den Transistor 152 einerseits und an die Ausgangsleitung 36 andererseits angeschlossen. Die Basis des Transistors 154 wird auf einem Bezugspotential von etwa + 2,5 Volt gehalten. Die Ausgangsleitung 36 ist an eine Begrenzerschaltung angeschlossen, die aus einer Diode 156 und einem Widerstand 158 mit einem Wert von ungefähr 4,7 Kilo-Ohm in Serie gebildet ist.
Die Regenerierschaltung steuert sowohl Lese- und Schreiboperationen regeneriert als auch die Information in einer Speicherzelle nach dem destruktiven Auslesen. Die Leitung 32 empfängt einen zwischen 0,0 Volt und 3,8 Volt schwankenden Steuerimpuls. Die Leitung 34 empfängt einen Steuerimpuls zwischen +3,0 und + 1,5VoIt.
Beim destruktiven Auslesen einer binären Null und
dem Wiedereinschreiben wird die Spannung auf der Leitung 32 auf ungefähr +3,8 Volt angehoben. Somit fließt Strom durch den leitenden Transistor 151 und der Transistor 152 ist nichtleitend. Wenn der Transistor 152 nicht leitet, ieitet auch der Transistor 154 nicht, da seine Emitterspannung relativ zum Basis-Bezugspotential hoch liegt Bei dieser Operation führt die Leitung 36 ungefähr +3,0 Volt und somit die Ausgangsleitung 36 ebenfalls. Wie aus F i g. 2 zu ersehen ist, wird damit die Bedingung erfüllt, daß beim Schreiben einer binären Null die gemeinsame Lese- und Datenleitung 28 auf ungefähr + 3,0 Volt gehalten wird.
In ähnlicher Weise wird das Potential auf der Leitung 32 beim Schreiben oder Wiedereinschreiben einer binären Eins unter 3,8 Volt und das auf der Leitung 34 auf etwa 1,5 Volt oder weniger gesenkt Die Transistoren 151 und 152 werden dadurch nichtleitend, so daß der Transistor 154 Ieitet Jetzt fließt jedoch auch Strom über einen Lastwiderstand 159, der an den Kollektor des Transistors 154 dadurch angeschaltet ist, daß die Lei-
13
tung 34 auf einem niedrigeren Potential steht Der Spannungsabfall Ober dem Widerstand 159 schaltet den Transistor 154 in den .'aitenden Zustand, so daß dieser einen Ausgangsimpuls von ungefähr +23 Volt auf der Ausgangsleitung 36 erzeugt Der Transistor 154 wirkt als Begrenzerschaltung und stellt dadurch sicher, daß die Spannung auf der Ausgabeleitung 36 nicht wesentlich unter +23 Volt abfällt Somit erfüllt die Regenerierschaltung 30 die Spannungsbedingung, daß die gemeinsame Lese- und Datenleitung 28 beim Schreiben einer binären Eins auf ungefähr +23 Volt steht wie es oben im Zusammenhang mit F i g. 2a beschrieben wurde. Dementsprechend dient die Regenerierschaltung in Verbindung mit dem X-Decodierer 10 und dem V-Deccdierer 12 sowohl zur Regenerierung von Information in eine Speicherzelle nach dem nicht-zerstörungsfreien Lesen als auch bei der Ansteuerung zu Beginn des Schreibzyklus. Die Regenerierschaltung kann weiterhin beim Schreiben einer binären Null auch so gesteuert werden, daß sie sich selbst zurückstellt d. h. daß sie die Lese- und Datenleitung nach einer Leseoperation auf + 3,0 Volt setzt Die Regenerierschaltung 30 wird zur Ansteuerung von Speicherzellen natürlich in Verbindung mit entsprechenden Steuersignalen vom ^-Decodierer 10 auf den Leitungen 24 und 26 betrieben.
Hierzu 4 Blatt Zeichnungen
30
35
40
45
50
55
60
t>5

Claims (8)

Patentansprüche:
1. Monolithischer Halbleiterspeicher mit Speicherzellen aus je einem bipolaren Transistor als Ausgangstransistor und einem an seiner Basis angeschalteten weiteren Halbleiterbauelement mit mindestens einem PN-Übergang als Eingangsbauelement, dadurch gekennzeichnet, daß der Ausgangstransistor (54; 72; 84; 92; 106; 112) vom NPN-Typ ist, dessen Emitter an eine Abf-ageleitung zum Anlegen des Abfragepotentials und dessen Kollektor an eine Leseleitung oder kombinierte Lese- und Datenleitung zum Anlegen des Lesepotentials angeschlossen ist, daß das Eingangsbauelement (50; 70; 80; SO; 107; 110) mit einer ersten Elektrode (Emitter in F i g. 2; Basis in F i g. 3 bis 6; Anode der Diode in Fig.7) an eine Schreibleitung zum Anlegen des Schreibpotentials und mit einer zweiten Elektrode (Kollektor in Fig.2 und 4; Emitter in F i g. 3,5 und 6; Kathode der Diode in F i g. 7) an die Basis des Ausgangstransistors (54; 72; 84; 92; 106; 112) angeschlossen ist, und daß die zur Speicherung der Daten verwendete parasitäre Kapazität (62; 76; 87; 94; 105; 114) zwischen der Verbindung der zweiten Elektrode des Eingangsbauelements (50; 70; 80; 90; 107; 110) mit der Basis des Ausgangstransistors (54; 72; 84; 92; 106; 112) einerseits und einem Bezugspotential (Massepotential oder Lesepotential) andererseits liegt (F i g. 2; 3;4; 5;6; 7).
2. Monolithischer Halbleiterspeicher nach Anspruch 1, bei dem der Kollektor des Ausgangstransistors an die kombinierte Lese- und Datenleitung angeschlossen ist, dadurch gekennzeichnet, daß das Eingangsbauelemer.t ein weiterer bipolarer Transistor (Eingangstransistor, 50), und zwar vom PNP-Typ ist, dessen Emitter an die Schreibleitung (24), dessen Kollektor an die Basis des Ausgangstransistors (54) und dessen Basis an den Kollektoren des Ausgangstransistors (54) angeschlossen ist, und daß die zur Speicherung der Daten verwendete parasitäre Kapazität (62) zwischen der Verbindung des Kollektors des Eingangstransistors (50) mit der Basis des Ausgangstransistors (54) einerseits und der Verbindung des Kollektors des Ausgangstransistors (54) mit der Basis des Eingangstransistors (50) andererseits liegt (F ig. 2).
3. Monolithischer Halbleiterspeicher nach Anspruch 1, bei dem der Kollektor des Ausgangstransistors an die Leseleitung angeschlossen ist, dadurch gekennzeichnet, daß das Eingangsbauelement ein weiterer bipolarer Transistor (Eingangstransistor, 70) vom NPN-Typ ist, dessen Basis an die Schreibleitung (»Schreiben«), dessen Emitter an die Basis des Ausgangstransistors (72) und dessen Kollektor an die Datenleitung (»Daten«) angeschlossen ist, und daß die zur Speicherung der Daten verwendete parasitäre Kapazität (76) zwischen der Verbindung des Emitters des Eingangstransistors (70) mit der Basis des Ausgangstransistors (72) einerseits und Massepotential andererseits liegt (F i g. 3).
4. Monolithischer Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß anstatt des Kollektors der Emitter des Eingangstransistors (80) an die Datenleitung (»Daten«) und anstatt des Emitters der Kollektor des Eingangstransistors (80) an die Basis des Ausgangstransistors (84) angeschlossen ist, und daß die zur Speicherung der Daten verwen-
dete parasitäre Kapazität (87) jetzt zwischen der Verbindung des Kollektors des Eingangstransistors (80) mit der Basis des Ausgangstransistors (84) einerseits und Massepotential andererseits liegt (F i g. 4).
5. Monolithischer Halbleiterspeicher nach Anspruch 1, bei dem der Kollektor des Ausgangstransistors an die kombinierte Lese- und Datenleitung angeschlossen ist, dadurch gekennzeichnet, daß das Eingangsbauelement eine Diode (110) ist, an deren Anode die Schreibleitung (»Schreiben«) angeschlossen ist und deren Kathode mit der Basis des Ausgangstransistors (112) verbunden ist, und daß die zur Speicherung der Daten verwendete parasitäre Kapazität (114) zwischen der Verbindung der Kathode der Diode (UO) mit der Basis des Ausgangstransistors (112) einerseits und dem Kollektor des Ausgangstransistors (112) andererseits liegt (F i g. 7).
6. Monolithischer Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, daß anstatt der Diode (110) ein NPN-Eingangstransistor (107) angeordnet ist, dessen Emitter an die Basis des Ausgangstransistors (106), dessen Basis an die Schreibleitung (»Schreiben«) und dessen Kollektor an die kombinierte Lese- und Datenleitung (100) angeschlossen ist (F ig. 6).
7. Monolithischer Halbleiterspeicher nach Anspruch 6, jedoch mit getrennten Lese- und Datenleitungen, dadurch gekennzeichnet, daß die Datenleitung (»Daten«) mit dem Kollektor des Eingangstransistors (90) und die Leseleitung (»Lesen«) mit dem Kollektor des Ausgangstransistors (92) verbunden ist (F ig. 5).
8. Monolithischer Halbleiterspeicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Leseleitung durch eine eindiffundierte Streifenleitung (132) gebildet ist
DE2156805A 1970-11-27 1971-11-16 Monolithischer Halbleiterspeicher Expired DE2156805C3 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US9296070A 1970-11-27 1970-11-27
US9296170A 1970-11-27 1970-11-27

Publications (3)

Publication Number Publication Date
DE2156805A1 DE2156805A1 (de) 1972-06-22
DE2156805B2 DE2156805B2 (de) 1976-10-21
DE2156805C3 true DE2156805C3 (de) 1985-02-07

Family

ID=26786240

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2156805A Expired DE2156805C3 (de) 1970-11-27 1971-11-16 Monolithischer Halbleiterspeicher

Country Status (8)

Country Link
US (2) US3697962A (de)
AU (1) AU451906B2 (de)
CA (2) CA954220A (de)
CH (1) CH531772A (de)
DE (1) DE2156805C3 (de)
FR (2) FR2115162B1 (de)
GB (1) GB1336482A (de)
NL (1) NL179425C (de)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT993090B (it) * 1972-11-01 1975-09-30 Ibm Memoria a transistori bipolari con immagazzinamento capacitivo
US3919569A (en) * 1972-12-29 1975-11-11 Ibm Dynamic two device memory cell which provides D.C. sense signals
JPS5017180A (de) * 1973-06-13 1975-02-22
US3893146A (en) * 1973-12-26 1975-07-01 Teletype Corp Semiconductor capacitor structure and memory cell, and method of making
US3918033A (en) * 1974-11-11 1975-11-04 Ibm SCR memory cell
US4084174A (en) * 1976-02-12 1978-04-11 Fairchild Camera And Instrument Corporation Graduated multiple collector structure for inverted vertical bipolar transistors
US4090254A (en) * 1976-03-01 1978-05-16 International Business Machines Corporation Charge injector transistor memory
FR2365858A1 (fr) * 1976-09-24 1978-04-21 Thomson Csf Memoire non volatile de longue duree pour signaux rapides
FR2365859A1 (fr) * 1976-09-24 1978-04-21 Thomson Csf Memoire non volatile pour signaux rapides
US4125855A (en) * 1977-03-28 1978-11-14 Bell Telephone Laboratories, Incorporated Integrated semiconductor crosspoint arrangement
US4181981A (en) * 1977-12-30 1980-01-01 International Business Machines Corporation Bipolar two device dynamic memory cell
JPS55145363A (en) * 1979-04-27 1980-11-12 Toshiba Corp Semiconductor device
US4309716A (en) * 1979-10-22 1982-01-05 International Business Machines Corporation Bipolar dynamic memory cell
US4476623A (en) * 1979-10-22 1984-10-16 International Business Machines Corporation Method of fabricating a bipolar dynamic memory cell
US4409673A (en) * 1980-12-31 1983-10-11 Ibm Corporation Single isolation cell for DC stable memory
GB2179219B (en) * 1985-06-07 1989-04-19 Anamartic Ltd Electrical data storage elements
TW223172B (en) * 1992-12-22 1994-05-01 Siemens Ag Siganl sensing circuits for memory system using dynamic gain memory cells
US5793668A (en) * 1997-06-06 1998-08-11 Timeplex, Inc. Method and apparatus for using parasitic capacitances of a printed circuit board as a temporary data storage medium working with a remote device
US6128216A (en) * 1998-05-13 2000-10-03 Micron Technology Inc. High density planar SRAM cell with merged transistors
US7376008B2 (en) * 2003-08-07 2008-05-20 Contour Seminconductor, Inc. SCR matrix storage device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB771625A (en) * 1953-12-31 1957-04-03 Ibm Electric charge storage apparatus
NL294168A (de) * 1963-06-17
US3388292A (en) * 1966-02-15 1968-06-11 Rca Corp Insulated gate field-effect transistor means for information gating and driving of solid state display panels
US3475735A (en) * 1967-05-09 1969-10-28 Honeywell Inc Semiconductor memory
US3518635A (en) * 1967-08-22 1970-06-30 Bunker Ramo Digital memory apparatus
US3513365A (en) * 1968-06-24 1970-05-19 Mark W Levi Field-effect integrated circuit and method of fabrication
US3599180A (en) * 1968-11-29 1971-08-10 Gen Instrument Corp Random access read-write memory system having data refreshing capabilities and memory cell therefor
US3581292A (en) * 1969-01-07 1971-05-25 North American Rockwell Read/write memory circuit
US3576571A (en) * 1969-01-07 1971-04-27 North American Rockwell Memory circuit using storage capacitance and field effect devices
US3582909A (en) * 1969-03-07 1971-06-01 North American Rockwell Ratioless memory circuit using conditionally switched capacitor
US3593037A (en) * 1970-03-13 1971-07-13 Intel Corp Cell for mos random-acess integrated circuit memory

Also Published As

Publication number Publication date
AU451906B2 (en) 1974-08-22
DE2155228B2 (de) 1976-10-14
US3697962A (en) 1972-10-10
AU3515271A (en) 1973-05-03
NL179425C (nl) 1986-09-01
DE2155228A1 (de) 1972-06-08
CA954220A (en) 1974-09-03
CH531772A (de) 1972-12-15
CA948328A (en) 1974-05-28
GB1336482A (en) 1973-11-07
DE2156805A1 (de) 1972-06-22
NL179425B (nl) 1986-04-01
DE2156805B2 (de) 1976-10-21
FR2115163B1 (de) 1974-05-31
FR2115162A1 (de) 1972-07-07
NL7116191A (de) 1972-05-30
US3729719A (en) 1973-04-24
FR2115162B1 (de) 1974-05-31
FR2115163A1 (de) 1972-07-07

Similar Documents

Publication Publication Date Title
DE2156805C3 (de) Monolithischer Halbleiterspeicher
DE2262297C2 (de) Monolithisch integrierbare, logisch verknüpfbare Halbleiterschaltungsanordnung mit I↑2↑L-Aufbau
DE2632036C2 (de) Integrierte Speicherschaltung mit Feldeffekttransistoren
DE2235801B2 (de) Monolithischer Festwertspeicher und Verfahren zur Herstellung
DE2621136C2 (de) Vorprogrammierter Halbleiterspeicher
DE69121860T2 (de) Überspannungen zwischen ausgewählten Grenzen begrenzende Schutzschaltung und deren monolitsche Integration
DE1942559B2 (de) Speichereinrichtung fur Binann formation
DE1943302A1 (de) Integrierte Schaltungsanordnung
EP0000169B1 (de) Halbleitersperrschichtkapazität in integrierter Bauweise und Bootstrap-Schaltung mit einer derartigen Halbleitersperrschichtkapazität
DE2445455A1 (de) Bipolare speicherschaltung
DE1574651C3 (de) Monolithisch integrierte Flip-Flop-Speicherzelle
DE2137976C3 (de) Monolithischer Speicher und Verfahren zur Herstellung
DE2657293A1 (de) Transistorschaltung
DE1937853C3 (de) Integrierte Schaltung
DE2612666C2 (de) Integrierte, invertierende logische Schaltung
DE2033260B2 (de) Kapazitiver Speicher mit Feldeffekttransistoren
EP0004871B1 (de) Monolithisch integrierte Halbleiteranordnung mit mindestens einer I2L-Struktur, Speicherzelle unter Verwendung einer derartigen Halbleiteranordnung sowie integrierte Speichermatrix unter Verwendung einer derartigen Speicherzelle
DE2740786C2 (de) Bipolarer Tetroden-Transistor und seine Verwendung als EPROM-Element
DE3853182T2 (de) Speicherzelle mit gesättigtem schnellem Schreiben.
DE2855342C2 (de) Speicherschaltung
DE3033731C2 (de) Statische bipolare Speicherzelle und aus solchen Zellen aufgebauter Speicher
DE2726997A1 (de) Bipolare speicherzelle mit wahlfreiem zugriff
DE1934956A1 (de) Monolithische Speicherzelle
DE2541887A1 (de) Integrierte halbleiterschaltung
DE68921770T2 (de) Bipolare Speicherzelle.

Legal Events

Date Code Title Description
8281 Inventor (new situation)

Free format text: BEAUSOLEIL, WILLIAM FRANCIS HO, IRVING TZE, POUGHKEEPSIE, N.Y., US JEN, TEH-SEN, FISHKILL, N.Y., USPRICER, WILBUR DAVID, POUGHKEEPSIE, N.Y., US

C3 Grant after two publication steps (3rd publication)
8339 Ceased/non-payment of the annual fee