DE2151974A1 - Fast Fourier transform processing unit - Google Patents

Description

Schnelle Fourier-Transformations-VerarbeitungseinheitFast Fourier transform processing unit

Die Erfindung betrifft eine schnelle Fourier-Transformations-Verarbeitungseinheit für die Er zeugung von Fourierreihen-Kofffizientensignalen, die mindestens einer Eingangsfolge von N-Abtastungen entsprechen, bestehend aus einer Anzahl geordneter, in Kaskade geschalteter Verarbeitungsstufen, wobei jede Stufe zwei Eingangsanschlüsse, wo Untergruppen von Signalen von mindestens einer Eingangsfolge an die mindestens zwei Eingangsanschlüsse der ersten Stufe angelegt werden, mindestens zwei Ausgangsanschlüsse, eine Verzögerungseinrichtung zur selektiven Verzögerung der Signale an den Eingangsanschlüssen und einen Rechner zur Bildung der Ausgangssignale, die den Fourierreihen-Koeffizienten ausgewählter, von der Verzögerungseinrichtung verzögerter Signale entsprechen, besitzt.The invention relates to a fast Fourier transform processing unit for the generation of Fourier series coefficient signals containing at least one input sequence of N samples consisting of a number of ordered processing stages connected in cascade, with each stage having two input connections, where subsets of signals from at least one input sequence to the at least two input terminals of the first Stage are applied, at least two output connections, a delay device for the selective delay of the signals at the input terminals and a computer for forming the output signals which the Fourier series coefficients selected by correspond to the delay device of delayed signals.

Die bekannte Fouriertransformationstechnik wird in weitem Umfang auf Signalanalyseprobleme angewendet, besondere Einrichtungen und Verfahren zur Durchführung der schnellen Ejrouriertransformation sind in verschiedenen Formen bekanntgeworden. Eine kürz-The well-known Fourier transform technique is widely applied to signal analysis problems, special facilities and methods of performing the fast Ejrourier transform have become known in various forms. A short

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liehe Zusammenfassung mehrerer der bekanntesten Konfigurationen wurden beispielsweise in dem Aufsatz "Fast Fourier Transform Hardware Implementations" von G. D. Bergland in "IEEE Transactions on Auäio and Electroacoustics", Juni 1969, Seiten 104-108 beschrieben. Eine weitere Veröffentlichung zu diesem Thema ist der Aufsatz "What Is the Fast Fourier Transform" von Cochran et al. in "IEEE Transactions on Audio and Electroacoustics", Juni 1967, Seiten 45-55. Eine besondere Form einer schnellen Fouriertransformationseinrichtung, die von besonderer kommerzieller Bedeutung ist, ist die sogenannte Kaskaden- oder Pipline-Verarbeitungseinheit, die beispielsweise in einem Aufsatz von Bergland und Haie mit dem Titel "Digital Real-Time Spectral Analysis" in den "IEEE Transactions on Electronic Computers", April 1967, Seiten 180-185 und in den US-Patentschriften 3 544 775 und 3 588 460 beschrieben wurden.borrowed summary of several of the most popular configurations were for example in the article "Fast Fourier Transform Hardware Implementations" by G. D. Bergland in "IEEE Transactions on Auäio and Electroacoustics ", June 1969, pages 104-108. Another publication on this subject is the Article "What Is the Fast Fourier Transform" by Cochran et al. in "IEEE Transactions on Audio and Electroacoustics", June 1967, Pages 45-55. A special form of a fast Fourier transform device, which is of particular commercial importance is the so-called cascade or pipline processing unit, for example in an article by Bergland and Haie entitled "Digital Real-Time Spectral Analysis" in the "IEEE Transactions on Electronic Computers ", April 1967, pages 180-185 and in U.S. Patents 3,544,775 and 3,588,460 became.

Weitere sehr nützliche Veröffentlichungen befassen sich mit der sogenannten Kaskaden- oder Pipeline-Fouriertransformationsverarbeitungseinheit. Diese sind ein Aufsatz von Groginsky und Works, "A Pipeline Fast Fourier Transform", 1969 IEEE Eascon Rec., Seiten 22-29 und ein Aufsatz von O'Leary, "Nonrecursive Digital Filtering Using Cascade Fast Fourier Transformers", IEEE Transactions on Audio and Electroacoustics, Juni 1970, Seiten 177-183.Other very useful publications deal with the so-called cascade or pipeline Fourier transform processing unit. These are an essay by Groginsky and Works, "A Pipeline Fast Fourier Transform", 1969 IEEE Eascon Rec., Pages 22-29 and an article by O'Leary, "Nonrecursive Digital Filtering Using Cascade Fast Fourier Transformers, "IEEE Transactions on Audio and Electroacoustics, June 1970, pp. 177-183.

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In der US-Patentschrift 3 588 460 ist eine Verbesserung einer grundlegenden, in Kaskade geschalteten Fourierverarbeitungseinheit beschrieben, beispielsweise der Verarbeitungseinheit, die in der US-Patentschrift 3 544 775 beschrieben wurde. Gemäß der Verbesserung ist es möglich, die Einrichtung der Bergland-Konfiguration besser auszunutzen, um unter besonderen Bedingungen einen höheren Wirkungsgrad zu erreichen. Insbesondere wurde in der genannten US-Patentschrift festgestellt, daß nicht alle Einrichtungen der Bergland et al. Konfiguration mit ihrer vollen Kapazität betrieben wurden. Durch die Verwendung dieser Ersatzkapazität und durch eine geeignete Leitweglenkung der Signale, wurde in der US-Patentschrift 3 588 460 gezeigt, dafl zwei vollständige Eingangsfolgen verarbeitet werden könnten, ohne daß ein höherer Schaltkreisaufwand erforderlich wäre, wie für die Verarbeitung einer Eingangsfolge an einem Eingang.U.S. Patent 3,588,460 is an improvement on a basic cascaded Fourier processing unit such as the processing unit described in U.S. Patent 3,544,775. According to the improvement makes it possible to take better advantage of the setup of the mountainous configuration to accommodate special conditions to achieve a higher degree of efficiency. In particular, it was stated in the cited US patent that not all facilities of Bergland et al. Configuration were operated at their full capacity. By using this Spare capacitance and by appropriate routing of the signals has been shown in U.S. Patent 3,588,460 that two complete input sequences could be processed without the need for more circuitry, as for the Processing of an input sequence at an input.

Es blieb jedoch das Problem ungelöst, eine in Kaskade geschaltete schnelle Fouriertransformations-Verarbeitungseinheit anzugeben, die sowohl eine einzige Eingangsfolge annimmt und gleichzeitig eine Operation mit 100%igen Wirkungsgrad ausführt. Der Vorteil, der durch eine derartige Entwicklung erzielt werden würde, wäre der, daß für eine gegebene Verarbeitungseinheit eine höhere Dateneingabegeschwindigkeit möglich wäre und daß die Realzeitverarbei-However, the problem of providing a cascaded fast Fourier transform processing unit remained unsolved, which both accepts a single input sequence and simultaneously performs an operation with 100% efficiency. The advantage that such a development would be that for a given processing unit, a higher speed of data entry would be achieved would be possible and that real-time processing

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tungskapazität um das doppelte erhöht werden könnte. Diese Aufgabe wird gemäß der Erfindung gelöst.capacity could be doubled. This object is achieved according to the invention.

Für eine schnelle Fouriertransformations-Verarbeitungseinheit für die Erzeugung von Fourierreihen-Koiffizientensignalen, die mindestens einer Eingangsfolge von N-Abtastungen entsprechen, bestehend aus einer Anzahl geordneter, in Kaskade geschalteter Verarbeitungsstufen, wobei jede Stufe zwei Eingangsanschlüsse, wo Untergruppen von Signalen von mindestens einer Eingangsfolge an die mindestens zwei Eingangsanschlüsse der ersten Stufe angelegt werden, mindestens zwei Ausgangsanschlüsse, eine Verzögerungseinrichtung zur selektiven Verzögerung der Signale an den Eingangsanschlüssen und einen Rechner zur Bildung der Ausgangssignale, die den Fourierreihen-Koiffizienten ausgewählter, von der Verzögerungseinrichtung verzögerter Signale entspredchen, besitzt, besteht die Erfindung darin, daß die Eingangsabtastungen in der mindestens einen Eingangsfolge von η-Abtastungen in umgekehrter Zahlenfolge geordnet sind, um zumindest ens eine entsprechend geordnete Eingangsfolge vor ihrer Übertragung zur ersten Verarbeitungsstufe zu bilden, daß weiter die erste Verarbeitungsstufe ferner einen Schalter für die Übertragung einer ausgewählten Zahl der genannten zurückgeordneten Eingangsabtastungen zu verschiedenen derFor a fast Fourier transform processing unit for the generation of Fourier series coefficient signals which correspond to at least one input sequence of N-samples, consisting of a number of ordered, cascaded ones Processing stages, each stage having two input ports where subsets of signals of at least one input sequence to which at least two input connections of the first stage are applied, at least two output connections, a delay device for the selective delay of the signals at the input connections and a computer to generate the output signals, which correspond to the Fourier series coefficients of selected signals delayed by the delay device, the invention consists in that the input samples in the at least one input sequence of η-samples in reverse Sequence of numbers are ordered to at least ens a correspondingly ordered input sequence before its transmission to the first processing stage to form that further the first processing stage further comprises a switch for the transmission of a selected number of said backordered input samples to various of the

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mindestens zwei Eingangsanschlüsse der ersten Verarbeitungsstufe, besitzt, und daß schließlich die Verzögerungseinrichtung der ersten Verarbeitungsstufe ein erstes Eingang sabtast signal bis zur Ankunft eines zweiten Eingangsabtastsignals zur gleichzeitigen Eingabe in den Rechner verzögert.at least two input connections of the first processing stage, and that finally the delay device the first processing stage a first input sample signal to the arrival of a second input sample signal for simultaneous Entry into the calculator delayed.

Im folgenden wird die Erfindung anhand von durch Zeichnungen erläuterten Ausführungsbeispielen näher beschrieben. Es zeigen:The invention is described in more detail below with reference to exemplary embodiments illustrated by drawings. Show it:

Fig. 1 die Darstellung einer generellen Konfiguration eines Ausführungsbeispiels der vorliegenden Erfindung;Fig. 1 shows a general configuration of an embodiment of the present invention;

Fig. 2 die Darstellung eines modularen Rechners, der für die Verwendung in dem Systemnach Fig. 1 geeignet ist;Fig. 2 shows the representation of a modular computer that is used for it is suitable for use in the system of Figure 1;

Fig. 3 die Darstellung eines Schalters für eine selektive Leitweglenkung der Daten in der FFT-Verarbeitungseinheit, die in Fig. 1 dargestellt ist;3 shows the representation of a switch for selective routing of the data in the FFT processing unit, which is shown in Fig. 1;

Fig. 4 eine grafische Darstellung des Signalflusses, der eine FFT-Rechenfolge angibt;Fig. 4 is a graphical representation of the signal flow that specifies an FFT calculation sequence;

Fig. 5 die Darstellung einer Folge verschiedener Operationen, die von der Schaltung gemäß Fig. 1 ausgeführt werden;FIG. 5 shows a sequence of different operations carried out by the circuit according to FIG. 1 will;

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Fig. 6 eine modifizierte Version der Schaltung nach Fig. nit verbessertem Speicherwirkungsgrad und dem Erfordernis nur eines einzigen Eingangs;Fig. 6 shows a modified version of the circuit of Fig. N with improved memory efficiency and the Only one input required;

Fig. 7 die Darstellung einer Qperationsfolge für die Schaltung gemäß Fig. 6;7 shows a sequence of operations for the circuit according to FIG. 6;

Fig. 8 zwei typische Stufen einer verallgemeinerten Kaskadenverarbeitungseinheit gemäß den Prinzipien der Schaltung nach Fig. 6;Figure 8 shows two typical stages of a generalized cascade processing unit according to the principles of the circuit of FIG. 6;

Fig. 9 eine Modifikation der Schaltung nach den Fig. 6 und 8 mit einer Zeitmultiplex-Recheneinheit;9 shows a modification of the circuit according to FIGS. 6 and 8 with a time-division multiplex arithmetic unit;

Fig. 10 eine verallgemeinerte Darstellung der Schaltungen nach den Fig. 6 und 8 für die Verarbeitung von Signalen von einer Anzahl von Eingangskanälen undFig. 10 is a generalized representation of the circuits of Figs. 6 and 8 for processing of Signals from a number of input channels and

Fig. 11 ein Multiplexschema auf Zeitteilerbasis, das für die Operation der Schaltung nach Fig. 10 geeignet istFIG. 11 is a time division multiplexing scheme suitable for operation of the circuit of FIG

Die vorliegende Erfindung stellt eine weitere Verbesserung gegenüber der grundlegenden Konfiguration dar, die von Bergman und anderen angegeben wurde, da sie den Wirkungsgrad und die Operationsgeschwindigkeit der bekannten Einrichtungen verbessert. The present invention presents a further improvement represents the basic configuration suggested by Bergman and others as it improves the efficiency and speed of operation of the known devices.

Es ist daher ein Aspekt der vorliegenden Erfindung eine vereinfachte Erzeugung der Fourierreihen-Koeffizienten vorzunehmen. GemäßIt is, therefore, one aspect of the present invention that is simplified Generate the Fourier series coefficients. According to

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einem weiteren Aspekt der vorliegenden Erfindung wird eine vereinfachte in Kaskade geschaltete schnelle Fouriertransformations-Verarbeitungseinheit angegenen, die die einzelnen Rechen- und Speicherelemente mit verbessertem Wirkungsgrad einsetzt. Ferner wird auch die Erzeugung der Fourierreihen-Koeffizienten auf der Basis einer einzelnen Eingangsdatenfolge vorgenommen.Another aspect of the present invention is a simplified cascaded fast Fourier transform processing unit indicate that the individual computing and storage elements with improved efficiency begins. Furthermore, the generation of the Fourier series coefficients on the basis of a single input data sequence is also possible performed.

Ein Ausführungsbeispiel der vorliegenden Erfindung besteht aus einer Anzahl von in Kaskade geschalteten Recheneinheiten des Typs, der generell in der US-Patentschrift 3 544 775 beschrieben worden ist. Diese Ausführungsform hat jedoch den Vorteil, daß sie eine Permutation der Eingangsdatenfolge vor der Verarbeitung vornehmen kann. Diese per mutierten Daten werden dann in abwechselnden Untergruppen zu jedem Eingangsanschluß einer nachfolgenden Rechenstufe übertragen. Die Ausgangs signale der ersten und folgenden Stufen werden zuerst in Untergruppen gruppiert und zwar von einer Schalter- und Verzögerungsanordnung, bevor sie zu den Eingängen der folgenden Stufen übertragen werden. Durch diese alternierenden Untergruppen, die zuvor einen einzigen Datenstrom bildeten, ist es möglich, in weitestem Maße die Speicherund Rechenmöglichkeiten aller Rechenstufen auszunutzen. Weiterhin gestattet die besondere Organisation der verwendeten Daten eineAn embodiment of the present invention consists of a number of cascaded arithmetic units of the Type generally described in U.S. Patent 3,544,775. However, this embodiment has the advantage that it can perform a permutation of the input data sequence before processing. These per mutated data are then alternated in Subgroups are transmitted to each input port of a subsequent computing stage. The output signals of the first and following stages are first grouped into subgroups by a switch and delay arrangement before they to the inputs of the following stages. Through these alternating subgroups, which previously had a single data stream it is possible to use the storage and computing capabilities of all computing levels to the greatest possible extent. Farther The special organization of the data used allows a

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vereinfachte Kombination der individuellen Daten, verbunden mit einer Verringerung der Zahl der erforderlichen Speicherzellen.simplified combination of the individual data, combined with a reduction in the number of memory cells required.

Es ist daher ein Merkmal der vorliegenden Erfindung, eine Anordnung für das Zerreißen einer Eingangsdatenfolge gemäß einer Zahlenumkehrte chnik vor der Verarbeitung durch die erste Stufe in einer Kaskaden FFT-Verarbeitungseinheit vorzusehen.It is therefore a feature of the present invention, an arrangement for tearing up an input data sequence according to a number inversion technique prior to processing by the first stage to be provided in a cascade FFT processing unit.

Ein weiteres Merkmal der vorliegenden Erfindung ist die Alternation der Untergruppen einer einzigen Eingangsdatenfolge an jedem von einer Anzahl von Eingängen der ersten (Eingangs-) Stufe in einer Kaskaden-FFT-Verarbeitungseinheit.Another feature of the present invention is alternation the subsets of a single input data sequence at each of a number of inputs of the first (input) stage in a Cascade FFT processing unit.

Fig. 1 zeigt eine Kaskaden-FFT-Verarbeitungseinheit, die auf allgemeinen früheren Techniken beruht, die in der US-Patentschrift 3 588 460 beschrieben wurden. Modifikationen dieses Systems, die in Fig. 1 dargestellt sind, werden im folgenden beschrieben. Insbesondere ist dort eine Anzahl von modularen Rechnern 100-1 bis 100-3 dargestellt. Die Zahl der Rechner 100-i ist auf die Zahl von individuellen Abtastungen in einem Eingangsdatenstrom bezogen, für den Fourierreihen-Koeffizienten gewünscht werden. Die dreistufige Kaskaden-FET-Verarbeitungseinheit ist daher gemäß der Lehre der genannten Patentschrift geeignet für die Berechnung vonFigure 1 shows a cascade FFT processing unit based on general prior techniques disclosed in U.S. Patent 3,588,460. Modifications of this system shown in Figure 1 are described below. In particular there is shown a number of modular computers 100-1 to 100-3. The number of calculators 100-i is based on the number of individual samples in an input data stream for which Fourier series coefficients are desired. The three-stage Cascade FET processing unit is therefore suitable according to the teaching of the cited patent for the calculation of

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Fourierreihen-Koeffizienten, die einer Datenfolge entsprechen,Fourier series coefficients corresponding to a data sequence

die N = 2 =8 Datenabtastungen besitzt.which has N = 2 = 8 data samples.

Gemäß der Lehre der genannten US-Patentschrift werden Daten an den Eingangsanschlüssen 101 und 102 eingegeben. In der genannten Patentschrift wurde ferner gezeigt, daß durch die Verwendung von Verzögerungseinheiten, wie beispielsweise 120-1 und 120-2, zusammen mit den Schaltern, wie beispielsweise 110-1, zwischen jeder Stufe von früher verwendeten Kaskaden-Verarbeitungseinheiten, es möglich ist, Daten von jeder der beiden individuellen Datenquellen an die gleiche Anzahl von Verarbeitungseinheiten und an die gleiche Geschwindigkeit anzupassen, wie es früher für die Berechnung der Koeffizienten für einen Strom gemacht wurde. Daher ist an der Eingangsleitung 101 die Bezeichnung Kanal A Eingang angebracht. In ähnlicherweise bezieht sich die Leitung 102 auf den Kanal B Eingang. Es sei bemerkt, daß jeder dieser Eingangskanäle unabhängig vom anderen ist. Die Zahl in Klammern in jeder Verzögerungseinheit gibt die Zahl der Abtastperioden (des Eingangsdatenstromes) der Verzögerungszeit, die durch diese betreffende Verzögerungseinheit verursacht wird. Daher führt die Einheit 120-1 eine Verzögerung von einer Abtastperiode in den Eingangsdatenstrom ein. Die in der Fig. 1 und sonst noch in dieser Beschreibung angegebenen Verzögerungseinheiten können konventionelle serielle Verzögerungslei-According to the teaching of the aforementioned US patent, data are entered at the input terminals 101 and 102. In the said The patent has also shown that through the use of delay units such as 120-1 and 120-2 together with switches such as 110-1 between each stage of previously used cascade processing units, es it is possible to transfer data from each of the two individual data sources to the same number of processing units and to the same Adjust the speed as it was done earlier for the calculation of the coefficients for a stream. Therefore is on the input line 101 the designation channel A input is attached. Similarly, line 102 relates to the channel B input. It should be noted that each of these input channels is independent of the other. The number in parentheses in each unit of delay gives the number of sampling periods (of the input data stream) of the delay time caused by this delay unit caused. Therefore, the unit 120-1 introduces a delay of one sampling period into the input data stream. The one in the Fig. 1 and other delay units indicated in this description can use conventional serial delay lines.

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tungen, Schieberegister oder andere bekannte serielle Speicherelemente sein. Die alternierende Verzögerung kann dadurch in die Schaltung eingefügt werden, daß Eingangs signale gespeichert und in einem nachfolgenden Intervall ausgelesen werden, das eine geforderte Beziehung zur Speicherzeit aufweist, oder daß die Verzögerung durch Programmsteuerung oder sonstige Maßnahmen erfolgt.lines, shift registers or other known serial storage elements be. The alternating delay can be inserted into the circuit by storing input signals and are read out in a subsequent interval which has a required relationship to the storage time, or that the delay takes place through program control or other measures.

Fig. 2 zeigt einen bekannten Rechner, der als Recheneinheit 100-i in Fig. 1 Verwendung findet. Wie die Fig. 2 zeigt, besitzt der Rechner 100-i (für die i-te Stufe) einen Multiplizierer 111 und die Addierer 112 und 113. Einer der Eingänge des Addierers 113 erfordert eine Negation. Wahrend daher der Addierer 112 die Summe 4er beiden Eingangs signale bildet, die über die Leitungen 114 und 115 herangeführt werden, bildet der Addierer 113 die Differenz zwischen den Signalen, die über die Leitung 116 und herangeführt werden. Der Multiplizierer 111 bildet das Produkt der Signale auf den Leitungen 118 und 119. Die Leitung 119 empfängt in konventioneller Weise die trigonometrischen (komplexen exponentialen) Signale, die gewöhnlich ein FET benötigt. Daher bildet der Multiplizierer 111 gemäß der in Fig. 2 angegebenen Nomenkla-FIG. 2 shows a known computer which is used as arithmetic unit 100-i in FIG. 1. As shown in FIG. 2, has the calculator 100-i (for the i-th stage) a multiplier 111 and adders 112 and 113. One of the inputs to adder 113 requires negation. Therefore, while the adder 112 is the The sum of 4 of the two input signals is generated via the lines 114 and 115 are brought in, the adder 113 forms the difference between the signals transmitted via the line 116 and be introduced. Multiplier 111 is the product of the signals on lines 118 and 119. Line 119 receives conventionally the trigonometric (complex exponential) signals usually required by an FET. Hence forms the multiplier 111 according to the nomenclature given in FIG.

i 2.Ti λ 2 i 2.Ti λ 2

tür des Produkt Qoj , wobei CO = exp , j = -1 und N die Zahl der zu transformierenden Eingangsabtastungen darstellen. Wie infor the product Qoj, where CO = exp, j = -1 and N is the number of the input samples to be transformed. As in

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Fig. 2 angegeben ist, liefern die Leitungen 121 und 122 jeweils die Ausgangs signale P + Q ω und P - Q{D . Besondere Konfigurationen für die Ausführung der individuellen fundamentalen Operationen, die in Fig. 2 angegeben sind, sind an sich bekannt und haben in besonderen Fällen eine Form, die in der US-Patentschrift 3 517 173 angegeben ist. Die erforderlichen trigonometrischen Funktionssignale werden üblicherweise in einem separaten Speicher gespeichert und wenn sie benötigt werden, auf bekannte Art abgerufen. Die trigonometrischen Funktionssignale werden umschichtig, so wie sie benötigt werden ebenfalls auf bekannte Weise erzeugt.2, the lines 121 and 122 provide the output signals P + Q ω and P - Q {D, respectively. Particular configurations for performing the individual fundamental operations indicated in FIG. 2 are known per se and, in particular cases, have a form indicated in US Pat. No. 3,517,173. The required trigonometric function signals are usually stored in a separate memory and are called up in a known manner when they are required. The trigonometric function signals are rearranged as required and are also generated in a known manner.

Gemäß der bekannten Permutation durch Zahlenumkehr, die in Tabelle 1 dargestellt ist, wird eine Eingangsfolge, die in Spalte 1 als X(O), X(I), ... X(7) und in Spalte 2 in der direkten Binärdarstellung gezeigt ist, wirkungsvoll permutiert.According to the well-known permutation by number inversion, which in Table 1 shows an input sequence which is in column 1 as X (O), X (I), ... X (7) and in column 2 in the direct binary representation is shown effectively permuted.

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(2)(2) Tabelle 1Table 1 (4)(4) (D(D XX (3)(3) Codecode AA. AA. XX 000000 Codecode 00 OO 001001 000000 44th 11 010010 100100 22 22 OilOil 010010 66th 33 100100 110110 11 44th 101101 001001 55 55 110110 101101 33 66th 111111 OilOil 77th 77th 111111

Die Spalte 3 in der Tabelle 1 zeigt eine Codeliste, die durch Umkehr der Reihenfolge der Zahlen gebildet wird, die in dem entsprechenden X-Code gefunden werden. Schließlich zeigt die Spalte 4 in der Tabelle 1 die Reihenfolge der neuen (permutiert en) Folge, die mit A bezeichnet ist und die die entsprechende Dezimalzahl des zugehörigen Α-Codes in Spalte 3 angibt. Die Folge von Eingangssignalen, die an den Eingangsanschlüssen 101 und 102 anliegen, kommen dann gemäß dem Argument der A-Variablen an. Es ist daher für den besonderen Fall von N = 8 Eingangs Signalen, die in Tabelle 1 dargestellt sind, die Eingangsfolge A(O), A(I), ... A(7) entstanden, die die ursprüngliche X-Folge in der Reihenfolge X(O),Column 3 in Table 1 shows a code list which is formed by reversing the order of the numbers in the corresponding X code can be found. Finally, column 4 in Table 1 shows the order of the new (permuted) sequence, which is designated with A and which indicates the corresponding decimal number of the associated Α code in column 3. The sequence of input signals applied to input connections 101 and 102 then arrive according to the argument of the A variable. It is therefore for the special case of N = 8 input signals that shown in table 1, the input sequence A (O), A (I), ... A (7) emerged that put the original X-sequence in the order X (O),

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X(4), X(2), A(6), X(I), X(5), X(3), X(7) darstellt.X (4), X (2), A (6), X (I), X (5), X (3), X (7) represent.

Die tatsächliche angegebene Neuordnung kann dadurch bewirkt werden, daß aufeinanderfolgenden Stellen in einem Pufferspeicher den (X¹ s) in der Reihenfolge zugeteilt werden, wie sie eintreffen oder erzeugt werden. Die Ausgangsfolge wird dann durch das nacheinander erfolgende Auslesen des Inhalts der Speicherstellen erzeugt, die den aufeinanderfolgenden steigenden We rten von A zugeordnet sind. Dieses kann bekanntermaßen von einer Datenverarbeitungsmaschine unter Programmsteuerung durchgeführt werden.The actual reordering indicated can be effected by allocating successive locations in a buffer memory to the (X ¹ s) in the order in which they arrive or are generated. The output sequence is then generated by successively reading out the contents of the memory locations which are assigned to the successive increasing values of A. As is known, this can be carried out by a data processing machine under program control.

Eine identische Permutation jeder Eingangsfolge von 8 (oder ganz allgemein N-Abtastungen), die im Kanal B erscheinen, wird genauso durchgeführt.An identical permutation of each input sequence of 8 (or whole generally N-samples) appearing in channel B is performed in the same way.

Fig. 3 zeigt einen Schalter 110-i, der zwischen einer oberen und unteren Stellung hin und her schaltet, um die beiden Eingänge mit den beiden Ausgängen in gesteuerter Weise zu verbinden. Die Periode, während der der Schalter 110-i in der i-ten Stufe der Schaltung nach Fig. 1 in jeder der beiden Stellungen befindet, wird weiter unten noch erläutert.Fig. 3 shows a switch 110-i between an upper and switches back and forth in the lower position to connect the two inputs with the two outputs in a controlled manner. The period, while the switch 110-i in the i-th stage of the circuit according to FIG. 1 is in each of the two positions, is described below still explained.

Die Version des FFT-Algorithmus (FFT ist die Bezeichnung für schnelle Fouriertransformation), die bei einem AusführungsbeispielThe version of the FFT algorithm (FFT is the name for fast Fourier transform), which in one embodiment

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der vorliegenden Erfindung praktiziert wird, ist in Fig. 4 dargestellt. Die Grafik der Fig. 4 ist von Fig. 5 des eingangs erwähnten Cochran-Aufsatzes übernommen worden und erläutert die Operationsfolge, die bezüglich jeder Datenabtastung durchgeführt werden, ohne Berücksichtigung der absoluten Ze it, in der jede Operation ausgeführt wird. Das Verfahren ist nur für die Eingangssignale im Kanal A angegeben, aber es ist verständlich, daß eine identische Folge von Operationen bezüglich der Daten durchgeführt wird, die im Kanal B erscheinen. Erweiterungen des dargestellten Verfahrens auf Gr uppen von Eingangsdaten, die mehr als acht Abtastungen enthalten, sind ohne weiteres im Lichte der genannten Literaturangaben über die schnelle Fouriertransformation verständlich. of the present invention is illustrated in FIG. The graphic in FIG. 4 has been taken over from FIG. 5 of the Cochran article mentioned at the beginning and explains the Sequence of operations that are performed with respect to each data sample, regardless of the absolute time in which each Operation is in progress. The procedure is only given for the input signals in channel A, but it is understandable that one an identical sequence of operations is performed on the data appearing in channel B. Extensions of the shown Procedure based on groups of input data that are more than eight samples are easily understandable in the light of the cited literature on the fast Fourier transform.

Das in Fig. 4 dargestellte Verfahren beinhaltet viele der nun bekannten Merkmale der FFT-Verarbeitung. Danach wird von einer ursprünglichen Eingangsfolge A (i), i = 0, 1 ... , 7 eine zweiteThe method illustrated in Figure 4 includes many of those now known Features of FFT processing. Then a second input sequence A (i), i = 0, 1 ..., 7 is generated from an original input sequence

Gruppe A (i), i = 0, 1 , 7 gebildet usw. Wenn, wie hier (fürGroup A (i), i = 0, 1, 7 formed etc. If, as here (for

eine vereinfachte Darstellung), die Zahl der Eingangsabtastungen in jeder Eingangsfolge, N durch N = 2 gegeben ist, d. h., N ist eine ganzzahlige Potenz von 2, dann ist die m-te Folge A der gewünschte Satz (Gruppe) von Fourierkoeffizienten. Daher stellt in Fig. 4 die Gruppe von Signalen A (0), A (1), ..., A (7), ganz«a simplified representation), the number of input samples in each input sequence, N is given by N = 2, i.e. i.e., N is is an integer power of 2, then the mth sequence A is the desired set (group) of Fourier coefficients. Hence represents in Fig. 4 the group of signals A (0), A (1), ..., A (7), whole «

oooo οο \\

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rechts angegeben, die Ausgangsgruppe der Fourierkoeffiosnten dar.indicated on the right, the starting group of the Fourier coefficients represent.

Die Zwischenknoten sind unter den Spaltenüberschriften A ( ) und A ( ) dargestellt. Jde waagerechte oder diagonale Linie gibt eine Rechnung an, die von einem der Rechner 100-i in Fig. 1 durchgeführt wurde. Das mit einem Vorzeichen versehene exponentielle Signal, das jeder derartigen Linie zugeordnet ist, gibt den besonderen Wert des Exponenten an, der in die entsprechende Maschinenrechnung eingeht. Für diesen Zweck ist ω = exp ), j = -1. Es ist also zu bemerken, daß«o = -tA> ' ist.The intermediate nodes are shown under the column headings A () and A (). Any horizontal or diagonal line indicates a calculation performed by one of the computers 100-i in FIG. The signed exponential Signal associated with each such line indicates the particular value of the exponent that goes into the corresponding Machine invoice is received. For this purpose ω = exp), j = -1. It should therefore be noted that «o = -tA> ' is.

Fig. 5 veranschaulicht das Verfahren zur Bildung der gewünschten Ausgangsfolgen in dem in Fig. 1 dargestellten System gemäß einer Operationsfolge, die in Fig. 4 dargestellt ist. Die Zeit ist in Fig. 5 jeweils oben angegeben, mit einem Ze itursprung, der im wesentlichen zum Zeitpunkt t_ auftritt, das ist der Augenblick, zu dem die erste Abtastung der Eingangsfolgen A und B (neugeordnet) jeweils an den Leitungen 101 und 102 angeboten werden. Die ursprünglichen (nicht neugeordneten) Folgen sind in Fig. 5 als X(i) und Y(i) angegeben, während die entsprechenden neugeordneten Folgen jeweils als A(i) und B(i) angegeben sind. Es sei darauf hingewiesen, daß A(i) und A (i) sowie B(i) und B (i) identisch sind,FIG. 5 illustrates the method for forming the desired output sequences in the system illustrated in FIG. 1 according to a Operation sequence shown in FIG. The time is in Fig. 5 is indicated above, with a time origin that occurs essentially at the time t_, that is the moment for which the first sampling of the input sequences A and B (rearranged) are offered on lines 101 and 102, respectively. The original (not reordered) sequences are indicated in Figure 5 as X (i) and Y (i), while the corresponding reordered Sequences are given as A (i) and B (i), respectively. It should be noted that A (i) and A (i) as well as B (i) and B (i) are identical,

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d. h. das Ergebnis der nullten Iteration sind nur noch die Eingangsfolgen. Das Zeitintervall It - t, J wird als Abtastperiode verwendet, d. h., die Zeit zwischen der Ankunft jeder Eingangsabtastung an beiden Eingangsleitungen 101 und 102.d. H. the result of the zeroth iteration are only the input sequences. The time interval It-t, J is used as the sampling period; i.e., the time between the arrival of each input sample on both input lines 101 and 102.

Die Zweipegelsinale S₁, S₀ und S„ geben die Stellungen der jeweiligen Schalter 110-1, 110-2 und 110-3 als Funktion der Zeit an. Der höhere Pegel, wie er durch S₁ in dem Zeitintervall t - t beispielsweise angezeigt ist, gibt an, daß der bezeichnete Schalter (Schalter 110-1 in diesem Fall) sich in seiner oberen Stellung befindet. Ebenso gibt der untere Pegel für die Signale S. an, daß sich der zugeordnete Schalter in der unteren Stellung befindet.The two-level signals S ₁ , S ₀ and S ″ indicate the positions of the respective switches 110-1, 110-2 and 110-3 as a function of time. The higher level, as indicated by S ₁ in the time interval t-t, for example, indicates that the designated switch (switch 110-1 in this case) is in its upper position. Likewise, the lower level for the signals S. indicates that the associated switch is in the lower position.

Aufgrund des Vorhandenseins der Verzögerungseinheiten 120-1 und 120-2 werden die ersten Datenabtastungen A_Q(0) und B_(0), die an den entspredchenden Eingangsleitungen 101 und 102 beide anfänglich um ein volles Abtastintervall verzögert. A (0) wird von der Einheit 120-2 und B_(0X von der Einheit 120-1 verzögert. Weiterhin empfangen wegen des We chselbetriebs des Schalters 110-1 die Eingangsleitungen des Rechners 100-1, «*· und etDue to the presence of the delay units 120-1 and 120-2, the first data samples A _Q (0) and B_ (0), which are both on the corresponding input lines 101 and 102, are initially delayed by a full sampling interval. A (0) is delayed by the unit 120-2 and B_ (0X by the unit 120-1. Furthermore, because of the alternating operation of the switch 110-1, the input lines of the computer 100-1, «* · and et

1 i 1 i

zwei aufeinanderfolgende Abtastungen von der Kanal A Folge. Daher ist A (0) das während des Intervalls t -t in der Verzögerungseinheit 120-2 gespeichert wurde, am Anfang des Intervalls t -t am Eingang zur Verfügung. Da in dem Übertragungspfadtwo consecutive samples from the channel A sequence. Hence, A (0) is that during the interval t -t in the delay unit 120-2 is available at the beginning of the interval t -t at the input. Because in the transmission path

von A (1) keine Verzögerungseinheit vorhanden ist, wird diesesthere is no delay unit of A (1), this will be

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Signal sofort an den Eingang <L angelegt, nach es auf der Leitung 101 zugänglichgemacht¹ wurde. Während des Intervalls t -tSignal immediately applied to the input <L, after it has been on the line 101 have been made available. ¹ During the interval t -t

arbeitet der Rechner 100-1 mit den Eingangsabtastungen A (0) und A (1), um die Ergebnisse A (0) = A (0) + A (1) auf der Leitung 121-1 und A (1) = A (0) - A (1) auf der Leitung 122-1 zu bilden. Die "komplexen" Operationen (einschließlich der Multiplikationen) entarten zu wirklichen Additionen für die erste Stufe, d.h. ,CO =1. Diese A -Ergebnisse sind die Zweipunkttransformationen, die der Spalte A ( ) in Fig. 4 entsprechen.calculator 100-1 operates on input samples A (0) and A (1) to produce the results A (0) = A (0) + A (1) on the line 121-1 and A (1) = A (0) - A (1) on line 122-1. The "complex" operations (including multiplications) degenerate into real additions for the first stage, i.e., CO = 1. These A results are the two-point transformations that the Correspond to column A () in FIG.

Nachdem A (0) den Re chner verflassen hat, läuft es weiter zu dem Schalter 110-2, während A (1) in der Verzögerungseinheit 130-1 verzögert wird. Die Größe diese durch die letztgenannte Verzögerungseinheit eingefügte Verzögerung ist, wie in Fig. 1 angedeutet wurde, eine Verzögerung von zwei Einheiten. Da der Schalter 110-2 für die Dauer des Intervalls t - t sich in seiner oberen Stellung befindet, gelangt das Signal A (0) zu der Verzögerungseinheit 130-2, wo es um zwei Einheiten verzögert wird. Nach dieser Verzögerung um zwei Einheiten und beginnend zum Zeitpunkt t erscheint das Signal A (0) am Eingangsanschluß ß des Rechners 100-2.After A (0) has left the calculator, it continues to flow the switch 110-2, while A (1) is delayed in the delay unit 130-1. The size of this through the latter Delay unit inserted delay, as indicated in FIG. 1, is a delay of two units. Since the Switch 110-2 for the duration of the interval t - t is in its is in the upper position, the signal A (0) is sent to the delay unit 130-2 where it is delayed by two units. After this delay by two units and starting on At time t, the signal A (0) appears at the input terminal ß of the calculator 100-2.

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In der Zwischenzeit wird der Kechner 100-1 während des Intervalls t - t mit den ersten beiden Eingangssignalen vom Kanal B beschickt. Es ist festzustellen, daß B (O) um ein zusätzliches Abtastintervall verzögert wurde und zwar von der Verzögerungseinheit 120-2, während B (1) nur um eine Einheit verzögert wurde. Die auf diese Weise erzeugten Ergebnisse B (0) und B (1) werden jeweils an den Ausgängen 121-1 und 122-1 zur Verfügung gestellt.Meanwhile, the calculator becomes 100-1 during the interval t - t supplied with the first two input signals from channel B. It should be noted that B (O) has been delayed by an additional sampling interval by the delay unit 120-2, while B (1) is only delayed by one unit became. The results B (0) and B (1) generated in this way are made available at outputs 121-1 and 122-1, respectively.

Der Rest des FFT-Verfahrens läuft auf diese allgemeine Weise ab, wie sie besonders in Fig. 5 dargestellt ist. Mit dem Schalter 110-1, der zwischen seiner oberen und unteren Stellung hin- und herschaltet sind in Fig. 5 die Eingangs signale an den Eingangsanschlüssen Λ und ei _o jeweils auf einer entsprechenden Linie dargestellt. InThe remainder of the FFT process proceeds in this general manner, as particularly illustrated in FIG. With the switch 110-1, which switches back and forth between its upper and lower position, the input signals at the input connections Λ and ei _{o are shown in} each case on a corresponding line in FIG. In

1 a 1 a

ähnlicherweise sind auch die Eingangs signale an den Eingangs anschlüssen ß und ß , die mit dem Schalter 110-2 zu den durchsimilarly, the input signals are also at the input connections ß and ß that go through with switch 110-2

X Ct X Ct

die Linie S₀ in Fig· 5 angegebenen Zeiten umgeschaltet werden,the line S ₀ in Fig. 5 are switched over,

CtCt

in Fig. 5 in den entsprechenden Linien ß und ß dargestellt.shown in Fig. 5 in the corresponding lines β and β.

X Ct X Ct

Die Eingangs signale für den Rechner 100-3 in Fig. 1 sind auf den Linieny und Y in Fig. 5 dargestellt.The input signals for the computer 100-3 in FIG. 1 are shown on lines y and Y in FIG.

An dieser Stelle der Beschreibung sollte darauf hingewiesen werden, daß in der Darstellung in Fig. 5 die Zeit des Auftretens der ver-At this point in the description it should be noted that that in the representation in Fig. 5 the time of occurrence of the different

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schiedenen Eingangs signale für die Rechner 100-i paarweise gruppiert sind, basierend auf den Abtastungen des gleichen Eingangskanals. Weiterhin sind diese Paare bei jedem Auftreten von Paaren, basierend auf Abtastungen von dem anderen Kanal, um einen Zeitabschnitt voneinander getrennt. Auf diese Weise wurde durch die Neuordnung der Eingangsfolge in der beschriebenen Art durch die Einführung von Verzögerungen, wie es in Fig. 1 dargestellt ist, die Verarbeitung der beiden Eingangsdatenfolgen wirkungsvoll entkoppelt. Dieses Ergebnis ist ein wichtiger Aspekt der vorliegenden Erfindung und wurde hervorgehoben durch Umfassen der Signalgruppen, die den Kanal A Eingangs Signalen zugeordnet sind.different input signals for the computers 100-i in pairs are grouped based on the samples of the same input channel. Furthermore, on each occurrence of pairs, based on samples from the other channel, these pairs are separated by a period of time. In this way, by rearranging the input sequence in the manner described by introducing delays, as shown in FIG. 1, the processing of the two input data sequences is efficient decoupled. This finding is an important aspect of the present invention and has been emphasized by embracing of the signal groups that are assigned to the channel A input signals.

Beim Gegenstand der amerikanischen Patentschrift 3 588 460 ist dieses Merkmal nicht vorgesehen. Ein Rückblick auf Fig. 3, die den Gegenstand der genannten US-Patentschrift darstellt, zeigt, daß die an dem Eingang jeder Rechenstufe vorliegenden Ergebnisse nicht in der in Fig. 5 dargestellten Weise der vorliegenden Erfindung geteilt werden.This feature is not provided for in the subject matter of US Pat. No. 3,588,460. Looking back at Fig. 3, the represents the subject of said US patent, shows that the results present at the input of each computing stage may not be divided in the manner illustrated in FIG. 5 of the present invention.

Für den Zweck des späteren Vergleichs ist es günstig, den Betrag der Verzögerung (Speicherung), die in dem System der Fig. benötigt wird, zu berechnen. Insbesondere sollte erwähnt werden,For the purpose of later comparison, it is convenient to determine the amount of delay (storage) used in the system of Fig. is needed to calculate. In particular, it should be mentioned

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daß in der Stufe 1 (Eingangsstufe) zwei Verzögerungseinheiten vorhanden sind, nämlich die Einheiten 120-1 und 120-2, von denen jede 2=1 Verzögerungseinheit liefert. Ganz allgemein liefern die Verzögerungseinheiten der i-ten Stufe 2 Verzögerungszeiten. Da jeder Stufe zwei Verzogerungselemente zugeordnet sind, ist die Gesamtverzögerungseinheit, die der i-ten Stufe zugeordnet ist, dann 2 . Im Falle einer m-stufigen Verarbeitungs- W einheit ist dann die Gesamtzahl der Verzögerungseinheiten D, diethat in stage 1 (input stage) there are two delay units, namely units 120-1 and 120-2, each of which supplies 2 = 1 delay unit. Quite generally, the delay units of the i-th stage supply 2 delay times. Since two delay elements are associated with each stage, the total delay unit associated with the i-th stage is then 2. In the case of m-stage processing unit W is then the total number of delay units D which

erforderlich ist, durch die folgende Beziehung gegeben: D = Q. Für eine zwölfstufige Verarbeitungseinheit ist es beispielsweise die Zahl der Verzögerungseinheiten, die vorgesehen werden muß, 8190. Es sei daran erinnert, daß jedes Paar dieser Verzögerungselemente eine genügend hohe Kapazität besitzen muß, um die Ergebnisse der vorausgegangenen Iteration (das Ausgangs signal von der vorhergehenden Stufe) zu speichern.is given by the following relationship: D = Q. For example, for a twelve-stage processing unit, the number of delay units that must be provided is 8190. It should be remembered that each pair of these delay elements must have a sufficiently large capacity to store the results of the previous iteration (the output from the previous stage).

Diese Verzogerungselemente müssen im allgemeinen in der Lage sein, die angegebene Zahl komplexen Zahlen zu speichern. Andererseits kann eine komplexe Zahl als zwei Realzahlen angesehen werden (die Größe des Real- und Imaginärteils), von denen jede eine getrennte Speicherstelle besitzt. Innerhalb des zuletztgenannten Rahmens erfordert eine zwölfstufige Verarbeitungseinheit gemäß einer Anordnung nach Fig. 1 16 380 Speicherwörter, wobeiThese delay elements must generally be able to be to store the specified number of complex numbers. On the other hand, a complex number can be viewed as two real numbers become (the size of the real and imaginary parts), each of which has a separate memory location. Within the last-mentioned framework, a twelve-stage processing unit according to an arrangement according to FIG. 1 16 380 memory words, where

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jedes Wort einer Realzahl entspricht.each word corresponds to a real number.

Fig. 6 zeigt eine dreistufige FFT-Verarbeitungseinheit gemäß einem verbesserten Ausführungsbeispiel der vorliegenden Erfindung. Die Ve rarbeitungseinheit nach Fig. 6 soll den hohen Wirkungsgrad einer Verarbeitungseinheit nach Fig. 1 aufrechterhalten, jedoch die Notwendigkeit zweier getrennter Eingangsfolgen ausschließen. Dieses bedeutet, daß das in Fig. 6 dargestellte System so entworfen ist, daß es Fourierreihen-Koeffizienten gemäß einem schnellen Fouriertransformationsalgorithmus für Eingangsabtastungen berechnen kann, die von nur einer einzigen Quelle geliefert werden. Darüber hinaus besitzt die Schaltung nach Fig. den Vorteil, daß sie nur etwa die Hälfte Speicherkapazität (Verzögerungskapazität) benötigt, wie die Schaltung nach Fig. 1.6 shows a three-stage FFT processing unit according to an improved embodiment of the present invention. The processing unit according to FIG. 6 is intended to maintain the high efficiency of a processing unit according to FIG. 1, however, eliminate the need for two separate input sequences. This means that that shown in FIG System is designed to have Fourier series coefficients according to a fast Fourier transform algorithm for input samples can calculate that can be supplied by a single source. In addition, the circuit according to Fig. the advantage that they only have about half the storage capacity (delay capacity) needed, like the circuit of FIG. 1.

Die Eingangs signale von einer einzigen Eingangs signal quelle erscheinen an dem Eingangsanschluß 201 in Fig. 6. Der Schalter 215 ist ein gewöhnlicher Kippschalter, der zwischen seiner oberen und unteren Stellung, die jeweils mit der Leitung 217 und 218 verbunden sind, hin- und her schaltet. Dieser Schalter 215 bleibt in jeder seiner beiden Stellungen abwechselnd eine Zeitdauer, die gleich dem Abtastintervall des Eingangs datenstromes ist, der auf der Leitung 201 ankommt. Der Schalter 215 befindet sich in seinerThe input signals from a single input signal source appear at input terminal 201 in FIG. 6. Switch 215 is an ordinary toggle switch that slides between its upper and lower position, which are connected to the line 217 and 218, respectively, switches back and forth. This switch 215 remains in each of its two positions alternately a period of time which is equal to the sampling interval of the input data stream that is on the line 201 arrives. The switch 215 is in his

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oberen Stellung für die Anfangs (O-te) Abtastung und die darauffolgenden gradzahligen Eingangsabtastungen. Umgekehrt bleibt der Schalter 215 in seiner unteren Stellung für die Abtastung 1 und alle nachfolgenden ungr adz ahligen Eingangsabtastungen.upper position for the initial (O-th) scan and the subsequent ones even input samples. Conversely, switch 215 remains in its lower position for scanning 1 and all subsequent odd input samples.

Die Verzögerungseinheit 216, die eine Verzögerungszeit von der Dauer einer Eingangsabtastung besitzt, ist zwischen der Leitung 217 und dem Eingang crt/ des Rechners 601-1 eingeschaltet. Obwohl die durch die Verzögerungseinheit 216 eingeführte Verzögerung gleich der Dauer einer Eingangsabtastung ist, ist die Größe dieser Verzögerung, wie in Klammern in dem Kästchen 216 angegeben ist, gleich 1/2. Der Grund für diese Schreibweise besteht darin, einen Bezug zu der früheren Schreibweise, die in den Fig. 1 und benutzt wurde, herzustellen. Das bedeutet, daß angenommen wurde, daß die Operationszeit für die Rechner 100-i in Fig. 1, wie es Fig. 5 zeigt, gleich (oder weniger als) der Dauer einer Eingangsabtastung ist,- d. h., t -t . Daher wird für Vergleichszwecke nun The delay unit 216, which has a delay time of the duration of an input scan, is connected between the line 217 and the input crt / of the computer 601-1. Although the delay introduced by delay unit 216 is equal to the duration of an input scan, the amount of this delay, as indicated in parentheses in box 216, is equal to 1/2. The reason for this notation is to make a reference to the earlier notation used in Figs. That is, it has been assumed that the operation time for the computers 100-i in FIG. 1, as shown in FIG. 5, is equal to (or less than) the duration of an input scan, - ie, t -t. Therefore, for comparison purposes now

1 Ct 1 ct

angenommen, daß die in Fig. 6 dargestellten Rechner, die mit 601-1 bis 601-3 bezeichnet sind, identisch zu den entsprechenden Rechnern 100-1 bis 100-3 in Fig. 1 sind.Assume that the computer shown in Fig. 6 with 601-1 to 601-3 are identical to the corresponding calculators 100-1 to 100-3 in FIG.

Die gesamten Eingangsbitgeschwindigkeiten für die Schaltungen nach den Fig. 1 und 6 sind identisch. In Fig. 6 wird allerdings nurThe overall input bit rates for the circuits of Figures 1 and 6 are identical. In Fig. 6, however, is only

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eine Quelle benutzt, während in Fig. 1 zwei Datenquellen verwendet werden. Daher wird, um die Äquivalenz der gesamten Eingangsbi:tgeschwindigkeit herzustellen, angenommen, daß die Eingangsdaten auf der Leitung 201 in Fig. 6 mit der doppelten Geschwindigkeit eintreffen, wie die Daten auf der Leitung 101 oder 102 in Fig. 1. Wenn es gewünscht wird, Rechner 601-i mit geringerer Verarbeitungsgeschwindigkeit zu verwednden oder Rechner mit einer noch kleineren Arbeitsgeschwindigkeit, dann kann die Eingabegeschwindigkeit entsprechend verringert werden.one source is used, while in Fig. 1 two data sources are used. Therefore, in order to make the total input bit rate equivalence, it is assumed that the input data arrives on line 201 in FIG. 6 at twice the speed as the data on line 101 or 102 in FIG. 1. If so desired To use computer 601-i with a lower processing speed or computer with an even lower operating speed, the input speed can be reduced accordingly.

Die Verzögerungseinheit 216 liefert eine Ve rzögerungsfeeit von der Dauer einer Eingangsabtastung in dem zuvor beschriebenen Sinne, für jede gradzahlige Eingangsabtastung. Daher wird nach dem Eintreffen einer ungradzahligen Eingangsabtastung auf der Leitung 218, gleichzeitig an den Eingangsanschlüssen & und oC desThe delay unit 216 provides a delay time of the duration of an input sample in the sense described above, for each even input sample. Therefore, after an odd input sample arrives on line 218, input terminals & and oC des

1 a 1 a

Rechners 601-1 Eingangsabtastungen angelegt, die jeweils einer gradzahligen und einer ungradzahligen Eingangsabtastung entsprechen. Daher arbeitet auch die Kombination des Schalters 215 und der Verzögerungseinheit 216 so zusammen, daß Paare von Eingangsabtastungen gebildet werden, die zu dem Rechner 601-1 übertragen werden, basierend auf einer Folge von Eingangsabtastungen, die auf der Leitung 201 auftreten. Dieses Verfahren wird in Fig. 7 weiter veranschaulicht. Fig. 7 zeigt zwei EingangsabtastungenCalculator 601-1 is applied input samples, each corresponding to an even and an odd input sample. Therefore, the combination of switch 215 and delay unit 216 also work together to form pairs of input samples which are transmitted to computer 601-1 based on a sequence of input samples appearing on line 201. This method is further illustrated in FIG. Figure 7 shows two input scans

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wie sie auf der Leitung 201 während des Intervalls t -t eintreffen. Dieses sind die ursprüngliche Eingangsabtastungen X(O) und X(4) die, nach ihrer Neuordnung als A (0) und A (1) erscheinen.-* In ähnlicherweise werden während der folgenden Zeitintervalle andere Paare von Eingangs Signalen aus der neugeordneten Eingangsfolge gebildet,- die auf der Leitung 201 erscheint,-as they arrive on line 201 during interval t -t. This are the original input samples X (O) and X (4) which, after being rearranged, appear as A (0) and A (1) .- * In similarly, other pairs of input signals are removed from the reordered input sequence during the following time intervals formed, - which appears on the line 201,

Während des Intervalls t - t werden die Eingangsabtastwerte A (0)During the interval t - t the input samples A (0)

L ΔL Δ UU

und A (1) nach ihrer Übertragung zu dem Rechner 601-1 an dessen Eingangsklemme<** nnd cG,> bearbeitet,-um entsprechende Paareand A (1) processed after their transmission to the computer 601-1 at its input terminal <** nnd cG,>, -to corresponding pairs

1 U 1 U

von Ausgangssignalen an den Leitungen 221 und 222 zu erzeugen,-Während der nachfolgenden Zeitintervalle werden zusätzliche Paare von Eingangsabtastungen an den Eingangsanschlüssen d- und ⁰^ des Rechners 601 angeliefert und in ähnlicher Weise verarbeitet.-!of output signals on lines 221 and 222, -During the subsequent time intervals, additional pairs of input samples are delivered to input terminals d- and ⁰ ^ of computer 601 and processed in a similar manner.

Gleichzeitig werden die Ausgangssignale des Redchners 601-1 auf den Leitungen 221 und 222 von den Verzögerungseinheiten 220-1 und 220-2 verzögert und in einer Weise umgeschaltet,- die von dem Umschaltsignal S₁ in Fig.- 7 bestimmt ist,- Daher befindet sich während des Intervalls t., - t der Schalter 210-1 in Fig.- 6 (der dem Schalter 110-1 in Figyi 1 identisch ist) in seiner oberen Stellung^ Das auf der Leitung 221 erscheinende Ergebnis (A (0) » ^A _Q(°) ^{+ A} _Q^ ) ^{wird zu} dem Eingangsanschluß ß des Rechners 601-1 während des IntervallsAt the same time, the output signals of the speech processor 601-1 on lines 221 and 222 are delayed by the delay units 220-1 and 220-2 and switched in a manner which is determined by the switching _{signal S 1} in FIG during the interval t., - t switch 210-1 in Fig. 6 (which is identical to switch 110-1 in Fig. 1) is in its upper position ^ The result appearing on line 221 (A (0) » ^A _Q (°) ^{+ A} _Q ^ ) ^becomes the input port β of the calculator 601-1 during the interval

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t - t übertragen, nachdem es um ein Intervall in der Verzö-t - t transmitted after there has been an interval in the delay

Δ ο Δ ο

gerungseinheit 120-2 verzögert wurden- Bei einem sich während der Dauer des Intervalls t -t sich in seiner oberen Stellung befindlichen Schalter 210-3,- wird das in dem Rechner 601-2 erzeugte Ergebnis (A (0) - A (0) + A (2) 7 während des Intervallsprocessing unit 120-2 were delayed during the duration of the interval t -t is in its upper position Switch 210-3, - becomes the result (A (0) - A (0) + A (2) 7 generated in calculator 601-2 during the interval

dtGerman X · XX X

t.-t an den Eingangsanschluß^ des Rechners 601-3 angelegt,-t.-t applied to the input terminal ^ of the computer 601-3, -

Ί ü XΊ ü X

nachdem es um zwei Intervalle in der Verzögerungseinheit 230-2 verzögert wurde-,-* Der weitere Verlauf der verschiedenen Eingangssignale und der aus ihnen erzeugten Zwischenergebnisse wird aus der Ablauf dar stellung in Figv 7 und den obigen Erläuterungen deutlich.·»after there are two intervals in delay unit 230-2 was delayed -, - * The further course of the various input signals and the intermediate results generated from them is based on the sequence illustration in Figv 7 and the explanations above clear.·"

Fig.T 8 zeigt zwei Stufen einer verallgemeinerten Version des in Fig.- 6 dargestellten Systems.* Das Muster,- bestehend aus einer ersten Verzögerungseinheit,- einem Schalter,- einer zweiten Verzögerungseinheit und einem Rechner (alle dergleichen Art, · wie die entsprechenden Einheiten in Fig.-' 6) setzt sich mit Ausnahme der ersten bei jeder Stufe fort.· Die erste Stufe ist wieder in der aus Fig.- 6 bekannten Art vereinfachtvFig.T 8 shows two stages of a generalized version of the in Fig.- 6 illustrated system. * The pattern, - consisting of a first delay unit, - a switch, - a second delay unit and a computer (all of the same kind as the corresponding units in Fig. 6) is set up with the exception of the first continues at each stage. · The first stage is again in the off Fig.- 6 known type simplifiedv

Die Periode, ■ in der ein gegebener Schalter S. sich in seinerThe period in which a given switch S. is in its

i-1 oberen (oder unteren) Stellung befindet, ist gleich 2 Zeitintervallen, d.lv, · die Wiederholungsgeschwindigkeit für einen "Rauf-i-1 upper (or lower) position is equal to 2 time intervals, d.lv, · the repetition speed for a "up-

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Runter"-Zyklus ist einmal alle 2 Zeitintervalle. Das "Zeitintervall" ist wieder gleich der Periode, einschließlich zweier Eingangsabtastungen, beispielsweise die Periode t -t in Fig.Down "cycle is once every 2 time intervals. The" time interval " is again equal to the period including two input samples, e.g. the period t -t in Fig.

Der von der Verzögerungseinheit der i-ten Stufe gelieferte Verzö-The delay delivered by the delay unit of the i-th stage

i-2
gerungsbetrag ist gleich 2 . Für den Vergleich mit der Schaltungi-2
amount is equal to 2. For comparison with the circuit

nach Fig. 1 sei bemerkt, daß eine Schaltung nach Fig. 6 oder 8 " für eine 12-stufige Kaskadenverarbeitungseinheit, nur 4 095 WorteAccording to FIG. 1, it should be noted that a circuit according to FIG. 6 or 8 "for a 12-stage cascade processing unit, only 4,095 words

eines Komplexenspeichers beinhaltet. Dieses ist gleich 8 190 realen Speicherworten oder etwa die Hälfte der von einer zwölfstufigen Version der Schaltung nach Fig. 1 benötigten Anzahl. Jedes dieser Worte ist ein typischer Teil eines seriellen Speichers, beispielsweise eines Schieberegisters oder einer Verzögerungsleitung. Die Anzahl der Bits in jedem Wort ist durch den Größenumfang der Eingangsabtastungen und der gewünschten Genauig- ' keit der Zwischen- und Endresultate gegeben.of a complex memory. This is equal to 8,190 real memory words or approximately half the number required by a twelve-stage version of the circuit according to FIG. Each of these words is a typical part of a serial memory, for example a shift register or a delay line. The number of bits in each word is' ness by the size extent of the input samples and the desired accuracy of the intermediate and final results given.

Wie es aus der Schaltung nach Fig. 2 und von den oben genannten Angaben verständlich ist, werden die durchgeführten Multiplikationen in den meisten Fällen abgerundet. Jeder Benutzer der vorliegenden Erfindung kann die Zahl der Bits für jeden Stufen seinen eigenen Erfordernissen entsprechend anpassen oder auswählen. Wenn es gewünscht wird, für jeden Re chner, wie BeispielAs can be understood from the circuit of FIG. 2 and from the information given above, the multiplications that are carried out rounded in most cases. Anyone using the present invention can change the number of bits for each level adapt or select according to your own requirements. If required, for each calculator, such as example

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601-1 in Fig. 6 einen programmierten Datenrechner zu verwenden, dann kann ein geeignetes bekanntes Steuerprogramm erforderlichenfalls so eingestellt oder kompensiert werden, daß es die gewünschte Genauigkeit liefert. Daher kann beispielsweise vorgesehen werden, daß doppelt genaue oder Gleit-Arithmetikoperationen an verschiedenen Stellen in die Rechnung eingeführt werden können. Diese Modifikationen können auch bei Rechnern mit fest verdrahtetem Steuerprogramm auf einer wahlweisen Basis durchgeführt werden.601-1 in Fig. 6 to use a programmed data computer, then a suitable known control program can if necessary adjusted or compensated to provide the desired accuracy. Therefore, for example, it can be provided that double precision or floating arithmetic operations are introduced in different places in the calculation can. These modifications can also be made to computers with hard-wired control programs on an optional basis be performed.

Während die vorstehend beschriebenen Anordnungen alle einen 100%igen Wirkungsgrad in dem Sinne besitzen, daß jeder Speicher (Verzögerungseinheit) und jeder Rechner jeweils Daten enthält oder Operationen ausführt und zwar während jedes Zeitintervalles, kann es eintreten, daß die Möglichkeiten der Arithmetikeinheit beispielsweise ein Re chner 601-i in Fig. 6) die Forderungen übertreffen, die durch eine gegebene Eingangsdatengeschwindigkeit gegeben sind. In solchen Fällen ist es oft möglich, eine gegebene Arithmetikeinheit zwischen zwei oder mehreren Verarbeitungsstufen des vorstehend erläuterten Typs auf Zeitmultiplexbasis aufzuteilen. Fig. 9 zeigt eine typische Anordnung dieser Art. Sie enthält eine Anzahl von Stufen 400-i, entsprechend der Schaltung nach Fig. 8, mit der Ausnahme, daß nicht jede Stufe einenWhile the arrangements described above all have 100% efficiency in the sense that each memory (Delay unit) and each computer contains data or carries out operations during each time interval, it can happen that the possibilities of the arithmetic unit, for example a calculator 601-i in FIG. 6), meet the requirements that are given by a given input data rate. In such cases it is often possible to give a given Arithmetic unit between two or more processing stages of the type explained above on a time division basis to split up. Fig. 9 shows a typical arrangement of this type. It contains a number of stages 400-i, corresponding to the circuit 8, with the exception that not every stage has a

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eigenen Rechner besitzt. Stattdessen ist ein einziger Rechner 450 vorgesehen, der zwischen die Ausgänge einer Stufe, wie Beispielsweise 400-(i-l) und der folgenden Stufe 400-i während eines Teils eines Zeitintervalls eingeschaltet ist. Da die in Fig. 9 dargestellte Anordnung 3 Stufen enthält, die sich einen gemeinsamen Rechner teilen, ist es verständlich, daß die erforderlichen Rechnungen bequem durchgeführt werden können, in dem der Re chner 450own computer. Instead, a single computer 450 is provided between the outputs of a stage, such as 400- (i-l) and the following stage 400-i is switched on during part of a time interval. Since that shown in FIG Arrangement contains 3 stages that share a common computer, it is understandable that the necessary calculations can be carried out conveniently, in which the computer 450

" an den Eingang jeder der Stufen 400-i für die Dauer des dritten"to the input of each of the stages 400-i for the duration of the third

Teils jedes Zeitintervalls angeschlossen wird. Die betroffenen Zeitintervalle sind wieder diejenigen, die in Fig. 7 angegeben sind, beispielsweise t -t , usw. Wenn mehr als drei Stufen sich einen gemeinsamen Rechner teilen, dann ist es verständlich, daß jedes Zeitintervall in eine entsprechende Anzahl von gleichlangen Intervallen unterteilt wird und der Rechner 450 in Fig. 4 so angeordnet ist, daß er in der Weise angeschlossen werden kann, daßPart of each time interval is connected. The time intervals concerned are again those indicated in FIG. 7 are, for example t -t, etc. If there are more than three levels share a common computer, then it is understandable that each time interval is divided into a corresponding number of equal lengths Intervals and the computer 450 is arranged in Fig. 4 so that it can be connected in such a way that

" er die Signale jeder der Stufen in dem Netzwerk verarbeiten kann."It can process the signals from any of the stages in the network.

In bestimmten Fällen können diese Zeitunterintervalle auch ungleich sein.In certain cases these time sub-intervals can also be unequal be.

Wenn ein einziger Rechner, wie beispielsweise der Rechner 450, nicht in der Lage ist, die Signale für alle Stufen in der Kaskadenanordnung zu verarbeiten, dann müssen zwei oder mehr Rechner vorgesehen werden, die sich diese Aufgaben teilen. Wenn daherIf a single computer, such as computer 450, is unable to receive the signals for all stages in the cascade to process, then two or more computers must be provided to share these tasks. If therefore

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ein Rechner, wie beispielsweise 450 in Fig. 9, mit einer Geschwindigkeit arbeitet, die ihm gestattet, die gewünschten Produkte und Summen in einem Zeitintervall zu berechnen, das ein Drittel (oder weniger) eines Zeitint ervalles, wie beispielsweise t_-t in Fig. 7, ist, dann kann ein derartiger Rechner an drei Stufen in der in Fig. 9 dargestellten Weise angeschlossen werden. Wenn dann eine zwölfstufige Verarbeitungseinheit erforderlich ist, dann wird jeder der vier Rechner, wie beispielsweise 450, in der in Fig. 9 dargestellten Weise angeordnet, wobei ein Rechner vier Untergruppen von Stufen zugeordnet ist, wobei jede Untergruppe aus drei getrennten Stufen besteht.a computer such as 450 in FIG. 9 at one speed works that allows him to calculate the desired products and sums in a time interval, a third (or less) of a time interval, such as t_-t in Fig. 7, then such a calculator can can be connected to three stages in the manner shown in FIG. If so, then a twelve-stage processing unit is required then each of the four computers, such as 450, is arranged as shown in Figure 9, where a computer is assigned to four subgroups of levels, each subgroup consisting of three separate levels.

Wie Fig. 9 zeigt, ist der Rechner 450 zwischen die verschiedenen Stufen mittels eines vierpoligen Schalters der drei Stellungen besitzt, geschaltet. Dieser Schalter wird zwischen jeder der drei Stellungen während eines Zeitintervalls, wie beispielsweise des Intervalls t -t in Fig. 7, zyklisch betrieben. Wie es bei den verschiedenen Schalt er anordnungen, die vorstehend erläutert wurden (wie die verschiedenen Anwendungen der Schaltung in Fig. 3) der Fall ist, kann diese Schaltungsanordnung in vorteilhafterweise dadurch realisiert werden, daß bekannte Verbindungen von Transistoren oder anderen logischen Schaltungen verwendet werden. As FIG. 9 shows, the computer 450 is between the various stages by means of a four-pole switch of the three positions owns, switched. This switch is switched between each of the three positions during a time interval such as the Interval t -t in Fig. 7, operated cyclically. As is the case with the various Switching arrangements that have been explained above (such as the various applications of the circuit in Fig. 3) of the Is the case, this circuit arrangement can advantageously be implemented in that known connections of Transistors or other logic circuits can be used.

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Obwohl die im Zusammenhang mit den Fig. 6 bis 9 beschriebenen Schaltungen die Verwendung nur einer einzigen Eingangs quelle betrachtet haben, ist es trotzdem möglich, die vorliegende Erfindung für eine Verwendung mit mehreren Eingangskanälen anzupassen. Daher ist es insbesondere oft wünschenswert, eine Anordnung derart zu verwenden, die in Fig. 10 dargestellt ist. Fig. 10 zeigt eine Anzahl von Eingangskanälen, die mit CHl - CHL W bezeichnet sind. Diese werden mit Hilfe eines Abtasters 510 ausgewählt. Die Ausgangs signale des Abtasters 510 werden dann gemäß einem Merkmal, das nachstehend noch beschrieben wird, auf jeden der Eingänge einer Rechenstufe, wie beispielsweise 500-1 verteilt.Although the circuits described in connection with FIGS. 6-9 have considered the use of only a single input source, it is nevertheless possible to adapt the present invention for use with multiple input channels. Therefore, it is particularly often desirable to use an arrangement such as that illustrated in FIG. Fig. 10 shows a number of input channels labeled CH1 - CHL W. These are selected with the aid of a scanner 510. The output signals of the sampler 510 are then distributed to each of the inputs of a computing stage, such as 500-1, in accordance with a feature which will be described below.

Jede Stufe 500-i in Fig. 10 setzt einen identischen Aufbau wie die entsprechende Stufe in den Anordnungen nach den Fig. 6 und 8 Ψ mit jedoch einer strukturellen Ausnahme. Diese Ausnahme betrifftEach stage 500-i in Fig. 10 is identical in construction to the corresponding stage in the arrangements of FIGS. 6 and 8 but with Ψ a structural exception. This exception concerns

die Tatsache, daß jede der in einer Stufe verwendeten Verzögerungseinheiten so aufgebaut sind, daß sie eine Verzögerung liefern, die um den Faktor L größer ist, als die entsprechende Verzögerungseinheit, die in einer entsprechenden Stufe der Schaltung nach Fig. oder 8 verwendet wird. Warum diese zusätzliche Verzögerung erforderlich ist, erläutert die nachstehende Beschreibung. Nach seiner Verarbeitung in jeder Stufe 500-i in Fig. 10 wird ein Ausgangs-the fact that each of the delay units used in a stage are designed to provide a delay which is larger by the factor L than the corresponding delay unit, which is in a corresponding stage of the circuit according to Fig. or 8 is used. The description below explains why this additional delay is required. After his Processing in each stage 500-i in Fig. 10 becomes an output

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signal an den Ausgangsleitungen des Rechners der letzten (m-ten) Stufe dadurch gewonnen, daß ein Wechselschalter 520 und Verteiler 525 verwendet wird. Diese beiden letzteren Elemente sind zu den entsprechenden Eingangs elementen 510 und 515 in Fig. 10 komplementär.signal on the output lines of the computer of the last (m-th) stage obtained in that a toggle switch 520 and manifold 525 is used. These latter two elements are the corresponding input elements 510 and 515 in Fig. 10 complementary.

Das bei der Verallgemeinerung der Schaltungen nach den Fig. 6 und 8 betroffene Verfahren für die Verwendung eines L-Kanaleingangs ist im wesentlichen ein Multiplexverfahren, das die Eingänge in jedem der L-Kanäle auf Zeitteilerbasis bedient. Nachdem so jedem der L-Kanäle entsprechende Unterintervalle zugeteilt wurden, dann ist die erforderliche Verarbeitung, die in jeder der Stufen der Verarbeitungseinheit nach Fig. 10 durchgeführt werden muß exakt der Ve rarbeitung äquivalent, die in den Schaltungen nach den Fig. 6 und 8 erforderlich ist. Da jedoch die Dateneingangs- und Datenausgangsgeschwindigkeiten des Systems nach Fig. 10 als ganzes um den Faktor L größer ist, als die Schaltung nach den Fig. 6 und 8, wird in dem System zu jedem gegebenen Zeitpunkt eine L-mal größere Datenmenge vorhanden sein. Hieraus folgt die Forderung, daß die Speichereinheiten (Verzögerungseinheiten), die in jeder Stufe erforderlich sind, auch L-mal größer sein müssen, als die Speichereinheiten in den entsprechenden Stufen in den Fig. 6 und 8. Auch für einzelne EingangsdatenkanäleThe method involved in generalizing the circuits of Figures 6 and 8 for the use of an L-channel input is essentially a multiplex method that services the inputs in each of the L-channels on a time-divider basis. After this so each of the L channels has been assigned corresponding sub-intervals, then the necessary processing is carried out in each of the stages of the processing unit of FIG. 10 must be carried out exactly equivalent to the processing carried out in the circuits 6 and 8 is required. However, as the data input and output speeds of the system decrease Fig. 10 as a whole is larger by a factor of L than the circuit of Figs. 6 and 8, is given to each in the system At the time, an L times larger amount of data will be available. From this follows the requirement that the storage units (delay units), which are required in each stage must also be L times larger than the storage units in the corresponding Steps in FIGS. 6 and 8. Also for individual input data channels

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in Fig. 10, die die gleichen Datengeschwindigkeiten haben, wie bei der Beschreibung der Schaltung nach Fig. 6 angenommen wurde, arbeiten die Rechner mit einer L-mal größeren Geschwindigkeit als in der Schaltung nach Fig. 6.10, which have the same data rates as assumed in the description of the circuit of FIG the computers work at a speed L times greater than in the circuit according to FIG. 6.

Wie zuvor wird angenommen, daß die Eingänge in jedem der Eingangskanäle in der vorstehenden Weise vorverteilt werden. Der Abtaster 510 liefert dann aufeinanderfolgende Paare von Eingangssignalen der Reihe nach von jedem der Kanäle. Dieses Verfahren ist in Fig. 11 darge stellt, wo ein Rahmen einem Zeitintervall im Sinne der Fig. 7 entspricht und darüber hinaus einem vollständigen Abtastzyklus des Abtasters 510 entspricht. Es sollte erwähnt werden, daß der Abtaster für einen vollständigen Zeitabschnitt in dem Zeitmultiplexsystem auf Zeitteilerbasis, das in Fig. 11 gezeigt ist, mit jedem Kanal verbunden ist.As before, it is assumed that the inputs are in each of the input channels be pre-distributed in the above manner. The sampler 510 then provides successive pairs of input signals in turn from each of the channels. This method is in Fig. 11 Darge shows where a frame is a time interval in 7 and moreover corresponds to a complete scanning cycle of the scanner 510. It should be mentioned the sampler for a complete period of time in the time division multiplexing system shown in FIG is connected to each channel.

Während dieser Zeit werden zwei Eingangsabtastungen von einem gegebenen Kanal an den Schalter 515 geliefert. Wie im Falle der Schaltung nach Fig. 6 wird eine Verzögerungseinheit 501-1 in Reihe zu einem Eingang gelegt, um die erste Stufe abzuwandeln, die sonst nur einen Rechner enthält. In der ersten Stufe wird diese Verzögerung, wie zuvor, dazu verwendet, dem Rechner gleichzeitig ein Paar von Eingangsabtastungen eines gegebenen Kanals anzubieten.During this time, two input samples are provided to switch 515 from a given channel. As in the case of the The circuit of Fig. 6 becomes a delay unit 501-1 in series placed at an entrance to modify the first stage that is otherwise contains only one calculator. In the first stage, as before, this delay is used to turn on the computer at the same time Offer pair of input samples of a given channel.

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Daher ist die Verzögerungszeit, die von der Verzögerungseinheit 501-1 eingeführt wird, gleich der Hälfte eines Zeitabschnittes, z. B. TSO in Fig. 6. Dieses ist ferner mit D/2L äquivalent, wobei D die Dauer eines Zeitintervalls, wie beispielsweise t -t in Fig. 7, ist. Aufeinanderfolgende Stufen besitzen Paare von Verzögerungseinheiten mit einer L-mal größeren Verzögerung, als die entsprechenden Stufen in den Schaltungen nach den Fig. 5, 6 und 8. Die Operation der Schaltung nach Fig. 4 ist ansnnsten derjenigen äquivalent, die von den Schaltungen nach den Fig. 6 und 8 ausgeführt wird.Therefore, the delay time introduced by the delay unit 501-1 is equal to half of a period of time, z. B. TSO in Fig. 6. This is also equivalent to D / 2L, where D is the duration of a time interval, such as t -t in Fig. 7. Successive stages have pairs of delay units with a delay L times greater than the corresponding stages in the circuits after the Figs. 5, 6 and 8. The operation of the circuit of Fig. 4 is roughly equivalent to that performed by the circuits of Figs 6 and 8 is carried out.

Es ist verständlich, daß die Rechner in Fig. 10 in der gleichen Weise auf Multiplexbasis eingesetzt werden können, wie es in der Schaltung nach Fig. 9 der Fall ist.It will be understood that the computers of FIG. 10 can be used on a multiplex basis in the same manner as in FIG Circuit according to Fig. 9 is the case.

Die obige Beschreibung soll die Erfindung nur veranschaulichen. Andere Ausführungsbeispiele, besondere Erweiterungen oder Modifikationen der beschriebenen Ausführungsbeispiele können sich auf die Verwendung von schnellen Fouriertransformationen beziehen, die eine andere Basis besitzen, als die Basis 2. Im Falle einer Konfiguration auf der Basis 4 werden Gruppen von vier aufeinanderfolgenden neugeordneten Eingangsabtastungen gruppiert für die Weiterleitung zu einer bekannten Vierbasis versionThe above description is only intended to illustrate the invention. Other embodiments, special extensions or Modifications of the described exemplary embodiments can refer to the use of fast Fourier transforms that have a different base than base 2. In the case of a configuration on base 4, groups of four consecutive reordered input samples grouped for forwarding to a known four-base version

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des Rechners nach Fig. 2. Desgleichen werden die verschiedenen Schalter in einer gegebenen Position (oben oder unten) für die doppelte Zeit eingestellt gehalten, als in den Schaltungen nach den Fig. 6 und 8.of the computer of Fig. 2. Likewise, the various switches in a given position (up or down) for the kept set twice as in the circuits according to FIGS. 6 and 8.

Obwohl es angenommen wurde, daß die Eingangsabtastungen komplexe Signale waren, d. h., daß sie einen Real- und Imaginär-" teil besaßen (oder Größe und Phasenlage) können auch Fälle vorliegen, wo die Eingangsabtastungen generell Realzahlen sind. In solchen Fällen kann der Speicher (oder die Verzögerung) für die erste Stufe halbiert werden, da dort nur Realzahlsignale verarbeitet werfden. Weitere Vereinfachungen, die beispielsweise auf der Lehre der US-Patentschrift 3 384 782 beruhen, sind dem Fachmann möglich.Although it was assumed that the input samples were complex signals, i. that is, that they had a real and an imaginary part (or size and phase position) there may also be cases where the input samples are generally real numbers. In such cases the memory (or delay) for the first stage can be halved, since only real number signals are processed there. Further simplifications, for example based on the teaching of US Pat. No. 3,384,782 are possible for those skilled in the art.

' Die arithmetischen Operationen, die den verschiedenen oben erwähnten Re chnern zugeteilt wurden, wurden aus Gründen der klareren Beschreibung als in Nullzeit durchgeführt angenommen. Daher wurde angenommen, daß die Ergebnisse einer bestimmten Rechnung sofort verfügbar sind, nachdem die Eingangswerte angelegt wurden. Diese Annahme ist für viele Fälle voll gerechtfertigt, in denen die Verarbeitungsgeschwindigkeit der Rechner groß und die Eingangsdatengeschwindigkeit mäßig ist.'The arithmetic operations corresponding to the various above mentioned Calculators assigned were assumed to be performed in no-decompression limits for the sake of clarity of description. It was therefore assumed that the results of a particular calculation are available immediately after the input values have been applied became. This assumption is fully justified for many cases in which the processing speed of the computers is large and the input data speed is moderate.

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In Fällen, wo dieses nicht so ist, wird eine kleine aber vernachlässigbare Ausbreitungsverzögerung in Rechnung gestellt. Dieses kann einfach dadurch verwirklicht werden, daß bei jeder Stufe zwischen jedem Zeitintervall, wie beispielsweise t-t und t -tIn cases where this is not the case, a small but negligible one becomes Propagation delay will be billed. This can be done simply by doing at each stage between each time interval, such as t-t and t -t

UX χ et UX χ et

in Fig. 5, eine Pause eingeschaltet wird. Eine geeignete Technik , die verwendet werden kann, um diesem Phänomen gerecht zu werden, besteht darin, eine weitere Verzögerung einzufügen, in dem die Er gebnisse einer vorhergehenden Stufe zu einer gegebenen Stufe übertragen werden. Was hierbei generell wichtig ist, ist das Zusammenhalten der Paare (oder anderer Gruppen) von Daten, die zu einer gegebenen Stufe übertragen werden und zeitlich gruppiert sind. Auf diese Weise wird einer der beiden Eingänge (im Binärfalle) einer gegebenen Stufe im allgemeinen durch die Verarbeitung der vorhergehenden Stufe um einen Betrag verzögert, der sich von dem Betrag für den anderen Eingang unterscheidet. Dieses ist für jede Stufe eine vorhersagbare Differenz. Daher kann eine zusätzliche (kleine) Verzögerung leicht in die Ausgangsleitung einer gegebenen Stufe eingefügt werden, die nun eine geringere Verzögerung besitzt. Die Summe aller dieser nicht vernachlässigbaren Verarbeitungsverzögerungen der Rechner, fügt eine kleine Laufzeitverzögerung zu der Zeit bei, die erforderlich ist, um eine vollständige Gruppe von Fourierkoeffizienten zu berechnen.in Fig. 5, a pause is switched on. A suitable technique which can be used to deal with this phenomenon is to add a further delay in which the Results from a previous stage are carried over to a given stage. What is generally important here is sticking together the pairs (or other groups) of data transmitted at a given stage and grouped in time are. In this way, one of the two inputs (in the binary case) of a given stage is generally delayed by the processing of the previous stage by an amount which is different from differs from the amount for the other input. This is a predictable difference for each level. Therefore, an additional (small) delay can easily be inserted into the output line of a given stage, which now has a lower delay owns. The sum of all of these non-negligible processing delays the calculator adds a small run-time delay to the time it takes to complete a Compute group of Fourier coefficients.

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Während die vorliegende Beschreibung sich hauptsächlich auf konkrete Schaltkreiskonfigurationen bezog, so ist es dem Fachr mann doch verständlich, die obenbeschriebenen Operationen und Funktionen auch von programmgesteuerten Allzweckrechnern ausführen zu lassen. Daher sind die Funktionen der Schaltungen nach den Fig. 1 bis 3, 6 und 8 bis 10 in bekannter Weise programmierbare arithmetische Operationen. Die Ve rzögerung wird " entweder durch separate Verzögerungsanordnungen oder durchWhile the present description has mainly related to specific circuit configurations, it is obvious to those skilled in the art It is understandable that the operations and functions described above also apply to program-controlled general-purpose computers to be carried out. Therefore, the functions of the circuits of FIGS. 1 to 3, 6 and 8 to 10 are programmable in a known manner arithmetic operations. The delay is "either through separate delay arrangements or through

einen programmierten Algorithmus für einen verzögerten Zugriff eingeführt. In änglicherweise kann das Umschalten bewirkt werden durch eine Auswahl, die von einem programmierten Indizierungsalgoritjmus gesteuert wird. Die Anwendbarkeit eines Allzweckrechners ist besonders offensichtlich in Fällen, in denen eine Multiplexanordnung, wie sie in Fig. 9 dargestellt ist, verwendet wird.introduced a programmed delayed access algorithm. Switching can usually be effected are made by a selection controlled by a programmed indexing algorithm. The applicability of a General purpose computer is particularly evident in cases where a multiplexing arrangement as shown in Fig. 9 is used will.

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Claims (4)

PATENTANSPRÜCHEPATENT CLAIMS Schnelle Fouriertransformations-Ve rarbeitungseinheit für die Erzeugung von Fourierreihen-Koeffizientensignalen, die mindestens eine Eingangsfolge von N- Abtastungen entsprechen, bestehend aus einer Anzahl geordneter, in Kaskade geschalteter Verarbeitungsstufen, wobei jede Stufe zwei Eingangsanschlüsse, wo Untergruppen von Signalen von mindestens einer Eingangsfolge an die mindestens zwei Eingangsanschlüsse der ersten Stufe angelegt werden, mindestens zwei Ausgangsanschlüsse, eine Verzögerungseinrichtung zur selektiven Ve rzögerung der Signale an den Eingangsanschlüssen und einen Rechner zur Bildung der Ausgangssignale, die den Fourierreihen-Koeffizienten ausgewählter, von der Verzögerungseinrichtung verzögerter Signale entsprechen, besitzt,Fast Fourier transform processing unit for the generation of Fourier series coefficient signals which correspond to at least one input sequence of N scans, consisting of a number of ordered ones connected in cascade Processing stages, each stage having two input ports where subsets of signals of at least one input sequence to which at least two input connections of the first stage are applied, at least two output connections, a delay device for the selective delay of the signals at the input connections and a computer for generating the output signals, which correspond to the Fourier series coefficients of selected signals delayed by the delay device, owns, dadurch gekennzeichnet, daß die Eingangsabtastungen in der mindestens einen Eingangsfolge von N Abtastungen in umgekehrter Zahlenfolge neu geordnet sind, um mindestens eine entsprechend neugeordnete Eingangsfolge vor ihrer Übertragung zur ersten Verarbeitungsstufe zu bilden,characterized in that the input samples in the at least an input sequence of N samples are rearranged in reverse order to at least one correspondingly create rearranged input sequence before transferring it to the first processing stage, daß die erste Verarbeitungsstufe ferner einen Schalter (215, Fig. 6; 515 Fig. 10) für die Übertragung einer ausgewählten Zahl der genannten neugeordneten Eingangsabtastungen zu verschiedenen derthat the first processing stage further comprises a switch (215, Fig. 6; 515 Fig. 10) for transferring a selected number of said reordered input samples to different ones of the 209818/0666209818/0666 mindestens zwei Eingangsanschlüsse der ersten Verarbeitungsstufe, besitzt, undhas at least two input connections of the first processing stage,, and daß schließlich die Verzögerungseinrichtung der ersten Verarbeitungsstufe (216, Fig. 6) (501-1, Fig. 10) ein erstes Eingangsabtastsignal bis zur Ankunft des zweiten Eingangsabtastsignals zur gleichzeitigen Eingabe in den Rechner verzögert.that finally the delay device of the first processing stage (216, Fig. 6) (501-1, Fig. 10) a first input sample signal until the arrival of the second input sample signal delayed for simultaneous input into the calculator. W 2. Schnelle Fouriertransformations-Verarbeitungseinheit W 2. Fast Fourier transform processing unit nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (210-1, 220-2, 230-1, 230-2; Fig. 6 und VERZOG; Fig. 10) in jeder zweiten und nachfolgenden Verarbeitungsstufe eine Signalverzögerung einführt, die gleich L . according to claim 1, characterized in that the delay device (210-1, 220-2, 230-1, 230-2; Fig. 6 and DELAYED; Fig. 10) in every second and subsequent processing stage introduces a signal delay equal to L. 2 Abtastperioden ist, wobei m die Zahl der Stufen angibt, in denen eine Verzögerungsschaltung liegt und L die Zahl von Eingangsfolgen von N Abtastungen angibt.2 sampling periods, where m indicates the number of stages in which a delay circuit and L indicates the number of input sequences of N samples. 3. Schnelle Fouriertransformations-Verarbeitungseinheit3. Fast Fourier transform processing unit nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß die erste Verarbeitungsstufe ferner einen Abtaster (510; Fig. 10) für die periodische Abgabe von zwei aufeinanderfolgenden Abtast Signalen für jeden der L Eingangsfolgen von N Abtastungen an den Schalter (215, Fig. 6 und 515, Fig. 10) der ersten Verarbeitungsstufe besitzt.according to claim 1 and / or 2, characterized in that the first processing stage further includes a scanner (510; Fig. 10) for the periodic delivery of two consecutive sample signals for each of the L input sequences of N samples to the switch (215, Fig. 6 and 515, Fig. 10) of the first processing stage. 209818/0666209818/0666 4. Schnelle Fouriertransformations-Verarbeitungseinheit4. Fast Fourier transform processing unit nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Rechner (450; Fig. 9) von jeder von einer Anzahl von Verarbeitungsstufen anteilig verwendet wird.according to one or more of claims 1 to 3, characterized in that that the computer (450; Fig. 9) is shared by each of a number of processing stages. 209818/0666209818/0666