DE2129891A1 - Data processing system - Google Patents

Description

PatentanwaltPatent attorney

Dipl.-Phys.Leo ThulDipl.-Phys. Leo Thul

7 Stuttgart7 Stuttgart

J.Janssens 2-23-1J. Janssens 2-23-1

INTERNATIONAL STANDARD ELECTRIC CORPORATION, NEW YORKINTERNATIONAL STANDARD ELECTRIC CORPORATION, NEW YORK

DatenverarbeitungsanlageData processing system

Die Erfindung betrifft eine Datenverarbeitungsanlage mit einem Speicher zur Speicherung einer Anzahl Datenwörter und einer Anzahl Befehlswörter, von denen wenigstens eines eine Adresse zur Auffindung eines Datenwortes und eine erste Information aufweist,mit der in dem gefundenen Datenwort in Verbindung mit einer zweiten Information ein durch die erste und zweite Information bestimmter Wortteil gefunden werden kann.The invention relates to a data processing system with a memory for storing a number of data words and one Number of command words, at least one of which is an address for locating a data word and a first piece of information has, with the in the found data word in connection with a second piece of information, a word part determined by the first and second pieces of information can be found.

Eine derartige Datenverarbeitungsanlage ist bereits aus der belgischen Patentschrift Nr. 736 922 bekannt. Dort enthält das Befehlswort nicht nur die erste Information, die die Länge des Wortteils angibt - sondern auch die zweite Information, die die Lage des Wortteils anzeigt. Das bedeutet, daß in jedem Befehlswort zur Bereitstellung beider Arten von Informationen.Bits reserviert sein müssen, beispielsweise vier Bits zur Anzeige der Wortteillänge in Wörtern mit 16 Bits und weitere ..vier Bits zur Angabe der Lage des Wortteils. Gemäß der belgischen Patentschrift Nr. 736 923 ist es möglich, die Zahl der für diesen Zweck reservierten Bits geringer als acht zu halten, beispielsweise auf 7 zu begrenzen, zwar durch Verwendung einer logischen Schaltung, die die beiden getrennten Informationsarten aus den beiden Bitreihen mit weniger Bits erzeugt.Such a data processing system is already off the Belgian patent specification No. 736 922 known. Contains there the command word not only contains the first piece of information, which specifies the length of the word part - but also the second piece of information, which shows the position of the word part. This means that both types of Information.Bits must be reserved, for example four bits to indicate the word part length in words with 16 bits and further .. four bits to indicate the position of the word part. According to Belgian patent specification No. 736 923 it is possible to to keep the number of bits reserved for this purpose less than eight, for example to limit it to 7, through Use of a logic circuit that separates the two types of information from the two bit rows with fewer bits generated.

Die Aufgabe der Erfindung besteht darin, eine Datenverarbeitungsanlage der obengenannten Art zu schaffen, bei der noch 14.Juni 1971The object of the invention is to provide a data processing system of the type mentioned above, on June 14, 1971

Krü/Mr -/-Krü / Mr - / -

-109884/1645-109884/1645

- 2,-J.Janssens 2-2J5-1 " ~- 2, -J.Janssens 2-2J5-1 "~

weniger Bits in einenBefehlswort für den genannten Zweck erforderlich sind. Dies wird gemäß der Erfindung dadurch erreicht, daß die zweite Information in ein zweites Datenwort eingegeben ist, und daß Mittel vorgesehen sind, die den Wortteil mittels der ersten und zweiten Information aus dem ersten Datenwort herausholen.fewer bits are required in a command word for the stated purpose are. According to the invention, this is achieved by that the second information is entered in a second data word, and that means are provided which the word part by means of extract the first and second information from the first data word.

Eine weitere Ausbildung der Erfindung ist dadurch gekennzelehnet, daß für eine vorgegebene Länge des Wortteils die die Lage des Wortteils kennzeichnende Information die Lage des Wortteils in einerReihe von nicht überlappenden Wortteilen bestimmt, die in dem ersten Datenwort enthalten sind, daß die die Lage des Wortteils kennzeichnende Information aus einer von Ii-M Bits besteht, daß das erste Datenwort eine Anzahl Bits aufweist,Another embodiment of the invention is characterized in that that for a given length of the word part the position of the word part characterizing information the position of the word part in a series of non-overlapping parts of the word, which are defined in the first data word contains that the position of the word part identifying information from one of Ii-M bits consists that the first data word has a number of bits,

N-I NN-I N

die größer als 2 und daher etwa 2 ist, und daß daswhich is greater than 2 and therefore about 2, and that the

M
Wortteil 2 Bits aufweist, wobei die Wortteillänge durch P BitsM.
Word part has 2 bits, the word part length being P bits

P-ί P angegeben und P durch 2 —£r N -^f - 2 bestimmt ist.P-ί P given and P is determined by 2 - £ r N - ^ f - 2.

Eine weitere Aufgabe der Erfindung besteht darin, äine Datenverarbeitungsanlage der genannten Art anzugeben, die besonders ' zurjeinfachen, aufeinanderfolgenden Bestimmung einer Anzahl von Wortteilen geeignet ist. Diese Aufgabe wird dadurch gelöst, daß im Speicher aus ersten Datenwörtern gebildete Tabellenvorgesehen sind, in denen jeweils die Wortteile der Datenwörter die gleiche Länge haben, und daß das zweite Datenwort durch eine zusätzliche Adresse gebildet ist, die aus einer Binärzahl und einer folgenden Wortteillängeninformation aus N-M Bits besteht, wobei diese Gesamtinformation eine Lagen-' adresse des Wortteils in einer der Tabellen darstellt.Another object of the invention is to provide a data processing system of the type mentioned to indicate the particular 'for the simple, successive determination of a number of parts of a word is suitable. This task is solved by that tables formed from first data words are provided in the memory are, in each of which the word parts of the data words have the same length, and that the second data word is formed by an additional address consisting of a Binary number and a following word part length information consists of N-M bits, this total information being a position ' represents the address of the word part in one of the tables.

Gemäß einer weiteren Ausbildung der Erfindung wird vor der Verarbeitung des Befehlswortes das zweite Datenwort in einem Register gespeichert und wird zum aufeinanderfolgenden Auslesen der Wortteile der Tabelle,der Inhalb des zweiten Datenwortes jeweils um 1 verringert, wenn ein WortteiLbestimmt According to a further embodiment of the invention, before the Processing of the command word the second data word in one Register is stored and is used for successive reading of the word parts of the table, the inside of the second data word is reduced by 1 if a word part is determined

109884/1848109884/1848

- 3 J.Janssens 2-23-1- 3 years Janssens 2-23-1

worden ist.has been.

Gemäß einer bevorzugten Ausführung der Erfindung weist die Datenverarbeitungsanlage eine Anzahl von Tabellen aus ersten Datenwörtern auf, wobei jede Tabelle durch eine Anzahl von benachbarten, nicht überlappenden Wortteilen gleicher Länge gebildet ist. Jedes dieser Wortteile kann mit Hilfe eines Befehlswortes bestimmt werden. welches eine die Wortteillänge L = 2 bestimmende Binärzahl aus P Bits mit dem Dezimalwert M und eine Adresse enthält,die Zugang zu einer solchen Tabelle verschafft, die nur Wortteile dieser Länge aufweist. Zur Bestimmung eines solchen Wortteiles wird ferner ein zweites Datenwort benutzt, welches in einem Indexregister gespeichert ist und die Lage des Wertteils in der Tabelle anzeigt* Diese Lage ist durch die Adresse eines ersten Wortes in dieser Tabelle und durch, die Zahl eines ersten Wortteils in diesem ersten Wort gegeben, wobei dieseAccording to a preferred embodiment of the invention, the Data processing system on a number of tables from first data words, each table by a number of adjacent, non-overlapping word parts of the same length is formed. Each of these parts of the word can with the help of a Command word can be determined. which one the word part length L = 2 determining binary number consisting of P bits with the decimal value M and an address that gives access to a provides such a table that only has word parts of this length. To determine such a part of the word, also uses a second data word, which in a Index register is stored and shows the position of the value part in the table * This position is determined by the address of a first word in this table and by, given the number of a first word part in this first word, this being

N .Zahl N -M Bits hat, wenn die Länge des ersten Wortes 2 beträgt.N number has N -M bits if the length of the first word is 2 amounts to.

Die Erfindung wird nun anhand eines Ausführungsbeispieles näher erläutert.The invention will now be explained in more detail using an exemplary embodiment.

Die in Pig.l gezeigte Datenverarbeitungsanlage weist einen · Speicher MEM und eine Rechen* und Steuereinrichtung AOU auf.The data processing system shown in Pig. 1 has a Memory MEM and a computer * and control device AOU.

Der Speicher MEM dient zur Speicherung einer Anzahl von Befehlswörtern aus jeweils l6 Bits (LSX)und einer Anzahl Datenwörter aus jeweils l6 Bits (DWl und DW2)·,, Jedes D&tenwort DWl wird durch eine Folge von benachbarten, nicht überlappenden Wortteilen gleicher Länge, beispielsweise SLO bis SL3, gebildet , wobei die durch Wortteile gleicher Länge gebildeten Datenwörter jeweils in einer Tabelle des Speichers enthalten sind.The memory MEM is used to store a number of command words each consisting of 16 bits (LSX) and a number of data words from 16 bits each (DW1 and DW2) · ,, each D & tenwort DW1 is formed by a sequence of adjacent, non-overlapping word parts of the same length, for example SLO to SL3, with those formed by word parts of the same length Data words are each contained in a table of the memory.

Die Recheneinrichtung der Einrichtung ACü weist ein Register M für l6 Bits, einen Akumulator A für 16 Bits, eiaaThe computing device of the device ACü has a register M for 16 bits, an accumulator A for 16 bits, eiaa

10988A/164S10988A / 164S

J.Janssens 2-23-1J. Janssens 2-23-1

adressen-Register Y für 16 Bits, einen Befehlszähler P für 16 Bits zur Speicherung der Adresse eines ausgeführten oder auszuführenden Befehls, ein Indexregister X für 16 Bits und eine Addierschaltung AD auf.address register Y for 16 bits, an instruction counter P for 16 bits for storing the address of an executed or to be executed command, an index register X for 16 bits and an adder circuit AD.

Die Steuereinrichtung der Einrichtung ACU setzt sich aus einer Steuerschaltung CD zur Steuerung der verschiedenen Operationen, einem Register P für 7 Bits zur Speicherung des Operationscodes eines Befehls, einem Pufferregister MRB für 2 Bits, einem Wortteil-Register S für l6 Bits, einem bistabile Schaltungen BPCY, BICY, BACY und BBCY aufweisenden Phasenregister PR, einem Funktionsdekodierer FDEG zar Dekodierung des Funktion- oder Operationscodes eines Befehlswortes, einem Worttell-Decodierer SDEC und einem Mäskengenerator MGC zusammen.The control device of the device ACU consists of a control circuit CD for controlling the various Operations, a register P for 7 bits for storage of the operation code of an instruction, a buffer register MRB for 2 bits, a word part register S for 16 bits, a bistable circuits having BPCY, BICY, BACY and BBCY Phase register PR, a function decoder FDEG zar decoding the function or operation code of a command word, a word tell decoder SDEC and a mask generator MGC together.

Die Eingänge der Zellen 00 - I5 des Registers M sind an die Ausgänge der entsprechenden Ausgangszellen 00 - 15 des . SpeicheisMEM angeschlossen. Die Eingänge der Zellen 00 des Registers P sind mit den Ausgängen der entsprechenden Zellen 00 - 06 dieses Speichers MEM:verbunden. Die Ausgänge der genannten Zellen 00 - 15 des Register M sind ebenfalls mit den entsprechenden Addiereingängen AGOO - AGI5 der Addierschaltung AD über UND-Schaltungen GOOO-GOI5 verbunden _f die durch das Ausgangssignal ccö der Steuerschaltung CD gesteuert werden. Die anderen Eingänge QOO - Ql4 der Addierschaltung AD sind an die entsprechenden Ausgänge der Zellen 00 - 14 des Indexregister X über UND-Schaltungen GlOO- Gl14 angeschlossen^ die durch das Ausgangssignal ccl der Stauerschaltung CD gesteuert werden. Die 16 Ausgänge der A&dlerschaltung AD sind mit den Eingängen der entsprechenden Zellen ÖO - 15 des Registers Y über UND-Schaltungen G200 - G215 verbunden, die durch das Äusgängssignai cc2 der Steuerschaltung CD gesteuert werden. Das Register Y-stt-Zugang zum Speicher MEM.The inputs of the cells 00 - I5 of the register M are connected to the outputs of the corresponding output cells 00 - 15 of the. SpeicheisMEM connected. The inputs of the cells 00 of the register P are connected to the outputs of the corresponding cells 00-06 of this memory MEM :. The outputs of said cells 00-15 of the register M are also connected to corresponding Addiereingängen agoo - the adder circuit AD _f connected via AND circuits GOOO-GOI5 AGI5 to be by the output signal of the control circuit CD CCoE controlled. The other inputs QOO-Q14 of the adder circuit AD are connected to the corresponding outputs of cells 00-14 of the index register X via AND circuits GlOO-Gl14 which are controlled by the output signal ccl of the jam circuit CD. The 16 outputs of the analog circuit AD are connected to the inputs of the corresponding cells ÖO-15 of the register Y via AND circuits G200-G215, which are controlled by the output signal cc2 of the control circuit CD. The register Y-stt-access to the memory MEM.

-A-A

Die Zellen 07 und 08 des Registers M sind an die entsprechenden Zellen 07 und 08 des Pufferregisters MRB über UND-Schaltungen G207 und G208 angeschlossen, die durch ein Ausgangssignal cc3 der Stauerschaltung CD gesteuert werden. Die Zellen 09 15 des Registers M sind an die entsprechenden Zellen 00 des Registers Y über UND-Schaltungen G4O9 - G4l5 angeschlossen, welche durch ein Ausgangssignal cc4 der Steuerschaltung CD gesteuert werden. .The cells 07 and 08 of the register M are to the corresponding Cells 07 and 08 of the buffer register MRB connected via AND circuits G207 and G208, which are generated by an output signal cc3 of the jam circuit CD can be controlled. The cells 09 15 of the register M are to the corresponding cells 00 of the Register Y connected via AND circuits G4O9 - G4l5, which by an output signal cc4 of the control circuit CD being controlled. .

Die Zellen 07 und 08 des Pufferregister MRB sind mit den entsprechenden Eingangsdrähten m07 und m08 des Wortteildecodierers SDEC über UND-Schaltungen G507 und G5O8 verbunden, die durch ein Ausgangssignal cc5 der Steuerschaltung CD gesteuert werden. Die Speicherzellen 12 - 15 des Registers X sind an die entsprechenden Eingangsdrähte xl2 - xl5 desselben Wortteil-Decodierers SDEC über UND-Schaltungen G512-G515 angeschlossen, die durch dasselbe Ausgangssignal cc5 der Steuerschaltung CD gesteuert werdeni Die Ausgangsadern fbO-The cells 07 and 08 of the buffer register MRB are connected to the respective input wires m07 and m08 of the partial word decoder SDEC via AND circuits G507 and G508 which are controlled by an output signal cc5 of the control circuit CD. The memory cells 12 - 15 of the register X are connected to the corresponding input wires xl2 - xl5 of the same word part decoder SDEC via AND circuits G512-G515, which are controlled by the same output signal cc5 of the control circuit CD i The output wires fbO-

fb]5 und IbO - IbJ des Wortteil-Decodierers SDEC sind mit dem Maskengenerator MGC verbunden, dessen Ausgänge mkOO - mkl5fb] 5 and IbO - IbJ of the word part decoder SDEC are with the Mask generator MGC connected, the outputs of which are mkOO - mkl5

) die entsprechenden UND-Schaltungen G600 - G615 steuern. Diese UND-Schaltungen verbinden die Zellen 00 - 15 des Registers M mit den Zellen 00 - I5 des WorttelL-Registers S und werden ferner durch ein-Ausgangssignal cc6 der Steuerschaltung CD gesteuert. ■ · ' · ■ ·.) control the corresponding AND circuits G600 - G615. These AND circuits connect cells 00-15 of register M with cells 00 - I5 of the WorttelL register S and are furthermore by an output signal cc6 of the control circuit CD controlled. ■ · '· ■ ·.

ι Die Ausgänge der Zellen 00 - 06 des Registers P sind an den Funktionsdecodierer PDEC angeschlossen, dessen Ausgänge mit der Steuerschaltung CD.verbunden sind. Die Steuerschaltung CD sorgt für die genannten Ausgangssignale ccO - cc6.ι The outputs of cells 00-06 of register P are to the Function decoder PDEC connected, its outputs are connected to the control circuit CD. The control circuit CD provides the aforementioned output signals cc0-cc6.

Es sei darauf hingewiesen, daß nur die zum Verständnis der Erfindung unbedingt erforderlichen Teile der Datenverarbeitungsanlage gezeigt sind und beschrieben werden.It should be noted that only those necessary to understand the Invention absolutely necessary parts of the data processing system are shown and described.

109 8 84/16 AS.109 8 84/16 AS.

• ■ ■-■■.' ..:,- β - -■'■■• ■ ■ - ■■. ' ..:, - β - - ■ '■■

J.Janssens 2-2>l 2129831^J.Janssens 2-2> l 2129831 ^

Die Datenverarbeitungsanlage ist.so ausgebildet, daß sie jeden im Speicher MEM gespeicherten Befehl in minimal einem und maximal vier Verarbeitungszyklen P, I, A und B ausführt, wobei jeder Zyklus eine Dauer von beispielsweise einer Mikrosekunde aufweist. Während jedes dieser Zyklen befindet sich eine betreffende der bistabilen Schaltungen BPCY, BICY, BA.CY und BBCY des Phasenregisters PR in ihrem 1-Zustand, wobei jede einem Zyklus zugeordnete bistabile Schaltung in ihren 1-Zustand am Ende des vorhergehenden Zyklus gesetzt wird und in ihren 0-Zustand am Beginn des zugeordneten Zyklus durch die Steuerschaltung CD zurückgestellt wird.The data processing system is designed so that it can handle every executes the command stored in the memory MEM in a minimum of one and a maximum of four processing cycles P, I, A and B, each cycle having a duration of, for example, one microsecond having. During each of these cycles there is a relevant one of the bistable circuits BPCY, BICY, BA.CY and BBCY of the phase register PR in their 1 state, each bistable circuit associated with a cycle is set to its 1 state at the end of the previous cycle and in their 0 state at the beginning of the associated cycle is reset by the control circuit CD.

Der am 1-Ausgang einer im 1-Zustand befindlichen bistabilen Schaltung erzeugte Impuls ist ein Ein-Mikrosekunden-Zyklus-Impuls. Während eines jeden solchen Impulses werden vier aufeinanderfolgende Zeitimpulse TOl bis T04 gleicher Länge in der Steuerschaltung CD erzeugt. Die Zeitimpulse TOl - T04 der Zyklen P, I, A und B sind in den Flußdiagrammen der Figuren 2 und 3 gezeigt, und zwar in Figur 2 die Zeitimpulse PTOl ,- FT04 und in Figur 3 die Zeitimpulse ITOl - IT04, ATOl - AT04 und BTOl- BT04. Die Tatsache, daß diese Zeitimpulse mit ,unterschiedlicher Länge dargestellt sind, ist ohne Bedeutung.The one at the 1 output of a bistable that is in the 1 state The circuit generated pulse is a one microsecond cycle pulse. During each such pulse, four successive time pulses TO1 to T04 are of the same length generated in the control circuit CD. The time pulses TOl - T04 of cycles P, I, A and B are in the flow charts of the Figures 2 and 3 shown, namely in Figure 2 the time pulses PTOl, - FT04 and in Figure 3 the time pulses ITOl - IT04, ATOL - AT04 and BTOl- BT04. The fact that these time pulses are shown with different lengths is irrelevant.

Anhknd der Figur 1 und der Flußdiagramme in den Figuren 2 und 3 wird die Arbeitsweise der Datenverarbeitungsanlage in Verbindung mit der Ausführung eines Befehls! im folgenden näher beschrieben, welcher die Bestimmung eines Wortfceiles in einer der obengenannten Tabellen des Speicher MEM und die- Speicherung dieses Wortteils in einem Akumulator A erlaubt. Dieser Befehl ist.das Befehlswort LSX, welches./ durch die den Punktionscode bildendea Bits FCOO - FC06, durch die Länge der zu bestimmenden Wortteile kennzeichnenden Bits M07; und Μθ8_Λ und durch die eine Adresse bildenden Bits YB09.- YBl5 gebildet wird, wodurch in Verbindung mit JWith reference to FIG. 1 and the flow charts in FIGS. 2 and 3, the mode of operation of the data processing system in connection with the execution of a command! Described in more detail below, which allows the determination of a word file in one of the above-mentioned tables of the memory MEM and the storage of this word part in an accumulator A. This command is. The command word LSX, which. / Is formed by the bits FCOO - FC06 forming the puncture code, by the length of the word parts to be identified by the bits M07; and Μθ8 _Λ and by the bits forming an address YB09.-YBl5 is formed, whereby in connection with J

-T-J.Janssens 2-23-1 -T- J. Janssens 2-23-1

einer Information, die in einem im Indexregister X gespeicherten Datenwort enthalten ist, das gewünschte Wortteil in der Wortteile der verlängten Länge aufweisenden.Speichertabelle ge-, funden werden kann. Es wird daher angenommen daß während der Verarbeitung eines vorhergehenden Befehls ein Datenwort vom Speicher MEM in das Indexregister X eingespeichert worden ist, wobei dieses Datenwort durch die Bits XO - Xl 5 gekennzeichnet ist, welche die Nummer bzw. Zahl des in einer Speichertäbelle zu bestimmenden Wortteils bilden. Dies Datenwort möge eine zusätzliche Adresse eines Wortes in einer Tabelle und eine folgende Lageadresse eines Wortteils in dem letztgenannten Wort enthalten. Wie später noch näher erläutert wird, wird die zusätzliche Adresse wenigstens durch die Bits XO - XIl und höchstens durch die Bits XO- Xl4 gebildet, während die Wortteillageadresse durch die übrigen Bits gebildet wird.information stored in an index register X Data word is contained, the desired word part in the word parts of the extended length having. can be found. It is therefore believed that during the processing of a previous command a data word has been stored in the index register X by the memory MEM, this data word being represented by the bits XO-Xl 5 is marked, which form the number or number of the word part to be determined in a memory table. This data word may an additional address of a word in a table and a subsequent location address of a word part in the contain the latter word. As will be explained in more detail later, the additional address is at least determined by the bits XO - XIl and formed at most by the bits XO- Xl4, while the partial word address is formed by the remaining bits.

Während der Ausführung des letzten Zyklus desjenigen Befehls, der dem Befehlswort LSX unmittelbar vorangeht, wird das Lesen des Speichers, MEM gestartet. Hierbei wird das Speicherwort an der im Register Y und im Programmzähler P gespeicherten Adresse YA ausgelesen. In dem Augenblick, in dem der letzte Zyklus endet, werden die Register M und F gelöscht und wird die im Phasenregister PR enthaltene und einem F- oder Heranholzyklus zugeordnete bistabile Schaltung BFCY durch die Steuerschaltung CD in ihren 1-Zustand versetzt. Demzufolge wird ein F- oder Heranholzyklus gestartet, in dem vier aufeinanderfolgende Zeitimpulse FTOl- FT04 durch die Steuerschaltung CD erzeugt werden.During the execution of the last cycle of the command which immediately precedes the command word LSX, reading of the memory, MEM, is started. Here the memory word at the one stored in register Y and in program counter P. Address YA read out. The moment the last Cycle ends, registers M and F are cleared and will those contained in the phase register PR and an F or fetch cycle associated bistable circuit BFCY is set in its 1 state by the control circuit CD. As a result an F or fetch cycle is started in which four successive time pulses FTOl-FT04 by the control circuit CD can be generated.

Während des ersten Zeitimpulses FTOl des Heranholzyklus werden der 16-Bit'^Befehl, der im Speicher MEM mittels der im Register Y gespeicherten Adresse YA adressiert worden war, im Register M und der 7-Bit-Funkt!ons- oder Operationscode dieses Befehls im Register F empfangen. Es sei angenommen, daß dieser Befehl dTirch den den obengenannten Befehl LSX anzeigenden, T-SJit-Funktlonsexsdle FCOO - FC06, durch die Bits MÖf, MöS furDuring the first time pulse FTOl of the fetch cycle the 16-bit '^ instruction, which is stored in the memory MEM by means of the in the register Y stored address YA was addressed in the register M and the 7-bit function or operation code of this command received in register F. Assume that this command dTirch the T-SJit-Funktlonsexsdle indicating the above command LSX FCOO - FC06, through the bits MÖf, MöS fur

TG9884/164S ■--' -/-TG9884 / 164S ■ - '- / -

Wortteillängenanzeige und die β-Bit-Adresse YB09 - YB15 gebildet wird.Part of the word length display and the β-bit address YB09 - YB15 formed will.

Die Wortteillänge ist durch die 2 Bits M07 und MO8 im Befehlswort gekennzeichnet, weil so die Bestimmung von 4 verschiedenen Wortteillängen entsprechend der Formel L = 2 in einem l6-Bit- oder 2 -Bit-Wort ermöglicht wird, wobei M = M07 -2¹ + MO8 ■· ist. Wenn MOT MOB = 00, 01, 10 und 11 ist, sind die entsprechenden Wortteillängen 1, 2, 4 und 8.The word part length is identified by the 2 bits M07 and MO8 in the command word, because this enables 4 different word part lengths to be determined according to the formula L = 2 in a 16-bit or 2-bit word, where M = M07 -2 ¹ + MO8 ■ · is. If MOT MOB = 00, 01, 10 and 11, the corresponding word part lengths are 1, 2, 4 and 8.

Um im allgemeinen N verschiedene Wortteillängen in einem 2 -Bit-Wort entsprechend der Formel L = 2 zu kennzeichnen, werden P Bits erforderlich, wobei P gekennzeichnet ist durchTo generally N different word part lengths in one 2-bit word to be identified according to the formula L = 2, P bits are required, where P is indicated by

P-I ρ
2 <N * ^ 2 .PI ρ
2 <N * ^ 2.

Es sei darauf hingewiesen, daß durch die Kennzeichnung der Wortteillängen im Befehlswort in der obengenannten Weise eine Einsparung von Bits erzielt wird.It should be noted that the identification of the Word part lengths in the command word in the above-mentioned manner Saving of bits is achieved.

Derr7-Bit-Funktionscode FCOO - FCO6 wird im Decodierer FDEC decodiert,und dadurch wird einer der Ausgänge dieses Decodierers aktiviert. Es seinangenommen, dai3 der Ausgang LSX aktiviert wird. Dadurch wird angezeigt, daß der Befehl das Befehlswort LSX 1st. Nach dem die Steuerschaltung CD den aktivierten Ausgang LSX erkannt hat, nimmt sie die notwendigen Schritte zur Steuerung der Ausführung der verschiedenen durch diesen Befehl gekennzeichneten Operationen vor. The 7-bit function code FCOO - FCO6 is used in the decoder FDEC is decoded and thereby becomes one of the outputs of this decoder activated. It is assumed that the LSX output is activated will. This indicates that the command is the command word LSX 1st. After the control circuit CD the activated output LSX detects it, it takes the necessary steps Control the execution of the various operations identified by this command.

Während des obengenannten ersten Zeitimpulses FTOl des Her- ' anholzyklus werden auch die in den entsprechenden Zellen 07 und 08 des Registers M gespeicherten Bits MO? und M08 über die UND-Schaltungen G3O7 und G308 unter Steuerung des Ausgangsgangssignäls cc3 der Steuerschaltung Ci) zum- Pufferregister MRB übertragen.During the above-mentioned first time pulse FTO1 of the fetch cycle, the cells in the corresponding cells 07 and 08 of the register M stored bits MO? and M08 via the AND circuits G3O7 and G308 under control of the output signal cc3 of the control circuit Ci) to the buffer register Transfer MRB.

Während des zweiten Zeitimpulses PT02 des Heranholzyklus und unter Steuerung des Ausgangssignals cc5 werden die Bits M07 und M08 vom Pufferregister MRB über die UND-Schaltungen G507 und G5O8 und die Eingänge mO7 und mO8 zum Wortteil-Decodierer SDEC übertragen, während die Bits X12 bis XI5 vom Register X über die UND-Schaltungen G512 - G515 und die Eingänge xl2-xl§ zum selben Wortteil-Decodierer SDEC übertragen werden.During the second time pulse PT02 of the fetch cycle and under control of the output signal cc5, bits M07 and M08 from the buffer register MRB through the AND circuits G507 and G5O8 and the inputs mO7 and mO8 to the word part decoder SDEC are transmitted while bits X12 to XI5 from register X via the AND circuits G512-G515 and the inputs xl2-xl§ to the same word part decoder SDEC.

Der Wortteil-Decodierer SDEC weist eine (nicht gezeigte) erste logische Schaltung zur Errechnung der Länge L des Wortteiles aus den empfangenen Bits M07 und MO8 auf. Diese erste logische Schaltung enthält 4 UND-Schaltungen, welche die folgenden Ausgangssignale erzeugt, wenn die Wortteillänge gleich 1, 2, 4 und 8 Bits beträgt. Diese Signale besitzen die BOOLE'sehe Punktionen : XE12= EBÖ7· LBO8, XE13=LBÖ7- LBO8, XE14= LB07«LBÖ8 und XEI5= LB07 · LBO8.The word part decoder SDEC has a (not shown) first logic circuit for calculating the length L of the word part from the received bits M07 and MO8. These first logic circuit contains 4 AND circuits, which generates the following output signals when the word part length equals 1, 2, 4 and 8 bits. These signals have the BOOLE punctures: XE12 = EBÖ7 LBO8, XE13 = LBÖ7- LBO8, XE14 = LB07 «LBÖ8 and XEI5 = LB07 · LBO8.

Für jede dieser Wortteillängen 1,2,4 und 8 ist eine entsprechende Tabelle im Speicher MEM vorgesehen, die aus 16-Bit-Wörtern aus l6, 8, 4 und benachbarten, nicht überlappenden Wortteilen besteht. Selbstverständlich kann die Wortteillage innerhalb eines solchen l6-Bit-Wortes durch 4, J>, 2 und 1 Bits gekennzeichnet werden, und zwar durch die Bits X12-XI5, XI3 - XI5, Xl4 - XI5 und XI5. Abhängig von derrLänge des zu bestimmenden Wortteiles wird damit eine veränderliche Zahl von Bits des im Indexregister gespeicherten Datenwortes benötigt, die Wortteillage in einem Wort einer Speichertabelle zu kennzeichnen. Dasselbe gilt für die zusätzliche Adresse, die einen Teil des im Indexregister gespeicherten Datenwortes bildet, weil diese zusätzliche Adresse abhängig von der Länge des zu bestimmenden Wortfeeils 1,2,4 und 8 durch die Bits XO - XIl, XO - X12, XO - Xl? und XO - Xl4 gebildet wird.For each of these word part lengths 1, 2, 4 and 8 a corresponding table is provided in the memory MEM, which table consists of 16-bit words from 16, 8, 4 and adjacent, non-overlapping word parts. Of course, the partial word position within such a 16-bit word can be identified by 4, J>, 2 and 1 bits, namely by the bits X12-XI5, XI3-XI5, X14-XI5 and XI5. Depending on the length of the word part to be determined, a variable number of bits of the data word stored in the index register is required to identify the word part position in a word of a memory table. The same applies to the additional address, which forms part of the data word stored in the index register, because this additional address depends on the length of the word arrow 1,2,4 and 8 to be determined by the bits XO - XIl, XO - X12, XO - Xl ? and XO - X14 is formed.

Mit anderen Worten weist die zusätzliche Adresse in dem imIn other words, the additional address in the im

N 4 /-Indexregister X gespeicherten Wort mit 2 = 2 = 16 BitsN 4 / index register X stored word with 2 = 2 = 16 bits

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- 10 - ■
J.Janssens 2-23-1 ο 1 9 q q q i- 10 - ■
J.Janssens 2-23-1 ο 1 9 qqqi

12 + M Bits auf, während die Wortteillageinformation N-M oder 4 - M Bits besitzt.12 + M bits, while the word part position information N-M or has 4 - M bits.

Von den die Wortteillage in einem 16-Bit-Wort kennzeichnenden N-M oder 4, 3>2 oder 1 Bits werden die die Lagen des ersten und des letzten Bits des Wortteils in diesem 16-Bit-Wort + durch Ergänzung dieser N-M Bits auf der rechten Seite mit Nullen bzw. Einzern, bis eine N-Bit- oder 4-Bit-Zahl erreicht wird.Of the N-M or 4, 3> 2 or 1 bits that characterize the partial word position in a 16-bit word, the positions of the first and the last bit of the word part in this 16-bit word + by completing these N-M bits on the right-hand side with zeros or ones until an N-bit or 4-bit number is achieved.

Wenn beispielsweise L = 2 ist, wird eine Wortteillage unter 8 möglichen benachbarten nicht überlappenden Lagen in einem l6rBit>Wbrt einer Tabelle durch XI3, Xl4,X15 gekennzeichnet. Das erste Bit befindet sich dann in der Lage XI3 Xl4 Xl*jO, und das letzte Bit befindet sich in der Lage XI3 Xl4 X151. Für den Fall XI3 Xl4 Xl5 = 011 ist das 2-Bit-Wortteil in der 2-Bit-Lage 3 des l6-Bits-Wortes, während das erste Bit dieses Wortteils in der Lage 0110 oder 6 und das letzte Bit dieses Wortteil in der Lage Olli oder 7 dieses Wortes ist.For example, if L = 2, one word sub-position among 8 possible adjacent non-overlapping positions becomes in one l6rBit> Wbrt of a table marked by XI3, Xl4, X15. The first bit is then in position XI3 Xl4 Xl * jO, and the last bit is in position XI3 Xl4 X151. For the case XI3 Xl4 Xl5 = 011 the 2-bit word part is in the 2-bit position 3 of the 16-bit word, while the first bit of this word part is in position 0110 or 6 and the last bit this part of the word is in the position of Olli or 7 of this word.

Wenn beispielsweise L = 8 ist, wird die Wortteillage unter 2 möglichen Lagen in einem 16-Bit-Wort durch XI5 gekennzeichnet. Das erste und letzte Bit befindet sich in der Lage XI5OOO bzw. XI5111. Für den Fall XI5 = 1 befindet sich das 8-Bit-Wortteil in der 8-Bit-Lage des l6-Bit-Wortes während das erste und letzte Bit dieses Wortteils sich in der Lage 1000 oder 8 bzw. 1111 oder 15 dieses Wortes befindet.For example, if L = 8, the sub-word will be below 2 possible positions in a 16-bit word identified by XI5. The first and last bit is in position XI5OOO or XI5111. For the case XI5 = 1 is the 8-bit word part in the 8-bit position of the 16-bit word while the first and last bit of this word part is in position 1000 or 8 or 1111 or 15 of this word.

Die Bits FBO - FB3 und LBO - LB3 der die Lagen des ersten und letzten Bits eines Wortteils in einem 16-Bit-Wort kennzeichnenden 4-Bit-Zahlen haben unter Berücksichtigung des Vorhergesagten folgende Werte , wenn L=I oder XE12=1, L=2 oder.XE13=l, L=4 oder XEl4=l, L=8 oder XEl5=1.isttThe bits FBO - FB3 and LBO - LB3 of the 4-bit numbers characterizing the positions of the first and last bits of a word part in a 16-bit word have, taking into account the Predicted following values when L = I or XE12 = 1, L = 2 or XE13 = 1, L = 4 or XEl4 = 1, L = 8 or XEl5 = 1

+ anzeigende Zahlen+ indicating numbers

- 11 J.Janssens 2-23-1 9 19QR QI- 11 J. Janssens 2-23-1 9 19 QR QI

LL. XE12XE12 PBOPBO FBIFBI FB2FB2 • FB3• FB3 EBOEBO EBlEBl LB2LB2 LB3LB3 11 XE13XE13 X12X12 X13X13 X14X14 X15 "X15 " Xl 2Xl 2 X13X13 X14X14 X15X15 22 XEl4XEl4 X13X13 Xl4Xl4 X5X5 00 X13X13 xi4xi4 X15X15 11 44th XE15XE15 Xl4Xl4 X15X15 00 00 X14X14 X15X15 11 11 88th XlSXlS 00 00 00 X15X15 11 11 11

Der Wortteil-Decodierer SDEC weist eine (ebenfalls nicht gezeigte) zweite logische Schaltung auf, welche für die obengenannten Bits FBO - FB3 und LBO - LB3 sorgt und welche auf der obengenannten Tabelle basiert. Diese zweite logische Schaltung liefert die folgenden Signale, die in BOOIE'scher Form dargestellt sind und an den Ausgängen IbO - Ib3 und fbO- fb3 auftreten:The word part decoder SDEC has a (also not shown) second logic circuit on which for the above Bits FBO - FB3 and LBO - LB3 and which is based on the table above. This second logical one The circuit supplies the following signals, which are shown in BOOIE form and at the outputs IbO - Ib3 and fbO- fb3 occur:

FBOs LBOS (ΧΕ12·Χ12+ΧΕ13·Χ13+ΧΕ14*Χ14+ΧΕ15·Χ15)·ΟΟ5 FBlH (XE12-X13+XE13'X14+XE14-X15)«ec5 LBl= (XE12·XI3+XEI3 »X14+XE14-X15+XE15)·cc5 FB2H (XE12'Xl4+XE13rX15);cc5
LB2S (XE12-'Xl4+XE13-X15+XEl4rXE15) *cc5 FB3= (XE12»X15)'CC5
LB3s (XE12'X15+XE13+XE14+XE15)'CC5FBOs LBOS (ΧΕ12 · Χ12 + ΧΕ13 · Χ13 + ΧΕ14 * Χ14 + ΧΕ15 · Χ15) · ΟΟ5 FBlH (XE12-X13 + XE13'X14 + XE14-X15) «ec5 LBl = (XE12 · XI3 + XEI3» X14 + XE14- X15 + XE15) cc5 FB2H (XE12'Xl4 + XE13rX15); cc5
LB2S (XE12-'Xl4 + XE13-X15 + XEl4rXE15) * cc5 FB3 = (XE12 »X15) 'CC5
LB3s (XE12'X15 + XE13 + XE14 + XE15) 'CC5

diethe

Es sei bemerkt, daß obengenannten logischen Schaltungen nicht gezeigt worden sind, weil sie entsprechend der BOOIE¹ sehen Funktion in geeigneter Weise aufgebaut sein können.It should be noted that the above-mentioned logic circuits have not been shown because they can be appropriately constructed in accordance with the BOOIE ¹ function.

Wie oben beschrieben wurde, werden die Lagen des ersten undAs described above, the first and

N 'N '

letzten Bits des Wortteils in einem 2 -Bit-Wort durch Ergänzen der die N-M Wortteillage anzeigenden Bits auf der rechten Seite mit M Nullen bzw. Einzern erhalten, bis eine N-Bit-Zahl gewonnen ist. Mit anderen Worten, die Lagen deslast bits of the word part in a 2-bit word by adding of the bits indicating the N-M word sub-position on the right-hand side with M zeros or ones until one N-bit number is obtained. In other words, the locations of the

N ersten und letzten Bits des Wortteiles in einem 2 -Bit-Wort sind Jeweils durch eine N-Bit-Zahl gegeben, welche eine Funktion der Wortteillage in diesem Wort ist. Diese Funktion sehließt eine Multiplikation der die Wortteillage kennzeichnen-N first and last bits of the word part in a 2-bit word are each given by an N-bit number, which is a Function of the word sub-position in this word is. this function there is a multiplication that characterizes the partial word position -

T09S84/164ST09S84 / 164S

- 12-J. Janssens 2-23-1 2 1 ? 9 8 9- 12-y. Janssens 2-23-1 2 1? 9 8 9

den (N - M)-Bit-Zahl mit 2^M ein, welche durch eine Addition einer N-Bit-Konstanten 0000 .bzw. 1111 gefolgt wird. Diese Konstanten sind nur dann 0000 bzw. 1111, wenn das erste Wortteil eines Wortes am Anfang dieses Wortes beginnt. Pur das erste Bit eines Wortteiles ist diese Konstante im allgemeinen eine Funktion der Lage des ersten Bits des ersten Wortteiles in Bezug auf den Anfang dieses Wortes, während für das letzte Bit eines Wortteiles diese Konstante darüberhinaus eine Punktion der Wortteillänge ist.the (N - M) -bit number with 2 ^M , which by adding an N-bit constant 0000 .bzw. 1111 is followed. These constants are only 0000 or 1111 if the first part of a word begins at the beginning of this word. For the first bit of a word part, this constant is generally a function of the position of the first bit of the first word part in relation to the beginning of this word, while for the last bit of a word part this constant is also a puncture of the word part length.

Nachdem die Lagen des ersten und letzten Bits eines Wortteils in einem 16-Bit-Wort in der oben beschriebenen Weise bestimmt worden ist, werden Maskensignale im Maskengenerator MGC erzeugt, um dieses Wortteil aus diesem eine Anzahl von Wortteilen enthaltenden l6-Bit-Wort herauszuziehen. Dies, wird während des zweiten Zeitimpulses PT02 des Heranholzyklus mittels des Maskengenerators MCC durchgeführt, welcher aus einer logischen Schaltung aufgebaut ist, die die Ausgangssignale MKOO - MK15 erzeugt. Die inversen Signale MK00-MK15 haben die folgende BODLE'sche Form:After the positions of the first and last bits of a word part in a 16-bit word are determined in the manner described above has been, mask signals are generated in the mask generator MGC in order to convert this word part from this a number of word parts extract containing 16-bit word. This is done during the second time pulse PT02 of the fetch cycle carried out by means of the mask generator MCC, which consists of a logic circuit that generates the output signals MKOO - MK15. The inverse signals MK00-MK15 have the following BODLE form:

MKOÖ = FBO + PBl + PB2 + FB3MKOÖ = FBO + PBl + PB2 + FB3

MKÖT = PBO +-FBl + PB2 + ΕΒ"0·ΕβΤ·ΕΒ2"·ΕΒΤ ■MKÖT = PBO + -FBl + PB2 + ΕΒ "0 · ΕβΤ · ΕΒ2" · ΕΒΤ ■

MKÖ2 = PBO + PBl + FB2-FB3 + LBÖtLBT-LB2" WÖ3 = PBO + FBl'+ LBÖ'EbT (LB2" + LB5) MKÖT = PBO + PBl (PB2 + FB3) + LBÖrLßT MKÖ5 = PBO + FB1*FB2 + LBO (LET + LB2«LB3) MÖ6 = PBO + PB1;PB2 ·ΡΒ3 + EEÖ (EBT + ES?) MKÖT = PBO + LBÖ (EST + LB2~ + W3) MKÖ2 = PBO + PBl + FB2-FB3 + LBÖtLBT-LB2 " WÖ3 = PBO + FBl '+ LBÖ'EbT (LB2" + LB5) MKÖT = PBO + PBl (PB2 + FB3) + LBÖrLßT MKÖ5 = PBO + FB1 * FB2 + LBO (LET + LB2 «LB3) MÖ6 = PBO + PB1; PB2 · ΡΒ3 + EEÖ (EBT + ES?) MKÖT = PBO + LBÖ (EST + LB2 ~ + W3)

WGB = FBO (PBl + PB2 + FB?) + EBÖ" WGB = FBO (PBl + PB2 + FB?) + EBÖ "

MKÖ9 = PBO (PBl + FB2) + LBÖ + LBT*LB2.-LS5 WW'= PBO (FBl + FB2-PB3) + EBÖ" + ΕβΤ·ΕΒ2" WTT = PBO'PBl + LBO +LBl (LB2" + LB3) MKT2 = PBO?PB1(PB2 + PB?) + LBÖ + LET· * PBO-PBl !FB2 + LBÖ + EBT + LB2-LB3MKÖ9 = PBO (PBl + FB2) + LBÖ + LBT * LB2.-LS5 WW '= PBO (FBl + FB2-PB3) + EBÖ "+ ΕβΤ · ΕΒ2" WTT = PBO'PBl + LBO + LBl (LB2 "+ LB3 ) MKT2 = PBO? PB1 (PB2 + PB?) + LBÖ + LET * PBO-PBl! FB2 + LBÖ + EBT + LB2-LB3

PBOiPBl ·ΡΒ2·ΡΒ3 + LBÖ + LBl + LB2 + L&T + LB2" + LB3PBOiPBl · ΡΒ2 · ΡΒ3 + LBÖ + LBl + LB2 + L&T + LB2 "+ LB3

10 9 8 8 4/1645 V-10 9 8 8 4/1645 V-

- 13 J.Janssens 2-23-1- '- 13 years Janssens 2-23-1- '

Wenn beispielsweise das erste Bit eines 4-Bit-Wortteils sich in der Lage 1000 oder 8 und das letzte Bit eines solchen Wortteils sich in der Lage 1011 oder 11 befinden, dann zeigt die obengenannte Tabelle, daß die Ausgangssignale MK08 MKIl Vorbereitungssignale sind, während die MKOO - MK07 und MK12 - MK15 Sperrsignale sind. Die Signale MKOO te MKl5 erscheinen an den Ausgangsadern- tnkOO - mkl5j die die UND-Schaltungen G6OO - G615 steuern.If, for example, the first bit of a 4-bit word part is in position 1000 or 8 and the last bit of such a word part is in position 1011 or 11, then the table above shows that the output signals MK08 are MKIl preparation signals, while the MKOO - MK07 and MK12 - MK15 are blocking signals. The signals MKOO te MKl5 appear on the output wires tnkOO - mkl5j which control the AND circuits G6OO - G615.

Die obengenannten BOOLE'schen Punktionen MKOO - MK15 werden beim Betrachten der folgenden TabelleThe BOOLE punctures mentioned above are MKOO - MK15 while looking at the following table

0 0 0 0 00 0 0 0 0

1 0 0 0 11 0 0 0 1

2 0 0 102 0 0 10

3 0 0 113 0 0 11

4 0 10 04 0 10 0

5 0 10 15 0 10 1

6 0 1106 0 110

7 0 1117 0 111

8 ίο 008 ίο 00

9 10 0 19 10 0 1

10 10 1 0-1 1 1 1 0 0 1 1 0 1 1 1 1 0 ι ι ι ι und dadurch erhalten, daß für jede Bitlage die Bedingung geschrieben wird, die erfüllt werden sollte, damit dies Bit außerhalb des Wortteilesjd.h. entweder auf die linke Seite der Lage des ersten Bits eines Wortteils oder auf die rechte Seite der Lage des letzten Bits dieses Wortteils, gestellt wird.10 10 1 0-1 1 1 1 0 0 1 1 0 1 1 1 1 0 ι ι ι ι and obtained by writing the condition that should be fulfilled for each bit position so that this bit outside of the word partjd.h. either on the left side of the position of the first bit of a word part or on the right side of the position of the last bit of this word part.

10988A/164510988A / 1645

J.Janssens 2-23-1 21J.Janssens 2-23-1 21

Beispielsweise ist ein Bit in der Lage 5 (0101) außerhalb eines Wortteiles gestellt, wenn es auf der linken Seite eines Wortteils steht, welches als Lage des ersten Bits die 6, 1,... oder 15 hat; dies ist der Fall, wenn FBO + FBl * FB2 = 1 ist. Dieses Bit kann auch auf der rechten Seite eines Wortteils stehen, welches als Lage des letzten Bits die 0, 1,... oder 4 hat; dies ist der Fall, wenn LBOr(LB1+LB2) = 1 ist.For example, a bit in position 5 (0101) is placed outside a word part if it is on the left side of a word part which has 6, 1, ... or 15 as the position of the first bit; this is the case when FBO + FBl * FB2 = 1. This bit can also be on the right-hand side of a word part which has 0, 1, ... or 4 as the position of the last bit; this is the case when LBOr (LB1 + LB2) = 1.

Damit ist ein Bit in der.Lage 5 außerhalb eines Wortteiles gestellt, wenn das Signal MK05 = FBO + FBl ? FB2 + FB2 + LBO (LBl + LB2)= 1 ist. Daher ist MK05 = 1, wenn ein Bit in der Lage 5 sich innerhalb eines Wortteiles befindet.This means that a bit in position 5 is outside a part of a word set if the signal MK05 = FBO + FBl? FB2 + FB2 + LBO (LB1 + LB2) = 1. Therefore MK05 = 1 if there is a bit in the Position 5 is within a part of a word.

Während des zweiten Zeitimpulses FT02 des Heranholzyklus werden schließlich Hüllen in die Zellen 00 - 08 des Registers Y eingeschreitaen, und die in den Zellen O9-I5 des Registers M gespeicherten Bits YBO9 - YBI5 werden zu den Zellen 09 - 15 dieses Registers Y über die UND-Schaltungen G4O9 - G4l5 übertragen, die durch ein Ausgangssignal cc4 der Steuerschaltung CD gesteuert werden. Die auf diese Weise im Register Y gebildete Adresse wird YB genannt.During the second time pulse FT02 of the fetch cycle, envelopes are finally placed in cells 00-08 of register Y. intervened, and those in cells O9-I5 of register M stored bits YBO9-YBI5 become cells 09-15 of this register Y via the AND circuits G4O9 - G4l5, by an output signal cc4 of the control circuit CD controlled. The address formed in this way in register Y is called YB.

- Während des 3.Zeitimpulses FTO3 des Heranholzyklus werden der Zähler P zurückgezählt und das Lesen des Speichers MEM gestartet. Hierbei wird das Speicherwort an der im Register Y gespeicherten Adresse YB ausgelesen.- During the 3rd time pulse FTO3 of the pick-up cycle, the Counter P counted down and reading of the memory MEM started. Here, the memory word is stored in the register Y stored address YB read out.

Während des 4.Zeitimpulses FT04 des Heranholzyklus wirdddie bistabile Schaltung BTCY in ihren 1-Zustand gebracht, während das Register M durch die Steifrschaltung CEJ gelöscht wird.During the 4th time pulse FT04 of the fetch cycle, the bistable circuit BTCY brought into its 1 state while the register M is cleared by the control circuit CEJ.

Auf die Einstellung der bistabilen Schaltung BICY hin wird ein Zyklus für die sogenannte indirekte Adressierung gestarfeet,wobei während dieses Zyklus durch die Steuerschaltung. ^v CD 4 aufeinanderfolgende Zeitimpulse ITOl - IT04 erzeugtIn response to the setting of the bistable circuit BICY, a cycle for what is known as indirect addressing is sharpened, with the control circuit during this cycle. ^v CD 4 successive time pulses ITOL - IT04 generated

V-109884/1645V-109884/1645

- 15 J.Jans s ens 2-23-1- 15 years Jan s ens 2-23-1

werden.will.

Während des ersten Zeitimpulses ITOl wird das l6-Bit-Wort, welches' im Speicher MEM mittels der im Register Y gespeicherten Adresse YB adressiert worden war, im Register M empfangen. Das ausgelesene Woct YCOO - YC15 ist eine Adresse und ist insbesondere die Basis oder die erste Adresse einer Speichertabelle aus Worten, welche jeweils durch benachbarte nichtüberlappende Wortteile gebildet sind, die die durch die Bits M07 und M08 in dem obengenannten Befehlswort LSX gekennzeichnete Länge L haben. Diese Basisadresse YCOO - YC15 bildet den ersten Teil der wirksamen Adresse des Wortes in der obengenannten Tabelle, welche das gewünschte Wortteil enthält, während der zweite Teil dieser effektiven Adresse die zusätzliche Adresse ist, die durch die im Indexregister X gespeicherten Bits XO - XIl, XO - X12;i XO - X13 oder XO - Xl4 gebildet wird. Wie schon erwähnt worden ist, hängt die Zahl der Bits der zusätzlichen Adresse von der Länge des zu bestimmenden Wortteiles ab.During the first time pulse ITOl, the 16-bit word, which is stored in the memory MEM by means of the in the Y register Address YB had been addressed in register M received. The read out Woct YCOO - YC15 is an address and is in particular the base or the first address of a memory table from words which are each formed by adjacent non-overlapping word parts, which are formed by the bits M07 and M08 identified in the above command word LSX Have length L. This base address YCOO - YC15 forms the first part of the effective address of the word in of the above table, which contains the desired word part, while the second part of this effective address is the additional address, which is saved by the bits XO - XIl, XO - X12; i XO - X13 or XO - Xl4 is formed. As has already been mentioned, the number of bits of the additional address depends on the length of the address to be determined Part of the word.

Während des zweiten Zeitimpulses IT02 des Zyklus für die indirekte Adressierung wird die obengenannte effektive Adresse durch Addieren der Zahlι welche durch die auf der linken Seite durch Bits XO ergänzten Bits XO - XIl, XO - X12, XO - XlJ oder XO - Xl4 gebildet wird, zu den Bits der in den Zellen 00 - 15 des Registers M gespeicherten Adresse erhalten. Beim Addieren wird so vorgegangen, daß für den Pall L=I oder XE12 « 1 das Bit XO zum Bit YCOO, das Bit XO zu?Bit YCOl, das Bit XO zum Bit YC02, Das Bit XO zum Bit YCOJ und die Bits XO - XIl zu den Bits YC04 - YCI5 hinzugefügt werden, und daß fiür den Pall L = 8 oder XEI5 s 1 das Bit XO zum Bit YCOO und die Bits XO - Xl4 zu den Bits YCOl - YC15 hinzugefügt werden.During the second time pulse IT02 of the cycle for the indirect addressing becomes the effective address mentioned above by adding the numberι which by the one on the left bits XO - XIl, XO - X12, XO - XlJ or XO - X14 is formed to the bits of the address stored in cells 00 - 15 of the M register. When adding the procedure is such that for the Pall L = I or XE12 «1 the Bit XO to bit YCOO, bit XO to? Bit YCOl, bit XO to Bit YC02, the bit XO to the bit YCOJ and the bits XO - XIl to the bits YC04 - YCI5 are added, and that for the Pall L = 8 or XEI5 s 1 the bit XO to the bit YCOO and the Bits XO - Xl4 are added to bits YCOl - YC15.

Es sei darauf hingewiesen, daß die durch die Bits XO - XIl, XO - X12, XO - XI3 oder XO - Xl4 gebildete Zahl durch XO-WerteIt should be noted that the bits XO - XIl, XO - X12, XO - XI3 or XO - Xl4 Number formed by XO values

109884/16 AS109884/16 AS

ergänzt wird, um nicht die Bezeichnung der Zahl ändern zu müssen, wobei diese Bezefhnung durch XO - ι gegeben ist.is added so as not to change the designation of the number must, where this denotation is given by XO - ι.

Die obengenannte Ädditionsoperation wird in der Addierschaltung AD durchgeführt, zu der die Bits YCOO - YC15 und XOO ■-■ Xl4 aus den Registern M und X über die UND-Schaltung GOOO - GO15 und GlOO - Gl14 übertragen werden, welche durch Ausgangssignale ccO und ccl der Steuerschaltung CD gesteuert werden. Die Bits YGOO - YCI5 werden den Additionseingängen AGOO - AGI5 dieser Addierschaltung AD oder,genauer gesagt/ ihrer Addierschaltung AC- zugeführt. Die an den Eingängen ' QOO - Q14 der Addierschaltung AD auftretenden Bits XO - Xl4 des Registers X werden den entsprechenden Additionseihgängen der Addierschaltung AC über eine logische Schaltung GA zugeführt. Diese logische Schaltung liefert die folgenden Ausgangssignale, die in BOOLOscher Form dargestellt sind, und den Additionseingängen ADOO - ADI5 der Addierschaltung AC zugeführt werden:The above-mentioned editing operation is performed in the adding circuit AD, to which the bits YCOO - YC15 and XOO ■ - ■ Xl4 from the registers M and X via the AND circuit GOOO - GO15 and GlOO - Gl14 are transmitted, which through Output signals ccO and ccl of the control circuit CD controlled will. The bits YGOO - YCI5 are the addition inputs AGOO - AGI5 of this adder circuit AD or, more precisely / their adder AC- supplied. The ones at the entrances' QOO-Q14 of the adder circuit AD occurring bits XO-X14 of the register X are the corresponding addition inputs the adder circuit AC is supplied through a logic circuit GA. This logic circuit provides the following output signals, which are shown in BOOLO form, and the addition inputs ADOO - ADI5 of the addition circuit AC are fed:

ADOO = X0-.XE12 + XOrXElJ + X0'XEl4 + XO-XEI5 ADOl = Χ0·ΧΕ12 + XOfXElJ +■ Χ0.·ΧΕΐ4 + X0XE15 AD02 = X0-XE12 + XO'XEIJ + X0XE14 + XIXEI5 ADS)J = X0-XE12 + XOiXElJ + XlrXEl4 +X2XE15 AD04 = Χ0·ΧΕ12 > XO'XEIJ + X2-XE14 + XJXE15 ADO5 = Χ1·ΧΕ12 + Χ2·ΧΕ1^ +.Χ^.-XElfS +.Χ4ιΧΕΪ5 ADOe = Χ2ίΧΕ12 + X3*XE1J"+ Χ4·ΧΕΐ4 * X5?XE15 ADO? = XJtXE12 + X4?XE1J + X5iXEl4 + X6;XE15 ADO8 = X#!XE12 + X5#XE1J + X6*XEl4 + X7*XS15 ADO9 = X5«XE12 +· X6fXElJ + X7.-XE14 + X8-XE15 ADlO = X6?XE12 + X7-XE13 + X8*XEl4 + X9*XE15 ADIl = X7»XE12 + X8-XE13 + X9?XEl4 + X10'XE15 AD12 = X8?XE12 + X9?XE13 + X10?XEl4 + XII-XEI5 ADI3 = X9-XE12 +-XlOrXElJ + Xllr,XEl4 + X12*XE15 AD14 = X10VXE12 + XIl?XElJ + X12 ·ΧΕΐ4 -f X13*XE15 ADI5 » X11>XE12 + X12.0CE13 + XlJ*XEl4 + X14-XE15ADOO = X0-.XE12 + XOrXElJ + X0'XEl4 + XO-XEI5 ADOl = Χ0 · ΧΕ12 + XOfXElJ + ■ Χ0. ΧΕΐ4 + X0XE15 AD02 = X0-XE12 + XO'XEIJ + X0XE14 + XIXEI5 ADS) J = X0-XE12 + XOiXElJ + XlrXEl4 + X2XE15 AD04 = Χ0 · ΧΕ12> XO'XEIJ + X2-XE14 + XJXE15 ADO5 = Χ1 · ΧΕ12 + Χ2 · ΧΕ1 ^ + .Χ ^ .- XElfS + .Χ4ιΧΕΪ5 ADOe = Χ2ίΧΕ12 + X3 * XE1J "+ Χ4 · ΧΕΐ4 * X5? XE15 ADO? = XJtXE12 + X4? XE1J + X5iXEl4 + X6; XE15 ADO8 = X #! XE12 + X5 # XE1J + X6 * XEl4 + X7 * XS15 ADO9 = X5 «XE12 + X6fXElJ + X7.-XE14 + X8-XE15 ADlO = X6? XE12 + X7-XE13 + X8 * XEl4 + X9 * XE15 ADIl = X7 »XE12 + X8-XE13 + X9? XEl4 + X10'XE15 AD12 = X8? XE12 + X9? XE13 + X10? XEl4 + XII-XEI5 ADI3 = X9-XE12 + -XlOrXElJ + Xllr, XEl4 + X12 * XE15 AD14 = X10VXE12 + XIl? XElJ + X12 · ΧΕΐ4 -f X13 * XE15 ADI5 »X11> XE12 + X12.0CE13 + XlJ * XEl4 + X14-XE15

109884/164S109884 / 164S

Nachdem die Additionsoperation durchgeführt ist, wird die sich ergebende effektive Adresse YD zum Register Y über die UND-Schaltungen G200 - G215 übertragen, welche durch einen Ausgangsimpuls cc2 der Steuerschaltung CD gesteuert werden.After the addition operation is performed, the resulting effective address YD becomes the register Y via the AND circuits G200-G215 transmitted, which are controlled by an output pulse cc2 of the control circuit CD.

Während des 3.Zeitimpulses IT03 des Zyklus für indirekte Adressierung wird das Lesen des Speichers MEM gestartet. Hierbei wird das Wort an der effektiven Adresse YD ausgelesen. During the 3rd time pulse IT03 of the cycle for indirect Addressing starts reading the memory MEM. The word at the effective address YD is read out here.

Während des 4.Zeitimpulses IT04 des Zyklus für indirekte Adressierung wird die bistabile Schaltung BACY in ihren 1-Zustand gebracht, während das Register M gelöscht wird. Die bistabile Schaltung BACY zeigt in ihrem 1-Zustand an,' daß ein Α-Zyklus durch die Steuerschaltung CD gestartet werden muß.During the 4th time pulse IT04 of the cycle for indirect Addressing the bistable circuit BACY is brought to its 1 state, while the register M is cleared. The bistable circuit BACY indicates in its 1 state, ' that a Α cycle must be started by the control circuit CD.

Während des ersten Zeitimpulses ACOl des Α-Zyklus wird das 16-Bit-Wort der obengenannten Tabelle, welches im Speicher MEM mittels der im Register Y gespeicherten Adresse YD adressiert worden war, im Register M empfangen. Dieses Wort wird durch eine Anzahl von aufeinanderfolgenden, nicht überlappenden Wortteilen, beispielsweise SLO - SL3, gebildet.During the first time pulse ACOl of the Α cycle, the 16-bit word of the above table, which is stored in the memory MEM was addressed by means of the address YD stored in register Y, received in register M. This word is through a number of consecutive, non-overlapping word parts, for example SLO-SL3, are formed.

Während des zweiten Zeitimpulses AT02 des Α-Zyklus wird ein besonderer Wortteil des zuletzt erwähnten,im Register M gespeicherten Wortes zum Wortteil-Register S über UND-Schaltungen GCOO - GC15 und unter Steuerung der obengenannten, an den Ausgängen des Maskengenerators MGC vorliegenden Maskensignale mkO - mkl5 und eines an einem Ausgang der Steuerschaltung CD auftretenden Ausgangssignals cc6 übertragen. Während des 3.Zeitimpulses AT03 des Α-Zyklus wird die Operation zur Verschiebung des im Register S gespeicherten Wortteiles in die äußerste rechte Lage dieses Registers gestartet und gegebenenfalls während des 4.Zeitimpulses ATQ4 fortgesetzt. Am Ende dieses Zeitimpulses AT04 wird dieDuring the second time pulse AT02 of the Α cycle, a special word part of the last mentioned, in register M stored word to the word part register S via AND circuits GCOO - GC15 and under control of the above, Mask signals mkO-mkl5 present at the outputs of the mask generator MGC and one at an output of the Control circuit CD transmitted output signal cc6 occurring. During the 3rd time pulse AT03 of the Α cycle the operation for shifting the word part stored in register S into the rightmost position of this register is started and possibly continued during the 4th time pulse ATQ4. At the end of this time pulse AT04 becomes the

109884/1645 -/-109884/1645 - / -

bistabile Schaltung BBCY gesetzt, um damit den sogenannten B-Zyklus zu starten. Während dieses Zyklus werden durch die Steuerschaltung CD vier aufeinanderfolgende Zeitimpulse BTOl - BT04 erzeugt.bistable circuit BBCY set to allow the so-called Start B cycle. During this cycle, four successive timing pulses are provided by the control circuit CD BTOl - BT04 generated.

Während des ersten Zeitimpulses BTOl und des zweiten Zeitimpulses BT02 wird gegebenenfalls die obengenannte Verschiebungsoperation fortgesetzt, und am Ende des Zeitimpulses BT02 wird die im Programmzähler P gespeicherte Adresse zum Register Y übertragen.During the first time pulse BTO1 and the second time pulse BT02, the above-mentioned shifting operation is possibly carried out continued, and at the end of the time pulse BT02, the address stored in the program counter P becomes Transfer register Y.

Während des 3.Zeitimpulses BT03 wird der Inhalt des Registers S in nicht dargestellter, aber augenscheinlicher Weise zum Register M übertragen/und dann wird das Lesen des Speichers MEM begonnen. Hierbei wird das Wort an der im Register Y gespeicherten Adresse ausgelesen.During the 3rd time pulse BT03, the content of register S is transferred to register M in a manner not shown but is obvious / and then the reading of the memory MEM started. The word is read out at the address stored in register Y.

Schließlich wird während des letzten Zeitimpulses BT04 der Inhalt des Registers M zum Akumulator A übertragen. Die bistabile Schaltung BPCY wird gesetzt, und die Register M und F werden gelöscht.Finally, during the last time pulse BT04, the Transfer the content of the register M to the accumulator A. The bistable circuit BPCY is set, and the register M and F are deleted.

Wie bereits oben erwähnt worden ist, kann der Inhalt des Registers X der durch eine zusätzliche Adresse und eine folgende Wortteillageinformation gebildet wird,auch als Zahl eines Wortteiles in einer Tabelle betrachtet werden, welche durch dieselbe Länge, die im Befehl angegeben ist, aufweisende Wortteile gebildet ist. Dies erleichtert die Programmierung, weil ein Programmierer zur Bestimmung eines vorbestimmten Wortteiles einer vorbestimmten Länge nur einen Befehl zur Einspeichertung der Zahl des gewünschten Wortteiles im Indexregister und einen nachfolgenden Befehl (beispielsweise LSX) für die Angabe der Länge dieses gewünschten Wortteils zu schreiben braucht. Wenn beispielsweise in einer Tabelle das Wortteil mit der Zahl 13, d.h.das 14.Wortteil,As mentioned above, the content of the Register X which is formed by an additional address and a subsequent word part location information, also as Number of a word part in a table, which by the same length that is specified in the command, having word parts is formed. This makes programming easier because a programmer has to designate a predetermined word part of a predetermined length only an instruction for storing the number of the desired word part in the index register and a subsequent command (for example LSX) for specifying the length of this desired word part needs to write. For example, if in a table the part of the word with the number 13, i.e. the 14th part of the word,

V-109884/164 5 V- 109884/164 5

und der Längere bestimmt werden soll, wird im Indexregister X folgende Zahl eingespeichert:and the longer one is to be determined, is stored in the index register X the following number is stored:

0000000 0 0000 1101.0000000 0 0000 1101.

Gleichzeitig wird in dem Befehl LSX die Länge 8 angegeben. Da die Wortteillänge 8 ist, kann der Inhalt des Registers X aufgeteilt werden in eine zusätzliche AdresseAt the same time, the length 8 is specified in the LSX command. Since the word part length is 8, the content of the register X can be divided into an additional address

0-0 0 00 000 0 000110,0-0 0 00 000 0 000110,

{dit die das Wort mit der Nummer 12 (13.Wort) deriWortteile mit der Länge 8 aufweisenden Tabelle kennzeichnet, und in der Anzeige des Wortteils mit der Zahl 1 (2.Wortteil) im letzt- · genannten Wort. {dit identifies the table with the word with the number 12 (13th word) of the word parts with the length 8, and in the display of the word part with the number 1 (2nd word part) in the last word.

Wenn das Wortteil mit der Zahl 13 und der Länge 2 bestimmt werden soll, wird in das obengenannte Indexregister die gleiche Information wie im vorhergehenden Beispiel eingespeichert, während im Befehl LSX die Länge 2 gekennzeichnet wird. Da die Länge 2 ist, kann der Inhalt des Registers X aufgeteilt werden in die zusätzliche Adresse ooooooo-oo QO Oi/ _d/_fc If the word part with the number 13 and the length 2 is to be determined, the same information as in the previous example is stored in the above-mentioned index register, while the length 2 is identified in the LSX instruction. Since the length is 2, the content of the register X can be divided into the additional address ooooooo-oo QO Oi / _d / _fc

die das Wort mit der Zahl 1 (2.Wort) der*Wortteile mit der Länge 2 aufweisenden Tabelle anzeigt, und inthe word with the number 1 (2nd word) the * word parts with the Length 2 table, and in

101,101,

die das Wortteil mit der Zahl 5 (6.Wortteil) in dem letztgenannten Wort anzeigt.the part of the word with the number 5 (6th part of the word) in the latter Word indicating.

Ebenso wird dl e aufeinanderfolgende Bestimmung oder das aufeinanderfolgende Auslesen der Wortteile einer Tabelle erleichert, weil es genügt, den Inhalt des Indexregisters X jeweils dann um 1 zurückzuzählen, wenn ein Wortteil bestimmt worden ist.Likewise, the successive determination or the successive one becomes Reading out the word parts of a table is made easier because it is sufficient to read the content of the index register X count down by 1 each time a word part has been determined.

109884/1645109884/1645

Claims (20)

- 20 J. Janssens 2-23-1 ο 1 ο η ο η -ι- 20 J. Janssens 2-23-1 ο 1 ο η ο η -ι PatentansprücheClaims /!^Datenverarbeitungsanlage mit einem Speicher zur Speicherung einer Anzahl Datenwörter und einer Anzahl Befehlswörter, von denen wenigstens eines eine Adresse zur Auffindung eines Datenwortes und eine erste Information aufweist., mit der in dem gefundenen Datenwort in Verbindung mit einer zweiten Information ein durch die erste und zweite Information bestimmter Wortteil gefunden werden kann, dadurch gekennzeichnet, daß die zweite Information (X12-X15) in ein zweites Datenwort (XOO - X15) eingegeben ist und daß Mittel (MGC) vorgesehen sind, die den Wortteil mittels der ersten (P) und zweiten Information aus dem ersten Datenwort herausholen./! ^ Data processing system with a memory for storing a number of data words and a number of command words, at least one of which has an address for finding a data word and a first piece of information and second information of a specific word part can be found, characterized in that the second information (X12-X15) is entered in a second data word (XOO - X15) and that means (MGC) are provided which convert the word part by means of the first (P) and extract second information from the first data word. 2.Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß die erste Information die Länge des Wortteils und die zweite Information die Lage des Wortteils in dem ersten Datenwort angi-fct.2.Data processing system according to claim 1, characterized in that the first information angi-fct the length of the word part and the second information the position of the word part in the first data word. ^.Datenverarbeitungsanlage nach Anspruch 2, dadurch gekennzeichnet, daß für eine vorgegebene Länge des Wortteils die die Lage des Wortteils kennzeichnende Information die Lage des Wortteils in ei;#er Reihe von nicht überlappenden Wortteilen (SL0-SL3) bestimmt die in dem ersten Datenwort enthalten" sind.^ .Data processing system according to claim 2, characterized in that for a given length of the word part the information characterizing the position of the word part determines the position of the word part in a series of non-overlapping word parts (SL0-SL3) contained in the first data word " are. 4.Datenverarbeitungsanlage nach Anspruch 3j dadurch gekennzeichnet, daß die die Lage des Wortteils kennzeichnende Information aus einer Anzahl von N-M Bits aufweist, die4.Data processing system according to claim 3j, characterized in that the information identifying the position of the word part comprises a number of NM bits which N-I NN-I N größer als 2 und daher etwa 2 ist und daß das Wort-greater than 2 and therefore about 2 and that the word- M
teil 2 Bits aufweist, wobei die Worttelllänge durch P BitsM.
part has 2 bits, where the word part length is represented by P bits P-I P
angegeben und P durch 2 < N *C2 bestimmt ist.PI P
and P is determined by 2 <N * C2. 5.Datenverarbeitungsanlage nach Anspruch 4, dadurch gekennzeichnet, daß die Lage des ersten Bits des Wortteils im erstenl-Datenwort durch eine erste Zahl aus N Bits gegeben5.Data processing system according to claim 4, characterized in that the position of the first bit of the word part in the first data word is given by a first number of N bits 109884/1645109884/1645 - 21 -J.Janssens 2-2J-1 - 21 - J.Janssens 2-2J-1 ist, die einei erste Funktion der Wortteillage im ersten Datenwort ist.is the first function of the word sub-position in the first Data word is. 6.Datenverarbeitungsanlage nach Anspruch 4, dadurch gekennzeichnet, daß die Lage des letztfen Bits des Wortteils im ersten Datenwort durch eine zweite Zahl aus N Bits gegeben ist, die eine zweite Punktion der Wortteillage im ersten Datenwort ist.6.Data processing system according to claim 4, characterized in that the position of the last bit of the word part in the first data word is given by a second number of N bits, which is a second puncture of the word part position in the first data word. 7.Datenverarbeitungsanlage nach Anspruch 5* dadurch gekennzeichnet, daß jede der ersten und zweiten Punktion eine Multiplikation derjenigen Zahl mit 2 , die die Lage des aus N-M Bits bestehenden Wortteils kennzeichnet, und eine daran angeschlossene erste bzw, zweite Konstante aus N Bits einschließt woraus sich die genannte erste und zweite Zahl aus N Bits herleitet.7.Data processing system according to claim 5 *, characterized in that each of the first and second punctures includes a multiplication of that number by 2, which characterizes the position of the word part consisting of NM bits, and a first or second constant of N bits connected to it, resulting in derives said first and second numbers from N bits. S.Datenverarbeitungsanlage nach Anspruch 5 und 7* dadurch gekennzeichnet , daß die erste Konstante eine Punktion der Lage des ersten Bits des inbezug auf den Anfang des ersten Datenwortes ersten Wortteils ist.Data processing system according to Claims 5 and 7 *, characterized in that the first constant is a puncture of the position of the first bit of the first word part with respect to the beginning of the first data word. 9.Datenverarbeitungsanlage nach Anspruch 6 und 7» dadurch gekennzeichnet, daß die zweite Konstante eine Punktion der Lage des ersten Bits des inbezug auf den Anfang des ersten Datenwortes ersten Wortteils und der Länge des Wortteils ist.9. Data processing system according to claims 6 and 7 » characterized in that the second constant is a puncture of the position of the first bit of the first word part in relation to the beginning of the first data word and the length of the word part. ^.Datenverarbeitungsanlage nach Anspruch 7 oöer 8, dadurch gekennzeichnet , daß die erste Zahl aus N Bits durch diejenige Zahl, die die aus N-M Bits bestehende Lage des Wortteils angibt, und durch M folgende Nullen gebildet ist.^ .Data processing system according to claim 7 or 8, characterized in that the first number of N bits is formed by that number which indicates the position of the word part consisting of NM bits, and by M following zeros. 11.Datenverarbeitungsanlage nach Anspruch 7 oder 9> dadurch gekennzeichnet, daß die zweite Zahl aus N Bits durch diejenige Zahl, die die aus N-M Bits bestehende Lage des Wortteils angibt, und durch M folgende Einser feebildet ist.11. Data processing system according to claim 7 or 9> characterized in that the second number of N bits is formed by that number which indicates the position of the word part consisting of NM bits, and by M following ones. 109884/16 45 '/-109884/16 45 '/ - - 22 J.Janssens 2-23-1- 22 years Janssens 2-23-1 12.Datenverarbeitungsanlage nach Anspruch 5 und 6, dadurch gekennzeichnet , daß Mittel- (SDEC) vorgesehen sind, die aus der aus P Bits bestehenden Wortteillangeninforniation „und der aus N-M Bits bestehenden WortteillageinformatL on die N sich ergebenden Bits (FBO-FBU₃ LB0-LB3) Jeder der ersten und zweiten, aus Jeweils N Bits bestehenden Zahl errechnen.12. Data processing system according to claim 5 and 6, characterized in that means (SDEC) are provided, which consist of the word part length information consisting of P bits and the word part position information consisting of NM bits on the N resulting bits (FBO-FBU ₃ LB0- LB3) Calculate each of the first and second numbers, each consisting of N bits. 13.Datenverarbeitungsanlage nach Anspruch 12, dadurch gekennzeichnet , daß die Mittel (SDEC) eine erste Torschaltung aufweisen, die nach Empfang von P Bits (MO7-M08) an ihren Eingängen die Wortteillänge kennzeichnende Signale (XE12-XEl5) erzeugt, welche zusammen mit den genannten N-M Hits den Eingängen einer zweiten Torschaltung zugeführt werden, die die genannten, sich ergebenden Bits der ersten und zweiten Zahl an ihren ZN Ausgängen (fbO-fb3, lbO-lb3) erzeugt.13. Data processing system according to claim 12, characterized in that the means (SDEC) have a first gate circuit which, after receiving P bits (MO7-M08) at its inputs, generates signals (XE12-XEl5) characterizing the word part length, which together with the NM hits are fed to the inputs of a second gate circuit, which generates the mentioned resulting bits of the first and second number at its ZN outputs (fbO-fb3, IbO-Ib3). l4.Datenverarbeitungsanlage nach Anspruch 12, dadurch gekennzeichnet , daß die den Wortteil aus dem ersten Datenwort herausholenden Mittel (MGC) aus den sich ergebenden Bits der ersten und zweiten Zahl Signale (MKOO-MKI5) zum Herausholen des Wortteils aus dem ersten Datenwort ableiten.14.Data processing system according to claim 12, characterized in that the means (MGC) extracting the word part from the first data word derive signals (MKOO-MKI5) from the resulting bits of the first and second number for extracting the word part from the first data word. 15.Datenverarbeitungsanlage nach einem der Ansprüche 3 bis15.Data processing system according to one of claims 3 to 14, dadurch gekennzeichnet, daß im Speicher aus ersten Datenwörtern gebildete Tabellen vorgesehen sind, in denen Jeweils die Wortteile der Datenwörter die gleiche Länge haben.14, characterized in that tables formed from first data words are provided in the memory in which the word parts of the data words have the same length. 16.Datenverarbeitungsanlage nach einem der Ansprüche 1 bis16.Data processing system according to one of claims 1 to 15, dadurch gekennzeichnet, daß das zweite Datenwort eine zusätzliche Adresseninformation zur Auffindung des ersten Datenworts enthält. ^: 15, characterized in that the second data word contains additional address information for locating the first data word. ^: -A 109 8 84/16 45-A 109 8 84/16 45 - 23 J.Janssens 2-2^-1- 23 J. Janssens 2-2 ^ -1 17.Datenverarbeitungsanlage nach Anspruch 15 und 16, dadurch gekennzeichnet, daß die im Befehlswort enthaltend Adresse zum Auffinden derjenigen Tabelle dient, die für die in diesem Befehlswort längengekennzeichneten Wortteile vorgesehen ist, während die zusätzliche Adresse eines ersten Wortes in dieser Tabelle ist.17. Data processing system according to claim 15 and 16, characterized in that the address contained in the command word is used to find the table which is provided for the word parts identified in length in this command word, while the additional address of a first word is in this table. 18.Datenverarbeitungsanlage nach Anspruch 17, dadurch gekennzeichnet, daß die im Befehlswort enthaltene Adresse zum Auffinden einer anderen Adresse aus N Bits dient, welche die Startadresse der Tabelle bildet, und daß zum Auffinden der Adresse des ersten Wortes in der Tabelle diese andere Adresse und die zusätzliche Adresse dadurch zusammengefügt werden, daß die stellengleichen Bits addiert werden, nachdem die zusätzliche Adresse in eine N-Bit-Adresse durch Vervollständigen mit Bits bis zu dem Zeichen-Bit an der höchsten Stelle umgewandelt worden ist.18.Datenververarbeitunganlage according to claim 17, characterized in that the address contained in the command word is used to find another address of N bits, which forms the start address of the table, and that to find the address of the first word in the table, this other address and the additional address can be assembled by adding the same digit bits after converting the additional address into an N-bit address by completing with bits up to the character bit at the highest digit. 19.Datenverarbeitungsanlage nach Anspruch 4 und 17, dadurch gekennzeichnet, daß das zweite Datenwort durch eine zusätzliche Adresse gebildet ist, die aus einer Binärzahl und einer folgenden Wortteillängeninformation aus N-M Bits, wobei diese Gesamtinformation eine Lagenadresse des Wortteils in einer der Tabellen darstellt.19.Datenververarbeitunganlage according to claim 4 and 17 , characterized in that the second data word is formed by an additional address, which consists of a binary number and a subsequent word part length information from NM bits, this total information represents a location address of the word part in one of the tables. 20.Datenverarbeitungsanlage nach Anspruch 19* dadurch gekennzeichnet, daß vor der Verarbeitung des Befehlswortes das zweite Datenwort in einem Register gespeichert wird und daß zum aufeinanderfolgenden Auslesen der Wortteile der Tabelle der Inhalt des zweiten Datenwortes jewiils um Eins verringert wird, wenn ein Wortteil bestimmt worden.ist.20.Datenververarbeitunganlage according to claim 19 * characterized in that the second data word is stored in a register before the processing of the command word and that for successive reading of the word parts of the table the content of the second data word is reduced by one if a word part has been determined. is. 2!.Datenverarbeitungsanlage nach Anspruch 20, dadurch gekennzeichnet, daß das Register ein Rechner-Indexregister ist. 2. Data processing system according to Claim 20, characterized in that the register is a computer index register. 109884/1645109884/1645