DE2114397B2

DE2114397B2 - Synchronisation information in data transmission system - is conveyed by existing data line pairs connected to inverters and NAND:gates

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Publication number: DE2114397B2
Application number: DE19712114397
Authority: DE
Priority date: 1971-03-05
Filing date: 1971-03-05
Publication date: 1977-05-26
Also published as: DE2114397A1

Abstract

The digital data transmission system avoids using an extra pair of lines for transmitting word or frame sync. by using existing date line pairs to send a special sync. word. Three input signals (A, B, C) are connected via inverters (1, 2, 6, 7, 10, 11) to the two pairs of transmission lines (a1, a2, b1, b2) in a specified way. A changeover voltage (m) is applied together with two inputs to two NAND-gates (3, 8) whose outputs are coupled to the transmission lines. A switching voltage (n) is applied via an inverter to one line in one pair.

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Mehrfachausnutzung von Leitungen bei der seriellen Übertragung digitaler Daten. Bei der Übertragung von Daten über Leitungen werden bei der Überbrückung größerer Strecken verdrillte Zweidrahtleitungen verwendet, um vor allem bei hohen Übertragungsgeschwindigkeiten einen genügend großen Störabstand zu erreichen. Bei der seriellen Übertragung digitaler Daten, beispielsweise in einem taktgesteuerten System, müssen die eigentlichen Information und der Takt auf je einem Leiterpaar übertragen werden. Zusätzlich ist noch eine Wort- oder Rahmensynchronisation nötig, für die üblicherweise ein drittes Leiterpaar vorhanden sein muß. Die andere Möglichkeit zur Übermittlung einer Rahmensynchronisation besteht darin, ein besonderes Bitmuster als Synchronwort über das Leiterpaar zu übertragen, das die eigentliche Information führt. Diese Möglichkeit setzt jedoch voraus, daß das der Synchronisation dienende Bitmuster innerhalb der zu übertragenden Information nicht nochmals auftritt, wenn anders nicht sehr aufwendige Geräte eingesetzt werden sollen.The invention relates to a circuit arrangement for the multiple use of lines in the serial transmission of digital data. When data is transmitted over lines, the Bridging larger distances twisted two-wire cables are used, especially at high transmission speeds to achieve a sufficiently large signal-to-noise ratio. With the serial transmission of digital data, for example in a clock-controlled System, the actual information and the clock must each be transmitted on a pair of conductors. Word or frame synchronization is also required, for which a third pair of conductors is usually required must be present. There is the other possibility of transmitting a frame synchronization in transmitting a special bit pattern as a synchronous word over the pair of conductors, which is the actual Information leads. However, this possibility assumes that the bit pattern used for synchronization does not appear again within the information to be transmitted, unless otherwise very complex Devices are to be used.

Der Erfindung lag die Aufgabe zugrunde, ein zusätzliches Leiterpaar für die Übertragung einer Wortoder Rahmensynchronisation od. dgl. einzusparen bzw. die Übertragung eines besonderen Syrichronwortes über das der Informationsübertragung dienende Leiterpaar zu vermeiden.The invention was based on the object of providing an additional pair of conductors for the transmission of a word or Frame synchronization or the like to save or the transmission of a special Syrichron word to avoid over the pair of conductors serving for the transmission of information.

Aus der DT-OS 15 37 536 ist eine Schaltungsanordnung zur Bildung symmetrischer Grundschaltungen mit Hilfe elektronischer Verknüpfungsglieder bekannt. Mit der bekannten Schaltung ist die der Erfindung zugrunde liegende Aufgabe auch nach dem Ersatz der UND- und ODER-Gatter beim Bekannten durch andere Logikschaltungen, wie sie die Erfindung vorsieht, nicht möglich.From DT-OS 15 37 536 a circuit arrangement for the formation of symmetrical basic circuits is with Known using electronic logic links. With the known circuit, that of the invention is based task even after replacing the AND and OR gates of the acquaintance with other logic circuits, as the invention provides, not possible.

Eine Schaltungsanordnung zur Mehrfachausnutzung von Leitungen bei der seriellen Übertragung digitaler Daten ist gemäß der Erfindung dadurch gekennzeichnet, daß mit Hilfe je einer logischen Schaltung auf der Sender- und Empfängerseite zweier Leiterpaare die beiden Paare als zusätzliches Leiterpaar ausgenutzt sind, und daß dazu zwei digitale Signale jeweils einem Leiter eines ersten bzw. zweiten Leiterpaares über je zwei hintereinandergeschaltete Inverterstufen und jeweils zweiten Leitern des ersten bzw. zweiten Leiterpaares über je eine NAND-Stufe zugeführt sind, wobei zweite Eingänge jeder NAND-Stufe parallelA circuit arrangement for the multiple use of lines in the serial transmission of digital According to the invention, data is characterized in that with the aid of one logic circuit each on the On the transmitter and receiver side of two pairs of conductors, the two pairs are used as an additional pair of conductors are, and that for this purpose two digital signals each one conductor of a first or second pair of conductors over each two inverter stages connected in series and each second conductor of the first or second Conductor pairs are fed via a NAND stage each, with second inputs of each NAND stage in parallel

geschaltet und an eine Umschaltspannung gelegt sind und ein drittes digitales Signal an Leitern des ersten Leiterpaares über je eine Inverterstufe und den Leitern des zweiten Leiterpaares über eine gemeinsame Inverterstufe und je einer mit der gemeinsamen Inverterstufe in Serie liegende Invjrterstufe zugeführt ist, wobei an die beiden Inverterstufen zusätzlich eine Schaltspannung anlegbar ist, und daß auf der Empfängerseite jeweils ein Leiter des ersten bzw. zweiten Leiterpaares Ober Inverterstufen und die zwei anderen ι ο Leiter der beiden Leiterpaare unmittelbar an zwei verschiedene Eingänge je einer NAN D-Stufe angeschlossen sind, an deren Ausgängen digitale Signale abnehmbar sind, und daß die beiden Leiter jedes der zwei Leiterpaare mit zwei Eingängen je einer NAND-Stufe verbunden sind, deren Ausgänge einerseits über eine Inverterstufe, andererseits unmittelbar je einem Eingang einer NAND-Stufe zugehen, deren Ausgang ein digitales Signal zu entnehmen ist. Dieses Signai entspricht dem auf der Senderseite aufgegebenen dritten digitalen Signal.are switched and applied to a switching voltage and a third digital signal on conductors of the first Pair of conductors each via an inverter stage and the conductors of the second pair of conductors via a common one Inverter stage and one inverter stage each connected in series with the common inverter stage is, wherein a switching voltage can also be applied to the two inverter stages, and that on the receiver side each one head of the first and second pair of conductors above inverter stages and the other two ι ο Conductor of the two conductor pairs directly connected to two different inputs each of a NAN D stage are, at the outputs of which digital signals can be tapped, and that the two conductors of each of the two pairs of conductors are connected to two inputs each of a NAND stage, the outputs of which are on the one hand via an inverter stage, on the other hand, each directly to an input of a NAND stage, whose Output a digital signal can be taken. This signal corresponds to the one posted on the transmitter side third digital signal.

Bei einer Abwandlung der Erfindung ist auf der Empfängerseite vorgesehen, daß jeweils zwei andere der vier Leiter der zwei Leiterpaare mit jeweils zwei Eingängen von insgesamt sechs Differenzverstärkern verbunden sind und die Ausgangssignale der Differenzverstärker mittels einer Logikschaltung auf drei digitale Signale reduziert sind. Zweckmäßig werden die beiden Leiterpaare geometrisch zu einem sogenannten Vierer zusammengefaßtIn a modification of the invention it is provided on the receiver side that two others the four conductors of the two pairs of conductors each with two inputs from a total of six differential amplifiers are connected and the output signals of the differential amplifier by means of a logic circuit to three digital Signals are reduced. It is practical if the two pairs of conductors are geometrically a so-called quad summarized

Mit der den sechs Differenzverstärkern nachgeschalteten Logikschaltung werden die Ausgänge der sechs Differenzverstärker auf vier NAND-Stufen mit je vier Eingängen wie folgt verteilt: Die Ausgänge des ersten, zweiten, dritten und sechsten Differenzverstärkers sind unter Zwischenschaltung je einer Inverterstufe auf die vier Eingänge der ersten NAND-Stufe, die Ausgänge des dritten, vierten und fünften Differenzverstärkers sind unmittelbar und der Ausgang des zweiten Differenzverstärkers über eine Inverterstufe auf die vier Eingänge einer zweiten NAND-Stufe verteilt. Die Ausgänge des fünften und sechsten Differenzverstärkers sind unmittelbar und die Ausgänge des ersten und vierten Differenzverstärkers über zwei Inverterstufen auf die vier Eingänge einer dritten NAND-Stufe verteilt. Schließlich sind die Ausgänge des ersten und vierten Differenzvetstärkers unmittelbar und die Ausgänge des fünften und sechsten Differenzverstärkers über zwei Inverterstufen an eine vierte NAND-Stufe angeschlossen. Der Ausgang der zweiten NAND-Stufe ist über eine weitere Inverterstufe an einen von zwei Eingängen einer NOR-Stufe und der Ausgang der dritten NAND-Stufe über eine Inverterstufe an den anderen Eingang der NOR-Stufe angeschlossen. Der Ausgang der vierten NAND-Stufe ist über eine Inverterstufe an einen von zwei Eingängen einer zweiten NOR-Stufe angelegt, an derem anderen Eingang der Ausgang derjenigen Inverterstufe liegt, die zwischen dem Ausgang der ersten NAND-Stufe und einem von zwei Eingängen der ersten NOR-Stufe eingefügt ist. Den Ausgängen der ersten NAND-Stufe und der beiden NOR-Stufen sind über je eine Inverterstufe die ursprünglich über die Lesungen übertragenen digiuinn Signale zu entnehmen.With the logic circuit connected downstream of the six differential amplifiers, the outputs of the six Differential amplifier on four NAND stages with four inputs each distributed as follows: The outputs of the first, The second, third and sixth differential amplifiers are connected to the four inputs of the first NAND stage, the outputs of the third, fourth and fifth differential amplifier are direct and the output of the second differential amplifier via an inverter stage to the four Distributed inputs of a second NAND stage. The outputs of the fifth and sixth differential amplifier are direct and the outputs of the first and fourth differential amplifier via two inverter stages distributed over the four inputs of a third NAND stage. Finally, the outputs of the first and fourth are Differential amplifier directly and the outputs of the fifth and sixth differential amplifier connected to a fourth NAND stage via two inverter stages. The output of the second NAND stage is connected to one of two inputs via a further inverter stage one NOR stage and the output of the third NAND stage to the other via an inverter stage Input of the NOR stage connected. The output of the fourth NAND stage is on via an inverter stage one of two inputs of a second NOR stage is applied, and the output is applied to the other input that inverter stage is located between the output of the first NAND stage and one of two Inputs of the first NOR stage is inserted. The outputs of the first NAND stage and the two NOR stages are the digiuinn originally transmitted via the readings via an inverter stage each Signals.

Die Erfindung wird an Hand von drei Figuren, die ns Ausführungsbeispiele der Erfindung darstellen, naher erläutert. In Fig. 1 sind die logischen Schaltungen auf der Sender- und Empfängerseite zweier Leiterpaare dargestellt; in Fig.2 ist eine Kombination von Differenzverstärkern auf der Empfärigerseite der zwei Leiterpaare dargestellt; Fig.3 stellt eine Logikschaltung zur Reduktion der Ausgangssignale der Differenzverstärker auf die drei ursprünglich zu übertragenden digitalen Signale dar.The invention is illustrated by means of three figures, the ns Represent embodiments of the invention, explained in more detail. In Fig. 1 the logic circuits are on the transmitter and receiver side of two pairs of conductors shown; in Fig.2 is a combination of Differential amplifiers shown on the receiver side of the two conductor pairs; Fig.3 represents a logic circuit to reduce the output signals of the differential amplifiers to the three originally to be transmitted digital signals.

In der F i g. 1 sind an drei verschiedene Eingänge digitale Signale A, B und C angelegt, die über zwei Leiterpaare a 1, a 2 und b!, 6 2 so übertragen werden sollen, daß in einer ersten Betriebsart die Signale A und B auf der Empfängerseite als Signale A' und B' erscheinen und in einer zweiten Betriebsart das Signal C als C auf der Empfängerseite auftritt Dazu sind die digitalen Signale A bzw. B über je zwei hintereinander geschaltete Inverterstufen 1,2 bzw. 6,7 den Leitern a I bzw. b 1 des ersten bzw. zweiten Leiterpaares und den Leitern a 2 bzw. 62 des ersten bzw. zweiten Leiterpaares über je eine NAND-Stufe 3 bzw. 8 zugeführt Zweite Eingänge der NAND-Stufen 3 bzw. 8 sind parallel geschaltet und können an eine Umschaltspannung /π gelegt werden. Das dritte digitale Signal C wird den Leitern a 1 und a 2 des ersten Leiterpaares über je eine Inverterstufe 4 und 5 und den Leitern b 1 und b 2 des zweiten Leiterpaares über eine gemeinsame Inverterstufe 10 und je einer mit der gemeinsamen Inverterstufe 10 in Serie liegenden Inverterstufe 9 und 11 zugeführt. An den beiden eingangsmäßig parallelgeschalteten Inverterstufen kann zusätzlich eine Schaltspannung π angelegt werden.In FIG. 1 digital signals A, B and C are applied to three different inputs, which are to be transmitted over two pairs of conductors a 1, a 2 and b !, 6 2 in such a way that in a first mode of operation the signals A and B on the receiver side as signals A ' and B' appear and in a second operating mode the signal C appears as C on the receiver side. For this purpose, the digital signals A and B are connected to conductors a I and b via two inverter stages 1, 2 and 6, respectively, connected in series 1 of the first and second pair of conductors and the conductors a 2 and 62 of the first and second pair of conductors are supplied via a NAND stage 3 and 8, respectively. Second inputs of the NAND stages 3 and 8 are connected in parallel and can be connected to a switching voltage / π can be placed. The third digital signal C is sent to the conductors a 1 and a 2 of the first pair of conductors via an inverter stage 4 and 5 and to the conductors b 1 and b 2 of the second conductor pair via a common inverter stage 10 and one in series with the common inverter stage 10 Inverter stage 9 and 11 supplied. A switching voltage π can also be applied to the two inverter stages connected in parallel at the input.

Die Umschaltung zwischen den beiden Betriebsarten geschieht wie folgt. Es ist dabei vorausgesetzt, daß, wie bei derartigen Aufgaben üblich, die NAND- und Inverterstufen 2, 3, 4, 5 und 7, 8, 9, 10, 11 offene Kollektoren aufweisen, so daß sich an deren parallelgeschaiteten Ausgängen jeweils die logische »0« gegenüber der logischen »L'< durchsetzt. Die erste Betriebsart wird dadurch hergestellt, daß an den Schaltspannungseingang η und an den Eingang für das digitale Signal C eine die logische »0« repräsentierende Spannung gelegt wird. An den Ausgängen der Inverterstufen 4, 5 und 9 und 11 tritt dann eine Spannung auf, die der der logischen »L« entspricht. An den für die Schaltspannung m vorgesehenen Eingang wird die die logische »L« repräsentierende Spannung gelegt. So wird über den Leiter al des ersten Leiterpaares das digitale Signal A direkt und über den Leiter a 2 des ersten Leiterpaares invertiert übertragen. Entsprechend wird das digitale Signal ß über die beiden Leiterpaare b 1 und b 2 des zweiten Leiterpaares übertragen.Switching between the two operating modes is carried out as follows. It is assumed that, as is usual with such tasks, the NAND and inverter stages 2, 3, 4, 5 and 7, 8, 9, 10, 11 have open collectors, so that the logic » 0 «interspersed with the logical» L '<. The first operating mode is established by applying a voltage representing the logic "0" to the switching voltage input η and to the input for the digital signal C. At the outputs of the inverter stages 4, 5 and 9 and 11 a voltage then occurs which corresponds to that of the logical "L". The voltage representing the logic "L" is applied to the input provided for the switching voltage m. Thus, the digital signal A is transmitted directly via the conductor a1 of the first pair of conductors and inverted via the conductor a 2 of the first pair of conductors. The digital signal β is correspondingly transmitted via the two conductor pairs b 1 and b 2 of the second conductor pair.

Die zweite Betriebsart wird dadurch hergestellt, daß der Eingang für die Schaltspannung π offen bleibt bzw. über einen offenen Kollektor an die logische »L« gelegt wird, während der Eingang für die Schaltspannung m an die logische »0« und die Eingänge für die digitalen Signale A und B an die logische »L« gelegt sind. Bei dieser Schaltweise führen die Ausgänge der Inverterstufen 2 und 7 bzw. der NAND-Stufen 3 und 8 jeweils die logische »L«, so daß sich die Signale der Ausgänge der Inverterstufen 4 und 5 bzw. 9 und 11 fortsetzen können. Beide Leiter b 1 und 62 führen also das digitale Signal C, während die beiden Leiter des ersten Leiterpaares a I und a 2 das invertierte Signal von C übertragen.The second mode of operation is established in that the input for the switching voltage π remains open or is connected to the logic "L" via an open collector, while the input for the switching voltage m is connected to the logic "0" and the inputs for the digital Signals A and B are connected to the logical "L". With this switching method, the outputs of inverter stages 2 and 7 or NAND stages 3 and 8 each carry the logical "L", so that the signals from the outputs of inverter stages 4 and 5 or 9 and 11 can continue. Both conductors b 1 and 62 thus carry the digital signal C, while the two conductors of the first pair of conductors a I and a 2 transmit the inverted signal from C.

Auf de^r Empfängerseite sind die Leiter a 1 bzw. 6 1 über Inverterstufen 12 bzw. 18 und die Leiter a 2 bzw. b 2 unmittelbar an zwei verschiedene Eingänge je einer NAND-Stufe 13 bzw. 19 angeschlossen. An den Ausgängen dieser NAND-Stufen sind digitale Signale A'bzw. B' abzunehmen, die den Ausgangssignalen A On receiver side, the de ^r a conductor 1 and 6 1 via inverter stages 12 and 18 and the conductor a 2 and b 2 immediately to two different inputs are each connected to a NAND-stage 13 and 19 respectively. At the outputs of these NAND stages are digital signals A'bzw. B 'to decrease the output signals A

bzw. B auf der Senderseite entsprechen. Die beiden Leiter a 1 und a 2 bzw. b 1 und b 2 jedes der beiden Leiterpaare sind außerdem mit zwei Eingängen je einer NAND-Stufe 14 bzw. 17 verbunden. Der Ausgang der NAND-Stufe 14 ist über eine Inverterstufe 15, der Ausgang der NAND-Stufe 17 ist unmittelbar je einem Eingang einer weiteren NAND-Stufe 16 angeschlossen. Am Ausgang der NAND-Stufe 16 ist ein digitales Signal C" zu entnehmen, das dem Signal C auf der Eingangsseite entspricht. Dazu liegt an den Ausgängen der NAND-Stufen 14 und 17 in der ersten Betriebsart, d. h. zur Übertragung der digitalen Signale A und B, immer die logische »L« an, da sowohl einer der Leiter a 1 und a2 als auch einer der Leiter b 1 und b2 in der ersten Betriebsart auf der logischen »0« liegt. Damit entsteht am Ausgang der NAND-Stufe 16 während der ersten Betriebsart dauernd eine logische »L«. Am Ausgang der NAND-Stufe 13 liegt dagegen das Signal A'und am Ausgang der NAND-Stufe 19 das Signal B' an. Während der zweiten Betriebsart sind die beiden Leiter a 1 und a 2 in demselben logischen Zustand, so daß am Ausgang der NAND-Stufe 13 dauernd eine logische »L« ansteht. Entsprechend führen auch die Leiter b\ und b2 denselben Zustand, so daß auch am Ausgang der NAND-Stufe 19 dauernd eine logische »L« ausgegeben wird. Am Ausgang der NAND-Stufe 16 entsteht dagegen eine logische »0«, wenn die beiden Leiter b 1 und b 2 eine logische »0« und die beiden Leiter al und a2 eine logische »L« führen. Dementsprechend entsteht am Ausgang der NAND-Stufe 16 eine logische »L«, wenn die Signale auf den beiden Leiterpaaren vertauscht werden, d. h. am Ausgang der NAND-Stufe 16 wird das Signal Causgegeben, das dem Signal Cauf der Senderseite entspricht.or B on the transmitter side. The two conductors a 1 and a 2 or b 1 and b 2 of each of the two pairs of conductors are also connected to two inputs of a NAND stage 14 and 17, respectively. The output of the NAND stage 14 is connected via an inverter stage 15, and the output of the NAND stage 17 is directly connected to an input of a further NAND stage 16. At the output of the NAND stage 16, a digital signal C ″ can be taken which corresponds to the signal C on the input side. For this purpose, the outputs of the NAND stages 14 and 17 are in the first operating mode, ie for the transmission of the digital signals A and B, always the logical "L" on, since both one of the conductors a 1 and a2 and one of the conductors b 1 and b2 are in the first operating mode on the logical "0" In the first operating mode, the signal A 'is present at the output of the NAND stage 13 and the signal B' is present at the output of the NAND stage 19. During the second operating mode, the two conductors a 1 and a 2 in the same logic state, so that a logic "L" is constantly present at the output of NAND stage 13. Correspondingly, conductors b \ and b2 also have the same state, so that a logic "L" is also permanently present at the output of NAND stage 19 At the output of the NAND stage 16, on the other hand, there is a logical »0 «, If the two conductors b 1 and b 2 have a logical“ 0 ”and the two conductors a1 and a2 have a logical“ L ”. Accordingly, a logic "L" is generated at the output of the NAND stage 16 if the signals on the two pairs of conductors are interchanged, ie the signal C is output at the output of the NAND stage 16, which corresponds to the signal C on the transmitter side.

In F i g. 2 wird auf der Empfängerseite der beiden Leiterpaare eine Kombination von Differenzverstärkern Vl ... V6 dargestellt, die einer zweiten Logikschaltung auf der Empfängerseite, die später an Hand der F i g. 3 besprochen wird, vorgeschaltet ist. Wie aus der F i g. 2 leicht zu entnehmen ist, sind jeweils zwei andere der vier Leiter al, a2 und bi, b2 der zwei Leiterpaare mit jeweils zwei Eingängen der insgesamt sechs Differenzverstärker Kl ... V6 verbunden. Den Ausgängen der Differenzverstärker können Signale ν 1 ... ν6 entnommen werden. Die Verwendung der Differenzverstärker als Vorschaltung für eine logische Schaltung auf der Empfängerseite verbessert die Störsicherheit infolge der hohen Gleichtaktunterdrükkung der Differenzverstärker. Weil jedoch die analogen Differenzverstärker im Gegensatz zu den digitalen Schaltkreisen bei gleichen Eingangssignaien an beiden Eingängen am Ausgang eine nichtdefinierte Spannung abgeben, lassen sich nur diejenigen Zustände als logische »0« bzw. logische »L« definieren, bei denen ein Eingang positiver als der andere ist Das führt dazu, daß zur Rückgewinnung der ursprünglichen Signale A, B und Cdie Differenzspannungsn aller vier Leiter a I, a 2, b\,b2 ausgewertet werden müssen. Aus der folgenden Tabelle, in der einerseits die in den Leitern während der beiden Betriebszustände möglichen sechs logischen Zustände mit den dabei auftretenden Ausgangsspan nungen der Differenzverstärker andererseits verglichei werden, kann entnommen werden, daß keine der sech: möglichen Kombinationen der Ausgangssignale ν I .. v6 der Differenzverstärker mit einer anderen überein stimmt, so daß es mit einer Logikschaltung möglich ist die ursprünglichen Signale in den Leitern wiedei herzustellen. In der Tabelle sind die undefiniertei Ausgangszustände der Differenzverstärker mit einen » — « bezeichnet.In Fig. 2, a combination of differential amplifiers Vl.. 3 is discussed, is upstream. As shown in FIG. 2 is easy to see, two other of the four conductors a1, a2 and bi, b2 of the two pairs of conductors are each connected to two inputs of a total of six differential amplifiers Kl ... V6. Signals ν 1 ... ν 6 can be taken from the outputs of the differential amplifiers. The use of the differential amplifier as an upstream circuit for a logic circuit on the receiver side improves the interference immunity due to the high common-mode suppression of the differential amplifier. However, because the analog differential amplifiers, in contrast to the digital circuits, emit an undefined voltage at the output with the same input signals at both inputs, only those states can be defined as logical "0" or logical "L" in which one input is more positive than the other This means that to recover the original signals A, B and C, the differential voltages of all four conductors a I, a 2, b \, b2 have to be evaluated. From the following table, in which on the one hand the six possible logic states in the conductors during the two operating states are compared with the resulting output voltages of the differential amplifiers, on the other hand, it can be seen that none of the six possible combinations of the output signals ν I .. v6 the differential amplifier agrees with another, so that it is possible with a logic circuit to restore the original signals in the conductors. In the table, the undefined output states of the differential amplifiers are marked with a »-«.

ZustandState 22 33 44th 55 66th 11 '■^s Leiter'■ ^s head LL. LL. LL. OO OO alal OO LL. OO OO LL. LL. a2a2 OO OO LL. OO LL. OO bibi LL. OO OO LL. OO LL. b2b2 LL. 2O
Verstärkeraus2O
Amplifier off gangssignaleoutput signals LL. —- LL. OO —- vlfrom left OO LL. OO LL. v2v2 OO LL. LL. —- __ OO 25 v3 25 v3 OO __ LL. LL. OO OO v4v4 __ __ LL. OO LL. OO v5v5 ._._ LL. OO LL. v6v6 OO

In der F i g. 3 ist eine Logikschaltung darges'ellt, mit Hilfe der die Ausgangssignale vi ... ν 6 dei Differenzverstärker Vl... V6 auf die Signale A', ß'unc C" reduziert werden können. Dazu sind die Ausgangs spannungen ν 1 ... ν6 so auf vier NAND-Stufen 26, 27 28 und 29 mit je vier Eingängen verteilt, daß die Ausgangssignale vl, ν2, ν3 und ν6 unter Zwischenschaltung je einer Inverterstufe 20, 21, 22 und 25 an die vier Eingänge der NAND-Stufen 26 angeschlossen sind Die Ausgangssignale ν 3, ν 4 und ν 5 sind unmittelbai und das Ausgangssignal ν2 über die Inverterstufe 21 ar die vier Eingänge der NAND-Stufe 27 angeschlossen Die Ausgangssignale ν 5 und v6 liegen unmittelbar unc die Ausgangssignale vi und ν4 über Inverterstufen 2( bzw. 23 an den vier Eingängen der NAND-Stufe 28 während die Ausgangssignale vl und v4 unmittelbai und die Ausgangssignale ν5 und ν6 über Inverterstufer 24 bzw. 25 an die NAND-Stufe 29 angeschlossen sind Der Ausgang der NAND-Stufe 27 ist über eine Inverterstufe 30 an einen von zwei Eingängen eineiIn FIG. 3 shows a logic circuit with the aid of which the output signals vi ... ν 6 of the differential amplifier Vl ... V6 can be reduced to the signals A ', ß'unc C ". For this purpose, the output voltages ν 1 .. . ν6 is distributed over four NAND stages 26, 27, 28 and 29, each with four inputs, that the output signals vl, ν 2, ν3 and ν6 with the interposition of an inverter stage 20, 21, 22 and 25 to the four inputs of the NAND Stages 26 are connected The output signals ν 3, ν 4 and ν 5 are connected directly and the output signal ν2 via the inverter stage 21 ar the four inputs of the NAND stage 27 are connected The output signals ν 5 and v6 are directly and the output signals vi and ν4 via inverter stages 2 (or 23 at the four inputs of the NAND stage 28 while the output signals vl and v4 are connected immediately and the output signals ν5 and ν6 are connected to the NAND stage 29 via inverter stages 24 and 25, respectively. The output of the NAND stage 27 is via an inverter stage 30 to one of z two entrances one

NOR-Stufe 33 gelegt. Der Ausgang der NAND-Stufe 2f liegt über eine Inverterstufe 31 an dem anderen Eingang der NOR-Stufe 33. Der Ausgang der NAND-Stufe 2S liegt über eine Inverterstufe 32 an einem von zwe Eingängen einer NOR-Stufe 34, an derem andererr Eingang der Ausgang der Inverterstufe 30 angeschlos sen ist Den Ausgängen der NAND-Stufe 26 sowie dei NOR-Stufen 33 und 34 sind über jeweils eine Inverterstufe 35 bzw. 36 und 37 die Signale C bzw. B und A 'zu entnehmen.NOR level 33 placed. The output of the NAND stage 2f is via an inverter stage 31 at the other input of the NOR stage 33. The output of the NAND stage 2S is via an inverter stage 32 to one of two inputs of a NOR stage 34, at whose other input the The output of the inverter stage 30 is connected. The outputs of the NAND stage 26 and the NOR stages 33 and 34 can each be taken from an inverter stage 35 or 36 and 37, the signals C or B and A '.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

47104710

Claims

Patentansprüche:Patent claims:

1. Schaltungsanordnung zur Mehrfachausnutzung von Leitungen bei der seriellen Übertragung digitaler Daten, dadurch gekennzeichnet, daß mit Hilfe je einer logischen Schaltung auf der Sender- und Empfängerseite zweier Leiterpaare die beiden Paare als zusätzliches Leiterpaar ausgenutzt sind, und daß dazu zwei digitale Signale (A bzw. B) jeweils einem Leiter (a 1 bzw. b 1) eines ersten bzw. zweiten Leiterpaares über je zwei hintereinandergeschaltete Inverterstufen (1, 2 bzw. 6, 7) und jeweils zweiten Leitern (al bzw. 62) des ersten bzw. zweiten Leiterpaares über je eine NAND-Stufe (3 bzw. 8) zugeführt sind, wobei zweite Eingange jeder NAND-Stufe (3 bzw. 8) parallel geschaltet und an eine Umschaltspannung (m) gelegt sind und ein drittes digitales Signal (C) an Leitern (a 1, a 2) des ersten Leiterpaares über je eine fnverterstufe (4, 5) und den Leitern (b 1, b 2) des zweiten Leiterpaares über eine gemeinsame Inverterstufe (10) und je einer mit der gemeinsamen Inverterstufe (10) in Serie liegende Inverterstufe (9, 11) zugeführt ist, wobei an die beiden Inverterstufen (9, 11) zusätzlich eine Schaltspannung (n) anlegbar ist, und daß auf der Empfängerseite jeweils ein Leiter (a 1 bzw. b 1) des ersten bzw. zweiten Leiterpaares über Inverterstufen (12 bzw. 18) und die zwei anderen Leiter (a 2 bzw. 62) der beiden Leiterpaare unmittelbar an zwei verschiedene Eingänge je einer NAND-Stufe (13 bzw. 19) angeschlossen sind, an deren Ausgängen digitale Signale (A'bzw. ^abnehmbar sind, und daß die beiden Leiter (at, a2 bzw. öl, b2) jedes der zwei Leiterpaare mit zwei Eingängen je einer NAND-Stufe (14 bzw. 17) verbunden sind, deren Ausgänge einerseits über eine Inverterstufe (15), andererseits unmittelbar je einem Eingang einer NAND-Stufe (16) zugehen, deren Ausgang ein digitales Signal (C^ zu entnehmen ist.1. A circuit arrangement for the multiple use of lines in the serial transmission of digital data, characterized in that with the help of a logic circuit on the transmitter and receiver side of two pairs of conductors, the two pairs are used as an additional pair of conductors, and that for this purpose two digital signals (A or B) one conductor (a 1 or b 1) of a first or second pair of conductors via two inverter stages (1, 2 or 6, 7) connected in series and second conductors (a1 or 62) of the first or second Conductor pairs are fed via a NAND stage (3 or 8) each, with second inputs of each NAND stage (3 or 8) connected in parallel and connected to a switching voltage (m) and a third digital signal (C) on conductors (a 1, a 2) of the first pair of conductors each via an inverter stage (4, 5) and the conductors (b 1, b 2) of the second pair of conductors via a common inverter stage (10) and one each with the common inverter stage (10) in Series lying The end of the inverter stage (9, 11) is supplied, with a switching voltage (n ) additionally being able to be applied to the two inverter stages (9, 11), and that on the receiver side, one conductor (a 1 or b 1) of the first or second Pair of conductors via inverter stages (12 or 18) and the two other conductors (a 2 or 62) of the two pairs of conductors are connected directly to two different inputs each of a NAND stage (13 or 19), at the outputs of which digital signals (A 'respectively. ^ are removable, and that the two conductors (at, a2 or oil, b2) of each of the two pairs of conductors are connected to two inputs each of a NAND stage (14 or 17), the outputs of which on the one hand via an inverter stage (15), on the other hand, each directly to an input of a NAND stage (16), the output of which is a digital signal (C ^ can be seen.

2. Schaltungsanordnung nach Anspruch 1, dahingehend geändert, daß einer abgewandelten logischen Schaltung (20... 37) auf der Empfängerseite eine Kombination von Differenzverstärkern (Vi... V6) vorgeschaltet ist, wobei jeweils zwei andere der vier Leiter (al, a2, bt, b2) bei zwei Leiterpaare mit jeweils zwei Eingängen von insgesamt sechs Differenzverstärkern (Vi... V6) verbunden sind und die Ausgangssignale der Differenzverstärker mittels einer Logikschaltung auf die drei Signale (A', ff, C) reduziert sind.2. Circuit arrangement according to claim 1, modified in that a modified logic circuit (20 ... 37) on the receiver side is preceded by a combination of differential amplifiers (Vi ... V6) , two other of the four conductors (al, a2 , bt, b2) are connected with two pairs of conductors each with two inputs of a total of six differential amplifiers (Vi ... V6) and the output signals of the differential amplifiers are reduced to the three signals (A ', ff, C) by means of a logic circuit.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die beiden Leiterpaare geometrisch zu einem sogenannten Vierer zusammengefaßt sind.3. Circuit arrangement according to claim 2, characterized in that the two pairs of conductors are geometrically are combined into a so-called foursome.

4. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Ausgangssignale (Vl... ν6) der sechs Differenzverstärker (Vi... V6) auf vier NAND-Stufen (26, 27, 28, 29) mit je vier Eingängen wie folgt verteilt sind, die Ausgangssignale (vi, v2, v3, v6) unter Zwischenschaltung je einer Inverterstufe (20,21,22,25) auf die vier Eingänge der NAND-Stufe (26), die Ausgangssignale (V 3, ν 4, ν 5) unmittelbar und das Ausgangssignal (v 2) über die Inverterstufe (21) auf die vier fts Eingänge der NAND-Stufe (27), die Ausgangssignale (V5, ν6) unmittelbar und die Ausgangssignale (V 1, ν 41 über Inverterstufen (20 bzw. 23) auf die vier Eingänge der NAND-Stufe (28) sowie die Ausgangssignale (v 1, ν 4) unmittelbar und die Ausgangssignale (V 5, ν 6) über Inverterstufen (24, 25) auf die NAND-Stufe (29), und daß der Ausgang der NAND-Stufe (27) über eine Inverterstt fe (30) an einen von zwei Eingängen einer NOR-Stufe (33) und der Ausgang der NAND-Stufe (28) über eine Inverterstufe (31) an den anderen Eingang der NOR-Stufe (33) angeschlossen sind und der Ausgang der NAND-Stufe (29) über eine Inverterstufe (32) an einen von zwei Eingängen einer NOR-Stufe (34), an derem anderen Eingang der Ausgang der Inverterstufe (30) liegt, angeschlossen ist, und daß den Ausgängen der NAND-Stufe (26) und der NOR-Stufen (33, 34) über Inverterstufen (35, 36, 37) die Signale fC'bzw. ff und A') zu entnehmen sind.4. Circuit arrangement according to claim 2, characterized in that the output signals (Vl ... ν6) of the six differential amplifiers (Vi ... V6) on four NAND stages (26, 27, 28, 29) each with four inputs as follows are distributed, the output signals (vi, v2, v3, v6) with the interposition of an inverter stage (20,21,22,25) to the four inputs of the NAND stage (26), the output signals (V 3, ν 4, ν 5) directly and the output signal (v 2) via the inverter stage (21) to the four fts inputs of the NAND stage (27), the output signals (V5, ν6) directly and the output signals (V 1, ν 41 via inverter stages (20 or 23) to the four inputs of the NAND stage (28) and the output signals (v 1, ν 4) directly and the output signals (V 5, ν 6) via inverter stages (24, 25) to the NAND stage (29 ), and that the output of the NAND stage (27) via an inverter stage (30) to one of two inputs of a NOR stage (33) and the output of the NAND stage (28) via an inverter stage (31) to the a The input of the NOR stage (33) is connected and the output of the NAND stage (29) is connected via an inverter stage (32) to one of two inputs of a NOR stage (34), at the other input the output of the inverter stage (30 ) is connected, and that the outputs of the NAND stage (26) and the NOR stages (33, 34) via inverter stages (35, 36, 37) the signals fC'bzw. ff and A ') can be found.