DE2104132B2 - Anordnung zur Mehrfachfehlererkennung und Einzelfehlerkorrektur - Google Patents
Anordnung zur Mehrfachfehlererkennung und EinzelfehlerkorrekturInfo
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Description
derart, daß das korrekte Datenbit erzeugt wird, wenn nicht mehr als eines dieser drei Eingangssigna-Ie
fehlerhaft ist.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß von der Codierschaltung (12) die
Beziehung
45
r(r-
erfüllt wird.
3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß in der Codierschaltung ein zusätzliches
Prüfbit (Cr+ 1) erzeugt wird, welches ein Paritätsbit
für sämtliche Datenbits (nn... mk) ist, daß Einrichtungen
vorgesehen sind zur Erzeugung von Fehlerprüfsignalen (S) ... Sr\ + 1), welche anzeigen, ob nach
der Behandlung eines der regulären Prüfbits oder das zusätzliche Prüfbit nicht mehr mit den
zugehörigen Datenbits übereinstimmen, und daß eine Doppelfehler-Erkennungsschaltung (F i g. 7)
vorgesehen ist, der die Fehlerprüfsignale zugeführt bo
werden und die bei Vorliegen eines Doppelfehlers, nicht aber bei Vorliegen eines Einzelfehlers, ein
Anzeigesignal abgibt.
4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Doppelfehler-Erkennungsschal- b5
tung ein ODER-Glied (50) und einen mod-2-Addierer (52) aufweist, die jeweils an ihren Eingängen die
Fehierprüfsigiiälc (S\...Sr+\) erhalten, wobei der
Ausgang des mod-2-Addierers (52) über einen Inverter (54) mit dem einen Eingang und der
Ausgang des ODER-Gliedes (50) mit dem anderen Eingang eines UND-Gliedes (56) verbunden ist, an
dessen Ausgang das Doppelfehlersignal erhalten wird
5. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß alle Datenbitgruppen die gleiche
Anzahl Datenbits enthalten.
Die Erfindung betrifft eine Anordnung zur Mehrfachfehlerarkennung
und Einzelfehlerkorrektur unter Verwendung von Prüfbits und einer Majoritätslogik.
Derartige Anordnungen werden zur Datensicherung in Systemen zur Behandlung (d. h. Übertragung,
Verarbeitung und Speicherung) von Informationen, die in Form von aus Datenbits aufgebauten Nachrichten
vorliegen, verwendet Eine bevorzugte Verwendung ist insbesondere die Erkennung und Korrektur von
Einzelfehlern in Datenverarbeitungssystemen für Parallelverarbeitung, z. B. in schnellen Speichern programmgesteuerter
Rechenanlagen, in den Datenkanälen von Zentraleinheiten sowie an den Schnittstellen von
Eingabe/Auigabekanälen und anderen Kanälen, die einen hohen Grad von Sicherung erfordern.
Codiersysteme für das Korrigieren von Fehlern beruhen ganz allgemein darauf, daß zu den Datenbits
der Nachricht eine Anzahl Prüfbits hinzugefügt wird, wodurch eine codierte Nachricht erzeugt wird, die so
codiert werden kann, daß Fehler, die während der Übertragung oder der Speicherung auftreten, korrigiert
werden können. Derartige Codiersysteme, die als Hamming-Codes bekannt sind und zuerst in dem
US-Patent Re 23601 beschrieben wurden, sind, obgleich sie auch mit einer relativ geringen Anzahl von Prüfbits
aufgebaut werden können, langsam und schwierig zu decodieren. Ein bestimmter Fehler wird dabei erst
erkannt und hierauf korrigiert. Solche Einrichtungen sind kompliziert und daher fehleranfällig.
Einfachere Datensicherungseinrichtungen benutzen das Majoritätsprinzip, nach dem die Mehrzahl der
gleichen Eingänge zu einem Majoritätsglied das Ausgangssignal bestimmen. Bekannte Codes zur Fehlerkorrektur
nach dem Majoritätsprinzip beruhen auf Lateinischen Quadraten. Allgemein gilt, daß Jt Datenbits
in einem Lateinischen Quadrat mit der Seite m angeordnet sind, wobei k
< m2 ist. Ein Lateinisches Quadrat mit der Seite m ist eine Anordnung von k
Ziffern in m2 Teilquadraten eines Quadrates in der Weise, daß jede Zeile und jede Spalte jede Ziffer genau
einmal enthält. Dabei entspricht jedes Prüfbit einer solchen Zeile oder einer solchen Spalte und jede Zeile
und Spalte wird durch ein Prüfbit repräsentiert.
Obgleich Codes, die auf einem Lateinischen Quadrat basieren, einfacher zu decodieren sind als Hamming-Codes,
erfordern sie eine relativ hohe Anzahl von Prüfbits, selbst wenn nur ein Einzelfehler korrigiert werden soll.
Aus dem Artikel von GORE in »IEEE Transactions on Information Theory«, Januar 1969, Seiten 184 bis 186,
ist eine Fehlerkorrektureinrichtung bekanntgeworden, welche mit Prüfbits und Majoritätsgliedern arbeitet.
Nach dem in diesem Artikel beschriebenen REED-Decodierverfahren wird zur Erzeugung der Informationsbits eine mehrstufige Decodieranordnung verwendet,
weiche baumartige Struktur hat und in jeder Stufe
Summierschaltungen (Exklusiv-Oder-Glieder) und
nachgeschaltete Majoritätsglieder verwendet Diese Decodiereinrichtung ist also relativ kompliziert, was
durch die Verwendung einer speziellen Codematrix bedingt ist Beispielsweise muß für einen Code mit vier 5-Datenbits
und drei Prüfbits (7, 4 Hamming-Code) eine zweistufige Decodieranordnung pro Bit mit insgesamt
acht Summierschaltungen und drei Majoritätsgliedern verwendet werden.
Aufgabe Jer Erfindung ist es daher, eine nach dem
Majoritätsprinzip arbeitende Anordnung zur Korrektur von Einzelfehlern und zur Erkennung von Mehrfachfehlern
anzugeben, die eine verhältnismäßig kleine Anzahl von Prüfbits erfordert
Die Lösung dieser Aufgabe ist im kennzeichnenden Teil des Anspruchs 1 beschrieben.
Dadurch daß jedes Datenbit durch genau zwei Prüfbits überprüft wird, und daß zwei verschiedene
Datenbitgruppen nur jeweils ein Datenbit gemeinsam haben, kann erfindungsgemäß ein einfacher Decodierer
verwendet werden. Dabei kann auch die Anzahl der notwendigen Prüfbits klein gehalten werden. Beispielsweise
brauchen nur ebensoviele Majoritätsglieder vorgesehen zu werden, wie Datenbits vorhanden sind.
Dabei weisen alle Majoritätsglieder nur jeweils drei Eingänge auf und brauchen pro Majoritätsglied nur
zwei Summierschaltungen vorgesehen zu werdsn. Die Erfindung ermöglicht also die Ausnutzung der Vorteile
der Datensicherung durch Majoritätsglieder (schnelle Arbeitsweise, einfache Einrichtung) und benötigt troizdem
nur eine geringe Anzahl von Prüfbits.
Ein Ausführungsbeispiel der Erfindung wird im folgenden an Hand von Zeichnungen beschrieben. Es
zeigt
F i g. 1 in Form eines Blockdiagramms eine Fehlerkorrektur-Anordnung
in einer Datenverarbeitungsanlage,
F i g. 2 und 2a schematisch einen Codierer zur Erzeugung von Prüfbits,
F i g. 3 schematisch einen Decodierer zur Gewinnung von fehlerfreien Datenbits aus Datenbits und Prüfbits,
die Fehler enthalten können,
F i g. 4 und 5 Beispiele von Matrizen zur Zuordnung der Prüfbits für 15 Datenbits und für 16 Datenbits,
Fig.5a eine sogenannte Lateinische Quadratmatrix
zur Zuordnung der Prüfbits für 16 Datenbits,
F i g. 6 weitere Einzelheiten eines Decodiei ers gemäß
F i g. 3, und
F i g. 7 ein Blockdiagramm einer Schaltung zur Feststellung von Doppelfehlern.
Fig. 1 zeigt einen Codierer (Prüfbit-Generator) 12, welcher Datenbits mi, mi...irik empfängt und am
Ausgang k Datenbits zuzüglich r Prüfbits C\, cj... cr
abgibt. Das Prinzip eines solchen Codierers ist in F i g. 2 gezeigt, wobei jedes Datenbit m über einen direkten
Weg und über einen Prüfbit-Erzeugungsweg geleitet wird, wo es bei der Erzeugung von genau zwei Prüfbits
verwendet wird. Gemäß Darstellung in Fig.2a wird jedes Datenbit zusammen mit anderen Datenbits
entsprechend dem verwendeten Codiersystem auf eine Antivalenzschaltung gegeben, deren Ausgangssignal ein
Prüfbit ist. In F i g. 2a werden z. B. drei Datenbits, m\, In2
und /773, auf die Antivalenzschaltung 24 gegeben, um ein
Prüfbit ei zu erzeugen. Gemäß Darstellung in F i g. 1
werden die Datenbits und die Prüfbits dann in der Verarbeitungseinheit 18 verarbeitet. Bei Bedarf kann
die Information dann im Decodierer (Fehlerkorrektur-Schaltung) 14 decodiert werden. Gemäß Darstellung in
Fig.3 enthält der Decodierer eine Anzahl von Majoritätsschaltungen 30. Das sind Schwellenwertschaltungen,
deren Ausgangssignal das betreffende Datenbit darstellt, sofern die Mehrzahl der Eingangssignale
richtig ist Für zwei Prüfbits c\ und C2, die vom
gleichen Datenbit m, abhängig sind, seien folgende Formeln gültig:
c, = m,
C2
m2 © W3
© m4 © /M5
Diese beiden Formeln können auch so geschrieben werden:
/H1 = C1 © m2 © Wi3
ml = C2 © "U © m5
wobei das Zeichen + eine Antivalenzfunktion darstellt. Da auf den rechten Seiten dieser Gleichungen keine
gemeinsame Veränderliche steht, beeinflußt ein einzelner Fehler in einem der Daten- oder Prüfbits, die diese
Formeln bilden, höchstens eine der Gleichungen. Somit ist /πι gegeben durch
•n, = Maj. (m,, c, © /H2 © mi, C2 ©
In einem Ausführungsbeispiel der Erfindung soll für eine vorgegebene Anzahl Ar von Datenbits r so gewählt
werden, daß (J) > Jt ist oder, um r möglichst klein zu
halten,
(r -
(r-
Es werden alle möglichen 2-aus-r-Kombinationen benutzt, um die Anzahl der für einen gegebenen Wert
von k erforderlichen Prüfbits so klein wie möglich zu halten. Zur Zuordnung benutzt man eine Matrix-Anordnung
von k Spalten und r Zeilen (F i g. 4, F i g. 5), wobei jede Spalte genau 2 Datenbits und jede Zeile bis zu
(T-I) Datenbits enthält und die Durchschnittszahl von
Datenbits pro Zeile >4J- ist. Die Höchstzahl von
Datenbits, die durch eine Anzahl r von Prüfbits korrigiert werden kann, ist (Ί). Im allgemeinen versucht
man zu erreichen, daß die Anzahl von Datenbits in jeder Zeile soweit wie möglich gleich ist.
Die F i g. 4 und F i g. 5 zeigen die Zuordnungs-Matrizen für die Fälle Ar= 15 und A:= 16. Da in F i g. 4 A-=(f) =
15 ist, enthält jede der in F i g. 4 gezeigten Zeilen für die Prüfbits ei bis ft genau 5 Datenbits. Dagegen sind in
F i g. 5 fünf Kombinationen unbenutzt, da ( \ ) = 21 und
deshalb Ar < (J) ist. Somit enthalten in F i g. 5 die Zeilen für alle Prüfbits C\ ...Cj weniger als (r—\) = b Elemente,
nämlich entweder 4 oder 5. Die zusätzliche Zeile q in Fig.4 ist für die Doppelfehlererkennung vorgesehen
und wird später beschrieben.
Die Prüfbitformeln für die Anordnung in F i g. 4 sind folgende:
Ci = »ii © m2 © m3 © m4 © m5
Ci = "*i θ m6 ® mn © ms © m,
Ci = "*i θ m6 ® mn © ms © m,
Ci = JK2 © mo θ '"iO θ mU © .·?!;;
21 04 | 5 | /Zl1 | '»14 = | "•14 | . Es sind genau -γ Zeilen und -γ Spalten | 5 7 8 | 5 | 132 | 6 | 2 Γ"-""1 | Latein. | C7 gebildet | werden kann. Zur Prüfung | © (mi © | ein Syndrombit | /Zi4 © m5) | stellt sicher, | • © r»u © '"is) | ein Einzelfehler gerade | zwei Syndrombits |
c4 = /W3 © m7 © /M10 © mI3 © /Zi14 | f»2 ® m3 ® mi ® '«5 ® C1 | /W3 © /Tl7 © (Zl10 © ZZl13 © C4 | vorhanden, wobei entweder alle oder nur ein Teil der | Quadrat-Code | (Decodierung) wird für jede Zeile | © (m* © | Sr +1 bezeichnet, wobei z. B. | /Wg © /Zl1, © /W13 © /W15) | Syndrombits | daß ein einzelner | und würde | dann bei der Modulo-2-Addi- | ||||||||
"I6 φ ZZl7 © /Zl8 © ZZl9 © C2 | /Zl5 © ZZl9 © /Zl12 © ZZl15 © C6 | Stellen benutzt werden. Somit sind für Ar = 16 acht | Prülbil-An/ahl r | gebildet und mit Si, &.. | auftritt und dahei | tion verschwinden. | ||||||||||||||
C5 = /Zl4 © /Zl8 © /Zl11 © /Zl13 © Wl15 | ZZl12 | Prüfbits gegenüber sieben Prüfbits beim Codiersystein | 10 | Dalenbit- | Hamming- | 7 | © (/Zi1 © ZZi2 © m3 @ . | bei der Modulo-2-Addition aller Syndrombits tatsäch | ||||||||||||
Eine Schaltung zur Decodierung von Ar = 15 | des vorliegenden Ausführungsbeispiels erforderlich. Für | Anzahl A | Code | 10 | m2 © m3 (B | ist Das Syndrombit 5r+i |
lich als Einzelfehler erscheint Ohne das Syndrombil | |||||||||||||
«2 © mb © IZi10 © m„ © C3 | Datenbits ist auszugsweise in Fig.6 gezeigt. Das | k = 17 müßte das nächsthöhere Quadrat, also 25, | 7 8 |
S1 = c, | Datenbit-Fehler in drei | Sr+\ könnte | ||||||||||||||
Ausgangssignal einer jeden Majoritätsschaltung, bei der | benutzt werden, und somit wäre r = 10. Für das hier | 15 | 8 | 10 10 |
S5 = C5 | beeinflussen | ||||||||||||||
6 = /Zl5 © ZZl9 © /Zl|2 © /W14 © ZZl15 | //I5 © ZZl9 © /Zl14 © /Zl15 © C6 | die Mehrzahl der Datenbiteingangssignale richtig ist, | beschriebene Codiersystem ist jedoch auch für Ar = 17 r | 5 | 8 9 |
12 | "r+l = ^7 | |||||||||||||
entspricht dem ursprünglichen Datenbit in dieser Stelle. | immer noch 7. Die nachfolgende Tabelle zeigt diesen | 17 | 9 | 12 12 |
||||||||||||||||
Für die Majoritätsschaltungen im Decodierer gelten | Um den Vorteil der hier beschriebenen Fehlerkorrek | Unterschied. Der Hamming-Code verwendet zwar in | 20 | 5 5 |
9 | 12 | ||||||||||||||
dann unter anderem folgende Beziehungen: | tur-Anordnung zu zeigen, ist in Fig.5a eine lateinische | allen Fällen weniger Prüfbits, ist jedoch durch einfache | 21 22 |
5 | 10 | 12 | ||||||||||||||
Quadratmatrix (die man zur Zuordnung zwischen | Majoritätsschaltungen nicht zu decodieren. | 26 | 5 5 |
14 | ||||||||||||||||
m, = | Datenbits und Prüfbits verwenden kann) für k = 16 | Vergleichstabelle der Prüfbit-Anzahlen | 28 29 |
6 | 10 | |||||||||||||||
gezeigt. Im allgemeinen gilt für eine solche Anordnung Ar | Datenbit- Prüfbit-Anzahl r | 25 | 32 | 6 | 1 | 14 | ||||||||||||||
/ Γ \ 2 |
Anzahl k Hamming- ir \ r Latein. Code |2j-code Quadrat-Code |
36 | 6 | H | 14 | |||||||||||||||
6-46 | 37 | 11 | 16 | |||||||||||||||||
/H12 = . | 8 4 5 6 | 30 | 6 | 12 | 16 | |||||||||||||||
10 4 5 8 | 45 | 6 | 12 | 16 | ||||||||||||||||
11 4 6 8 | 46 | 6 | 12 | 16 | ||||||||||||||||
: : : : | 50 | 6 | 12 | 18 | ||||||||||||||||
15 4 6 8 | 55 | 6 | 13 | 18 | ||||||||||||||||
16 | 35 | 56 | 7 | 18 | ||||||||||||||||
64 | 7 | 13 | ||||||||||||||||||
65 | 7 | 14 | 18 | |||||||||||||||||
66 | 7 | 18 | ||||||||||||||||||
67 | 14 | |||||||||||||||||||
40 | 7 | 20 | ||||||||||||||||||
78 | 7 | 14 | ||||||||||||||||||
79 | 15 | 20 | ||||||||||||||||||
7 | 15 | 20 | ||||||||||||||||||
41J | 81 | 22 | ||||||||||||||||||
7 | Doppelfehler-Erkennung | |||||||||||||||||||
91 | 7 | ier-Korrektur zu kombinieren, wird | mit der Einzelfeh- | |||||||||||||||||
92 | 7 | gezeigten (5 | zu der in Fig.4 | |||||||||||||||||
101 | )-Matrix eine weitere Zeile hinzugefügt, in | |||||||||||||||||||
50 | der alle Datenbits vertreten sind, so daß ein zusätzliches | |||||||||||||||||||
Um eine 1 | Paritätsbit | |||||||||||||||||||
55 | ||||||||||||||||||||
60 | ||||||||||||||||||||
65 | ||||||||||||||||||||
F i g. 7 zeigt eine Schaltungsanordnung zur Doppelfehler-Erkennung.
Das ODER-Glied 50 hat ein Ausgangssignal, welches einen Eingang des UND-Gliedes 56 nur vorbereitet, wenn mindestens eines der
Syndrombits »1« ist. Jedes Syndrombit ist »0«, solange der entsprechende Teil der vom Codierer empfangenen
Nachricht fehlerfrei ist. So ist z. B. Si = 0, wenn
@ ms © m4 © m5).
Wenn mindestens ein Syndrombit »1« ist, ist das Ausgangssignal der Schaltung 50 eine »1«. Wenn alle
Syndrombits »0« sind, ist auch das Ausgangssignal der Schaltung 50 eine »0«. Die Syndrombits werden
außerdem in der Addiererschaltung 52 modulo 2 addiert. Deren Ausgangssignal ist bei null Fehlern eine »0«, bei
einem Fehler eine »1«, und bei zwei Fehlern wieder eine »0«. Das Ausgangssignal der Schaltung 52 wird über
einen Inverter 54 auf den anderen Eingang des 2«
UND-Gliedes 56 gegeben, so daß die Eingangssignale folgende sind:
»0« für einen Fehler, und
»1« für keinen oder zwei Fehler
Das UND-Glied 56 liefert somit nur ein Ausgangssignal, wenn zwei Fehler gleichzeitig vorliegen.
Da ein einzelner Fehler in der Decodierschaltung korrigiert wird, braucht seine Existenz nicht unbedingt
bekannt zu sein. Da Doppelfehler jedoch nicht korrigiert werden, ist eine Erkennungsschaltung wie die
oben beschriebene erwünscht.
Das beschriebene Codiersystem gestattet somit die Verwendung einer kleineren Anzahl von Prüfbits für
dieselbe Anzahl von Datenbits oder, anders ausgedrückt, ermöglicht eine größere Anzahl von Datenbits
pro Prüfbit in der übertragenen Nachricht, und gestattet so eine bessere Ausnutzung der Datenverarbeitungsgeräte.
Hierzu 3 Blatt Zeichnungen
Claims (1)
1. Anordnung zur Mehrfachfehlererkennung und Einzelfehlerkorrektur in Datenverarbeitungs- oder
-Übertragungsanlagen, worin aus Jt Datenbits und r Prüf bits bestehende Nachrichten übertragen werden
und eine Codierschaltung vorgesehen ist, die zu einer Vielzahl von Datenbitgruppen mit teilweise
gemeinsamen Datenbits innerhalb einer Nachricht eine entsprechende Vielzahl von r Prüfbits — also
pro Gruppe ein Prüfbit — erzeugt und wobei ferner eine Decodierschaltung unter Verwendung einer
Majoritätslogik zur Erzeugung korrekter Datenbits vorgesehen ist, dadurch gekennzeichnet,
daß die Anzahl k der Bits in einer Datenbitgruppe kleiner oder gleich r— 1 und im Durchschnitt größer
als -γ ist, daß jeweils zwei zur Bildung von zwei
entsprechenden Prüfbits (z.B. CI, C2, Fig.4)
herangezogene Datenbitgruppen ein und nur ein gemeinsames Datenbit (m\) aufweisen,
daß jedes Datenbit (z. B. m{) durch genau zwei Prüfbits (Ci, C2) überprüft wird, d. h. in genau zwei Datenbitgruppen enthalten ist, und daß als Eingangssignale für die drei Eingänge des Majoritätslogikgliedes (30, F i g. 3; F i g. 6) zur Erzeugung des korrigierten Datenbits (z. B. w\) gewählt werden:
daß jedes Datenbit (z. B. m{) durch genau zwei Prüfbits (Ci, C2) überprüft wird, d. h. in genau zwei Datenbitgruppen enthalten ist, und daß als Eingangssignale für die drei Eingänge des Majoritätslogikgliedes (30, F i g. 3; F i g. 6) zur Erzeugung des korrigierten Datenbits (z. B. w\) gewählt werden:
30
a) das empfangene Datenbit (m\) selbst,
b) das aus der restlichen ersten Datenbitgruppe ^m2-Zn5) und dem zugehörigen Prüfbit (Ci)
errechnete Datenbit für die gleiche Bitstelle und
c) das aus der restlichen zweiten Datenbitgruppe (m6—w9) und dem zugehörigen Prüfbit (C2)
errechnete Datenbit für die gleiche Bitstelle
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